JPH04258179A - 回路内蔵受光素子の製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信号処理回路を内蔵し
た受光素子の光感度を増加し、かつ応答速度を高速化す
る構造の改良に関するものである。

【０００２】

【従来の技術】回路内蔵受光素子は、光センサ，フォト
カプラ等に広く用いられている。図６は従来の一般的な
回路内蔵受光素子の構造の一例の略断面図である。同図
において、１枚の第１の導電型たとえばＰ型半導体基板
１に、受光素子であるフォトダイオードＡと信号処理回
路素子であるＮＰＮトランジスタＢとが形成されている
。フォトダイオードＡは、Ｐ型半導体基板１に埋め込ま
れた第２の導電型たとえばＮ型埋込拡散層２、その上に
成長させたＮ型エピタキシャル層４、その表面のＰ型拡
散層６（フォトダイオードのアノード）および表面から
Ｎ型埋込拡散層２に達するＮ型補償拡散層５（フォトダ
イオードのカソード）等から構成される。ＮＰＮトラン
ジスタＢは、Ｐ型半導体基板１に埋め込まれたＮ型埋込
拡散層２−１、その上に成長させたＮ型エピタキシャル
層４−１、その表面のＰ型拡散層６−１（トランジスタ
のベース）、その中のＮ型拡散層７（トランジスタのエ
ミッタ）および表面からＮ型埋込拡散層２−１に達する
Ｎ型補償拡散層５−１（トランジスタのコレクタ）等か
ら構成される。フォトダイオードＡとＮＰＮトランジス
タＢおよびその他の信号処理回路素子との間は、素子間
分離Ｐ型拡散層３，３，…によって分離される。

【０００３】前述の図６のような構造においては、フォ
トダイオードＡのＮ型エピタキシャル層４と、ＮＰＮト
ランジスタＢのＮ型エピタキシャル層４−１とは、同時
に形成されるため、その厚さは同一になっている。

【０００４】最近のデータ伝送の高速化、Ｓ／Ｎ比向上
等の要求から、回路内蔵受光素子の高光感度化、応答速
度の高速化等が望まれている。

【０００５】光感度を上げるには、フォトダイオードＡ
の部分のＮ型エピタキシャル層４の厚さを、信号用とし
て使用する光の波長に応じ十分厚くする必要がある。し
かしＮ型エピタキシャル層４を厚くしすぎると、この層
の中の空乏層化していない部分を、発生した光キャリア
が拡散により走行する時間が長くなり、応答速度の高速
化を妨げる。またＮ型エピタキシャル層４の厚さを厚く
すると、これと同時に形成されるＰＮＰトランジスタＢ
の部分のＮ型エピタキシャル層４−１の厚さも厚くなり
、ＮＰＮトランジスタのコレクタ抵抗の増大につながり
、応答速度高速化の障害となる。

【０００６】一方、回路内蔵受光素子の応答速度高速化
には、フォトダイオードＡの部分の接合容量の低減が有
効であり、そのためにはＮ型エピタキシャル層４の比抵
抗を高くすることが必要である。しかし、そうするとＮ
ＰＮトランジスタＢの部分のＮ型エピタキシャル層４−
１の比抵抗も高くなり、ＮＰＮトランジスタＢのコレク
タ抵抗が増大し、応答速度高速化に対して反対の結果と
なる。

【０００７】以上のことから回路内蔵受光素子の高光感
度化と、高速の応答速度を両立させるためには、フォト
ダイオードＡの部分のＮ型エピタキシャル層４は高比抵
抗でかつ厚く、ＮＰＮトランジスタＢの部分のＮ型エピ
タキシャル層４−１は低比抵抗でかつ薄くすることが理
想である。

【０００８】前記の条件を満たす構造としては、図７に
示される構造がある。これは本出願人の平成１年４月１
３日出願に係る特願平１−９３９９１において開示され
たものである。

【０００９】すなわちフォトダイオードＡは、Ｐ型半導
体基板１に第１のＮ型埋込拡散層２を埋め込んだ後、第
１の高比抵抗Ｎ型エピタキシャル層（真性半導体に近い
という意味でｉと表記）９を積層し、この層のＮ型補償
拡散層５形成予定領域の下方にのみ第２のＮ型埋込拡散
層１０を形成した後、第２のＮ型高比抵抗エピタキシャ
ル層１１を積層し、表面から第２のＮ型埋込拡散層１０
に達するＮ型補償拡散層５を形成し、さらに第２の高比
抵抗Ｎ型エピタキシャル層１１の表面にアノード用のＰ
型拡散層６を形成した構造となっている。

【００１０】ＮＰＮトランジスタＢは、Ｐ型半導体基板
１に、Ｐ型埋込拡散層８を埋め込んだ後、第１のＮ型高
比抵抗エピタキシャル層９（図７においては、後の熱処
理によって上方に拡散したＰ型埋込拡散層８により補償
されているため図示されていない）を積層し、この層に
第２のＮ型埋込拡散層１０−１を埋込み、その上にＮ型
拡散層１３を形成する（このＮ型拡散層１３は、後述の
第２のＮ型高比抵抗エピタキシャル層１１成長後の熱処
理により、第２のＮ型高比抵抗エピタキシャル層１１中
に拡散し図７のようになる）。その上にＮ型エピタキシ
ャル層１１（図７においては、後述のようにＮ型ウェル
拡散層１２によって補償されているため図示されていな
い）を積層する。このＮ型高比抵抗エピタキシャル層１
１をＮ型ウェル拡散層１２およびＮ型拡散層１３で補償
し、その後表面から第２のＮ型埋込拡散層１０−１に達
するコレクタとなるＮ型補償拡散層５−１およびさらに
表面にベースとなるＰ型拡散層６−１、さらにその一部
にエミッタとなるＮ型拡散層７を形成した構造となって
いる。

【００１１】この図７の構造においては、フォトダイオ
ードＡの部分では、２層に積層された第１および第２の
Ｎ型高比抵抗エピタキシャル層９および１１により、高
比抵抗で厚膜のエピタキシャル層が実現されており、Ｎ
ＰＮトランジスタＢの部分では、Ｎ型ウェル拡散層１２
により補償されている上部のＮ型高比抵抗エピタキシャ
ル層部分が実効的なエピタキシャル層となるため、低比
抵抗かつ薄膜のエピタキシャル層が実現されている。

【００１２】

【発明が解決しようとする課題】しかしながら、図７の
構造を形成するためには、各拡散層の広がり等をかなり
精密に制御する必要がある。すなわち、第１のＮ型埋込
拡散層２の上方への広がりが大きすぎると、フォトダイ
オードＡの部分のＮ型高比抵抗エピタキシャル層９およ
び１１の実効的な厚さが薄くなってしまうため、この第
１のＮ型埋込拡散層２の広がりはなるべく抑えなければ
ならない。

【００１３】また、ＮＰＮトランジスタＢの部分の第２
のＮ型埋込拡散層１０−１は、下方へ拡散しすぎると、
Ｐ型埋込拡散層８の不純物濃度の高い部分でＰＮ接合が
形成されるため、ＮＰＮトランジスタＢの活性島領域と
素子間分離Ｐ型拡散層３との間の耐圧が低下し、この接
合部の容量も増大する。第２のＮ型埋込拡散層１０−１
およびＮ型拡散層１３の上方への広がりが大きいと、Ｎ
ＰＮトランジスタＢの耐圧ＢＶＣＥＯ　が低下する。こ
れらの埋込拡散層に対する要求を満たすためには、上部
の第２のＮ型高比抵抗エピタキシャル１１を積層した後
の熱処理工程を減らすことが望ましい。ところが一方、
Ｎ型ウェル拡散層１２およびＮ型拡散層１３は、良好な
ＮＰＮトランジスタ特性を得るため、比較的低不純物濃
度で、深さ方向に均一な不純物濃度プロファイルを有す
る拡散層を深く形成する必要があるので、相当の高温か
つ長時間の熱処理を要し、前記の特性低下を避けること
は困難であった。また、Ｎ型高比抵抗エピタキシャル層
１１の形成時に、Ｎ型拡散層１３からＮ型不純物がオー
トドープしてＮ型高比抵抗エピタキシャル層１１の不純
物濃度がばらつき、フォトダイオードの特性低下が発生
するという問題があった。

【００１４】

【課題を解決するための手段】本発明においては、前記
の問題を解決するために、ＮＰＮトランジスタＢ等の信
号処理回路部の、第２のＮ型高比抵抗エピタキシャル層
部分を補償するＮ型拡散層を、ベースとなるＰ型拡散層
とＮ型高比抵抗エピタキシャル層との界面の位置のＮ型
不純物濃度が最も高くなるようにイオン注入により形成
した。

【００１５】

【作用】前述のような構造とすることにより、信号処理
回路部の表面の第２のＮ型高比抵抗エピタキシャル層を
補償するＮ型拡散層を形成するのに必要な熱処理工程が
不要となるため、各拡散層の広がりを抑えられ、図７の
ような回路内蔵受光素子を、信号処理回路部の特性劣化
を生じさせることなく形成することができる。また、Ｐ
型拡散層の下方への広がりを抑えられ、深さ方向に均一
な不純物濃度プロファイルを持つ従来より高速のＮＰＮ
トランジスタを得ることができる。

【００１６】さらに、Ｎ型拡散層１３形成工程および、
熱処理工程が削減できコストダウンにつながる。

【００１７】

【実施例】図１は、本発明の一実施例の略断面図であり
、図２，図３，図４，図５は図１の構造を得るまでの各
工程の略断面図である。

【００１８】図１の構造を説明する便宜上、まず図２〜
図５の工程について説明する。最初に、図２に示される
ように、Ｐ型半導体基板１のフォトダイオード形成予定
領域に第１のＮ型埋込拡散層２を形成し、信号処理回路
形成予定領域にはＰ型埋込拡散層８を形成する。

【００１９】次に、図３に示されるように第１のＮ型高
比抵抗エピタキシャル層９を全面に積層した後フォトダ
イオードのカソード電極取出予定部およびＮＰＮトラン
ジスタ形成予定領域に、第２のＮ型埋込拡散層１０，１
０−１を形成する。なおこれらの工程を経ることにより
、第１のＮ型埋込拡散層２，Ｐ型拡散層８は、それぞれ
上下に拡散する。

【００２０】続いて、図４に示されるように、第２のＮ
型高比抵抗エピタキシャル層１１を全面に積層し、信号
処理回路形成予定領域には、イオン注入によりＮ型拡散
層１２を形成する。Ｎ型拡散層１２を形成する際、後で
形成されるベースとなるＰ型拡散層６−１と第２のＮ型
高比抵抗エピタキシャル層１１との界面が形成される予
定の位置が、最もＮ型不純物濃度が高くなるように、Ｎ
型不純物のイオン注入を行なう。

【００２１】さらに、図５に示されるように、素子間分
離Ｐ型拡散層３、表面から第２のＮ型埋込拡散層１０に
達するＮ型補償拡散層５、表面から第２のＮ型埋込拡散
層１０−１に達するＮ型補償拡散層５−１を拡散する。 その後、図１に示されるように、表面にフォトダイオー
ドのアノード用のＰ型拡散層６およびＮＰＮトランジス
タのベースとなるＰ型拡散層６−１、エミッタとなるＮ
型拡散層７を形成する。

【００２２】なお、上記の実施例において、Ｎ型拡散層
１２のイオン注入は、素子間分離Ｐ型拡散層３の形成前
に行なったが、素子間Ｐ型分離拡散層３の形成後、ベー
スとなるＰ型拡散層６−１の形成前でもよい。

【００２３】また、Ｎ型高比抵抗エピタキシャル層９の
代わりに、Ｎ型高比抵抗基板を貼付けて用いてもよい。

【００２４】さらに、上記の実施例において、導電型は
各素子の動作が可能な限り、Ｐ型でもＮ型でもよい。

【００２５】

【発明の効果】本発明によれば、第２のＮ型拡散層１０
，１０−１形成以後の熱処理は、低温で短時間でよいた
め、第１のＮ型埋込拡散層２，第２のＮ型拡散層１０−
１およびＰ型埋込拡散層８の拡散プロファイルは、第２
のＮ型拡散層１０，１０−１形成時に決めることができ
、各拡散層の広がりを精密に制御できる。したがって、
信号処理回路部の特性を劣化させることがない。

【００２６】また、ベース拡散層の下方への広がりが抑
えられるため、深さ方向に均一な不純物濃度プロファイ
ルを持つ通常より高速のＮＰＮトランジスタを得ること
ができる。

【００２７】さらに、Ｎ型拡散層１３形成工程およびＮ
型拡散層１２の形成のための熱処理工程が不要になるた
め、コストダウンが実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例の略断面図である。

【図２】図１の構造を得るための一工程の略断面図であ
る。

【図３】図１の構造を得るための一工程の略断面図であ
る。

【図４】図１の構造を得るための一工程を示す略断面図
である。

【図５】図１の構造を得るための一工程を示す略断面図
である。

【図６】従来の構造の一例の略断面図である。

【図７】従来の構造の他の一例の略断面図である。

【符号の説明】

１　　Ｐ型半導体基板 ２　　Ｎ型埋込拡散層 ３　　素子間分離Ｐ型拡散層 ４，４−１　　Ｎ型エピタキシャル層 ５　　Ｎ型補償拡散層 ６，６−１　　Ｐ型拡散層 ７　　Ｎ型拡散層 ８　　Ｐ型埋込拡散層 ９，１１　　Ｎ型高比抵抗エピタキシャル層１０，１０
−１　　Ｎ型埋込拡散層 １２　　Ｎ型拡散層 Ａ　　フォトダイオード Ｂ　　ＮＰＮトランジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　半導体基板上に形成された第１の導電
   型の高比抵抗エピタキシャル層に設けられた受光素子と
   信号処理回路とよりなり、信号処理回路の第２の導電型
   のベース層と前記の第１の導電型の高比抵抗エピタキシ
   ャル層の界面が形成される位置が最も不純物濃度が高く
   なりベース層の広がりを抑えるように、第１の導電型の
   高比抵抗エピタキシャル層のベース形成予定領域の下方
   に第１の導電型のイオン注入による不純物拡散層を形成
   し、信号処理回路部の第１の導電型の高比抵抗エピタキ
   シャル層を補償して第１の導電型の低比抵抗エピタキシ
   ャル層にする工程を有することを特徴とする回路内蔵受
   光素子の製法。