JPH05134971A - コンピユータ装置 - Google Patents
コンピユータ装置Info
- Publication number
- JPH05134971A JPH05134971A JP32391191A JP32391191A JPH05134971A JP H05134971 A JPH05134971 A JP H05134971A JP 32391191 A JP32391191 A JP 32391191A JP 32391191 A JP32391191 A JP 32391191A JP H05134971 A JPH05134971 A JP H05134971A
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- JP
- Japan
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- memory
- dma
- transfer
- cpu
- selector
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- Pending
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Abstract
(57)【要約】
【目的】 ＤＭＡコントローラがＤＭＡ転送を行なって
いる間もＣＰＵがメインメモリやレジスト間転送や、レ
ジスト間の演算を行う。 【構成】 ＤＭＡ転送を行なう場合、まずＣＰＵ２が共
有バス１を介してＤＭＡコントローラ８に転送アドレス
を渡す。転送アドレスはメインメモリ４ではなく、バッ
ファメモリ５のアドレスを指定する。次にＣＰＵ２から
ＤＭＡコントローラ８に一連のコマンドを渡してＤＭＡ
コントローラ８などに起動をかけ、ＤＭＡパスセレクタ
７をメモリパスセレクタ６につなぐように切替える。Ｄ
ＭＡコントローラ８は受けとったデータを、転送アドレ
スを増加または減少させながら転送する。メモリパスセ
レクタ６は、受けとった転送アドレスの一部をデコード
し、バッファメモリ５が自動的に選択されて書き込みが
行なわれる。
いる間もＣＰＵがメインメモリやレジスト間転送や、レ
ジスト間の演算を行う。 【構成】 ＤＭＡ転送を行なう場合、まずＣＰＵ２が共
有バス１を介してＤＭＡコントローラ８に転送アドレス
を渡す。転送アドレスはメインメモリ４ではなく、バッ
ファメモリ５のアドレスを指定する。次にＣＰＵ２から
ＤＭＡコントローラ８に一連のコマンドを渡してＤＭＡ
コントローラ８などに起動をかけ、ＤＭＡパスセレクタ
７をメモリパスセレクタ６につなぐように切替える。Ｄ
ＭＡコントローラ８は受けとったデータを、転送アドレ
スを増加または減少させながら転送する。メモリパスセ
レクタ６は、受けとった転送アドレスの一部をデコード
し、バッファメモリ５が自動的に選択されて書き込みが
行なわれる。
Description
【０００１】
【技術分野】本発明は、コンピュータ装置に関する。
【０００２】
【従来技術】従来、バスによってＣＰＵ（中央処理装
置）、ＤＭＡ（ダイレクト・メモリ・アクセス）デバイ
ス、メモリ等が接続されたシステムでは、バスマスタ
（バスを制御する能力のあるデバイス。ここではＣＰ
Ｕ、ＤＭＡデバイスがこれに相当する）の要求をバスア
ービタが受け、バスアクセスを調停して処理を行なって
いた。例えば、 Ethernet (イーサ・ネット）コントロ
ーラやＳＣＳＩコントローラを含むシステムでは、これ
らのコントローラはＤＭＡコントローラを介して共有バ
スにつながれている。Ethernet、ＳＣＳＩコントローラ
とのデータ転送は次のようにして行なわれる。
置）、ＤＭＡ（ダイレクト・メモリ・アクセス）デバイ
ス、メモリ等が接続されたシステムでは、バスマスタ
（バスを制御する能力のあるデバイス。ここではＣＰ
Ｕ、ＤＭＡデバイスがこれに相当する）の要求をバスア
ービタが受け、バスアクセスを調停して処理を行なって
いた。例えば、 Ethernet (イーサ・ネット）コントロ
ーラやＳＣＳＩコントローラを含むシステムでは、これ
らのコントローラはＤＭＡコントローラを介して共有バ
スにつながれている。Ethernet、ＳＣＳＩコントローラ
とのデータ転送は次のようにして行なわれる。
【０００３】まずＣＰＵがＤＭＡコントローラに対して
一連のコマンドと転送アドレスを送って起動をかける。
ＤＭＡコントローラはバスアービタに対してバス要求信
号を送り、バスを獲得してから Ethernet やＳＣＳＩコ
ントローラとメモリの間でデータの転送を行なう。この
方法によって、これらのコントローラがデータ転送を行
なっている間もＣＰＵは処理を続行することができる。
上述のように、従来技術によって Ethernet コントロー
ラやＳＣＳＩコントローラがメモリアクセスをしている
間もＣＰＵは処理を続行できるが、この処理はレジスタ
−レジスタ転送やアキュムレータに対する演算など、Ｃ
ＰＵ内部の処理に限られてしまい、メモリアクセスが必
要な処理はＤＭＡ転送が済むまで待たされてしまう。
一連のコマンドと転送アドレスを送って起動をかける。
ＤＭＡコントローラはバスアービタに対してバス要求信
号を送り、バスを獲得してから Ethernet やＳＣＳＩコ
ントローラとメモリの間でデータの転送を行なう。この
方法によって、これらのコントローラがデータ転送を行
なっている間もＣＰＵは処理を続行することができる。
上述のように、従来技術によって Ethernet コントロー
ラやＳＣＳＩコントローラがメモリアクセスをしている
間もＣＰＵは処理を続行できるが、この処理はレジスタ
−レジスタ転送やアキュムレータに対する演算など、Ｃ
ＰＵ内部の処理に限られてしまい、メモリアクセスが必
要な処理はＤＭＡ転送が済むまで待たされてしまう。
【０００４】
【目的】本発明は、上述のごとき実情に鑑みてなされた
もので、ＤＭＡ転送が行なわれている間もそのＤＭＡ転
送で操作中のデータ以外ならアクセスすることを可能と
し、信頼性、拡張性の高いメモリシステムを持ったコン
ピュータ装置を提供することを目的としてなされたもの
である。
もので、ＤＭＡ転送が行なわれている間もそのＤＭＡ転
送で操作中のデータ以外ならアクセスすることを可能と
し、信頼性、拡張性の高いメモリシステムを持ったコン
ピュータ装置を提供することを目的としてなされたもの
である。
【０００５】
【構成】本発明は、上記目的を達成するために、（１）
共有バスと、該共有バスにつながったＣＰＵと、Ｉ／Ｏ
装置と、ＤＭＡ装置と、メモリとを具備するコンピュー
タ装置において、前記ＤＭＡ転送データのためのバッフ
ァメモリと、前記共有バスからメモリアクセスする際の
パスを決めるメモリパスセレクタと、前記ＤＭＡからま
たはＤＭＡへのデータを決めるＤＭＡパスセレクタとを
有し、ＤＭＡ転送をメインメモリではなく、バッファメ
モリに対して行なうことでＣＰＵとの並列動作を可能に
したこと、更には、（２）前記バッファメモリを複数の
ブロックに分け、バッファメモリのアクセスについても
並列動作を可能としたこと、更には、（３）前記（２）
において、前記各メモリブロックにセレクタを設けるこ
とでメモリパスセレクタを簡単にし、拡張性を持たせる
ことを特徴としたものである。以下、本発明の実施例に
基づいて説明する。
共有バスと、該共有バスにつながったＣＰＵと、Ｉ／Ｏ
装置と、ＤＭＡ装置と、メモリとを具備するコンピュー
タ装置において、前記ＤＭＡ転送データのためのバッフ
ァメモリと、前記共有バスからメモリアクセスする際の
パスを決めるメモリパスセレクタと、前記ＤＭＡからま
たはＤＭＡへのデータを決めるＤＭＡパスセレクタとを
有し、ＤＭＡ転送をメインメモリではなく、バッファメ
モリに対して行なうことでＣＰＵとの並列動作を可能に
したこと、更には、（２）前記バッファメモリを複数の
ブロックに分け、バッファメモリのアクセスについても
並列動作を可能としたこと、更には、（３）前記（２）
において、前記各メモリブロックにセレクタを設けるこ
とでメモリパスセレクタを簡単にし、拡張性を持たせる
ことを特徴としたものである。以下、本発明の実施例に
基づいて説明する。
【０００６】図１は、本発明によるコンピュータ装置の
一実施例を説明するための構成図で、図中、１は共有バ
ス、２はＣＰＵ（中央処理装置）、３はＩ／Ｏ（入出力
装置）、４はメインメモリ、５はバッファメモリ、６は
メモリバスセレクタ、７はＤＭＡ（ダイレクト・メモリ
・アクセス）バスセレクタ、８はＤＭＡコントローラで
ある。
一実施例を説明するための構成図で、図中、１は共有バ
ス、２はＣＰＵ（中央処理装置）、３はＩ／Ｏ（入出力
装置）、４はメインメモリ、５はバッファメモリ、６は
メモリバスセレクタ、７はＤＭＡ（ダイレクト・メモリ
・アクセス）バスセレクタ、８はＤＭＡコントローラで
ある。
【０００７】メモリセレクタ６は、共有バス１またはＤ
ＭＡバスセレクタ７からアクセスアドレスならびにアク
セスデータを受けとり、アクセスアドレスの一部をデコ
ードすることによってメインメモリ４、バッファメモリ
５のいずれかを選択し、残りのアドレスとデータを供給
する回路である。また、ＤＭＡバスセレクタ７はＣＰＵ
２から共有バス１を介してアクセスすることにより、Ｄ
ＭＡ転送時にＤＭＡコントローラ８が使用するアクセス
アドレスならびにアクセスデータの流れる経路を変更
し、共有バス１かメモリバスセレクタ６のいずれかにす
るためのスイッチの働きをする回路である。なお、ＤＭ
Ａ（ダイレクト・メモリ・アクセス）とは、マイクロプ
ロセッサ（ＭＰＵ）を介さずに外部デバイスがメモリに
直接アクセスする機能のことである。
ＭＡバスセレクタ７からアクセスアドレスならびにアク
セスデータを受けとり、アクセスアドレスの一部をデコ
ードすることによってメインメモリ４、バッファメモリ
５のいずれかを選択し、残りのアドレスとデータを供給
する回路である。また、ＤＭＡバスセレクタ７はＣＰＵ
２から共有バス１を介してアクセスすることにより、Ｄ
ＭＡ転送時にＤＭＡコントローラ８が使用するアクセス
アドレスならびにアクセスデータの流れる経路を変更
し、共有バス１かメモリバスセレクタ６のいずれかにす
るためのスイッチの働きをする回路である。なお、ＤＭ
Ａ（ダイレクト・メモリ・アクセス）とは、マイクロプ
ロセッサ（ＭＰＵ）を介さずに外部デバイスがメモリに
直接アクセスする機能のことである。
【０００８】まず、請求項１について説明する。初期状
態ではＤＭＡパスセレクタ７は共有バス１の方につなが
っている。最初にＤＭＡからメモリにデータを送る場合
について説明する。ＤＭＡ転送を行なう場合、まずＣＰ
Ｕ２が共有バス１を介してＤＭＡコントローラ８に転送
アドレスを渡す。この際の転送アドレスはメインメモリ
４ではなく、バッファメモリ５のアドレスを指定する。
次にＣＰＵ２からＤＭＡコントローラ８に一連のコマン
ドを渡してＤＭＡコントローラ８や、その先の Etherne
t コントローラまたはＳＣＳＩコントローラに起動をか
け、ＤＭＡパスセレクタ７をメモリパスセレクタ６につ
なぐように切替える。ＤＭＡコントローラ８は Etherne
t コントローラやＳＣＳＩコントローラなどから受けと
ったデータを、転送アドレスを増加または減少させなが
ら転送する。メモリパスセレクタ６は、受けとった転送
アドレスの一部をデコードし、これによってバッファメ
モリ５が自動的に選択されて書き込みが行なわれる。
態ではＤＭＡパスセレクタ７は共有バス１の方につなが
っている。最初にＤＭＡからメモリにデータを送る場合
について説明する。ＤＭＡ転送を行なう場合、まずＣＰ
Ｕ２が共有バス１を介してＤＭＡコントローラ８に転送
アドレスを渡す。この際の転送アドレスはメインメモリ
４ではなく、バッファメモリ５のアドレスを指定する。
次にＣＰＵ２からＤＭＡコントローラ８に一連のコマン
ドを渡してＤＭＡコントローラ８や、その先の Etherne
t コントローラまたはＳＣＳＩコントローラに起動をか
け、ＤＭＡパスセレクタ７をメモリパスセレクタ６につ
なぐように切替える。ＤＭＡコントローラ８は Etherne
t コントローラやＳＣＳＩコントローラなどから受けと
ったデータを、転送アドレスを増加または減少させなが
ら転送する。メモリパスセレクタ６は、受けとった転送
アドレスの一部をデコードし、これによってバッファメ
モリ５が自動的に選択されて書き込みが行なわれる。
【０００９】メモリからＤＭＡコントローラ側にデータ
が転送される場合は、あらかじめ転送データを格納して
おくバッファがバッファメモリ５上に取られるようにシ
ステムがアドレスを割り付ける。後は上述の場合と同様
にしてＤＭＡコントローラ８を起動して、転送データを
Ethernet コントローラまたはＳＣＳＩコントローラに
送る。いずれの場合もＤＭＡ転送が行なわれている間、
共有バス１は空いているのでＣＰＵ２はメインメモリ４
や、他のＩ／Ｏデバイスを待ち時間なしで自由にアクセ
スすることができる。
が転送される場合は、あらかじめ転送データを格納して
おくバッファがバッファメモリ５上に取られるようにシ
ステムがアドレスを割り付ける。後は上述の場合と同様
にしてＤＭＡコントローラ８を起動して、転送データを
Ethernet コントローラまたはＳＣＳＩコントローラに
送る。いずれの場合もＤＭＡ転送が行なわれている間、
共有バス１は空いているのでＣＰＵ２はメインメモリ４
や、他のＩ／Ｏデバイスを待ち時間なしで自由にアクセ
スすることができる。
【００１０】図２は、本発明によるコンピュータ装置の
他の実施例（請求項２）を示す図で、図中、５ａ〜５ｎ
はバッファメモリで、その他、図１と同じ作用をする部
分は同一の符号を付してある。図１の実施例によれば、
ＤＭＡ転送を行なっている間もＣＰＵ２が他のデバイス
などをアクセスできるという利点があった。しかしこの
方法だと、例えばＤＭＡ転送されてきたデータをＣＰＵ
２が読み出している間や、ＤＭＡ転送データをＣＰＵ２
がバッファメモリ５に書き込んでいる間は次のＤＭＡ転
送をすることができない。逆に、ＤＭＡ転送中にＣＰＵ
２がバッファ５をアクセスして、１つ前のＤＭＡ転送に
よるデータを読み込んだり、次のＤＭＡ転送のためのデ
ータをバッファメモリ５に書き込んだりすることもでき
ない。そこで、バッファメモリ５を複数のブロックに分
け、ＤＭＡ転送を行なうバッファメモリ・ブロック５ａ
〜５ｎを前回のＤＭＡ転送で使用したブロックとは異な
るブロックにすれば、前述の並列動作が可能になる。こ
の場合、メモリパスセレクタ６は入力アドレスをデコー
ドし、複数あるメモリブロックのうちのどれかを選択し
てバスを切替える２回路多接点のスイッチとみなすこと
ができる。
他の実施例（請求項２）を示す図で、図中、５ａ〜５ｎ
はバッファメモリで、その他、図１と同じ作用をする部
分は同一の符号を付してある。図１の実施例によれば、
ＤＭＡ転送を行なっている間もＣＰＵ２が他のデバイス
などをアクセスできるという利点があった。しかしこの
方法だと、例えばＤＭＡ転送されてきたデータをＣＰＵ
２が読み出している間や、ＤＭＡ転送データをＣＰＵ２
がバッファメモリ５に書き込んでいる間は次のＤＭＡ転
送をすることができない。逆に、ＤＭＡ転送中にＣＰＵ
２がバッファ５をアクセスして、１つ前のＤＭＡ転送に
よるデータを読み込んだり、次のＤＭＡ転送のためのデ
ータをバッファメモリ５に書き込んだりすることもでき
ない。そこで、バッファメモリ５を複数のブロックに分
け、ＤＭＡ転送を行なうバッファメモリ・ブロック５ａ
〜５ｎを前回のＤＭＡ転送で使用したブロックとは異な
るブロックにすれば、前述の並列動作が可能になる。こ
の場合、メモリパスセレクタ６は入力アドレスをデコー
ドし、複数あるメモリブロックのうちのどれかを選択し
てバスを切替える２回路多接点のスイッチとみなすこと
ができる。
【００１１】図３は、図２におけるメモリパスセレクタ
を示す図で、図中、１１ａ〜１１ｃはバッファメモリブ
ロック、１２ａ，１２ｂはデコーダである。図２の実施
例によれば、ＣＰＵとＤＭＡは同一のバッファブロック
を同時にアクセスするとき以外は並列動作が可能であ
り、処理を高速で行なうことができる。しかし、上述の
ように、メモリパスセレクタは複数の信号線の集合であ
るバスを同時に切替しなければならないため、回路が複
雑で誤動作の原因となりやすい。しかもバッファメモリ
ブロックがアクセスされるように回路変更しなくてはな
らない。したがってシステム構成を柔軟に変更すること
ができない。そこでメモリパスセレクタを図４のように
変更する。各メモリブロック毎についているセレクタ１
３ａ〜１３ｃは、入力アドレスの一部をデコードしてそ
のブロックがアクセスされているかどうかを決定し、メ
モリに対してアドレス、データ、イネーブ信号を出力す
る。セレクタ内にはアービタを設け、片方がアクセス中
はもう片方のアクセスを許さないようにする。
を示す図で、図中、１１ａ〜１１ｃはバッファメモリブ
ロック、１２ａ，１２ｂはデコーダである。図２の実施
例によれば、ＣＰＵとＤＭＡは同一のバッファブロック
を同時にアクセスするとき以外は並列動作が可能であ
り、処理を高速で行なうことができる。しかし、上述の
ように、メモリパスセレクタは複数の信号線の集合であ
るバスを同時に切替しなければならないため、回路が複
雑で誤動作の原因となりやすい。しかもバッファメモリ
ブロックがアクセスされるように回路変更しなくてはな
らない。したがってシステム構成を柔軟に変更すること
ができない。そこでメモリパスセレクタを図４のように
変更する。各メモリブロック毎についているセレクタ１
３ａ〜１３ｃは、入力アドレスの一部をデコードしてそ
のブロックがアクセスされているかどうかを決定し、メ
モリに対してアドレス、データ、イネーブ信号を出力す
る。セレクタ内にはアービタを設け、片方がアクセス中
はもう片方のアクセスを許さないようにする。
【００１２】
【効果】以上の説明から明らかなように、本発明による
と、以下のような効果がある。 （１）請求項１項によれば、ＤＭＡコントローラがＤＭ
Ａ転送を行なっている間もＣＰＵがメインメモリやレジ
スタ間転送、レジスタ間の演算などを行なうことがで
き、処理が高速になる。 （２）請求項２項によれば、ＤＭＡコントローラがＤＭ
Ａ転送を行なっている間も、同一バッファメモリブロッ
クでなければＣＰＵはバッファメモリにアクセスできる
ため、更に高速な処理が可能である。 （３）請求項３項によれば、メモリパスセレクタの回路
を簡単にすることにより誤動作の少ない信頼性の高いシ
ステムを構築することができる。また、バッファメモリ
を簡単に増設できるので、拡張性の高い柔軟なシステム
を構築できる。
と、以下のような効果がある。 （１）請求項１項によれば、ＤＭＡコントローラがＤＭ
Ａ転送を行なっている間もＣＰＵがメインメモリやレジ
スタ間転送、レジスタ間の演算などを行なうことがで
き、処理が高速になる。 （２）請求項２項によれば、ＤＭＡコントローラがＤＭ
Ａ転送を行なっている間も、同一バッファメモリブロッ
クでなければＣＰＵはバッファメモリにアクセスできる
ため、更に高速な処理が可能である。 （３）請求項３項によれば、メモリパスセレクタの回路
を簡単にすることにより誤動作の少ない信頼性の高いシ
ステムを構築することができる。また、バッファメモリ
を簡単に増設できるので、拡張性の高い柔軟なシステム
を構築できる。
【図１】 本発明によるコンピュータ装置の一実施例を
説明するための構成図である。
説明するための構成図である。
【図２】 本発明によるコンピュータ装置の他の実施例
を説明するための構成図である。
を説明するための構成図である。
【図３】 図２におけるメモリパスセレクタを示す図で
ある。
ある。
【図４】 他のメモリパスセレクタを示す図である。
１…共有バス、２…ＣＰＵ（中央処理装置）、３…Ｉ／
Ｏ（入出力装置）、４…メインメモリ、５…バッファメ
モリ、６…メモリバスセレクタ、７…ＤＭＡ（ダイレク
ト・メモリ・アクセス）バスセレクタ、８…ＤＭＡコン
トローラ。
Ｏ（入出力装置）、４…メインメモリ、５…バッファメ
モリ、６…メモリバスセレクタ、７…ＤＭＡ（ダイレク
ト・メモリ・アクセス）バスセレクタ、８…ＤＭＡコン
トローラ。
Claims (3)
- 【請求項１】 共有バスと、該共有バスにつながったＣ
ＰＵと、Ｉ／Ｏ装置と、ＤＭＡ装置と、メモリとを具備
するコンピュータ装置において、前記ＤＭＡ転送データ
のためのバッファメモリと、前記共有バスからメモリア
クセスする際のパスを決めるメモリパスセレクタと、前
記ＤＭＡからまたはＤＭＡへのデータを決めるＤＭＡパ
スセレクタとを有し、ＤＭＡ転送をメインメモリではな
く、バッファメモリに対して行なうことでＣＰＵとの並
列動作を可能にしたことを特徴とするコンピュータ装
置。 - 【請求項２】 前記バッファメモリを複数のブロックに
分け、バッファメモリのアクセスについても並列動作を
可能としたことを特徴とする請求項１記載のコンピュー
タ装置。 - 【請求項３】 前記各メモリブロックにセレクタを設け
ることでメモリパスセレクタを簡単にし、拡張性を持た
せることを特徴とする請求項２記載のコンピュータ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32391191A JPH05134971A (ja) | 1991-11-11 | 1991-11-11 | コンピユータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32391191A JPH05134971A (ja) | 1991-11-11 | 1991-11-11 | コンピユータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05134971A true JPH05134971A (ja) | 1993-06-01 |
Family
ID=18159996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32391191A Pending JPH05134971A (ja) | 1991-11-11 | 1991-11-11 | コンピユータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05134971A (ja) |
-
1991
- 1991-11-11 JP JP32391191A patent/JPH05134971A/ja active Pending
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