JPH05120211A - データバス幅制御装置 - Google Patents
データバス幅制御装置Info
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- JPH05120211A JPH05120211A JP28113291A JP28113291A JPH05120211A JP H05120211 A JPH05120211 A JP H05120211A JP 28113291 A JP28113291 A JP 28113291A JP 28113291 A JP28113291 A JP 28113291A JP H05120211 A JPH05120211 A JP H05120211A
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Abstract
(57)【要約】
【目的】 中央処理装置のバス幅が記憶装置のバス幅の
整数倍であるとき、前記中央処理装置の１回のアドレス
指定だけでバス幅を制御してデータを入出力するデータ
幅制御装置を提供することを目的とする。 【構成】 書き込みサイクルにおいて、中央処理装置１
の出力データをライトレジスタ１９〜２２に配列して一
時記憶し、記憶装置２のアドレスをアドレスカウンタ１
８とアドレスカウンタコントロール回路１７で制御しな
がらＷＲシーケンサ１５により前記ライトレジスタのデ
ータを記憶装置２のデータバス２８に出力し、読み出し
サイクルにおいて、記憶装置２のアドレスをアドレスカ
ウンタ１８とアドレスカウンタコントロール回路１７で
制御しながらデータをリードレジスタ２３〜２６に配列
して一時記憶し、そのデータを中央処理装置１が読み取
る。
整数倍であるとき、前記中央処理装置の１回のアドレス
指定だけでバス幅を制御してデータを入出力するデータ
幅制御装置を提供することを目的とする。 【構成】 書き込みサイクルにおいて、中央処理装置１
の出力データをライトレジスタ１９〜２２に配列して一
時記憶し、記憶装置２のアドレスをアドレスカウンタ１
８とアドレスカウンタコントロール回路１７で制御しな
がらＷＲシーケンサ１５により前記ライトレジスタのデ
ータを記憶装置２のデータバス２８に出力し、読み出し
サイクルにおいて、記憶装置２のアドレスをアドレスカ
ウンタ１８とアドレスカウンタコントロール回路１７で
制御しながらデータをリードレジスタ２３〜２６に配列
して一時記憶し、そのデータを中央処理装置１が読み取
る。
Description
【０００１】
【産業上の利用分野】本発明は複数のビット数のデータ
バスを備えた中央処理装置と、前記データバスよりも少
ないビット数のデータバスを備えた記憶装置との間に介
在し、データバス幅を変換してデータを入出力するデー
タバス幅制御装置に関する。
バスを備えた中央処理装置と、前記データバスよりも少
ないビット数のデータバスを備えた記憶装置との間に介
在し、データバス幅を変換してデータを入出力するデー
タバス幅制御装置に関する。
【０００２】
【従来の技術】近年、半導体製造技術の進歩に伴い、半
導体メモリの高集積度化および大容量化に目ざましいも
のがある。また、マイクロコンピュータの発展も半導体
技術の進歩に伴って高機能化、多ビット化が急速に進
み、３２ビットの中央処理装置（以下、マイクロプロセ
ッサと称す）が各社で開発され、比較的低価格で使用で
きる。このような多数ビットのデータバスを備えたマイ
クロプロセッサと複数の半導体メモリ（以下、メモリと
称す）とを組み合わせたシステムが多数開発されている
が、このようなシステムに使用されるメモリは、一般的
にバス幅が１、４または８ビットであるため、３２ビッ
トのマイクロプロセッサと接続する場合、複数個のメモ
リを使用するか、または特別なメモリ構成でデータバス
幅の整合をとっている。
導体メモリの高集積度化および大容量化に目ざましいも
のがある。また、マイクロコンピュータの発展も半導体
技術の進歩に伴って高機能化、多ビット化が急速に進
み、３２ビットの中央処理装置（以下、マイクロプロセ
ッサと称す）が各社で開発され、比較的低価格で使用で
きる。このような多数ビットのデータバスを備えたマイ
クロプロセッサと複数の半導体メモリ（以下、メモリと
称す）とを組み合わせたシステムが多数開発されている
が、このようなシステムに使用されるメモリは、一般的
にバス幅が１、４または８ビットであるため、３２ビッ
トのマイクロプロセッサと接続する場合、複数個のメモ
リを使用するか、または特別なメモリ構成でデータバス
幅の整合をとっている。
【０００３】図５は従来のバス幅制御装置の構成をブロ
ック図で示す。図において、１はマイクロプロセッサ、
２はマイクロプロセッサ１がアクセスし、半導体メモリ
で構成された記憶装置、３はマイクロプロセッサ１のア
ドレス空間をデコードするデコーダ、６はマイクロプロ
セッサ１のアドレスバス、７はマイクロプロセッサ１の
データバス、８はマイクロプロセッサ１のアドレスが確
定したことを示すアドレスストローブ信号であり、マイ
クロプロセッサ１の１サイクルの基本信号として使用さ
れる。９は読み出しサイクルか、または書き込みサイク
ルかを示すリード／ライト信号、１０はマイクロプロセ
ッサ１に対してアクセスの完了を知らせるアクノリッジ
信号、１１は記憶装置２に入力されるライト信号、１２
は記憶装置２からデータを読み出すためのアウトプット
イネーブル信号、４は記憶装置２に対して前記ライト信
号１１を生成するためのＷＥコントロール回路、５は前
記アウトプットイネーブル信号を生成するＯＥコントロ
ール回路である。
ック図で示す。図において、１はマイクロプロセッサ、
２はマイクロプロセッサ１がアクセスし、半導体メモリ
で構成された記憶装置、３はマイクロプロセッサ１のア
ドレス空間をデコードするデコーダ、６はマイクロプロ
セッサ１のアドレスバス、７はマイクロプロセッサ１の
データバス、８はマイクロプロセッサ１のアドレスが確
定したことを示すアドレスストローブ信号であり、マイ
クロプロセッサ１の１サイクルの基本信号として使用さ
れる。９は読み出しサイクルか、または書き込みサイク
ルかを示すリード／ライト信号、１０はマイクロプロセ
ッサ１に対してアクセスの完了を知らせるアクノリッジ
信号、１１は記憶装置２に入力されるライト信号、１２
は記憶装置２からデータを読み出すためのアウトプット
イネーブル信号、４は記憶装置２に対して前記ライト信
号１１を生成するためのＷＥコントロール回路、５は前
記アウトプットイネーブル信号を生成するＯＥコントロ
ール回路である。
【０００４】以下、上記構成要素の相互関係と動作につ
いて説明する。図５に示したシステムにおいて、マイク
ロプロセッサ１のデータバス７は３２ビット、記憶装置
２のデータバスは８ビットとする。一般的な半導体メモ
リの記憶装置は、１、４または８ビットのデータバスを
持ち、通常に使用される記憶装置でデータバス幅は８ビ
ットのものが最大である。マイクロプロセッサ１のデー
タバス７の３２ビットのうち、８ビット（Ｄ２４〜３
１）が記憶装置２のデータバスに接続され、残りの２４
ビット（Ｄ０〜２３）は接続されていない。
いて説明する。図５に示したシステムにおいて、マイク
ロプロセッサ１のデータバス７は３２ビット、記憶装置
２のデータバスは８ビットとする。一般的な半導体メモ
リの記憶装置は、１、４または８ビットのデータバスを
持ち、通常に使用される記憶装置でデータバス幅は８ビ
ットのものが最大である。マイクロプロセッサ１のデー
タバス７の３２ビットのうち、８ビット（Ｄ２４〜３
１）が記憶装置２のデータバスに接続され、残りの２４
ビット（Ｄ０〜２３）は接続されていない。
【０００５】図６は従来のデータバス制御装置における
アクセス動作をタイミングチャートで示す。図におい
て、マイクロプロセッサ１が記憶装置２に対して読み出
しサイクルまたは書き込みサイクルを開始すると、まず
アドレス信号がアドレスバス６に出力され、そのアドレ
スが確定したことを知らせるアドレスストローブ信号８
が活性化される。また、読み出しサイクルか書き込みサ
イクルかを指定するリード／ライト信号９も活性化され
る。ここで所定のアドレスに割り付けされている記憶装
置２に対して、アドレスバス６の上位のビットが接続さ
れているデコーダ３によってチップセレクト信号１３が
生成される。読み出しサイクルにおいてはＯＥコントロ
ール回路５がアウトプットイネーブル信号１２を生成
し、書き込みサイクルにおいてはＷＥコントロール回路
４がライト信号１１を生成する。以上の制御信号により
記憶装置２に対して読み出したり、書き込んだりでき
る。
アクセス動作をタイミングチャートで示す。図におい
て、マイクロプロセッサ１が記憶装置２に対して読み出
しサイクルまたは書き込みサイクルを開始すると、まず
アドレス信号がアドレスバス６に出力され、そのアドレ
スが確定したことを知らせるアドレスストローブ信号８
が活性化される。また、読み出しサイクルか書き込みサ
イクルかを指定するリード／ライト信号９も活性化され
る。ここで所定のアドレスに割り付けされている記憶装
置２に対して、アドレスバス６の上位のビットが接続さ
れているデコーダ３によってチップセレクト信号１３が
生成される。読み出しサイクルにおいてはＯＥコントロ
ール回路５がアウトプットイネーブル信号１２を生成
し、書き込みサイクルにおいてはＷＥコントロール回路
４がライト信号１１を生成する。以上の制御信号により
記憶装置２に対して読み出したり、書き込んだりでき
る。
【０００６】上記のように読み出しまたは書き込まれる
データがメモリマップ上でどのような位置関係にあるか
について説明する。図７はマイクロプロセッサ１のアド
レス空間と記憶装置２のメモリアドレスとの関係を模式
図で示す。ここで、記憶装置２のメモリアドレスの開始
アドレスを０番地として説明する。図５に示したよう
に、記憶装置２のメモリアドレスにはマイクロプロセッ
サ１のアドレスがＡ２から接続されている。これは、デ
ータの８ビット単位が１番地に相当するため、３２ビッ
トのマイクロプロセッサ１では１回のアクセスで４個の
番地をアクセスすることになる。また、データバス７の
下位ビット（Ｄ０〜Ｄ２３）が記憶装置２に接続されて
いないため、マイクロプロセッサ１が記憶装置２をアク
セスする場合、マイクロプロセッサ側のアドレスは０、
４、８、Ｃ、・・・となる。
データがメモリマップ上でどのような位置関係にあるか
について説明する。図７はマイクロプロセッサ１のアド
レス空間と記憶装置２のメモリアドレスとの関係を模式
図で示す。ここで、記憶装置２のメモリアドレスの開始
アドレスを０番地として説明する。図５に示したよう
に、記憶装置２のメモリアドレスにはマイクロプロセッ
サ１のアドレスがＡ２から接続されている。これは、デ
ータの８ビット単位が１番地に相当するため、３２ビッ
トのマイクロプロセッサ１では１回のアクセスで４個の
番地をアクセスすることになる。また、データバス７の
下位ビット（Ｄ０〜Ｄ２３）が記憶装置２に接続されて
いないため、マイクロプロセッサ１が記憶装置２をアク
セスする場合、マイクロプロセッサ側のアドレスは０、
４、８、Ｃ、・・・となる。
【０００７】このようなアクセスにより記憶装置２側の
アドレスを０、１、２、３、・・・と連続してアクセス
することができる。また、図には示していないが、マイ
クロプロセッサ１内部のレジスタ内に格納する場合で
も、通常、レジスタは３２ビットであるから３２ビット
中の８ビットしか有効にならない。
アドレスを０、１、２、３、・・・と連続してアクセス
することができる。また、図には示していないが、マイ
クロプロセッサ１内部のレジスタ内に格納する場合で
も、通常、レジスタは３２ビットであるから３２ビット
中の８ビットしか有効にならない。
【０００８】
【発明が解決しようとする課題】このような従来のデー
タバス幅制御装置では、記憶装置から３２ビットのデー
タを読み出す場合、マイクロプロセッサは記憶装置に対
して４回の連続したアクセスが必要とし、また、マイク
ロプロセッサ内部で８ビットデータを３２ビットデータ
に揃えるために多数回の操作が必要となる。したがっ
て、データの処理時間が多くかかり、処理能力が低下す
るという問題点があった。
タバス幅制御装置では、記憶装置から３２ビットのデー
タを読み出す場合、マイクロプロセッサは記憶装置に対
して４回の連続したアクセスが必要とし、また、マイク
ロプロセッサ内部で８ビットデータを３２ビットデータ
に揃えるために多数回の操作が必要となる。したがっ
て、データの処理時間が多くかかり、処理能力が低下す
るという問題点があった。
【０００９】本発明は上記の課題を解決するもので、マ
イクロプロセッサのバス幅より小さいバス幅を有する記
憶装置に対して、１回のアクセスでマイクロプロセッサ
のバス幅のデータをアクセスできるバス幅制御装置を提
供することを目的とする。
イクロプロセッサのバス幅より小さいバス幅を有する記
憶装置に対して、１回のアクセスでマイクロプロセッサ
のバス幅のデータをアクセスできるバス幅制御装置を提
供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は上記の目的を達
成するために、中央処理装置と記憶装置との間に介在
し、前記中央処理装置のデータバスのバス幅が前記記憶
装置のデータバスのバス幅の整数倍である前記中央処理
装置のデータを前記記憶装置にバス幅を制御して入出力
するデータバス幅制御装置において、書き込みサイクル
時に前記マイクロプロセッサの出力するデータを一時記
憶する第１の記憶手段と、読み出しサイクル時に前記記
憶装置の出力するデータを一時記憶する第２の記憶手段
と、前記記憶装置のバス幅を指定するサイズデータを基
に前記第１の記憶手段に一時記憶したデータを前記記憶
装置のバス幅に分割して順次前記記憶装置のデータバス
に出力制御する第１のシーケンサ手段と、前記サイズデ
ータを基に前記記憶装置の出力するデータを前記中央処
理装置のバス幅になるまで前記第２の記憶手段に入力制
御する第２のシーケンサ手段と、前記記憶装置のアドレ
スを前記中央処理装置のアドレスデータに対応して制御
するアドレス制御手段とを備え、書き込みサイクルにお
いて、前記中央処理装置の出力するデータを前記第１の
記憶装置に一時記憶したのち、前記第１の記憶手段に記
憶したデータを前記第１のシーケンサ手段により前記記
憶装置のデータバスに分割して出力するとともに、前記
アドレス制御手段から格納するアドレスを順次出力し、
読み出しサイクルにおいて、第２のシーケンサ手段によ
り前記記憶装置のデータを前記アドレス制御手段の指定
するアドレスから前記中央処理装置のバス幅になるまで
順次読み出して前記第２の記憶手段に一時記憶したの
ち、そのデータを前記中央処理装置のデータバスに出力
するようにしたデータバス幅制御装置である。
成するために、中央処理装置と記憶装置との間に介在
し、前記中央処理装置のデータバスのバス幅が前記記憶
装置のデータバスのバス幅の整数倍である前記中央処理
装置のデータを前記記憶装置にバス幅を制御して入出力
するデータバス幅制御装置において、書き込みサイクル
時に前記マイクロプロセッサの出力するデータを一時記
憶する第１の記憶手段と、読み出しサイクル時に前記記
憶装置の出力するデータを一時記憶する第２の記憶手段
と、前記記憶装置のバス幅を指定するサイズデータを基
に前記第１の記憶手段に一時記憶したデータを前記記憶
装置のバス幅に分割して順次前記記憶装置のデータバス
に出力制御する第１のシーケンサ手段と、前記サイズデ
ータを基に前記記憶装置の出力するデータを前記中央処
理装置のバス幅になるまで前記第２の記憶手段に入力制
御する第２のシーケンサ手段と、前記記憶装置のアドレ
スを前記中央処理装置のアドレスデータに対応して制御
するアドレス制御手段とを備え、書き込みサイクルにお
いて、前記中央処理装置の出力するデータを前記第１の
記憶装置に一時記憶したのち、前記第１の記憶手段に記
憶したデータを前記第１のシーケンサ手段により前記記
憶装置のデータバスに分割して出力するとともに、前記
アドレス制御手段から格納するアドレスを順次出力し、
読み出しサイクルにおいて、第２のシーケンサ手段によ
り前記記憶装置のデータを前記アドレス制御手段の指定
するアドレスから前記中央処理装置のバス幅になるまで
順次読み出して前記第２の記憶手段に一時記憶したの
ち、そのデータを前記中央処理装置のデータバスに出力
するようにしたデータバス幅制御装置である。
【００１１】
【作用】本発明は上記構成において、書き込みサイクル
において、中央処理装置の出力するデータを第１の記憶
装置に一時記憶したのち、第１の記憶手段に記憶したデ
ータを第１のシーケンサ手段により記憶装置のデータバ
スに分割して出力するとともに、アドレス制御手段から
格納するアドレスを順次出力し、読み出しサイクルにお
いて、第２のシーケンサ手段により記憶装置のデータを
アドレス制御手段の指定するアドレスから中央処理装置
のバス幅になるまで順次読み出して第２の記憶手段に一
時記憶したのち、そのデータを中央処理装置のデータバ
スに出力する。したがって、１回のマイクロプロセッサ
のアクセスで記憶装置の複数回の読み出し、または書き
込み動作を実行させる。
において、中央処理装置の出力するデータを第１の記憶
装置に一時記憶したのち、第１の記憶手段に記憶したデ
ータを第１のシーケンサ手段により記憶装置のデータバ
スに分割して出力するとともに、アドレス制御手段から
格納するアドレスを順次出力し、読み出しサイクルにお
いて、第２のシーケンサ手段により記憶装置のデータを
アドレス制御手段の指定するアドレスから中央処理装置
のバス幅になるまで順次読み出して第２の記憶手段に一
時記憶したのち、そのデータを中央処理装置のデータバ
スに出力する。したがって、１回のマイクロプロセッサ
のアクセスで記憶装置の複数回の読み出し、または書き
込み動作を実行させる。
【００１２】
（実施例１）以下、本発明の一実施例のデータバス幅制
御装置について図面を参照しながら説明する。
御装置について図面を参照しながら説明する。
【００１３】図１は本発明の一実施例のデータバス幅制
御装置の構成をブロック図で示す。図において、１はマ
イクロプロセッサ、２は記憶装置、３はマイクロプロセ
ッサ１のアドレスバス６のアドレスをデコードしてチッ
プセレクト信号を出力するデコーダ、７はマイクロプロ
セッサ１のデータバス、８はアドレスバスが確定したこ
とを示すアドレスストローブ信号、９はマイクロプロセ
ッサ１が読み出し動作であるか書き込み動作であるかを
示すリード／ライト信号、１０はアクセスが完了したこ
とを知らせるアクノリッジ信号、１１は記憶装置２に対
するライト信号、１２は記憶装置２のデータを読み出す
ためのアウトプットイネーブル信号、１３は記憶装置２
を選択するチップセレクト信号、１４は各基準信号を生
成するＷＲシーケンサ、１６は読み出しサイクル時に所
定のタイミングを生成するＲＤシーケンサ、１８は記憶
装置２のアドレスを生成するアドレスカウンタ、１７は
アドレスカウンタ１８にロード信号３４とカウント信号
３５とを供給するアドレスカウンタコントロール回路、
１９、２０、２１および２２はそれぞれ書き込みサイク
ル時にマイクロプロセッサ１のデータバス７のデータを
ラッチする第１、第２、第３および第４のライトレジス
タ、２３、２４、２５および２６はそれぞれリードサイ
クル時にメモリデータバス２８のデータをラッチする第
１、第２、第３および第４のリードレジスタ、２７は記
憶装置２に供給されるメモリアドレスバス、２９はマイ
クロプロセッサ１の基準信号であるＣＰＵクロック、３
０はアドレスカウンタコントロール回路１７の基準信号
であるアドレスカウンタクロック、３１と３２はそれぞ
れマイクロプロセッサ１のアクセスビットサイズを示す
第１のサイズ信号と第２のサイズ信号、３３はリードレ
ジスタ２３〜２６のクロック信号である第１ないし第４
のリードクロック、３６はライトレジスタ１９〜２２の
アウトプットイネーブル信号である第１ないし第４のレ
ジスタイネーブル信号、３７はマイクロプロセッサ１の
データバスをライトレジスタ１９ないし２２にラッチす
るライトクロックである。
御装置の構成をブロック図で示す。図において、１はマ
イクロプロセッサ、２は記憶装置、３はマイクロプロセ
ッサ１のアドレスバス６のアドレスをデコードしてチッ
プセレクト信号を出力するデコーダ、７はマイクロプロ
セッサ１のデータバス、８はアドレスバスが確定したこ
とを示すアドレスストローブ信号、９はマイクロプロセ
ッサ１が読み出し動作であるか書き込み動作であるかを
示すリード／ライト信号、１０はアクセスが完了したこ
とを知らせるアクノリッジ信号、１１は記憶装置２に対
するライト信号、１２は記憶装置２のデータを読み出す
ためのアウトプットイネーブル信号、１３は記憶装置２
を選択するチップセレクト信号、１４は各基準信号を生
成するＷＲシーケンサ、１６は読み出しサイクル時に所
定のタイミングを生成するＲＤシーケンサ、１８は記憶
装置２のアドレスを生成するアドレスカウンタ、１７は
アドレスカウンタ１８にロード信号３４とカウント信号
３５とを供給するアドレスカウンタコントロール回路、
１９、２０、２１および２２はそれぞれ書き込みサイク
ル時にマイクロプロセッサ１のデータバス７のデータを
ラッチする第１、第２、第３および第４のライトレジス
タ、２３、２４、２５および２６はそれぞれリードサイ
クル時にメモリデータバス２８のデータをラッチする第
１、第２、第３および第４のリードレジスタ、２７は記
憶装置２に供給されるメモリアドレスバス、２９はマイ
クロプロセッサ１の基準信号であるＣＰＵクロック、３
０はアドレスカウンタコントロール回路１７の基準信号
であるアドレスカウンタクロック、３１と３２はそれぞ
れマイクロプロセッサ１のアクセスビットサイズを示す
第１のサイズ信号と第２のサイズ信号、３３はリードレ
ジスタ２３〜２６のクロック信号である第１ないし第４
のリードクロック、３６はライトレジスタ１９〜２２の
アウトプットイネーブル信号である第１ないし第４のレ
ジスタイネーブル信号、３７はマイクロプロセッサ１の
データバスをライトレジスタ１９ないし２２にラッチす
るライトクロックである。
【００１４】図４は本発明のデータバス幅制御装置を用
いた場合のマイクロプロセッサのデータと記憶装置のデ
ータとの関係を示す模式図である。
いた場合のマイクロプロセッサのデータと記憶装置のデ
ータとの関係を示す模式図である。
【００１５】以下、上記構成要素の相互関係と動作につ
いて説明する。最初にマイクロプロセッサ１が記憶装置
２から３２ビットのデータを読み出す場合の動作につい
て説明する。図２は本発明の一実施例のデータバス幅制
御装置を使用して３２ビットデータを記憶装置から読み
出す場合の動作をタイミングチャートで示す。このとき
記憶装置２のメモリデータバス２８のバス幅は８ビット
であり、マイクロプロセッサ１のデータバス７のバス幅
は３２ビットとする。
いて説明する。最初にマイクロプロセッサ１が記憶装置
２から３２ビットのデータを読み出す場合の動作につい
て説明する。図２は本発明の一実施例のデータバス幅制
御装置を使用して３２ビットデータを記憶装置から読み
出す場合の動作をタイミングチャートで示す。このとき
記憶装置２のメモリデータバス２８のバス幅は８ビット
であり、マイクロプロセッサ１のデータバス７のバス幅
は３２ビットとする。
【００１６】マイクロプロセッサ１が３２ビットデータ
の読み出しサイクルを実行する場合、まずアドレスバス
６にアドレス信号が出力され、そのアドレスが確定した
ことを示すアドレスストローブ信号８が活性化されると
ともに、リード／ライト信号９とアクセスサイズを示す
第１および第２のサイズ信号が活性化される。このサイ
ズ信号は２本の信号の組合わせによりアクセスサイズを
決定する。その組合せは（第１のサイズ信号、第２のサ
イズ信号）＝（０、０）のとき３２ビット、（１、０）
のとき１６ビット、（０、１）のときは８ビットを示
す。マイクロプロセッサ１から出力されたアドレスはア
ドレスカウンタ１８にロードされる。このロードされた
アドレスがメモリアドレスバス２７を介して記憶装置２
へ供給される。また、チップセレクト信号１３も活性化
される。ここでＲＤシーケンサ１６はリード／ライト信
号９と第１および第２のサイズ信号とアドレスのＡ０、
Ａ１を参照して、アウトプットイネーブル信号１２を活
性化させる。この動作により記憶装置２から１バイト目
のデータが出力され、第１のリードレジスタ２３はＲＤ
シーケンサからリードクロック３３が供給されて１バイ
ト目のデータがラッチされる。
の読み出しサイクルを実行する場合、まずアドレスバス
６にアドレス信号が出力され、そのアドレスが確定した
ことを示すアドレスストローブ信号８が活性化されると
ともに、リード／ライト信号９とアクセスサイズを示す
第１および第２のサイズ信号が活性化される。このサイ
ズ信号は２本の信号の組合わせによりアクセスサイズを
決定する。その組合せは（第１のサイズ信号、第２のサ
イズ信号）＝（０、０）のとき３２ビット、（１、０）
のとき１６ビット、（０、１）のときは８ビットを示
す。マイクロプロセッサ１から出力されたアドレスはア
ドレスカウンタ１８にロードされる。このロードされた
アドレスがメモリアドレスバス２７を介して記憶装置２
へ供給される。また、チップセレクト信号１３も活性化
される。ここでＲＤシーケンサ１６はリード／ライト信
号９と第１および第２のサイズ信号とアドレスのＡ０、
Ａ１を参照して、アウトプットイネーブル信号１２を活
性化させる。この動作により記憶装置２から１バイト目
のデータが出力され、第１のリードレジスタ２３はＲＤ
シーケンサからリードクロック３３が供給されて１バイ
ト目のデータがラッチされる。
【００１７】つぎに、アドレスカウンタコントロール回
路１７からカウント信号３５がアドレスカウンタ１８に
供給され、記憶装置２のアドレスが１だけカウントアッ
プされる。したがって、記憶装置２からは２バイト目の
データが出力され、ＲＤシーケンサのリードクロック３
３により第２リードレジスタ２４にラッチされる。この
動作を４回繰り返すことにより４バイト（３２ビット）
のデータがリードレジスタにラッチされる。３２ビット
のデータが揃った時点でアクセスの完了を示すアクノリ
ッジ信号１０がマイクロプロセッサ１に供給され、マイ
クロプロセッサ１がリードレジスタからデータを読み出
してアクセスを完了する。図４はこのときのデータの配
列をブロック図で示す。
路１７からカウント信号３５がアドレスカウンタ１８に
供給され、記憶装置２のアドレスが１だけカウントアッ
プされる。したがって、記憶装置２からは２バイト目の
データが出力され、ＲＤシーケンサのリードクロック３
３により第２リードレジスタ２４にラッチされる。この
動作を４回繰り返すことにより４バイト（３２ビット）
のデータがリードレジスタにラッチされる。３２ビット
のデータが揃った時点でアクセスの完了を示すアクノリ
ッジ信号１０がマイクロプロセッサ１に供給され、マイ
クロプロセッサ１がリードレジスタからデータを読み出
してアクセスを完了する。図４はこのときのデータの配
列をブロック図で示す。
【００１８】以上の説明は３２ビットのアクセスの場合
を例として説明したが、１６ビットまたは８ビットの場
合も同様の動作を行なう。ただし、１６ビットの場合は
２バイト、８ビットの場合は１バイトのデータがリード
レジスタにラッチされると同時にアクノリッジ信号１０
が生成され、サイクルの完了をマイクロプロセッサ１に
知らせ、読み出しサイクルを終了する。したがって、１
サイクルに要する時間は３２ビット、１６ビット、８ビ
ットの順に短くなる。したがって、マイクロプロセッサ
１のアクセスサイズに応じたサイクス時間となり、無駄
な時間を一切必要としない。
を例として説明したが、１６ビットまたは８ビットの場
合も同様の動作を行なう。ただし、１６ビットの場合は
２バイト、８ビットの場合は１バイトのデータがリード
レジスタにラッチされると同時にアクノリッジ信号１０
が生成され、サイクルの完了をマイクロプロセッサ１に
知らせ、読み出しサイクルを終了する。したがって、１
サイクルに要する時間は３２ビット、１６ビット、８ビ
ットの順に短くなる。したがって、マイクロプロセッサ
１のアクセスサイズに応じたサイクス時間となり、無駄
な時間を一切必要としない。
【００１９】つぎに、マイクロプロセッサ１が記憶装置
２に対して３２ビットのデータを書き込む場合の動作に
ついて説明する。図３は本発明のデータバス幅制御装置
を用いて３２ビットデータを記憶装置２に書き込む動作
をタイミングチャートで示す。
２に対して３２ビットのデータを書き込む場合の動作に
ついて説明する。図３は本発明のデータバス幅制御装置
を用いて３２ビットデータを記憶装置２に書き込む動作
をタイミングチャートで示す。
【００２０】読み出しサイクルと同様にまず、マイクロ
プロセッサ１のアドレスバス６が出力され、それが確定
したことを知らせるアドレスストローブ信号８が活性化
される。同時にリード／ライト信号９とアクセスサイズ
を示す第１および第２のサイズ信号が活性化される。ま
た、マイクロプロセッサ１はデータバス７上にライトデ
ータを出力し、ＷＲシーケンサはこのライトデータをラ
イトレジスタ１９、２０、２１および２２にラッチする
ためにライトクロック３７を出力する。ラッチされたデ
ータの第１バイト目をメモリデータバス２８に出力する
ためにＷＲシーケンサから第１ライトレジスタのレジス
タイネーブル信号３６が供給される。メモリデータバス
２８上に出力された８ビットのデータはＷＲシーケンサ
から出力されるライト信号１１によって記憶装置２に書
き込まれる。読み出し時と同様にここでアドレスカウン
タが１だけカウントアップして記憶装置２に対してつぎ
の８ビットのアドレスを供給する。そしてＷＲシーケン
サから第２のライトレジスタのレジスタイネーブル信号
が生成され、２バイト目のデータがメモリデータバス２
８に供給される。そして前記と同様にライト信号１１が
活性化され、２バイト目のデータが記憶装置２に書き込
まれる。このような動作を４回繰り返すことにより、３
２ビットのデータを記憶装置２に対して書き込むことが
できる。４回の書き込みが終了すると同時に、ＷＲシー
ケンサからアクノリッジ信号１０がマイクロプロセッサ
１に供給され、アクセスの完了を知らせる。このように
して１回の書き込みサイクルが終了する。読み出しサイ
クルの説明と同様に、ここでは３２ビットのデータの書
き込みについて説明したが、１６ビットまたは８ビット
の場合も同じような動作を行なう。ただし、１６ビット
の場合は２バイト、８ビットの場合は１バイトのデータ
が記憶装置２に書き込まれたら、すぐにアクノリッジ信
号１０が生成され、サイクルの完了をマイクロプロセッ
サ１に知らせ、書き込みサイクルを終了する。したがっ
て、書き込みサイクルにおいても指定されたビット数に
応じたアクセス時間を実現することができる。
プロセッサ１のアドレスバス６が出力され、それが確定
したことを知らせるアドレスストローブ信号８が活性化
される。同時にリード／ライト信号９とアクセスサイズ
を示す第１および第２のサイズ信号が活性化される。ま
た、マイクロプロセッサ１はデータバス７上にライトデ
ータを出力し、ＷＲシーケンサはこのライトデータをラ
イトレジスタ１９、２０、２１および２２にラッチする
ためにライトクロック３７を出力する。ラッチされたデ
ータの第１バイト目をメモリデータバス２８に出力する
ためにＷＲシーケンサから第１ライトレジスタのレジス
タイネーブル信号３６が供給される。メモリデータバス
２８上に出力された８ビットのデータはＷＲシーケンサ
から出力されるライト信号１１によって記憶装置２に書
き込まれる。読み出し時と同様にここでアドレスカウン
タが１だけカウントアップして記憶装置２に対してつぎ
の８ビットのアドレスを供給する。そしてＷＲシーケン
サから第２のライトレジスタのレジスタイネーブル信号
が生成され、２バイト目のデータがメモリデータバス２
８に供給される。そして前記と同様にライト信号１１が
活性化され、２バイト目のデータが記憶装置２に書き込
まれる。このような動作を４回繰り返すことにより、３
２ビットのデータを記憶装置２に対して書き込むことが
できる。４回の書き込みが終了すると同時に、ＷＲシー
ケンサからアクノリッジ信号１０がマイクロプロセッサ
１に供給され、アクセスの完了を知らせる。このように
して１回の書き込みサイクルが終了する。読み出しサイ
クルの説明と同様に、ここでは３２ビットのデータの書
き込みについて説明したが、１６ビットまたは８ビット
の場合も同じような動作を行なう。ただし、１６ビット
の場合は２バイト、８ビットの場合は１バイトのデータ
が記憶装置２に書き込まれたら、すぐにアクノリッジ信
号１０が生成され、サイクルの完了をマイクロプロセッ
サ１に知らせ、書き込みサイクルを終了する。したがっ
て、書き込みサイクルにおいても指定されたビット数に
応じたアクセス時間を実現することができる。
【００２１】
【発明の効果】以上の実施例から明かなように、本発明
は中央処理装置と記憶装置との間に介在し、前記中央処
理装置のデータバスのバス幅が前記記憶装置のデータバ
スのバス幅の整数倍である前記中央処理装置のデータを
前記記憶装置にバス幅を制御して入出力するデータバス
幅制御装置において、書き込みサイクル時に前記マイク
ロプロセッサの出力するデータを一時記憶する第１の記
憶手段と、読み出しサイクル時に前記記憶装置の出力す
るデータを一時記憶する第２の記憶手段と、前記記憶装
置のバス幅を指定するサイズデータを基に前記第１の記
憶手段に一時記憶したデータを前記記憶装置のバス幅に
分割して順次前記記憶装置のデータバスに出力制御する
第１のシーケンサ手段と、前記サイズデータを基に前記
記憶装置の出力するデータを前記中央処理装置のバス幅
になるまで前記第２の記憶手段に入力制御する第２のシ
ーケンサ手段と、前記記憶装置のアドレスを前記中央処
理装置のアドレスデータに対応して制御するアドレス制
御手段とを備え、書き込みサイクルにおいて、前記中央
処理装置の出力するデータを前記第１の記憶装置に一時
記憶したのち、前記第１の記憶手段に記憶したデータを
前記第１のシーケンサ手段により前記記憶装置のデータ
バスに分割して出力するとともに、前記アドレス制御手
段から格納するアドレスを順次出力し、読み出しサイク
ルにおいて、第２のシーケンサ手段により前記記憶装置
のデータを前記アドレス制御手段の指定するアドレスか
ら前記中央処理装置のバス幅になるまで順次読み出して
前記第２の記憶手段に一時記憶したのち、そのデータを
前記中央処理装置のデータバスに出力するようにしたデ
ータバス幅制御装置とすることにより、マイクロプロセ
ッサの一回のアクセスでマイクロプロセッサのデータバ
ス幅のデータを入出力できる。
は中央処理装置と記憶装置との間に介在し、前記中央処
理装置のデータバスのバス幅が前記記憶装置のデータバ
スのバス幅の整数倍である前記中央処理装置のデータを
前記記憶装置にバス幅を制御して入出力するデータバス
幅制御装置において、書き込みサイクル時に前記マイク
ロプロセッサの出力するデータを一時記憶する第１の記
憶手段と、読み出しサイクル時に前記記憶装置の出力す
るデータを一時記憶する第２の記憶手段と、前記記憶装
置のバス幅を指定するサイズデータを基に前記第１の記
憶手段に一時記憶したデータを前記記憶装置のバス幅に
分割して順次前記記憶装置のデータバスに出力制御する
第１のシーケンサ手段と、前記サイズデータを基に前記
記憶装置の出力するデータを前記中央処理装置のバス幅
になるまで前記第２の記憶手段に入力制御する第２のシ
ーケンサ手段と、前記記憶装置のアドレスを前記中央処
理装置のアドレスデータに対応して制御するアドレス制
御手段とを備え、書き込みサイクルにおいて、前記中央
処理装置の出力するデータを前記第１の記憶装置に一時
記憶したのち、前記第１の記憶手段に記憶したデータを
前記第１のシーケンサ手段により前記記憶装置のデータ
バスに分割して出力するとともに、前記アドレス制御手
段から格納するアドレスを順次出力し、読み出しサイク
ルにおいて、第２のシーケンサ手段により前記記憶装置
のデータを前記アドレス制御手段の指定するアドレスか
ら前記中央処理装置のバス幅になるまで順次読み出して
前記第２の記憶手段に一時記憶したのち、そのデータを
前記中央処理装置のデータバスに出力するようにしたデ
ータバス幅制御装置とすることにより、マイクロプロセ
ッサの一回のアクセスでマイクロプロセッサのデータバ
ス幅のデータを入出力できる。
【図１】本発明の一実施例のデータバス幅制御装置の構
成を示すブロック図
成を示すブロック図
【図２】本発明の一実施例のデータバス幅制御装置にお
ける読み出しサイクルの動作を示すタイミングチャート
ける読み出しサイクルの動作を示すタイミングチャート
【図３】本発明の一実施例のデータバス幅制御装置にお
ける書き込みサイクルの動作を示すタイミングチャート
ける書き込みサイクルの動作を示すタイミングチャート
【図４】本発明の一実施例のデータバス幅制御装置にお
けるマイクロプロセッサのデータバスとメモリアドレス
との関係を示す模式図
けるマイクロプロセッサのデータバスとメモリアドレス
との関係を示す模式図
【図５】従来のデータバス幅制御装置の構成を示すブロ
ック図
ック図
【図６】従来のデータバス幅制御装置におけるアクセス
動作を示すタイミングチャート
動作を示すタイミングチャート
【図７】従来のマイクロプロセッサのアドレス空間とメ
モリアドレスとの関係を示す概念図
モリアドレスとの関係を示す概念図
１ マイクロプロセッサ（中央処理装置） ２ 記憶装置 ３ デコーダ（アドレス制御手段） ４ ＷＥコントロール回路 ５ ＯＥコントロール回路 ６ 中央処理装置のアドレスバス ７ 中央処理装置のデータバス ８ アドレスストローブ信号 １５ ＷＲシーケンサ（第１のシーケンサ手段） １６ ＲＤシーケンサ（第２のシーケンサ手段） １７ アドレスカウンタコントロール回路（アドレス制
御手段） １８ アドレスカウンタ（アドレス制御手段） １９〜２２ 第１〜第４のライトレジスタ（第１の記憶
手段） ２３〜２６ 第１〜第４のリードレジスタ（第２の記憶
手段） ２７ 記憶装置のアドレスバス ２８ 記憶装置のデータバス ＳＩＺＥ１ サイズデータ ＳＩＺＥ２ サイズデータ
御手段） １８ アドレスカウンタ（アドレス制御手段） １９〜２２ 第１〜第４のライトレジスタ（第１の記憶
手段） ２３〜２６ 第１〜第４のリードレジスタ（第２の記憶
手段） ２７ 記憶装置のアドレスバス ２８ 記憶装置のデータバス ＳＩＺＥ１ サイズデータ ＳＩＺＥ２ サイズデータ
Claims (1)
- 【請求項１】 中央処理装置と記憶装置との間に介在
し、前記中央処理装置のデータバスのバス幅が前記記憶
装置のデータバスのバス幅の整数倍である前記中央処理
装置のデータを前記記憶装置にバス幅を制御して入出力
するデータバス幅制御装置において、書き込みサイクル
時に前記マイクロプロセッサの出力するデータを一時記
憶する第１の記憶手段と、読み出しサイクル時に前記記
憶装置の出力するデータを一時記憶する第２の記憶手段
と、前記記憶装置のバス幅を指定するサイズデータを基
に前記第１の記憶手段に一時記憶したデータを前記記憶
装置のバス幅に分割して順次前記記憶装置のデータバス
に出力制御する第１のシーケンサ手段と、前記サイズデ
ータを基に前記記憶装置の出力するデータを前記中央処
理装置のバス幅になるまで前記第２の記憶手段に入力制
御する第２のシーケンサ手段と、前記記憶装置のアドレ
スを前記中央処理装置のアドレスデータに対応して制御
するアドレス制御手段とを備え、書き込みサイクルにお
いて、前記中央処理装置の出力するデータを前記第１の
記憶装置に一時記憶したのち、前記第１の記憶手段に記
憶したデータを前記第１のシーケンサ手段により前記記
憶装置のデータバスに分割して出力するとともに、前記
アドレス制御手段から格納するアドレスを順次出力し、
読み出しサイクルにおいて、第２のシーケンサ手段によ
り前記記憶装置のデータを前記アドレス制御手段の指定
するアドレスから前記中央処理装置のバス幅になるまで
順次読み出して前記第２の記憶手段に一時記憶したの
ち、そのデータを前記中央処理装置のデータバスに出力
するようにしたデータバス幅制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28113291A JPH05120211A (ja) | 1991-10-28 | 1991-10-28 | データバス幅制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28113291A JPH05120211A (ja) | 1991-10-28 | 1991-10-28 | データバス幅制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05120211A true JPH05120211A (ja) | 1993-05-18 |
Family
ID=17634815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28113291A Pending JPH05120211A (ja) | 1991-10-28 | 1991-10-28 | データバス幅制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05120211A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5621694A (en) * | 1994-12-28 | 1997-04-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated device with an improved performance |
| JP2011512599A (ja) * | 2008-02-15 | 2011-04-21 | フリースケール セミコンダクター インコーポレイテッド | 周辺装置モジュールレジスタアクセス方法及び装置 |
-
1991
- 1991-10-28 JP JP28113291A patent/JPH05120211A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5621694A (en) * | 1994-12-28 | 1997-04-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated device with an improved performance |
| JP2011512599A (ja) * | 2008-02-15 | 2011-04-21 | フリースケール セミコンダクター インコーポレイテッド | 周辺装置モジュールレジスタアクセス方法及び装置 |
| US8977790B2 (en) | 2008-02-15 | 2015-03-10 | Freescale Semiconductor, Inc. | Peripheral module register access methods and apparatus |
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