JP2546002B2

JP2546002B2 - パリティ回路

Info

Publication number: JP2546002B2
Application number: JP1325230A
Authority: JP
Inventors: 恭鈴木; 宣明高蜂; 浩二柿本; 正明斎藤; 徹岩野
Original assignee: Fujitsu General Ltd
Current assignee: Fujitsu General Ltd
Priority date: 1989-12-15
Filing date: 1989-12-15
Publication date: 1996-10-23
Anticipated expiration: 2011-10-23
Also published as: JPH03186936A

Description

【発明の詳細な説明】［産業上の利用分野］この発明はデータに基づいてパリティを求め、このパ
リティとデータとによりパリティチェックを行なう新規
なパリティ回路に関するものである。

［従来例］従来、コンピュータ等におけるデータの書き込み、読
み出しに際し、例えばそのデータの最上位ビットにパリ
ティビットを付加するが、このパリティビットはそのデ
ータの“1"の総数を常に偶数あるいは奇数にするように
決められ、この偶数あるいは奇数によりデータチェック
を行なっている。

そこで、第11図に示されるように、コンピュータ等の
CPU1にてデータがデータバス２を介してメモリ部（例え
ばRAM）３に書き込まれる場合、パリティ生成・検査回
路４にてそのデータの“1"の総数を偶数あるいは奇数と
するパリティが生成され、このパリティがパリティRAM
部５に記憶される。そして、CPU1にてデータ転送が行な
われると、つまりメモリ部３のデータがデータバス２を
介して読み出されると、上記パリティ生成・検査回路４
にてそのデータに基づいて求めた値とパリティ部５から
読み出した値とが比較され、不一致のときにはエラーが
発生され、割り込み信号がCPU1に出力される。これによ
り、その割込みにより、CPU1にてデータ転送を停止処理
することができる。

［発明が解決しようとする課題］しかしながら、上記パリティ回路にあっては、メモリ
部３以外に新たなパリティRAM部５が必要であり、つま
り少なくとも一つのメモリを増加しなければならず、そ
の分コストアップになっていた。

また、最近の記憶素子、例えばDRAMは大容量化の傾向
にあり、小容量のDRAMを手に入れることが困難になって
いる。そのため、小システムの場合でも、大容量のDRAM
をメモリ部３やパリティ部５に用いることになり、DRAM
が有効に利用されないだけでなく、不経済な面が生じる
ようになった。

さらに、割込みによるエラー発生に際し、パリティ部
５に記憶されたパリティビットに誤りがあるのか、メモ
リ部３に記憶されたデータに誤りがあるのか判断するこ
とができなかった。

この発明は上記問題点に鑑みなされたものであり、そ
の目的はコストの低下を図り、かつ、メモリを有効に利
用することができるようにしたパリティ回路を提供する
ことにある。

［課題を解決するための手段］上記目的を達成するため、この発明は、CPUからの指
示に基づいてメモリからデータを読み出す際にそのパリ
ティをチェックし、正常な場合そのデータを所定のデー
タバスに転送するパリティ回路において、内部のメモリ
領域が２分され、その一方が原データ用データエリアと
され、他方がそのパリティデータ用のパリティエリアと
されたメモリ部と、同メモリ部に対するデータ書き込み
時およびデータ読み出し時に、上記データエリアと上記
パリティエリアを交代的に指定するタイミング回路と、
上記パリティデータの上記パリティエリアへの書き込み
時および同パリティエリアからの読み出し時にそのパリ
ティデータに含まれている「１」もしくは「０」の総数
が偶数か奇数かに応じて異なる２つのパリティビットを
生成するパリティ生成部と、上記パリティエリアへ書き
込むパリティデータおよび同パリティエリアから読み出
されたパリティデータを上記パリティ生成部からの上記
パリティビットに基づいて反転もしくは非反転とする排
他的論理和回路と、上記パリエィエリアから上記排他的
論理和回路を介して読み出されたパリティデータを一時
的に保持するラッチ回路と、同ラッチ回路に保持されて
いる上記パリティデータと上記データエリアから読み出
された原データとを比較してその一致、不一致信号を送
出するとともに、不一致である場合にはその不一致ビッ
ト数を検出する比較部と、同比較部からの不一致信号に
より上記CPUに割込み信号とその不一致ビット数を出力
する割込み信号発生手段とを備え、上記原データと上記
パリティデータとが不一致のとき、上記CPUはその不一
致ビット数により上記パリティデータ側が正しいと判断
した場合には、上記ラッチ回路に保持されているパリテ
ィデータを上記データバスに転送することを特徴として
いる。

［作用］上記構成としたので、データをデータバスを介してメ
モリに書き込むに際し（ライトサイクルによるデータの
書き込みに際し）、そのデータに基づいてパリティが生
成され、そのデータの“1"の数が求められる。そのパリ
ティは、例えば奇数であれば“1"にされ、偶数であれば
“0"にされ、このパリティが一時記憶される。そのパリ
ティに基づいて上記データが反転あるいは非反転にさ
れ、この反転あるいは非反転データがパリティデータと
され、このパリティデータによりパリティエリアの所定
領域（書き込みデータに対応するアドレス）が書き替え
られる。その後、上記パリティの一時記憶がクリアさ
れ、上記データが原データとしてそのままデータエリア
に書き込まれる。

このように、データエリアには通常通りにデータが書
き込まれ、またそのパリティエリアの所定領域は上記反
転あるいは非反転データのパリティデータで書き替えら
れる。

そして、上記メモリのデータを読み出すに際し（リー
ドサイクルによるデータの読み出しに際し）、まずパリ
ティエリアのパリティデータが読み出され、このパリテ
ィデータに基づいてパリティが生成される。この場合、
パリティエリアのパリティデータが異常であれば、“1"
の数が奇数になることから、そのパリティデータにより
パリティ“1"が得られ、またパリティエリアが正常であ
れば、そのパリティ“0"が得られ、このパリティが一時
記憶される。続いて、読み出されたパリティデータはそ
のパリティに基づいて反転、あるいは非反転されてラッ
チされる。その後、現に読み出されているデータとラッ
チされたパリティデータとが比較され、一致あるいは不
一致信号が出力される。また、その比較に際し、不一致
ビットの数が一つであるか否かの判断が行われる。そし
て、その不一致ビットが一つであれば、パリティデータ
側が正しいと判断し、ラッチされているパリティデータ
をデータバスに転送する。

［実施例］以下、この発明の実施例を第１図乃至第10図に基づい
て説明する。なお、第１図中、第11図と同一部分および
相当部分には同一符号を付し、重複説明を省略する。

第１図において、パリティ回路には、データエリアお
よびパリティエリアを備えたメモリ部３と、書き込むデ
ータをメモリ部３に出力し、読み出したデータをデータ
バス２に出力し、かつ、後述するパリティデータを反
転、あるいは非反転して出力する排他的論理和回路６
と、書き込むデータあるいは読み出したパリティデータ
に基づいてパリティを生成するパリティ生成回路７と、
この生成パリティを一時記憶し、この記憶したパリティ
に応じて上記排他的論理和回路６を反転、あるいは非反
転出力動作とするパリティF/F回路８と、読み出したパ
リティデータをラッチするラッチ回路９と、ラッチした
パリティデータと現にデータバス２上に読み出されてい
るデータとを比較し、一致あるいは不一致信号を出力
し、かつ、不一致ビット数が一つであるか否かを判断す
る比較部10と、ラッチしたパリティデータをデータバス
２上にのせるスリーステート回路11と、比較部10からの
不一致信号により割込み信号をCPU1に出力する割込みF/
F回路12と、CPU1のクロック（φ）信号、メモリ部３、
パリティF/F回路８、ラッチ回路９、比較部10および割
込みF/F回路12のタイミング信号を発生するタイミング
回路13と、アドレスバス上のアドレスをデコードし、メ
モリ部３のチップセレクト（CS）信号およびスリーステ
ート回路11のイネーブル信号を出力するデコーダ14とが
備えられている。

なお、排他的論理和回路６には、例えば第２図に示さ
れているように、二つのEOR回路6a,6bおよびスリーステ
ートバッファ回路6c,6dとによる回路がデータバス２の
ビット数だけ設けられ、パリティF/F回路８の状態
（“1",“0"）に応じ、書き込みあるいは読み出したパ
リティデータを反転、非反転とする。

次に、上記構成のパリティ回路の動作を第３図および
第４図のタイムチャート図、第５図乃至第10図のデータ
およびパリティデータの模式図に基づいて説明する。

まず、第３図に示すライトサイクルに基づいてデータ
の書き込みが実行されているものとすると、CPU1にてア
ドレスが出力され（同図（ｂ）に示す）、このアドレス
によりデコーダ14からはメモリ部３にチップセレクト信
号が出力される（同図（ｄ）に示す）。このとき、タイ
ミング回路13からはタイミング信号ａがクロック（φ）
のT₁からT_Wタイミングまで“H"レベルにされ、つまりア
ドレスの最上位ビットが“H"にされ（同図（ｉ）に示
す）、その“H"の間、アドレスはメモリ部３のパリティ
エリアを指示することになる。一方、パリティ生成回路
７にて、書き込むデータに基づいて“1"の数が奇数であ
るか偶数であるかの判断が行われ、例えばその数が奇数
である場合“1"のパリティが生成され、偶数である場合
“0"のパリティが生成され、パリティF/F回路８に出力
される。

続いて、タイミング回路13からはクロック（φ）のT₂
タイミングでタイミング信号ｃが出力されるため、上記
パリティF/F回路８にはその“1"あるいは“0"が一時記
憶され（同図（ｅ）および（ｆ）に示す）、このラッチ
データにより排他的論理和回路６は入力データを反転、
あるいは非反転して出力することになる。また、タイミ
ング回路13からはクロック（φ）のT_Wのタイミングでタ
イミング信号ｂ、つまりライト・イネーブル信号が“L"
レベルにされるため（同図（ｇ）に示す）、メモリ部３
が書き込み可能状態にされ、データバス２上にあるデー
タが排他的論理和回路６を介してパリティデータにさ
れ、このパリティデータによりパリティエリアの所定領
域（書き込みデータに対応するアドレス）が書き替えら
れる。この場合、パリティ生成部７にてパリティ“1"が
生成されていると、排他的論理和回路６にてデータバス
２上のデータが反転されてパリティエリアに書き込ま
れ、またパリティ“0"が生成されていると、データバス
２上のデータがそのままパリティデータにされ、このパ
リティデータによりパリティエリアの所定領域が書き替
えられる。

続いて、クロック（φ）のT_Wタイミング以後、タイミ
ング回路13からはタイミング信号ａ、つまりアドレスの
最上位ビットが“L"レベルにされ、タイミング信号ｂ、
つまりライト・イネーブル信号がクロック（φ）のT₃タ
イミングで“L"レベルにされ（同図（ｇ）に示す）、ま
たタイミング信号ｂの最初のパルスの立上りタイミング
でパリティF/F回路８がクリアされるため（同図（ｆ）
に示す）、排他的論理和回路６は非反転動作となり、か
つ、アドレスはメモリ部３のデータエリアを指示するこ
とになる。このとき、排他的論理和回路６はデータバス
２上のデータをそのままメモリ部３に出力することか
ら、書き込みデータがデータエリアの所定領域に書き込
まれる。

すなわち、ライトサイクルにおいては、クロック
（φ）のT₁,T₂,T_Wタイミングでパリティが生成され、反
転あるいは非反転のパリティデータがパリティエリアに
書き込まれ、クロック（φ）のT_W以後に、非反転データ
すなわち原データがデータエリアに書き込まれる。

一方、データエリアのデータを読み出して転送するた
め、第４図に示すリードサイクルに基づいてデータの読
み出しが実行されるものとする。なお、データの“1"の
数が偶数になるように決められており、書き込みデータ
が例えば“11（Ｈ）”である場合、つまりデータの“1"
の数が偶数である場合、第５図に示されているように、
メモリ部３が正常であり、データエリアおよびパリティ
エリアの所定アドレスに、同じデータ“11（Ｈ）”が書
き込まれているものとする。

まず、CPU1にてアドレスが出力され（同図（ｂ）に示
す）、そのアドレスによりデコーダ14からはメモリ部３
のチップセレクト信号が出力される（同図（ｄ）に示
す）。このとき、タイミング回路13からのタイミング信
号ａはCPU1のクロック（φ）のT₁,T₂,T_Wまで“H"レベル
にされ、つまりアドレスの最上位ビットが“1"にされ
（同図（ｉ）に示す）、またタイミング信号ｂはこのリ
ードサイクルの間“H"レベルにされるため（同図（ｇ）
に示す）、そのタイミング信号ａが“H"レベルの間、ア
ドレスはメモリ部３のパリティエリアを指示することに
なる。したがって、上記アドレスによりパリティエリア
のパリティデータ１が読み出されるが、メモリ部３が正
常であるため、そのパリティデータ１は“11（Ｈ）”と
いうことになる（同図（ｃ）に示す）。

続いて、パリティ生成部７にてその読み出されたパリ
ティデータ“11（Ｈ）”の“1"の数が奇数であるか偶数
であるかが検出されるが、この場合偶数であることか
ら、パリティF/F回路８には“0"が記憶され、排他的論
理和回路６は非反転出力動作にされる。すると、排他的
論理和回路６を介したパリティデータ１はそのまま“11
（Ｈ）”（パリティデータ２）ということになる（同図
（ｃ）に示す）。

このとき、タイミング回路13からはクロック（φ）の
T_Wでタイミング信号ｄが出力され（同図（ｊ）に示
す）、この信号ｄによりその非反転パリティデータ２の
“11（Ｈ）”がラッチ回路９にラッチされる（同図
（ｋ）に示す）。その後、つまりクロック（φ）のT_W以
後、タイミング信号ｄが“L"レベルにされ、パリティF/
F回路８の出力が“0"レベルのままであるため、CPU1か
らのアドレスにしたがってメモリ部３のデータエリアの
データ“11（Ｈ）”が読み出される。読み出されたデー
タは排他的論理和回路６を介してそのままデータバス２
上にのせられる（同図（ｈ）に示す）。

続いて、データバス２上に現にあるデータの“11
（Ｈ）”とラッチ回路９にラッチされているパリティデ
ータ２の“11（Ｈ）”とが比較部10にて比較され、一
致、あるいは不一致信号が割込みF/F回路12に出力さ
れ、比較部10からは一致信号が出力される。このとき、
タイミング回路13からはクロック（φ）のT₃でタイミン
グ信号ｄが出力されるが（同図（１）に示す）、一致し
ていることから、割込みF/F回路12がセットされず、割
込み信号は発生されない（同図（ｍ）の破線に示す）。

ところで、例えば第６図に示されているように、デー
タエリアが異常であり、“11（Ｈ）”でなく“10
（Ｈ）”が書き込まれているものとし、パリティエリア
は正常であるものとすると、上記同様に、パリティエリ
アのパリティデータ２の“11（Ｈ）”はそのままラッチ
回路９にラッチされる。そして、データエリアのデータ
“10（Ｈ）”が読み出され、このデータとラッチされて
いるパリティデータとが比較されるが、この場合不一致
信号が割込みF/F回路12に出力されるため、割込み信号
がCPU1に出力される。これにより、CPU1にて割込み処理
が行われ、また比較部10による不一致ビット数が一つで
あるか否かの判断に基づいてデータあるいはパリティデ
ータが違っているかの反転が実行される。すなわち、不
一致ビット数が一つである場合、データに誤りがあるこ
とから、データ“10（Ｈ）”が違っている、つまりデー
タエリアが異常であり、パリティエリアは正常であると
判断することができる。このとき、デコーダ14からのイ
ネーブル信号により、スリーステート回路11のフローテ
ィング状態が解除され、データバス２上にはラッチ回路
９のパリティデータ“11（Ｈ）”がデータ（正しいデー
タ）として出力されるため、次のリードサイクルを続け
て実行することが可能である。

また、例えば第７図に示されているように、メモリ部
３のパリティエリアが異常であり、“11（Ｈ）”でなく
“01（Ｈ）”が書き込まれているものとすると、そのパ
リティデータ１“01（Ｈ）”の読み出しが行われる。す
ると、そのデータの“1"の数が奇数であることから、パ
リティ生成回路７にてパリティ“1"が生成される、した
がって、パリティF/F回路８にはその“1"が記憶される
ため（同図（ｆ）の破線に示す）、排他的論理和回路６
は反転出力動作にされ、つまり排他的論理和回路６を介
したパリティデータ１は“FE（Ｈ）”（パリティデータ
２）となり、このパリティデータ２（“FE（Ｈ）”）が
ラッチ回路９にラッチされる。

続いて、上記同様に、データエリアのデータ“11
（Ｈ）”が読み出され、このデータとラッチ回路９のパ
リティデータ２“FE（Ｈ）”とが比較される。この場
合、不一致信号が得られるため、CPU1には割込みがかけ
られる（同図（ｍ）の実線に示す）。これにより、CPU1
にて割込み処理が行われ、また比較部10による不一致ビ
ット数が一つであるか否かの判断に基づいてデータある
いはパリティデータが違っているかの反転が実行され
る。すなわち、不一致ビット数が七つである場合、パリ
ティデータに誤りがあることから、パリティエリアが異
常であり、データエリアは正常であると判断することが
できる。

なお、上記実施例では書き込みデータの“1"の数が偶
数である場合について説明したが、その数が奇数であっ
ても同じである。

まず、書き込みデータが例えば“01（Ｈ）”である場
合、つまりデータの“1"の数が奇数である場合、第８図
に示されているように、メモリ部３が正常であると、そ
のパリティエリアには反転した“FE（Ｈ）”およびデー
タエリアにはデータ“01（Ｈ）”が書き込まれる。

そして、上記同様に、パリティエリアのパリティデー
タが読み出されるが、このパリティデータ１“FE
（Ｈ）”の“1"の数が奇数であることから、パリティ生
成部７にてパリティ“1"が生成される。すると、そのパ
リティデータ１“FE（Ｈ）”は排他的論理和回路６にて
反転されパリティデータ２“01（Ｈ）”にされ、このパ
リティデータ２“01（Ｈ）”がラッチ回路９にラッチさ
れる。

続いて、上記同様にデータエリアのデータ“01
（Ｈ）”が読み出され、このデータとラッチされている
パリティデータとが比較される。この場合、一致信号が
得られるため、CPU1には割込みがかからず（同図（ｍ）
の破線に示す）、リードサイクルが続行される。

また、例えば第９図に示されているように、データエ
リアが異常であり、このデータエリアに“01（Ｈ）”で
なく“00（Ｈ）”が書き込まれているものとし、パリテ
ィエリアは正常であるものとすると、上記同様に、パリ
ティエリアのパリティデータ１“FE（Ｈ）”は反転され
てパリティデータ２“01（Ｈ）”とされ、このパリティ
データ２“01（Ｈ）”がラッチ回路９にラッチされる。
そして、データエリアのデータ“00（Ｈ）”が読み出さ
れ、このデータとラッチされているパリティデータとが
比較される。この場合、不一致信号が得られ、CPU1には
割込みがかけられる（同図（ｍ）の実線に示す）。これ
により、CPU1にて割込み処理が行われ、比較部10による
不一致ビット数が一つであるか否かの判断に基づいてデ
ータあるいはパリティデータが違っているかの判断が実
行される。この場合、不一致ビット数が一つであるた
め、データエリアが異常であり、パリティエリアは正常
であると判断することができる。

また、例えば第10図に示されているように、パリティ
エリアが異常であり、そのパリティエリアに“01
（Ｈ）”でなく“FF（Ｈ）”が書き込まれているものと
する。そして、パリティデータ１“FF（Ｈ）”が読み出
され、そのパリティデータ１の“1"の数が偶数であるこ
とから、パリティ生成部７にてパリティ“0"が生成され
る。したがって、パリティF/F回路８にはその“0"が記
憶されるため、排他的論理和回路６は非反転出力動作と
なり、その排他的論理和回路６を介したパリティデータ
１はそのままのパリティデータ２“FF（Ｈ）”とされ、
ラッチ回路９にラッチされる。

続いて、上記同様に、データエリアのデータ“01
（Ｈ）”が読み出され、このデータと上記ラッチされて
いるパリエィデータ２とが比較される。この場合、不一
致信号が得られ、CPU1には割込みがかけられる（同図
（ｍ）の実線に示す）。これにより、CPU1にて割込み処
理が行われ、また比較部10における不一致ビット数が一
つであるかの判断に基づいてデータあるいはパリティデ
ータが違っているかの判断が実行される。この場合、不
一致ビットが七つであるため、パリティデータに誤りが
あり、つまりパリティエリアが異常であり、データエリ
アが正常であると判断することができる。

なお、第３図のライトサイクルおよび第４図のリード
サイクルはマイクロプロセッサZ80によるものである
が、他のものであっても同じである。

［発明の効果］以上説明したように、この発明のパリティ回路によれ
ば、データエリアおよびパリティエリアを有するメモリ
と、パリティデータを書き込む際あるいは読み出した
際、そのパリティデータを反転あるいは非反転する排他
的論理和回路と、上記データエリアに書き込むデータあ
るいは読み出したパリティデータに基づいてパリティビ
ットを生成するパリティ生成回路と、この生成パリティ
ビットにより排他論理和回路の反転、非反転出力を制御
するパリティF/F回路と、その排他的論理和回路を介し
て読み出されたパリティデータをラッチするラッチ回路
と、このラッチしたパリティデータと現にメモリから読
み出しているデータとを比較し、一致あるいは不一致信
号を出力する比較部と、その不一致信号により割込み信
号をCPUに出力する割込みF/F回路とを備え、上記比較に
際し、不一致ビットが一つであるか否かを判断可能とし
たので、パリティチェック用メモリ（記憶素子;IC）を
省くことができ、その分コストの低減が図れる。また、
不一致の場合にしてもその不一致ビット数によりパリテ
ィデータ側が正しいと判断された場合には、ラッチされ
ているパリティデータがデータバスに転送されるため、
リードサイクルが中断されることもない、などの効果が
奏される。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すパリティ回路の概略
的ブロック図、第２図は上記パリティ回路の具体的部分
回路図、第３図および第４図は上記パリティ回路の動作
を説明するためのタイムチャート図、第５図乃至第10図
は上記パリティ回路に用いられるメモリの内容を説明す
るための模式図、第11図は従来のパリティ回路の概略的
ブロック図である。図中、１はCPU、２はデータバス、３はメモリ部（RA
M）、６は排他的論理和回路、７はパリティ生成回路、
８はパリティF/F回路、９はラッチ回路、11は比較部、1
2は割込みF/F回路、13はタイミング回路、14はデコーダ
である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者斎藤正明神奈川県川崎市高津区末長1116番地株式会社富士通ゼネラル内 (72)発明者岩野徹神奈川県川崎市高津区末長1116番地株式会社富士通ゼネラル内 (56)参考文献特開昭55−4757（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】CPUからの指示に基づいてメモリからデー
タを読み出す際にそのパリティをチェックし、正常な場
合そのデータを所定のデータバスに転送するパリティ回
路において、内部のメモリ領域が２分され、その一方が原データ用デ
ータエリアとされ、他方がそのパリティデータ用のパリ
ティエリアとされたメモリ部と、同メモリ部に対するデータ書き込み時およびデータ読み
出し時に、上記データエリアと上記パリティエリアを交
代的に指定するタイミング回路と、上記パリティデータの上記パリティエリアへの書き込み
時および同パリティエリアからの読み出し時にそのパリ
ティデータに含まれている「１」もしくは「０」の総数
が偶数が奇数かに応じて異なる２つのパリティビットを
生成するパリティ生成部と、上記パリティエリアへ書き込むパリティデータおよび同
パリティエリアから読み出されたパリティデータを上記
パリティ生成部からの上記パリティビットに基づいて反
転もしくは非反転とする排他的論理和回路と、上記パリティエリアから上記排他的論理和回路を介して
読み出されたパリティデータを一時的に保持するラッチ
回路と、同ラッチ回路に保持されている上記パリティデータと上
記データエリアから読み出された原データとを比較して
その一致、不一致信号を送出するとともに、不一致であ
る場合にはその不一致ビット数を検出する比較部と、同比較部からの不一致信号により上記CPUに割込み信号
とその不一致ビット数を出力する割込み信号発生手段と
を備え、上記原データと上記パリティデータとが不一致のとき、
上記CPUはその不一致ビット数により上記パリティデー
タ側が正しいと判断した場合には、上記ラッチ回路に保
持されているパリティデータを上記データバスに転送す
ることを特徴とするパリティ回路。