JPH05114543A

JPH05114543A - 電子部品の製造方法並びにそれに用いる縮小投影露光装置、電子線描画装置及びｘ線露光装置並びにウエハ

Info

Publication number: JPH05114543A
Application number: JP3273777A
Authority: JP
Inventors: Souichi Katagiri; 創一片桐; Tsuneo Terasawa; 恒男寺澤; Shigeo Moriyama; 茂夫森山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-10-22
Filing date: 1991-10-22
Publication date: 1993-05-07
Anticipated expiration: 2017-06-24
Also published as: JP3294625B2

Abstract

(57)【要約】【目的】位置合わせ精度を向上させた電子部品の製造方
法並びにそれに用いる縮小投影露光装置、電子線描画装
置及びＸ線露光装置並びにそれに用いるウェハを提供す
ること。【構成】半導体装置等の電子部品の製造工程の中で最初
のリソグラフィ工程を裏面のアライメントマーク２１を
用いてアライメントを行い、パターン形成と共に表面に
もアライメントマーク２２を形成する。以下の工程で少
なくとも１回表面のアライメントマーク２２を用いてア
ライメントを行う。縮小投影露光装置、電子線描画装置
及びＸ線露光装置は、ウェハの裏面位置検出光学系と
光、電子線、Ｘ線による表面位置検出系を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置、薄膜磁気
ヘッド等の電子部品の製造方法並びにそれに用いるのに
適した縮小投影露光装置、電子線描画装置及びＸ線露光
装置並びに半導体装置の製造に用いるウェハに関する。

【０００２】

【従来の技術】半導体装置の製造は、マスクパターンを
ウェハ表面に転写する工程を有しており、その際両者の
位置合わせ（以下アライメントという）を必要とした。
このアライメントはウェハ表面にマークを形成し、この
位置を光学的に検出して行っていた。しかし、０．２μ
ｍルール以降の半導体装置の製造には、０．０３μｍよ
り高いアライメント精度が要求され、この精度は、ウェ
ハ表面のマークを検出する方法では、レジストの塗布む
らやマークのダメージ等に起因する検出誤差によって達
成が困難となった。

【０００３】そのため、特公昭５５−４６０５３号公報
に記載のように、ウェハの裏面マークを検出する方法が
行われた。この方法は、ウェハプロセスの影響を受けに
くい位置検出光学系として、ウェハ裏面に設けたマーク
の位置を検出する方法である。裏面検出アライメントシ
ステムを有する露光装置で半導体集積回路を製造する場
合、表面検出は用いずに、裏面検出のみで第一の工程か
ら最終工程まで行っていた。

【０００４】

【発明が解決しようとする課題】上記従来の裏面マーク
検出法を用いると、次のような問題が生じた。実際に半
導体集積回路を製造する場合には、既存の従来型の露光
装置を混用して用いることが考えられる。従来はアライ
メント方式として表面検出法を用いていることから、ウ
ェハの表裏面の位置の対応をつける必要が生じて来る。
表裏の対応をつけずに裏面検出と表面検出を混用すると
アライメント精度の劣化に直接つながり、好ましくな
い。この問題を解決しない場合、実際の半導体製造に支
障をきたすことになる。

【０００５】本発明の第１の目的は、アライメント精度
の低下を招くことなく表面検出法と裏面検出法の混用に
よって、微細パターンを形成可能な半導体装置の製造方
法を提供することにある。本発明の第２の目的は、この
製造方法に用いるのに適した縮小投影露光装置を提供す
ることにある。本発明の第３の目的は、この製造方法に
用いるのに適した電子線描画装置を提供することにあ
る。本発明の第４の目的は、この製造方法に用いるのに
適したＸ線露光装置を提供することにある。本発明の第
５の目的は、この製造方法に用いるのに適したウェハを
提供することにある。

【０００６】

【課題を解決するための手段】上記第１の目的は、
（１）所望のパターンを設けた第１の基板と該パターン
が転写される第２の基板を所定の位置に設置し、第２の
基板の位置を、その裏面に予め設けられたアライメント
マークによって検出し、第２の基板と第１の基板の相対
的位置を調整し、該パターンを第２の基板表面に転写す
ると共に、第２の基板表面に第２のアライメントマーク
を形成することを特徴とする電子部品の製造方法、
（２）上記１記載の電子部品の製造方法において、上記
パターンの転写は、縮小投影露光により行うことを特徴
とする電子部品の製造方法、（３）上記１記載の電子部
品の製造方法において、上記パターンの転写は、Ｘ線の
投影により行うことを特徴とする電子部品の製造方法、
（４）所望のパターンが描画される基板を所定の位置に
設置し、該基板の位置を、その裏面に予め設けられたア
ライメントマークによって検出し、該基板の位置と該パ
ターンの形成される位置とを相対的に調整し、該パター
ンを該基板表面に描画すると共に、基板表面に第２のア
ライメントマークを形成することを特徴とする電子部品
の製造方法、（５）上記１から４のいずれか１に記載の
電子部品の製造方法において、上記電子部品は半導体装
置であることを特徴とする電子部品の製造方法、（６）
上記５記載の電子部品の製造方法において、上記半導体
装置は、絶縁ゲート型電界効果トランジスタを有する半
導体装置であることを特徴とする電子部品の製造方法、
（７）上記５記載の電子部品の製造方法において、上記
半導体装置は、ｎ型チャネルとｐ型チャネルを持つ絶縁
ゲート型電界効果トランジスタを有する半導体装置であ
ることを特徴とする電子部品の製造方法、（８）上記５
記載の電子部品の製造方法において、上記半導体装置
は、バイポーラトランジスタ及びｎ型チャネルとｐ型チ
ャネルを持つ絶縁ゲート型電界効果トランジスタを有す
る半導体装置であることを特徴とする電子部品の製造方
法によって達成される。

【０００７】上記第２の目的は、（９）所望のパターン
を設けた第１の基板を保持するための手段、第１の基板
を照射する光源、照射された第１の基板のパターンを縮
小投影するための縮小投影レンズ及び該パターンが転写
される第２の基板を保持するための手段を有する縮小投
影露光装置において、第２の基板の表及び裏にそれぞれ
設けられたアライメントマークを検出するための少なく
とも２個の検出光学系を有することを特徴とする縮小投
影露光装置によって達成される。

【０００８】上記第３の目的は、（１０）電子銃、描画
データが格納される描画データ記憶部、パターンが描画
される基板を保持するための手段及び電子銃から照射さ
れる電子線を用いて、描画データに従って基板上にパタ
ーンを描画するための電子レンズを有する電子線描画装
置において、該基板の裏に設けられたアライメントマー
クを検出するための検出光学系と該基板の表に設けられ
たアライメントマークを検出するための検出系を有する
ことを特徴とする電子線描画装置によって達成される。

【０００９】上記第４の目的は、（１１）所望のパター
ンを設けた第１の基板を保持するための手段、第１の基
板を照射するＸ線源、照射された第１の基板のパターン
を縮小投影するための縮小投影光学系及び該パターンが
転写される第２の基板を保持するための手段を有するＸ
線露光装置において、第２の基板の裏に設けられたアラ
イメントマークを検出するための検出光学系と第２の基
板の表に設けられたアライメントマークを検出するため
の検出系を有することを特徴とするＸ線露光装置によっ
て達成される。

【００１０】上記第５の目的は、（１２）表面に所望の
パターンが形成されるウェハにおいて、表面及び裏面に
それぞれアライメントマークを有することを特徴とする
ウェハ、（１３）上記１２記載のウェハにおいて、上記
表面のアライメントマークは、光に対して作用するマー
クであることを特徴とするウェハ、（１４）上記１２記
載のウェハにおいて、上記表面のアライメントマーク
は、電子線に対して作用するマークであることを特徴と
するウェハ、（１５）上記１２記載のウェハにおいて、
上記表面のアライメントマークは、Ｘ線に対して作用す
るマークであることを特徴とするウェハによって達成さ
れる。

【００１１】本発明の電子部品の製造方法は、第２の基
板の位置を、その裏面に設けられたアライメントマーク
によって検出し、それに基づいて、パターンを第２の基
板表面に転写すると共に、第２の基板表面に第２のアラ
イメントマークを形成するものである。以下の工程にお
いて、少なくとも１度、表面の第２のアライメントマー
クによって位置検出を行い、パターンを形成する。以下
の工程すべて、表面の第２のアライメントマークを用い
てもよい。また、一部の工程は裏面のアライメントマー
クを用いてもよい。一般的には位置合わせに高い精密度
の要求される工程では裏面のアライメントマークを用い
ることが好ましい。

【００１２】本発明のウェハは、上述のように表面及び
裏面にそれぞれアライメントマークを有する。光に対す
るアライメントマークは、基板に形成された溝、穴、凸
部、格子状の凹凸、基板と反射率の異なる金属等により
構成される。電子線に対するアライメントマークは、上
記と同様の凹部や凸部、２次電子を発生する材料等によ
り構成される。Ｘ線に対するアライメントマークは、上
記と同様の凹部や凸部、Ｘ線の吸収体又は反射体等によ
り構成される。

【００１３】

【作用】図１を用いて本発明の作用を詳細に説明する。
図１（ａ）は、本発明による例である。両面がミラー面
に加工されたウェハ９の裏面に裏面検出用のアライメン
トマーク２１を形成する。このウェハ９の第一層目のリ
ソグラフィ工程を施す際に、裏面検出アライメントシス
テムを用いた露光装置に設置して、ウェハ９の位置を裏
面検出アライメントシステムで検出する。その後所定の
位置にウェハ９を位置決めして所望のパターンをウェハ
９の表面のレジスト２３に形成する際に、表面検出用の
アライメントマーク２２も同時に形成し、いずれもウェ
ハ９に転写しておけば、次のリソグラフィ工程では表面
検出法によるアライメントが可能となる。この場合は、
ウェハの表裏で位置関係が一義に決定するので好まし
い。この時の誤差要因は、裏面検出アライメントシステ
ムの検出誤差σ_r（０．０５μｍ（３σ）程度）と表面
検出アライメントシステムの検出誤差σ_s（０．１μｍ
（３σ）程度）のみである。従って、第２層目の総合ア
ライメント誤差σ_rtは式１となる。

【００１４】

【数１】

【００１５】次に、図１（ｂ）に示すような第一のリソ
グラフィ工程で表面検出法を用いた場合を例にとって以
下に説明する。一般的に第一層目のリソグラフィ工程に
おいては、ウェハ９のオリエンテーションフラット（通
称オリフラ）を基準に機械的な精度でウェハ９を位置決
めした後にパターンを転写する。この機械的な位置決め
による誤差σ_mは、±５μｍ（３σ）程度である。この
誤差は、必然的にウェハの裏面マークとは何の相関も有
していないので、そのまま位置検出誤差となる。よっ
て、次の第二のリソグラフィ工程で裏面アライメントシ
ステムを用いた場合の第２層目の総合アライメント誤差
σ_stは式２となる。

【００１６】

【数２】

【００１７】また、図１（ｃ）に示すような第一層目を
表面検出システムでオリフラ合わせによって位置決めし
た後に露光し、表面に開口部を形成し、異方性エッチン
グによって貫通穴を設けて第二層目を形成するために用
いる裏面検出用マーク２１とする場合は、異方性エッチ
ングの非対称加工誤差σ_e（ウェハの厚さ４００μｍで
２０μｍ（３σ）程度）が含まれる。この誤差はウェハ
９の結晶の欠陥に依存して生じる。もし、理想的な結晶
で無欠陥であればσ_eは０になるが、実際にはほとんど
のウェハ９には欠陥があるために加工誤差が生じてしま
う。この場合の第２層目の総合アライメント精度σ_etは
式３となる。

【００１８】

【数３】

【００１９】式１と式２と式３から明らかなように、表
面検出システムを有するリソグラフィ装置と裏面検出シ
ステムを有するリソグラフィ装置を混用して半導体集積
回路を製造する場合、第一のリソグラフィ工程で裏面検
出アライメントを行う方法が優れたアライメント精度を
実現できることが分かる。

【００２０】

【実施例】〈実施例１〉初めに、リソグラフィ装置とし
て縮小投影露光装置を用いてパターンを形成する方法を
説明する。図５は縮小投影露光装置の模式図である。縮
小投影露光装置は、集積回路のパターンの描かれたレテ
ィクル４を照明光学系１で照明し、コンデンサレンズ
２、縮小投影レンズ７を通してウェハ９上に縮小転写す
る装置である。露光の手順は、次のように行われる。縮
小投影レンズ７とウェハ９の焦点合わせはギャップセン
サ８、１８で行う。ギャップセンサ８、１８は、空気差
圧を利用するものが簡単な構成で精度良く位置を検出で
きる。また、ウェハ９は、台１６上のＸＹＺθテーブル
１３、１４、１５上に載置され、所望の位置に移動がで
きる。このＸＹＺθテーブル１３、１４、１５の位置
は、レーザ測長計１１によりレーザ光をミラー１０に照
射して測定され、システム制御ユニット１９で処理され
る。また、ＸＹＺθテーブル１３、１４、１５は、駆動
ユニット１７ａ、１７ｂ、１７ｃにて駆動される。

【００２１】レティクル４とウェハ９の位置は精度良く
相対的に位置合わせする必要がある。レティクル４の位
置はレティクル位置検出光学系６で測定され、システム
制御ユニット１９に信号が送られる。図示の装置の場
合、ウェハ９の位置は、裏面位置検出光学系１２にて測
定されてシステム制御ユニット１９に信号が送られる。
もちろん従来の表面位置検出光学系（図示せず）を用い
ても良い。

【００２２】裏面位置検出光学系１２を用いる場合、縮
小投影レンズ７を検出光が通過しないいわゆるオフアク
シスアライメントになる。このために、レティクル位置
検出光学系６の基準点と裏面位置検出光学系１２の基準
点を一致させる必要がある。そこで、二つの光学系を校
正する校正手段２４を設ける。この校正方法を説明す
る。まず、図６に示すパターン２５及び位置検出用のア
ライメントマーク３が形成されたレティクル４ａを縮小
投影露光装置に設置する。このレティクル４ａの基準点
位置検出をレティクル位置検出光学系６を用いて行う。
次に、校正手段２４をＸＹＺθステージ１３、１４、１
５を駆動して縮小投影露光レンズ７の真下に移動する。
この状態で照明光源１及びコンデンサレンズ２によりレ
ティクル４ａを照明し、校正手段２４上にパターン２５
を結像させる。校正手段２４は、露光光波長に感度を持
つセンサ２７で構成されており、結像パターンの位置を
検出できる。これにより、レティクル４ａの位置が縮小
投影レンズ７の結像位置として検出できることになる。
また、校正手段２４の裏面には、裏面検出用のマーク２
６がある。このときに、裏面検出光学系１２により、校
正手段２４の位置を検出すればレティクル位置検出光学
系６と裏面位置検出光学系１２の基準点位置が校正でき
ることになる。校正手段２４の厚さは位置検出誤差を避
けるために、ウェハ９の厚さと実質的に等しく取るのが
望ましい。

【００２３】この校正動作を行なった後、システム制御
ユニット１９で相対位置ずれ量を算出し、ＸＹＺθステ
ージ駆動ユニット１７ａ、１７ｂ、１７ｃに指令してウ
ェハ９を所望の位置に移動する。その後、レティクル４
を縮小投影露光装置に設置し、ウェハ９の裏面のアライ
メントマークを裏面検出光学系１２で測定し、レティク
ル４を照明して、ウェハ９上の感光膜上にパターンを形
成し、ウェハ９の表面にこれを転写する。以上が縮小投
影露光装置を用いてリソグラフィ工程を行った場合の説
明である。なお、図５において５は位置合わせ用のテー
ブル、２０はこのテーブル移動用の駆動手段である。

【００２４】次に、この方法を用いてＭＯＳ（メタル
オキサイドセミコンダクター構造の絶縁ゲート型）電
界効果トランジスタを製造した例を図２を用いて説明す
る。まず、ｐ型Ｓｉ基板５１表面に、膜厚３５ｎｍのＳ
ｉＯ₂酸化膜５２を形成し、その上に膜厚１００ｎｍの
Ｓｉ₃Ｎ₄膜５３を堆積する（図２（ａ））。その次にホ
トレジスト膜５４を形成し、上記の裏面検出アライメン
トシステムで位置決めした後にホトレジスト膜５４をパ
ターンとする。このときに表面検出用のアライメントマ
ーク（図示せず）を形成する。ドライエッチングにより
Ｓｉ₃Ｎ₄膜５３をパターンとし、さらにホトレジスト膜
５４をマスクにＢを約１０¹³／ｃｍ²イオン打込みして
チャネルストッパを形成する（図２（ｂ））。ついで湿
式酸化により約８００ｎｍのフィールド酸化膜５５を形
成する（図２（ｃ））。

【００２５】Ｓｉ₃Ｎ₄膜５３、ＳｉＯ₂酸化膜５２を除
去し、ＳｉＯ₂からなるゲート酸化膜５６を乾式酸化で
形成し、Ｂを約１０¹²／ｃｍ²イオン打込みする（図２
（ｄ））。次に多結晶シリコンを堆積し、Ｐを１０²¹／
ｃｍ³添加し、ホトレジスト膜（図示せず）をマスクに
ドライエッチングによりゲート５７を形成する。この際
上記工程で形成した表面検出用のアライメントマークを
用いて、ホトレジスト膜のパターンを形成する。ソー
ス、ドレイン形成のため、このゲート５７をマスクにし
てＡｓを約１０¹⁶／ｃｍ²イオン打込みする（図２
（ｅ））。

【００２６】層間絶縁膜とするＰを含んだＳｉＯ₂膜５
８を化学気相成長（ＣＶＤ）法で約５００ｎｍの厚みに
形成し、熱処理して表面を平坦化する（図２（ｆ））。
次に裏面検出用のアライメントマークで位置決めして、
ホトレジスト膜のパターンを形成し、ドライエッチング
により接続孔を形成する。その後Ｓｉ入りのＡｌを蒸着
し、裏面検出用のアライメントマークで位置決めして、
ホトレジスト膜のパターンを形成し、ドライエッチング
により配線パターン５９とする（図２（ｇ））。以下通
常通りｎＭＯＳ電界効果トランジスタを製造する。

【００２７】なお、最後の２つの位置決めは、表面検出
用のアライメントマークで位置決めして行ってもよい。
以上のプロセスによって、良好なアライメント精度でｎ
ＭＯＳ構造の集積回路を有する半導体装置が製造でき
た。

【００２８】〈実施例２〉ダブルウェル構造のＣＭＯＳ
（Comlementary Metal Oxide Semiconductor；ｎ型チャ
ネルとｐ型チャネルを持つＭＯＳ）の製造の例を図３に
示して説明する。まず、ｎ型基板６０にＳｉＯ₂膜（図
示せず）を形成し、ついでホトレジスト膜（図示せず）
を形成し、前記の裏面検出アライメントシステムで位置
決めした後に、ホトレジスト膜をパターンとする。この
ときに表面検出用のアライメントマーク（図示せず）を
形成しておく。このパターンによりＳｉＯ₂膜をパター
ンとし、これをマスクにｎウェル６１、ｐウェル６２を
自己整合法を用いて形成する（図３（ａ））。

【００２９】次に、実施例１と同様にフィールド酸化膜
５５を形成するが、この時は表面検出用のアライメント
マークで位置決めして行なう（この場合裏面検出用のア
ライメントマークを用いても、以下の工程で少なくとも
一度表面検出用のアライメントマークで位置決めすれば
よい）。実施例１と同様にＳｉＯ₂からなるゲート酸化
膜（図示せず）を形成する（図３（ｂ））。

【００３０】多結晶ＳｉをＣＶＤ法で形成し、ｎ型不純
物の拡散で多結晶Ｓｉを導電性にし、これをパターンと
してゲート５７を形成する。ゲート５７をマスクにして
Ａｓ、次にＢを打ち込み、ソース、ドレインとなる高濃
度ｎ型層、高濃度ｐ型層を形成する（図３（ｃ））。

【００３１】高温ＣＶＤ法によりＳｉＯ₂からなる層間
絶縁膜５８′を形成した後、多結晶Ｓｉ６３を被着し、
加工する（図３（ｄ））。パシベーション膜６４を形成
し、位置決めし、コンタクト孔をあけ（図３（ｅ））、
Ａｌを蒸着し、さらに裏面検出アライメントシステムで
位置決めして、配線パターン５９とし（図３（ｆ））、
良好なアライメント精度でＣＭＯＳ構造の集積回路を有
する半導体装置が製造できた。

【００３２】〈実施例３〉次に、図４を用いてバイポー
ラ−ＣＭＯＳ（以下Ｂｉ−ＣＭＯＳと略す）の製造の例
を説明する。図４（ａ）はＢｉ−ＣＭＯＳの製造工程を
説明する図、図４（ｂ）は製造したＢｉ−ＣＭＯＳの断
面図である。Ｂｉ−ＣＭＯＳは、高速なバイポーラと消
費電力の僅かなＣＭＯＳを両立させて互いの長所を併せ
持つものである。

【００３３】ｐ型基板７０に高濃度ｎ型埋込層７１、高
濃度ｐ型埋込層７２を形成するためにリソグラフィを行
う。この時に、裏面検出アライメントシステムを有する
露光装置を用いてパターンを形成する。この場合も実施
例１及び２と同様に次のリソグラフィ用に表面検出用の
アライメントマークを形成する。

【００３４】以下の工程においては、特に記載しない限
り表面検出用のアライメントマークを用いて、リソグラ
フィを行った。まず、薄いエピタキシャル層を成長さ
せ、ｎウエル６１、ｐウエル６２を形成し、フィールド
酸化膜５５を形成する。多結晶シリコン層を堆積し、パ
ターンとしてＣＭＯＳトランジスタのゲート５７を形成
する。バイポーラトランジスタのコレクタ、ベース領域
をイオン打込み法で形成し、多結晶シリコン層の堆積と
パターン化によりバイポーラトランジスタのエミッタ電
極７３を形成する。

【００３５】パシベーション膜形成後、裏面検出用のア
ライメントマークを用いて、コンタクトホール形成、Ａ
ｌ配線を形成し、良好なアライメント精度でＢｉ−ＣＭ
ＯＳ構造の集積回路を製造することができた。

【００３６】〈実施例４〉次に図７に示すように、電子
線描画装置に裏面検出光学系１２を設けた場合を説明す
る。描画データ記憶部３６に格納された図形は、電子銃
３７と電子レンズ３８ａ、３８ｂ、３８ｃによってウェ
ハ９に描画される。ウェハ９の裏面に裏面検出光学系１
２を設置する。校正手段２４は電子線に感度を有するセ
ンサ２７で構成される。その他の部分は実施例１とほぼ
同様であり、試料移動手段４０はＸＹＺθステージから
なるが詳しい図は省略する。

【００３７】この電子線描画装置を用い、実施例１と同
様の半導体装置を製造した。最初の工程でウェハ９の裏
面のアライメントマークを裏面検出光学系１２を用いて
検出して位置合わせを行い、表面にパターンを形成する
とき、ウェハ９の表面にもアライメントマークを形成す
る。以後、少なくとも一度この表面のアライメントマー
クを用いて位置合わせを行う。このようにして、高精度
で位置合わせを行なうことができた。

【００３８】〈実施例５〉次に図８に示すように、Ｘ線
投影露光装置に裏面検出光学系１２を設けた場合を説明
する。露光光源２８より発生する光を照明ミラー２９に
て集光し、パターンの形成されているマスク３０を照明
する。反射した光は、照明ミラー３１、３２、３３、３
４等からなる投影光学ミラー群４２で反射され、ウェハ
９上に結像してパターンを形成する。反射型光学システ
ムの場合は、マスク３０全面を一度に照明できないの
で、一般には、図８に示すようにマスク３０とウェハ９
を同期走査して露光する。また、マスク３０、ウェハ９
間の相対位置合わせは、実施例１と同様に本発明の裏面
検出光学系１２とマスク位置検出光学系３５と校正手段
２４を用いる。位置合わせ方法については実施例１と同
じである。

【００３９】Ｘ線投影露光装置を用い、実施例１と同様
の半導体装置を製造した。最初の工程でウェハ９の裏面
のアライメントマークを裏面検出光学系１２を用いて検
出して位置合わせを行い、表面にパターンを形成すると
き、ウェハ９の表面にもアライメントマークを形成す
る。以後、少なくとも一度この表面のアライメントマー
クを用いて位置合わせを行う。このようにして、高精度
で位置合わせを行うことができた。

【００４０】なお、以上の実施例は半導体装置の製造の
例を示したが、他に磁気ディスクの薄膜ヘッドの加工等
も一般にリソグラフィ技術が利用されており、本発明
は、このような磁気ディスクの薄膜ヘッドの加工にも応
用できる。

【００４１】

【発明の効果】本発明の電子部品の製造方法によると、
ウェハの裏面アライメントマークを検出して第一層目の
パターンを形成するので、以後の重ね合わせ工程におい
ては裏面アライメントマークを検出して位置合わせを行
っても、表面アライメントマークを検出して位置合わせ
してもいずれの場合も高いアライメント精度が得られ
る。

【００４２】また、本発明の縮小投影露光装置、電子線
描画装置及びＸ線露光装置は、表面アライメントマーク
による光、電子線、Ｘ線の反射を検出する測定系とウェ
ハの裏面アライメントマークを検出する光学系を有し、
上記の方法を行うに適する。

【図面の簡単な説明】

【図１】本発明を説明するためのウェハ断面の模式図で
ある。

【図２】本発明をｎＭＯＳ製造工程に適用した場合を示
す図である。

【図３】本発明をＣＭＯＳ製造工程に適用した場合を示
す図である。

【図４】本発明をＢｉ−ＣＭＯＳ製造工程に適用した場
合を示す図である。

【図５】本発明の縮小投影露光装置の一例の模式図であ
る。

【図６】本発明を実施するために必要なレティクルのパ
ターンの一例を示す図である。

【図７】本発明の電子線描画装置の一例の模式図であ
る。

【図８】本発明のＸ線縮小投影露光装置の一例の模式図
である。

【符号の説明】

１照明光源２コンデンサレンズ３、２１、２２アライメントマーク４、４ａレティクル５テーブル６レティクル位置検出光学系７縮小投影レンズ８、１８ギャップセンサ９ウェハ１０ミラー１１レーザ測長計１２裏面位置検出光学系１３、１４、１５ＸＹＺθステージ１６台１７ａ、１７ｂ、１７ｃ駆動ユニット１９システム制御ユニット２０駆動手段２３レジスト２４校正手段２５パターン２６マーク２７センサ２８露光光源２９、３１、３２、３３、３４照明ミラー３０マスク３５マスク位置検出光学系３６描画データ記憶部３７電子銃３８ａ、３８ｂ、３８ｃ電子レンズ４０試料移動手段４１制御装置４２投影光学ミラー群５１ｐ型Ｓｉ基板５２ＳｉＯ₂酸化膜５３Ｓｉ₃Ｎ₄膜５４ホトレジスト膜５５フィールド酸化膜５６ゲート酸化膜５７ゲート５８ＳｉＯ₂膜５８′ 層間絶縁膜５９配線パターン６０ｎ型基板６１ｎウェル６２ｐウェル６３多結晶Ｓｉ６４パシベーション膜７０ｐ型基板７１高濃度ｎ型埋込層７２高濃度ｐ型埋込層７３エミッタ電極

Claims

【特許請求の範囲】

【請求項１】所望のパターンを設けた第１の基板と該パ
ターンが転写される第２の基板を所定の位置に設置し、
第２の基板の位置を、その裏面に予め設けられたアライ
メントマークによって検出し、第２の基板と第１の基板
の相対的位置を調整し、該パターンを第２の基板表面に
転写すると共に、第２の基板表面に第２のアライメント
マークを形成することを特徴とする電子部品の製造方
法。
【請求項２】請求項１記載の電子部品の製造方法におい
て、上記パターンの転写は、縮小投影露光により行うこ
とを特徴とする電子部品の製造方法。
【請求項３】請求項１記載の電子部品の製造方法におい
て、上記パターンの転写は、Ｘ線の投影により行うこと
を特徴とする電子部品の製造方法。
【請求項４】所望のパターンが描画される基板を所定の
位置に設置し、該基板の位置を、その裏面に予め設けら
れたアライメントマークによって検出し、該基板の位置
と該パターンの形成される位置とを相対的に調整し、該
パターンを該基板表面に描画すると共に、基板表面に第
２のアライメントマークを形成することを特徴とする電
子部品の製造方法。
【請求項５】請求項１から４のいずれか１に記載の電子
部品の製造方法において、上記電子部品は半導体装置で
あることを特徴とする電子部品の製造方法。
【請求項６】請求項５記載の電子部品の製造方法におい
て、上記半導体装置は、絶縁ゲート型電界効果トランジ
スタを有する半導体装置であることを特徴とする電子部
品の製造方法。
【請求項７】請求項５記載の電子部品の製造方法におい
て、上記半導体装置は、ｎ型チャネルとｐ型チャネルを
持つ絶縁ゲート型電界効果トランジスタを有する半導体
装置であることを特徴とする電子部品の製造方法。
【請求項８】請求項５記載の電子部品の製造方法におい
て、上記半導体装置は、バイポーラトランジスタ及びｎ
型チャネルとｐ型チャネルを持つ絶縁ゲート型電界効果
トランジスタを有する半導体装置であることを特徴とす
る電子部品の製造方法。
【請求項９】所望のパターンを設けた第１の基板を保持
するための手段、第１の基板を照射する光源、照射され
た第１の基板のパターンを縮小投影するための縮小投影
レンズ及び該パターンが転写される第２の基板を保持す
るための手段を有する縮小投影露光装置において、第２
の基板の表及び裏にそれぞれ設けられたアライメントマ
ークを検出するための少なくとも２個の検出光学系を有
することを特徴とする縮小投影露光装置。
【請求項１０】電子銃、描画データが格納される描画デ
ータ記憶部、パターンが描画される基板を保持するため
の手段及び電子銃から照射される電子線を用いて、描画
データに従って基板上にパターンを描画するための電子
レンズを有する電子線描画装置において、該基板の裏に
設けられたアライメントマークを検出するための検出光
学系と該基板の表に設けられたアライメントマークを検
出するための検出系を有することを特徴とする電子線描
画装置。
【請求項１１】所望のパターンを設けた第１の基板を保
持するための手段、第１の基板を照射するＸ線源、照射
された第１の基板のパターンを縮小投影するための縮小
投影光学系及び該パターンが転写される第２の基板を保
持するための手段を有するＸ線露光装置において、第２
の基板の裏に設けられたアライメントマークを検出する
ための検出光学系と第２の基板の表に設けられたアライ
メントマークを検出するための検出系を有することを特
徴とするＸ線露光装置。
【請求項１２】表面に所望のパターンが形成されるウェ
ハにおいて、表面及び裏面にそれぞれアライメントマー
クを有することを特徴とするウェハ。
【請求項１３】請求項１２記載のウェハにおいて、上記
表面のアライメントマークは、光に対して作用するマー
クであることを特徴とするウェハ。
【請求項１４】請求項１２記載のウェハにおいて、上記
表面のアライメントマークは、電子線に対して作用する
マークであることを特徴とするウェハ。
【請求項１５】請求項１２記載のウェハにおいて、上記
表面のアライメントマークは、Ｘ線に対して作用するマ
ークであることを特徴とするウェハ。