JPH05109283A - 低消費電力半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】半導体ＳＲＡＭのデータ線充放電に要する電力
消費を低減する。 【構成】メモリセル記憶部とデータ線間のトランスファ
ＭＯＳを２トランジスタ直列接続し、その一方のトラン
ジスタをワード選択線１１３によって、もう一方のトラ
ンジスタを列選択線１１６によって制御されるように
し、一部分の列でのみメモリセルと読み出し用データ線
の間で電流が流れうるようにする。 【効果】選択した列以外ではデータ線の充放電が行われ
ないので、消費電力の低減に役立つ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置、特にＳ
ＲＡＭ（スタティック・ランダム・アクセス・メモリ，
記憶保持動作を必要としない、随時読み書き可能なメモ
リ）に関する。

【０００２】

【従来の技術】半導体メモリの構成方法については「Ｃ
ＭＯＳ超ＬＳＩの設計，培風館，1989」内の「第５章
ＣＭＯＳメモリの設計」に記載されている。

【０００３】従来のＳＲＡＭの標準的メモリセルを図２
に記す。

【０００４】図２で２００がメモリセルの１個分であ
り、１ビットの情報を記憶する機能をもつ。メモリセル
２００は４個のＮチャネルＭＯＳトランジスタ（以下、
NMOSトランジスタと称す）２０１，２０２，２０５，２
０６と２個の抵抗器２０３，２０４からなる。ＮＭＯＳ
トランジスタはゲート，ドレイン，ソースの３端子をも
ち、トランジスタ２０１でゲートをＧ，ドレインをＤ，
ソースをＳの記号で表している。ＮＭＯＳトランジスタ
の機能をごく端的にのべるならば、ゲートは、ドレイ
ン，ソースと常に絶縁状態にあり、またゲートの電位が
ＨならばドレインとソースはＯＮ状態（導通状態）とな
り、またゲートの電位がＬならばドレインとソースはＯ
ＦＦ状態（絶縁状態）となる。ここで電位Ｈ，電位Ｌと
は、二値動作する場合のそれぞれ高電位状態，低電位状
態のことをいう。また抵抗器２０３，２０４の抵抗値は
約１００ＭΩである。

【０００５】このメモリセルはワード線２１３をもつ。

【０００６】まずワード線２１３が電位Ｌである場合の
メモリセル２００の動作について説明する。ワード線２
１３が電位Ｌである場合にはこのメモリセルはアクセス
されず、もっぱらメモリ値の保持状態となっている。ワ
ード線２１３が電位Ｌであるときにはトランジスタ２０
５，２０６はＯＦＦ状態となっており、メモリ値の保持
はトランジスタ２０１，２０２、抵抗器２０３，２０４
に注目して考えればよい。

【０００７】今、仮りに配線２１２が電位Ｈであるとす
ると、トランジスタ２０１はゲート端子に電位Ｈを入力
するので、トランジスタ２０１のドレインとソースはＯ
Ｎ状態となり、その結果抵抗２０３とトランジスタ２０
１の抵抗分割によって、配線２１１は電位Ｌになる。続
いてトランジスタ２０２はゲート端子に電位Ｌを入力す
るので、トランジスタ２０２のドレインとソースはＯＦ
Ｆ状態となり、その結果抵抗２０４とトランジスタ２０
２の抵抗分割によって、配線２１２は電位Ｈになる。結
果として配線２１２の電位Ｈは正のフィードバック機構
により保存される。同様に配線２１２が電位Ｌであると
仮定すると、先と同様の考察を繰り返すことにより、配
線２１２の電位Ｌもやはり正のフィードバック機構によ
り保存されることがわかる。

【０００８】配線２１１，２１２の電位によってメモリ
セルの値を保持しているので、配線２１１，２１２をメ
モリセルのメモリ値とよぶ。なお２１１と２１２の値は
常に逆となっている。

【０００９】続いて、ワード線２１３が電位Ｈである場
合のメモリセル２００の動作について説明する。ワード
線２１３が電位Ｈである場合にはこのメモリセルはアク
セス状態となっている。ワード線２１３が電位Ｈである
ときにはトランジスタ２０５，２０６はＯＮ状態とな
る。メモリ値の読み出し時には、２１１，２１２の電
位、すなわちメモリ値はトランジスタ２０５，２０６を
経由して、それぞれデータ線２１４，２１５に伝達され
る。なおデータ線が２本ある理由は、２本のデータ線の
信号線の電位差によって高速に読み出し結果を決定する
差動動作を行うためであり、２本のデータ線は両方とも
データ処理回路によって使用される。

【００１０】メモリ値の書き込み時には、トランジスタ
２０１，２０２の電流駆動能力よりも大きい電流駆動能
力をもつ素子によってデータ線２１４，２１５の一方を
電位Ｈに、もう一方を電位Ｌに設定して、ワード線２１
３を電位Ｈにするとデータ線２１４，２１５の電位がト
ランジスタ２０５，２０６を経由して、配線２１１，２
１２に伝達され、結果として、メモリセルの値に書き込
みが行われる。

【００１１】図２で説明したＳＲＡＭメモリセルを使用
したメモリの図を図３に示す。

【００１２】このメモリはメモリセル２００をｍｎ個も
つ、そのメモリはｎワード×ｍビット構成となってい
る。１ワードとは図３で横１列に並べられたメモリセル
の並びをいい、また１ワードを１行とよぶ。また行方向
に直交する方向を列とよぶ。メモリセルが並べられた領
域をメモリマットとよぶ。このメモリはｎ本のワード選
択線３１１：ＸＳＥＬ(０)−ＸＳＥＬ(ｎ−１)を有す
る。１行のメモリセルは同一のワード選択線を共有して
いる。またこのメモリはｍ対のデータ線３１２：Ｄ(０)
−Ｄ(ｍ−１)，３１３：ＤＮ(０)−ＤＮ(ｍ−１)を有す
る。１列のメモリセルは同一のデータ線対を共有してい
る。

【００１３】３０１は行アドレスデコーダである。行ア
ドレスデコーダ３０１は活性化指示信号３１７と行アド
レス３１４を入力する。行アドレスデコーダ３０１は信
号３１７によって非活性化を指示されたときにはいずれ
のワード選択線も電位Ｌとし、信号３１７によって活性
化を指示されたときには、行アドレス３１４によって決
定されるワード選択線１本を電位Ｈとする。

【００１４】３０２はデータ処理回路である。データ処
理回路の機能はデータ線のプリチャージ(pre-charge，
事前充電)，データセレクト，増幅，書き込み値設定で
ある。図３のメモリはデータ端子３１６を通じて、外部
と１ビット単位のデータアクセスをする。メモリの読み
出し動作について以下に説明する。読み出し動作の開始
以前にはメモリは非アクセス状態となっている。そのと
き、信号３１７のはたらきにより行アドレスデコーダ３
０１は非活性化状態であり、そのためワード線選択線３
０１：ＸＳＥＬ(０)−ＸＳＥＬ(ｎ−１)はすべて電位Ｌ
となっている。データ線処理回路３０２はプリチャージ
機能を機能させ、データ線３１２：Ｄ(０)−Ｄ(ｍ−
１)，３１３：ＤＮ(０)−ＤＮ(ｍ−１)をすべてある中
間電位Ｖｃに設定する。

【００１５】ついでアクセス時になると信号３１７から
活性化指示が行アドレスデコーダ３０１に入り、入力行
アドレス３１４を行アドレスデコーダ３０１がデコード
し、ワード選択線３１１：ＸＳＥＬ(０)−ＸＳＥＬ(ｎ
−１)のうちの１本をＬ→Ｈに変化させる。すると選択
した行のｍ個のメモリ値がデータ線３１２：Ｄ(０)−Ｄ
(ｍ−１)，３１３：ＤＮ(０)−ＤＮ(ｍ−１)に伝えられ
る。ｍ個のデータのうち最終的に使用するデータは１個
であるからデータ処理回路では列アドレス315に従いｍ
対のデータ線のうち一対のデータ線を選択し、選択した
データ線を差動型アンプに入力し、増幅して得られた信
号値をデータ端子３１６に出力する。

【００１６】図３のメモリの書き込み動作について以下
に説明する。書き込み処理はｍｎ個のメモリセルのうち
１個のセルにのみ、外部からデータ端子３１６に与えら
れた値を書き込む処理である。書き込むべきセルの位置
をｉ行ｊ列であるとする（０≦ｉ≦ｎ−１，０≦ｊ≦ｍ
−１）。

【００１７】書き込み動作の開始以前にはメモリは非ア
クセス状態となっている。そのとき、読み出し動作の説
明時と同様にワード線３０１：ＸＳＥＬ(０)−ＸＳＥＬ
(ｎ−１）はすべて電位Ｌである。データ線処理回路３
０２はデータ線３１２：Ｄ(０)−Ｄ(ｍ−１)，３１３：
ＤＮ(０)−ＤＮ(ｍ−１)のうちＤ(ｊ)をデータ端子３１
６の値に、ＤＮ(ｊ)をデータ端子３１６の論理否定の値
に設定する。その２本以外のデータ線にはプリチャージ
機能を機能させ、ある中間電位Ｖｃに設定する。

【００１８】ついでアクセス時になると信号３１７から
活性化指示が行アドレスデコーダ３０１に入り、入力行
アドレス３１４を行方向アドレスデコーダ３０１がデコ
ードし、ワード選択線３０１：ＸＳＥＬ(０)−ＸＳＥＬ
(ｎ−１)のうちの１本ＸＳＥＬ(ｉ)をＬ→Ｈに変化させ
る。すると選択した行のｍ個のメモリ値のうち第ｊ列の
値はデータ端子３１６の値で書き込まれる。また、選択
された行の第ｊ列以外のメモリセルについては、データ
線の状態が読み出し動作時と同様なので、書き込みは行
われないが、読み出し動作が行われる。

【００１９】さらに、別の従来技術が１９８３年アイ・
イー・イー・イー・インターナショナル・ソリッドステ
ート・コンファレンス論文集第５８頁−第５９頁(1983
IEEEInternational Solid-State Circuits Conference,
Digest of TechnicalPapers, pp．５８−５９）に記載
されている。上記文献には半導体ＳＲＡＭの１メモリマ
ットの１行を複数のブロックに分割し、ブロック単位で
ワード線を分割する方法が述べられている。１行のメモ
リセルは任意の個数のブロックに分けることができる
が、２ブロックに分けた例を図４に示す。

【００２０】図４でデータ線とデータ処理回路は図３と
同様であるので省略する。メモリセル４００はワード線
端子のみが図に記入されている。メモリセル４００は本
議論の目的からは図１のメモリセル１００と同一のもの
であると考えてよい。行アドレスデコーダ４０１は図３
の行アドレスデコーダと同一のものであるが、その出力
信号４１１：ＸＳＥＬ(０)−ＸＳＥＬ(ｎ−１)はメモリ
セルのワード線にはなっていない。４１１を行選択線と
よぶ。

【００２１】列アドレスのうちの一部をブロックアドレ
スデコーダ４０２に入力することによりブロックアドレ
スデコーダ４０２はＹＳＥＬ(０)−ＹＳＥＬ(１)のうち
のいずれかを選択し、電位Ｈにする。４０３は２入力Ａ
ＮＤゲートであり、入力値の論理積を出力する機能をも
つ。物理的には両方の入力信号ともＨのときのみ、出力
端にＨを出力する。１ブロックのメモリセルはワード線
４１３を共有するが、ワード線４１３は２入力ＡＮＤゲ
ート４０３によって制御される。この部分が図３のメモ
リと異なる。ワード線４１３が電位Ｈとなるのは関連す
る行選択線411とブロック選択線４１２の両方が電位Ｈ
のときだけである。

【００２２】以上から、１回のアクセスで１行の１ブロ
ックのメモリセルだけがアクセスされることになる。こ
のブロックの分割は、ワード線の遅延を減少させ、デー
タ線に関する消費電力を低減する効果があると述べられ
ている。

【００２３】また、別の従来技術が「電子情報通信学会
技術研究報告」ＩＣＤ９０−１１６，１９９０年９月，
第２３頁−第２９頁に記載されている。上記文献には、
通常のシングルエンドタイプのＳＲＡＭの場合、書き込
み時に同一ワード線に接続された１行のメモリセルにす
べて書き込みが行われ、１行のメモリセルのうち一部の
メモリセルにのみ書き込むことができないという問題を
新しいメモリセルを採用することによって解決している
と述べられている。上記文献には３種類のメモリセルが
記載されているが、その中の基本形になるメモリセルを
図９に示す。

【００２４】図９で９０１，９０２，９０３はＣＭＯＳ
インバータであり、入力値の論理反転を出力する機能を
もつ。９０１，９０２はインバータ２個でループを形成
しているので、メモリ値を正のフィードバック機構によ
って保つ。そのとき配線911,９１２の電位がメモリ値と
対応する。９０４，９０５，９０６はＮＭＯＳトランジ
スタである。

【００２５】図９のメモリでは、読み出し動作と書き込
み動作で別のワード線，別のデータ線を使用している。
まず、書き込み動作について説明する。９１３は書き込
み用ワード線であり、９１５は書き込み用データ線であ
る。配線９１１と書き込み用データ線９１５と間には、
直列接続された２個のＮＭＯＳトランジスタ９０４，９
０５が存在している。ＮＭＯＳトランジスタ９０４は書
き込み用ワード線913によって制御され、ＮＭＯＳトラ
ンジスタ９０５は列選択線９１７によって制御される。
書き込み用ワード線９１３と列選択線９１７の両方が電
位Ｈのときに、ＮＭＯＳトランジスタ９０４とＮＭＯＳ
トランジスタ９０５は両方ともＯＮ状態となり、その結
果書き込み用データ線９１５の値が配線９１１に伝えら
れメモリ値の書き込みが行われる。

【００２６】続いて図９のメモリの読み出し動作につい
て説明する。９１４は読み出し用ワード線であり、９１
６は読み出し用データ線である。読み出しデータは配線
912から１個のインバータ９０３と、ＮＭＯＳトランジ
スタ９０６を経由して読み出し用データ線９１６に伝達
される。よって読み出し用ワード線９１４が電位Ｈのと
きに、ＮＭＯＳトランジスタ９０６は両方ともＯＮ状態
となり、その結果メモリ値が読み出し用データ線９１６
に伝えられメモリ値の読み出しが行われる。

【００２７】しかしながら、上記文献にはＳＲＡＭのデ
ータ線の充放電に関する消費電力を削減することについ
ては記載はなされていない。事実、図９のセルにおいて
はデータ線の充放電に関する消費電力が、通常のシング
ルエンドタイプのＳＲＡＭと比較して特に低減されな
い。

【００２８】

【発明が解決しようとする課題】本発明が解決しようと
する課題は、ワード線とデータ線を備える半導体メモリ
における消費電力を低減し、なおかつ従来の消費電力の
低減方法を用いた場合の問題を解決することにある。

【００２９】補足すると、例示した図３では１ビット単
位のアクセスの例で説明したが、本発明が解決しようと
する課題は一般化すると、メモリの列のうち、外部との
データ授受に関わるものが一部分の列でしかないとき
の、メモリセルの読み出し動作に起因するデータ線の充
放電に関する電力消費を低減するということにある。

【００３０】図３のメモリで読み出しアクセス時の動作
を考える。行アドレスｉ（０≦ｉ≦ｎ），列アドレスｊ
（０≦ｊ≦ｍ）をアクセスしたとする。

【００３１】そのときのワード線３１１：ＸＳＥＬ(０)
−ＸＳＥＬ(ｎ−１)については、１本のワード線ＸＳＥ
Ｌ(ｉ)がＬ→Ｈと変化する。

【００３２】一方、データ線３１２：Ｄ(０)−Ｄ(ｍ−
１)，３１３：ＤＮ(０)−ＤＮ(ｍ−１）に関しては、ア
クセス開始の寸前にはプリチャージ動作により、計２ｍ
本のデータ線はすべて中間電位Ｖｃに設定されている。
そしてアクセス時には、ｍ対のデータ線のそれぞれ一方
が、よって計ｍ本のデータ線がＶｃからＶｃ−ａに電位
変化する。ここでａはメモリの素子と動作時間によって
決まる定数である。なお、他方のｍ本のデータ線は理論
上は上方に電位が変化するべきだが、抵抗器２０３，２
０４の抵抗値は十分大きいため、実際にはこの電位変化
は無視できるほど小さい。

【００３３】このデータ線の動作は電荷を中心にして考
えるとｍ本のデータ線で電荷がトランジスタ２０５，２
０１経由、ないしはトランジスタ２０６，２０２経由で
負電源に流れていることになる。

【００３４】また、アクセス終了後にプリチャージ動作
を行うから、そのときにはワード線３１１，データ線３
１２，３１３はアクセス時の動作と逆の動作をすること
になる。すなわち、１本のワード線ＸＳＥＬ(ｉ)を電位
Ｈ→Ｌに変化する。またｍ本のデータ線を電位Ｖｃ−ａ
から電位Ｖｃに回復する。このデータ線の動作は電荷を
中心にして考えるとｍ本のデータ線で、電荷が正電源か
らデータ処理回路302内のプリチャージ回路を経由して
データ線に充電されていることになる。

【００３５】このデータ線の電位変化はｍ本のデータ線
で起こるので、その消費電力は大きい。図３の例で、こ
のメモリから読み出すべき情報は１ビットのみであるの
で、残りのｍ−１本のデータ線の電位変化はデータアク
セスの目的とは無関係である。

【００３６】また、書き込み時の動作でも、図３で例示
したようにアクセスする列以外の列に関しては読み出し
動作を行うので、ｍ−１本のデータ線の電位変化のため
の消費電力を要する事情は同じである。

【００３７】従来の技術で述べたようにワード線をブロ
ック単位に分割するとこの電力消費は削減できる。すな
わちブロック数をＢとすると１回のアクセスで（ｍ／
Ｂ）列のメモリセルのみがアクセスされるので、（ｍ／
Ｂ）本のデータ線でしか電位変化が起こらない。

【００３８】しかし、ワード線の分割に関しては次の３
点で問題がある。第一にメモリマット内のトランジスタ
に着目すると、メモリセル２００はＮＭＯＳトランジス
タのみで構成されるが、ＡＮＤゲートは現在の標準的論
理素子であるＣＭＯＳゲートで作った場合ＮＭＯＳトラ
ンジスタのみならずＰチャネルＭＯＳトランジスタ（以
下ＰＭＯＳトランジスタと称す）をも必要であり、ＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタの間はＮＭＯ
Ｓトランジスタ相互の間よりも大きな間隔をおいて配置
する必要があり、高集積化の点から不利であることであ
る。

【００３９】第二にブロック単位の分割では、ブロック
内のメモリセルはすべてデータ線の充放電が行われる。
もしブロック数Ｂが少ないならば、消費電力低減の効果
は少なく、その反対にブロック数Ｂを多くすると、ＡＮ
Ｄゲートの個数が多くなり、第一点目と関連するが高集
積化の点から不利である。つまり、消費電力低減と高集
積の２つの目的を同時に満たせない場合がある。

【００４０】第三にブロック単位の分割をすると数列お
きにＡＮＤゲートを配置するためにメモリマット部の均
一性が損なわれ、メモリのレイアウト設計が複雑化す
る。

【００４１】すなわち本発明の目的は、半導体メモリの
読み出し時，書き込み時に、メモリセルの読み出し動作
に起因するデータ線の充放電を抑え、結果として小さな
消費電力で動作するという特性を有し、なおかつブロッ
ク単位の分割を行った場合の問題を回避できる半導体記
憶装置を提供することである。

【００４２】

【課題を解決するための手段】以上に述べた半導体記憶
装置の電力消費を低減するために、本発明では従来の行
方向のワード選択線に加え、列方向の選択線を設け、ま
た個々のメモリセルには、メモリセルのメモリ値記憶部
と読み出し用データ線の間に行方向のワード選択線によ
って制御されるスイッチ素子Ａと、列方向の選択線によ
って制御されるスイッチ素子Ｂを設け、ＡとＢを直列に
接続し、ＡとＢの両方がＯＮ状態のときにのみメモリセ
ルとデータ線の間で電流が流れるようにする。そして、
メモリアクセスの際に列方向の選択線の一部を選択し、
アクセスを必要としないデータ線についてはメモリセル
と読み出し用データ線の間の電荷の流入／流出を抑止す
る。

【００４３】なお、現在の半導体技術では上記スイッチ
素子は、ＭＯＳトランジスタによって構成するのが、集
積度とスイッチ動作するための消費電力の点から好適で
ある。

【００４４】

【作用】上記手段を用いることによって、従来例で述べ
たところの、１回のアクセスでｍ本の読み出し用データ
線が電位変化する動作は、ｍ本中の一部が電位変化する
ことになる。よってアクセスを必要としない読み出し用
データ線についてはメモリセルとデータ線の間の電荷の
流入／流出を抑止でき、消費電力の低減に役立つ。

【００４５】同時に、本発明の方法では従来の技術であ
るワード線の分割法をとったときの欠点を回避できる。
すなわちＡＮＤゲートをメモリマット内に形成する必要
がなく、その結果ＮＭＯＳトランジスタのみでメモリマ
ット部を好適に構成できる。またＡＮＤゲートによるメ
モリマット部の面積の増大もない。さらにＡＮＤゲート
をメモリマットの数列おきに配置するためのメモリマッ
トの均一性が損なわれることがない。

【００４６】

【実施例】図１に本発明による半導体メモリのメモリセ
ル１個分の回路図を示す。１００がメモリセルである。
１０１−１０６はそれぞれ図２の２０１−２０６と同じ
もので構成されている。１０７，１０８は図２に比べ新
たに追加されたＮＭＯＳトランジスタである。１０７，
１０８は共通の信号線１１６：ＹＳＥＬをゲート端子に
入力している。

【００４７】メモリセルの値は信号線１１１，１１２で
ある。信号線１１１はトランジスタ１０７，１０５を経
由してデータ線Ｄ：１１４に、信号線１１２はトランジ
スタ１０８，１０６を経由してデータ線ＤＮ：１１５に
接続されている。

【００４８】このメモリセル１００の値の保存は、トラ
ンジスタ１０１，１０２、抵抗器１０３，１０４によっ
て行われる。その動作は図２のメモリセルのメモリ値保
持動作と同一であるので、詳細な説明は省略する。

【００４９】このメモリセル１００は、ワード線１１３
が電位Ｈであり、かつ列方向選択線１１６がＨであると
きにアクセスされる。その理由はワード線１１３が電位
Ｈであり、かつ列方向選択線１１６がＨであるときに、
トランジスタ１０５，１０７の両方がＯＮ状態となり、
信号線１１１とデータ線１１４の間で電流が通過可能に
なり、さらに、トランジスタ１０６，１０８の両方がＯ
Ｎ状態となり、信号線１１２とデータ線１１５の間で電
流が通過可能になるからである。

【００５０】メモリセル１００を用いたメモリを図５に
示す。

【００５１】図５のメモリはメモリセル１００をｍｎ個
もち、そのメモリマットはｎワード×ｍビット構成とな
っている。図５におけるワード選択線５１１：ＸＳＥＬ
(０)−ＸＳＥＬ(ｎ−１)の結合方法、データ線５１３：
Ｄ(０)−Ｄ(ｍ−１)，５１４：ＤＮ(０)−ＤＮ(ｍ−１)
の結合方法は図３と同様である。５０１は行アドレスデ
コーダである。行アドレスデコーダ５０１は活性化指示
信号５１８をもつ。

【００５２】図５ではｍ本の列方向選択線５１２：ＹＳ
ＥＬ(０)−ＹＳＥＬ(ｍ−１)が存在することが特徴であ
る。列方向選択線５１２は１列のメモリセルにより共有
され、列方向アドレスデコーダ５０２のデコード結果に
より制御される。尚、この列方向選択線５１２は図１の
１列のメモリセル１００の共通の信号線１１６：YSELに
接続される。列方向アドレスデコーダ５０２は活性化指
示信号５１９をもつ。５０３はデータ処理回路である。
データ処理回路５０３の機能はデータ線のプリチャー
ジ，データセレクト，増幅，書き込み値設定である。

【００５３】このメモリはデータ端子５１７を通じて、
外部と１ビット単位のデータアクセスをする。

【００５４】図５のメモリの読み出し動作について以下
に説明する。読み出すセルの位置をｉ行ｊ列であるとす
る(０≦ｉ≦ｎ−１，０≦ｊ≦ｍ−１)。読み出し動作の
開始以前にはメモリは非アクセス状態となっているの
で、行アドレスデコーダ５０１は活性化されず、ワード
線５１１：ＸＳＥＬ(０)−ＸＳＥＬ(ｎ−１)はみな電位
Ｌである。列アドレスデコーダ５０２も活性化されず、
列選択線５１２：YSEL(０)−ＹＳＥＬ(ｍ−１)はみな電
位Ｌである。データ線処理回路５０３はプリチャージ機
能を機能させ、データ線５１３：Ｄ(０)−Ｄ(ｍ−１)，
５１４：ＤＮ(０)−ＤＮ(ｍ−１)をすべてある中間電位
Ｖｃに設定する。

【００５５】ついでアクセス時になると、信号５１８か
ら活性化指示が行アドレスデコーダ５０１に入り、入力
行アドレス５１５を行方向アドレスデコーダ５０１がデ
コードし、ワード選択線５１１：ＸＳＥＬ(０)−ＸＳＥ
Ｌ(ｎ−１）のうちの１本ＸＳＥＬ(ｉ)をＬ→Ｈに変化
させる。それと前後して活性化信号５１９が列アドレス
デコーダ４０２に入り、入力列アドレス５１６を列方向
アドレスデコーダ４０２がデコードし、列方向選択線５
１２：ＹＳＥＬ(０)−ＹＳＥＬ(ｍ−１)のうちの１本Ｙ
ＳＥＬ(ｊ)をＬ→Ｈに変化させる。すると第ｊ列におい
てはｉ行ｊ列に存在するメモリのメモリ値がデータ線５
１３：Ｄ(ｊ)，５１４：ＤＮ(ｊ)に伝えられる。一方、
第ｊ列以外の列においては、列方向選択線がＬであるた
め、メモリ値はデータ線５１３，５１４に伝えられず、
データ線５１３，５１４の電位変化は発生しない。

【００５６】データ処理回路５０３では列選択線５１２
および、列アドレス５１６に従いｍ対のデータ線のうち
１対のデータ線を選択し、選択したデータ線を差動型ア
ンプに入力し、増幅して得られたデータをデータ端子５
１７に出力する。

【００５７】図５のメモリの書き込み動作について以下
に説明する。書き込み処理はｍｎ個のメモリセルのうち
１個のセルにのみ、外部からデータ端子５１７に与えた
値を書き込む処理である。この１個のセルの位置をｉ行
ｊ列であるとする（０≦ｉ≦ｎ−１，０≦ｊ≦ｍ−
１）。

【００５８】書き込み動作の開始以前にはメモリは非ア
クセス状態になっている。そのとき行アドレスコーダ５
０１は活性化されず、ワード線５１１：ＸＳＥＬ(０)−
XSEL(ｎ−１)はみな電位Ｌである。列アドレスデコーダ
５０２も活性化されず、列選択線５１２：ＹＳＥＬ(０)
−ＹＳＥＬ(ｍ−１)はみな電位Ｌである。データ線処理
回路５０３はプリチャージ機能を機能させ、データ線５
１３：Ｄ(０)−Ｄ(ｍ−１），５１４：ＤＮ(０)−ＤＮ
(ｍ−１)をすべてある中間電位Ｖｃに設定している。

【００５９】ついでアクセス時には活性化信号５１９が
列アドレスデコーダ４０２に入り、入力列アドレス５１
６を列方向アドレスデコーダ４０２がデコードし、列方
向選択線５１２：ＹＳＥＬ(０)−ＹＳＥＬ(ｍ−１)のう
ちの１本ＹＳＥＬ(ｊ)をＬ→Ｈに変化させる。それに伴
いデータ線処理回路５０３はデータ線５１３：Ｄ(０)−
Ｄ(ｍ−１)，５１４：ＤＮ(０)−ＤＮ(ｍ−１）のうち
Ｄ(ｊ）をデータ端子５１７の値に、ＤＮ(ｊ)をデータ
端子５１７の論理否定の値に設定する。またその２本以
外のデータ線に対してはプリチャージ時に設定された中
間電位Ｖｃが電荷保存の性質により保たれている。

【００６０】活性化信号５１９の入力より少し遅れて、
信号５１８から活性化指示が行アドレスデコーダ５０１
に入り、入力行アドレス５１５を行方向アドレスデコー
ダ５０１がデコードし、ワード選択線５１１：ＸＳＥＬ
(０)−ＸＳＥＬ(ｎ−１)のうちの１本ＸＳＥＬ(ｉ)をＬ
→Ｈに変化させる。すると選択した行のｍ個のメモリ値
のうち第ｊ列の値はデータ線Ｄ(ｊ)，ＤＮ(ｊ)の値で書
き込まれる。つまりデータ端子５１７の値で書き込まれ
る。また、第ｊ列以外のメモリセルについては、列方向
選択線がＬであるため、書き込みは行われず、かつデー
タ線への読み出し動作も行われないのでデータ線の電位
は変化しない。

【００６１】以上の説明からわかるが、アクセスに関係
しない列のデータ線５１４，５１５は常にＶｃに保たれ
たままであり、電位変化しない。よって、データ線の充
放電のための電力消費は行われずにすむ。

【００６２】データ処理回路５０３の内部の実現方法に
ついて以下に説明する。データ処理回路５０３の内部で
はメモリマットからデータは２段階の処理を経てデータ
端子５１７に至る。その２段階のうちメモリマットに近
い方を１次データ処理部とよび、データ端子５１７に近
い方を２次データ処理部とよぶ。

【００６３】１次データ処理部はｍ列のデータをブロッ
ク単位にわけて処理している。ブロック数をＢとし、１
ブロックあたりの列数をｐ（＝ｍ／Ｂ）とする。１ブロ
ック分の１次データ処理部の回路を図６，図７に示す。
第ｋブロックはメモリの第（ｋｐ）列から第（ｋｐ＋ｐ
−１）列を処理する。

【００６４】図６で６０１，６０２，６０４，６０５は
ＮＭＯＳトランジスタである。また６０３，６０６，６
０７はＰＭＯＳトランジスタである。ＰＭＯＳトランジ
スタの機能をごく端的にのべるならば、ゲートは、ドレ
イン，ソースと常に絶縁状態にあり、またゲートの電位
がＨならばドレインとソースはＯＦＦ状態(絶縁状態)と
なり、またゲートの電位がＬならばドレインとソースは
ＯＮ状態（導通状態）となる。６０８はインバータであ
り、入力信号の論理否定を出力する機能をもつ。

【００６５】トランジスタ６０１，６０２はプリチャー
ジ回路であり、プリチャージコントロール信号６１１：
ＰＣが電位Ｈのとき機能し、正電源から電荷をデータ線
513,５１４に運び、中間電位Ｖｃに設定する機能をも
つ。トランジスタ６０３はプリチャージ等化回路でプリ
チャージ等化制御信号６１２：ＰＣＥＱＮがＬのとき機
能し、プリチャージ時のデータ線５１３とデータ線５１
４の間の電位の差を消去する機能をもつ。

【００６６】トランジスタ６０４，６０６はデータ線５
１３と２次データ線６１３：Ｄ２(ｋ)の間のスイッチと
して機能する。同様にトランジスタ６０５，６０７はデ
ータ線５１４と２次データ線６１４：Ｄ２Ｎ(ｋ)の間の
スイッチとして機能する。上記の２個のスイッチはとも
に列選択信号５１２、およびその論理否定によって制御
され、列信号５１２が電位Ｈのときに該列のデータ線５
１３，５１４と２次データ線６１３，６１４は導通状態
となる。

【００６７】図７は１次データ処理部のうち図６に記載
しなかった残りの部分を示している。回路７０１は差動
型アンプである。７０２，７０８はＰＭＯＳトランジス
タである。７０３，７０６，７０７はＮＭＯＳトランジ
スタである。７０４はインバータ、７０５は２入力ＡＮ
Ｄゲートである。

【００６８】２次データ線６１３，６１４はｐ対のデー
タ線対５１３，５１４をまとめる役割をもつ。

【００６９】差動型アンプ７０１は２入力ＡＮＤゲート
７０５の出力信号７１５が電位Ｌのときにはトランジス
タ７０２，７０３がＯＦＦ状態となり機能しない。信号
715が電位Ｈのときにはトランジスタ７０２，７０３が
ＯＮ状態となり、回路７０１は機能する。そのとき回路
７０１は正のフィードバック効果をもち、２次データ線
対６１３，６１４の電位差を増幅する機能をもつ。

【００７０】２入力ＡＮＤゲート７０５は信号７１１，
７１４を入力としている。７１４の説明については図８
の説明時に述べる。信号７１１：ＡＭＰ＿ＥＮは差動型
アンプが確実に差動動作するのに必要な分、２次データ
線６１３，６１５の電位差が開いた後に動作開始するた
めのタイミングをとるための信号である。

【００７１】トランジスタ７０６，７０７は２次データ
線のプリチャージ回路であり、２次データ線のプリチャ
ージ制御信号７１２：ＰＣ２が電位Ｈのとき機能し、正
電源から電荷をデータ線６１３，６１４に運び、電位Ｖ
ｃに設定する機能をもつ。トランジスタ７０８は２次デ
ータ線プリチャージ等化回路で２次データ線のプリチャ
ージ等化制御信号７１３：ＰＣ２ＥＱＮがＬのとき機能
し、プリチャージ時のデータ線６１３とデータ線６１４
の間の電位の差を消去する機能をもつ。

【００７２】続いて２次データ処理部を図８に示す。８
０１，８０２，８０３はスイッチである。８０４，８０
５，８０６，８０７はインバータである。８０８はブロ
ックアドレスデコーダであり、列アドレス５１６の一部
を入力する。２Ｂ個のスイッチ８０１はブロックアドレ
スデコーダ８０８の結果で制御され、Ｂ個のブロックの
うち１ブロックの２次データ線６１３，６１４と３次デ
ータ線８１１，８１２を接続する機能をもつ。

【００７３】スイッチ８０２は３次データ線８１１の値
をデータ端子５１７に伝達する経路のスイッチであり、
メモリの読み出し時に導通する。スイッチ８０３はデー
タ端子５１７の値を３次データ線８１１に伝達する経路
のスイッチであり、メモリの書き込み時に導通する。ま
た３次データ線８１２は書き込み専用であり、常にデー
タ端子５１７の論理否定の値が設定されている。

【００７４】差動型アンプ７０１はｍ個存在するが、ブ
ロックアドレスデコーダ８０８の出力で制御されるため
に一回のアクセスで１個しか機能せず他の差動型アンプ
は電力を消費しない。

【００７５】データ処理回路５０３内でのデータの伝達
経路について説明する。ただしアクセスされるメモリセ
ルは第ｊ列に存在するとする。

【００７６】読み出しアクセス時にはアクセスされたメ
モリセルのメモリ値は第ｊ列のデータ線対５１３：Ｄ
(ｊ)，５１４：ＤＮ(ｊ)から第ｊ列が属する第ｋブロッ
クの２次データ線６１３：Ｄ２(ｋ)，６１４：Ｄ２Ｎ
(ｋ)にいたる。そして、２次データ線で差動型アンプ７
０１により信号は増幅される。その後３次データ線８１
１，インバータ８０４，８０５を経由して、読み出しデ
ータはデータ端子５１７に達する。

【００７７】書き込みアクセス時はデータ端子５１７か
らインバータ８０６，８０７を経由して３次データ線対
８１１，８１２に至る。なお、データ端子５１７からデ
ータ線８１２に至る経路はインバータを１回通過してい
るためデータ線８１２はデータ端子５１７の論理の反転
値となっている。その後第ｋブロックの２次データ線６
１３，６１４、そして第ｊ列のデータ線対５１３，５１
４に至る。

【００７８】本発明の技術的思想から導かれるいくつか
の変形について示す。まず、本実施例ではメモリマット
は外部と１ビット単位のデータ入出力をすると仮定した
が、本発明を用いてメモリマットが複数ビットの入出力
を行うことは支障はない。

【００７９】別の変形例として、この実施例の行アドレ
スデコーダと、列アドレスデコーダの一方は活性化指示
信号を省いても支障はない。

【００８０】別の変形例として、メモリセル１００のメ
モリ値の保持部分の構成に本特許は依存していないか
ら、メモリセル１００で示した高抵抗負荷型メモリセル
以外の、ＣＭＯＳ型メモリセル、ＮＭＯＳ負荷型メモリ
セルなどにも本特許は適用可能である。

【００８１】別の変形例として、本発明における２個の
直列接続したトランジスタはNMOSトランジスタに限定さ
れず、ＰＭＯＳトランジスタ、あるいはＰＮＰ，ＮＰＮ
のバイポーラトランジスタであってもよい。

【００８２】

【発明の効果】本発明を用いることによって、ワード線
とデータ線を備えた半導体記憶装置で、１回のアクセス
で、マットのすべての読み出し用データ線が電位変化す
る動作は、その一部のデータ線で電位変化するように改
善できる。よってアクセスを必要としない読み出し用デ
ータ線についてはメモリセルのメモリ値保持部とデータ
線の間の電荷の流入／流出を抑止でき、低消費電力の半
導体ＳＲＡＭを実現できる。

【００８３】同時に、本発明を用いることによってワー
ド線分割法をとったときの欠点を回避できる。すなわち
ＡＮＤゲートをメモリマット内に形成する必要がなく、
その結果ＮＭＯＳトランジスタのみでメモリマット部を
好適に構成できる。またＡＮＤゲートによる面積の増大
もない。さらにＡＮＤゲートをメモリマットの数列おき
に配置するためにメモリマットの均一性が損なわれ、メ
モリのレイアウト設計が複雑化することがない。

【図面の簡単な説明】

【図１】本発明の実施例による半導体記憶装置の内部の
メモリセルを示す回路図である。

【図２】従来の半導体メモリ装置の内部のメモリセルを
示す回路図である。

【図３】従来の半導体メモリ装置を示すブロック図であ
る。

【図４】従来の半導体メモリを示すブロック図である。

【図５】本発明の実施例による半導体記憶装置を示すブ
ロック図である。

【図６】図５のデータ処理回路５０３の一部を構成する
１次データ処理部の一部を示す回路図である。

【図７】図５のデータ処理回路５０３の一部を構成する
１次データ処理部の他の一部を示す回路図である。

【図８】図５のデータ処理回路５０３の一部を構成する
２次データ処理部を示す回路図である。

【図９】従来のシングルエンドタイプの半導体メモリセ
ルを示す回路図である。

【符号の説明】

１００…メモリセル、１０１，１０２，１０５，１０
６，１０７，１０８…ＮＭＯＳトランジスタ、１０３，
１０４…抵抗器、１１１，１１２…配線、１１３…ワー
ド線、１１４，１１５…データ線、１１６…列選択線、
２００…メモリセル、２０１，２０２，２０５，２０６
…ＮＭＯＳトランジスタ、２０３，２０４…抵抗器、２
１１，２１２…配線、２１３…ワード線、２１４、２１
５…データ線、３０１…行アドレスデコーダ、３０２…
データ処理回路、３１１…ワード選択線、３１２，３１
３…データ線、３１４…行アドレス、３１５…列アドレ
ス、３１６…データ端子、３１７…活性化信号、４００
…メモリセル、４０１…行アドレスデコーダ、４０２…
ブロックアドレスデコーダ、４０３…２入力ＡＮＤゲー
ト、４１１…行選択線、４１２…ブロック選択線、４１
３…ワード線、５０１…行アドレスデコーダ、５０２…
列アドレスデコーダ、５０３…データ処理回路、５１１
…ワード選択線、５１２…列選択線、５１３，５１４…
データ線、５１５…行アドレス、５１６…列アドレス、
５１７…データ端子、５１８，５１９…活性化信号、６
０１，６０２，６０４，６０５…ＮＭＯＳトランジス
タ、６０３，６０６，６０７…ＰＭＯＳトランジスタ、
６０８…インバータ、６１１…プリチャージ制御線、６
１２…プリチャージ等化制御線、６１３，６１４…２次
データ線、７０１…差動型アンプ、７０２，７０８…Ｐ
ＭＯＳトランジスタ、７０３，７０６，７０７…ＮＭＯ
Ｓトランジスタ、７０４…インバータ、７０５…２入力
ＡＮＤ，７１１…アンプ制御線、７１２…２次データプ
リチャージ制御線、713…２次データプリチャージ等化
制御線、７１４…ブロック選択線、８０１，802,８０３
…スイッチ、８０４，８０５，８０６，８０７…インバ
ータ、８０８…ブロックアドレスデコーダ、８１１，８
１２…３次データ線、９０１，９０２，９０３…インバ
ータ、９０４，９０５，９０６…ＮＭＯＳトランジス
タ、９１１，９１２…配線、９１３…書き込み用ワード
線、９１４…読み出し用ワード線、９１５…書き込み用
データ線、９１６…読み出し用データ線、９１７…列制
御線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮本 正文 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 関 浩一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 安永 守利 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (1)

【特許請求の範囲】
1. 【請求項１】配列状に並べられ、メモリ値の読み出しの
   ときに用いられるデータ線，該データ線の各々について
   配列状に並べられたメモリセルを有し、メモリセルのメ
   モリ値の保持部と該データ線の間の配線路中に存在する
   直列に接続された２つのスイッチ素子を有し、該スイッ
   チ素子の第一のスイッチ動作は該データ線の方向におか
   れた第一の選択線によって制御され、該スイッチ素子の
   第二のスイッチ動作は該データ線と直交する方向におか
   れた第二の選択線によって制御され、 該第一の選択線の集合は、そのうちの一部の選択線のみ
   選択状態となる動作を行うことにより、メモリの読み出
   し時、または書き込み時に該データ線の一部にのみメモ
   リセルの読み出し動作に起因する電流の流入，流出が起
   こらないことを特徴とする半導体記憶装置。