JPH0493076A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0493076A JPH0493076A JP2211367A JP21136790A JPH0493076A JP H0493076 A JPH0493076 A JP H0493076A JP 2211367 A JP2211367 A JP 2211367A JP 21136790 A JP21136790 A JP 21136790A JP H0493076 A JPH0493076 A JP H0493076A
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000005669 field effect Effects 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims description 20
- 230000010354 integration Effects 0.000 abstract description 6
- 238000009792 diffusion process Methods 0.000 description 26
- 238000010586 diagram Methods 0.000 description 15
- 238000000605 extraction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、一般に半導体集積回路装置に関し、特に、
基本セルを構成するための電界効果素子領域とバイポー
ラトランジスタ領域とを有する半導体集積回路装置に関
する。
基本セルを構成するための電界効果素子領域とバイポー
ラトランジスタ領域とを有する半導体集積回路装置に関
する。
［従来の技術］
近年、高速動作が可能で、かつ低消費電力の論理ゲート
として、０ＭＯ３）ランジスタとバイポーラトランジス
タとを組合わせた、いわゆるＢｉＣＭＯ３論理ゲートが
知られている。以下の説明では、−例として、ＢｉＣＭ
Ｏ８論理ゲートとして２人力を有するＮＡＮＤゲートの
場合について説明する。
として、０ＭＯ３）ランジスタとバイポーラトランジス
タとを組合わせた、いわゆるＢｉＣＭＯ３論理ゲートが
知られている。以下の説明では、−例として、ＢｉＣＭ
Ｏ８論理ゲートとして２人力を有するＮＡＮＤゲートの
場合について説明する。
第６図は、従来の２人力を有するＮＡＮＤゲートの回路
図である。第６図を参照して、Ａ、 Ｂは入力端子、
ＭＰＩ、ＭＰ２．ＭＰ３はＰＭＯＳトランジスタ、ＭＨ
Ｉ、ＭＮ２はＮＭＯＳトランジスタ、ＱｌはＮＰＮバイ
ポーラトランジスタ、Ｙは出力端子、Ｖｃｃは電源電位
、ＧＮＤは接地電位を示している。
図である。第６図を参照して、Ａ、 Ｂは入力端子、
ＭＰＩ、ＭＰ２．ＭＰ３はＰＭＯＳトランジスタ、ＭＨ
Ｉ、ＭＮ２はＮＭＯＳトランジスタ、ＱｌはＮＰＮバイ
ポーラトランジスタ、Ｙは出力端子、Ｖｃｃは電源電位
、ＧＮＤは接地電位を示している。
トランジスタＭＰＩは、ソース七基板とが電源電位■ｃ
ｃに一体接続される。トランジスタＭＰ２も、ソースと
基板とが電源電位Ｖｃｃに一体接続される。トランジス
タＭＰｌおよびＭＰ２のドレインは、トランジスタＱ１
のベースに一体接続される。トランジスタＱ１のコレク
タは電源電位Ｖｃｃに接続され、そのエミッタは出方端
子Ｙに接続される。トランジスタＭＰ３は、ソースがト
ランジスタＱ１のベースに接続され、ドレインがトラン
ジスタＱ１のエミッタに接続され、ゲートが接地電位Ｇ
ＮＤに接続され、基板が電源電位ＶＣｃに接続される。
ｃに一体接続される。トランジスタＭＰ２も、ソースと
基板とが電源電位Ｖｃｃに一体接続される。トランジス
タＭＰｌおよびＭＰ２のドレインは、トランジスタＱ１
のベースに一体接続される。トランジスタＱ１のコレク
タは電源電位Ｖｃｃに接続され、そのエミッタは出方端
子Ｙに接続される。トランジスタＭＰ３は、ソースがト
ランジスタＱ１のベースに接続され、ドレインがトラン
ジスタＱ１のエミッタに接続され、ゲートが接地電位Ｇ
ＮＤに接続され、基板が電源電位ＶＣｃに接続される。
トランジスタＭＮ１は、ドレインがトランジスタＱ１の
エミッタに接続され、ソースがトランジスタＭＮ２のド
レインに接続される。トランジスタＭＮ２は、ソースが
接地電位ＧＮＤに接続される。トランジスタＭＨＩ、Ｍ
Ｎ２の基板は、接地電位ＧＮＤに一体接続される。
エミッタに接続され、ソースがトランジスタＭＮ２のド
レインに接続される。トランジスタＭＮ２は、ソースが
接地電位ＧＮＤに接続される。トランジスタＭＨＩ、Ｍ
Ｎ２の基板は、接地電位ＧＮＤに一体接続される。
トランジスタＭＰ１のゲートとトランジスタＭＮ１のゲ
ートは、入力端子Ａに一体接続される。トランジスタＭ
Ｐ２のゲートとトランジスタＭＮ２のゲートとが入力端
子Ｂに一体接続される。
ートは、入力端子Ａに一体接続される。トランジスタＭ
Ｐ２のゲートとトランジスタＭＮ２のゲートとが入力端
子Ｂに一体接続される。
次に、動作について説明する。入力端子ＡおよびＢに共
にＨレベルの信号が与えられたとき、トランジスタＭＨ
ＩおよびＭＮ２がオンする。一方、トランジスタＭＰＩ
およびＭＰ２はオフするので、トランジスタＱ１のベー
スにはベース電流が流れない。その結果、出力端子Ｙは
Ｌレベルにもたらされる。
にＨレベルの信号が与えられたとき、トランジスタＭＨ
ＩおよびＭＮ２がオンする。一方、トランジスタＭＰＩ
およびＭＰ２はオフするので、トランジスタＱ１のベー
スにはベース電流が流れない。その結果、出力端子Ｙは
Ｌレベルにもたらされる。
入力端子ＡおよびＢのいずれが一方または両方にＬレベ
ルの信号が与えられたとき、トランジスタＭＰＩおよび
ＭＰ２のいずれが一方または両方がオンする。したがっ
て、トランジスタＱ１のベースにはベース電流が流れる
。トランジスタＭＮ１およびＭＮ２のいずれか一方また
は両方がオフするので、その結果、出力端子ＹはＨレベ
ルになる。このとき、トランジスタＭＰ３もオンしてい
るので、出力端子Ｙの電位は電源電位まで上昇する。
ルの信号が与えられたとき、トランジスタＭＰＩおよび
ＭＰ２のいずれが一方または両方がオンする。したがっ
て、トランジスタＱ１のベースにはベース電流が流れる
。トランジスタＭＮ１およびＭＮ２のいずれか一方また
は両方がオフするので、その結果、出力端子ＹはＨレベ
ルになる。このとき、トランジスタＭＰ３もオンしてい
るので、出力端子Ｙの電位は電源電位まで上昇する。
入力端子ＡおよびＢにそれぞれ与えられる入力信号のい
ずれか一方または両方がＬレベルがらＨレベルに遷移し
たとき、トランジスタＱ１のベースの電荷がトランジス
タＭＰ３．ＭＮＩおよびＭＮ２を介して接地ＧＮＤに放
電される。
ずれか一方または両方がＬレベルがらＨレベルに遷移し
たとき、トランジスタＱ１のベースの電荷がトランジス
タＭＰ３．ＭＮＩおよびＭＮ２を介して接地ＧＮＤに放
電される。
第７図は、第６図に示したＮＡＮＤゲートのレイアウト
の一例を示すレイアウト図である。第７図に示した例で
は、ゲートアレイの基本セルによってＮＡＮＤゲートが
構成された場合が示される。
の一例を示すレイアウト図である。第７図に示した例で
は、ゲートアレイの基本セルによってＮＡＮＤゲートが
構成された場合が示される。
第７図を参照して、４は電源電位Ｖｃｃが与えられた配
線層、５は接地電位ＧＮＤが与えられた配線層、６は基
本セルを構成するゲート電極、ＭＰｌ 、 ＭＰ ２．
ＭＰ ３ ハＰＭＯＳ トラ＞ジスタ、ＱｌはＮＰＮ
バイポーラトランジスタ、ＭＨＩ、ＭＮ２はＮＭＯ３）
ランジスタである。トランジスタＭＰ１．ＭＰ２および
ＭＰ３は、ＰＭＯＳトランジスタ領域５１に形成される
。トランジスタＱ１はＮＰＮバイポーラトランジスタ領
域５２ａに形成される。トランジスタＭＨＩおよびＭＮ
２は、ＮＭＯ８）ランジスタ領域５４に形成される。
線層、５は接地電位ＧＮＤが与えられた配線層、６は基
本セルを構成するゲート電極、ＭＰｌ 、 ＭＰ ２．
ＭＰ ３ ハＰＭＯＳ トラ＞ジスタ、ＱｌはＮＰＮ
バイポーラトランジスタ、ＭＨＩ、ＭＮ２はＮＭＯ３）
ランジスタである。トランジスタＭＰ１．ＭＰ２および
ＭＰ３は、ＰＭＯＳトランジスタ領域５１に形成される
。トランジスタＱ１はＮＰＮバイポーラトランジスタ領
域５２ａに形成される。トランジスタＭＨＩおよびＭＮ
２は、ＮＭＯ８）ランジスタ領域５４に形成される。
［発明が解決しようとする課題］
第６図に示したように、従来のＮＡＮＤゲートでは、ト
ランジスタＱ１のベースの電荷を放電するためにＰＭＯ
８）ランジスタＭＰ３を必要としている。したがって、
トランジスタＭＰ３が第７図に示した領域５１内に形成
する必要があり、レイアウト上の高い集積度を達成する
ための妨げになっていた。
ランジスタＱ１のベースの電荷を放電するためにＰＭＯ
８）ランジスタＭＰ３を必要としている。したがって、
トランジスタＭＰ３が第７図に示した領域５１内に形成
する必要があり、レイアウト上の高い集積度を達成する
ための妨げになっていた。
この発明は、上記のような課題を解決するためになされ
たもので、基本セルを構成するための電界効果素子領域
とバイポーラトランジスタ領域とを有する半導体集積回
路装置において、集積度をより高めることを目的とする
。
たもので、基本セルを構成するための電界効果素子領域
とバイポーラトランジスタ領域とを有する半導体集積回
路装置において、集積度をより高めることを目的とする
。
［課題を解決するための手段］
この発明に係る半導体集積回路装置は、半導体基板と、
半導体基板内に形成され、基本セルを構成する電界効果
素子を形成するための第１の領域と、第１の領域に隣接
して半導体基板内に形成され、基本セルを構成するバイ
ボーラトランジスタを形成するための第２の領域とを含
む。第２の領域は、第１の領域に隣接して形成され、バ
イポーラトランジスタのベースを構成するためのベース
領域と、ベース領域内に形成され、バイポーラトランジ
スタのエミッタを構成するためのエミッタ領域とを備え
る。この半導体集積回路装置は、さらに、ベース領域に
隣接して半導体基板内に形成され、抵抗を構成するため
の抵抗領域を含む。
半導体基板内に形成され、基本セルを構成する電界効果
素子を形成するための第１の領域と、第１の領域に隣接
して半導体基板内に形成され、基本セルを構成するバイ
ボーラトランジスタを形成するための第２の領域とを含
む。第２の領域は、第１の領域に隣接して形成され、バ
イポーラトランジスタのベースを構成するためのベース
領域と、ベース領域内に形成され、バイポーラトランジ
スタのエミッタを構成するためのエミッタ領域とを備え
る。この半導体集積回路装置は、さらに、ベース領域に
隣接して半導体基板内に形成され、抵抗を構成するため
の抵抗領域を含む。
［作用］
この発明における半導体集積回路装置では、抵抗を構成
するための抵抗領域がバイポーラトランジスタのための
ベース領域に隣接して形成されているので、抵抗を構成
するために電界効果素子を必要としない。したがって、
高集積化が達成される。
するための抵抗領域がバイポーラトランジスタのための
ベース領域に隣接して形成されているので、抵抗を構成
するために電界効果素子を必要としない。したがって、
高集積化が達成される。
［発明の実施例］
第２図は、この発明の一実施例を示すＮＡＮＤゲートの
回路図である。第２図を参照して、Ａ。
回路図である。第２図を参照して、Ａ。
Ｂは入力端子、ＭＰＩ、ＭＰ２はＰＭＯ８）ランジスタ
、ＭＮＩ、ＭＮ２はＮＭＯＳトランジスタ、ＱｌはＮＰ
Ｎバイポーラトランジスタ、Ｒ１は抵抗、Ｙは出力端子
、Ｖｃｃは電源電位、ＧＮＤは接地電位である。
、ＭＮＩ、ＭＮ２はＮＭＯＳトランジスタ、ＱｌはＮＰ
Ｎバイポーラトランジスタ、Ｒ１は抵抗、Ｙは出力端子
、Ｖｃｃは電源電位、ＧＮＤは接地電位である。
トランジスタＭＰ１は、ソースおよび基板が電源電位Ｖ
ｃｃに一体接続される。同様に、トランジスタＭＰ２も
、ソースおよび基板が電源電位■ＣＣに一体接続される
。トランジスタＭＰＩおよびＭＰ２のドレインは、トラ
ンジスタＱ１のベースに一体接続される。トランジスタ
Ｑ１は、コレクタが電源電位■ＣＣに接続され、エミッ
タが出力端子Ｙに接続される。抵抗Ｒ１は、トランジス
タＱ１のベースとエミッタとの間に接続される。
ｃｃに一体接続される。同様に、トランジスタＭＰ２も
、ソースおよび基板が電源電位■ＣＣに一体接続される
。トランジスタＭＰＩおよびＭＰ２のドレインは、トラ
ンジスタＱ１のベースに一体接続される。トランジスタ
Ｑ１は、コレクタが電源電位■ＣＣに接続され、エミッ
タが出力端子Ｙに接続される。抵抗Ｒ１は、トランジス
タＱ１のベースとエミッタとの間に接続される。
トランジスタＭＨＩは、ドレインがトランジスタＱ１の
エミッタに接続され、ソースがトランジスタＭＮ２のド
レインに接続される。トランジスタＭＮ２のソースは接
地電位ＧＮＤに接続される。
エミッタに接続され、ソースがトランジスタＭＮ２のド
レインに接続される。トランジスタＭＮ２のソースは接
地電位ＧＮＤに接続される。
トランジスタＭＮ１およびＭＮ２の基板は、接地電位Ｇ
ＮＤに一体接続される。トランジスタＭＰ１およびＭＨ
Ｉのゲートは、入力端子Ａに一体接続される。トランジ
スタＭＰ２およびＭＮ２のゲートは入力端子Ｂに一体接
続される。
ＮＤに一体接続される。トランジスタＭＰ１およびＭＨ
Ｉのゲートは、入力端子Ａに一体接続される。トランジ
スタＭＰ２およびＭＮ２のゲートは入力端子Ｂに一体接
続される。
次に、動作について説明する。入力端子ＡおよびＢに共
にＨレベルの入力信号が与えられたとき、トランジスタ
ＭＨＩおよびＭＮ２が共にオンする。
にＨレベルの入力信号が与えられたとき、トランジスタ
ＭＨＩおよびＭＮ２が共にオンする。
また、トランジスタＭＰＩおよびＭＰ２は共にオフする
ので、トランジスタＱ１のベースにはベース電流が流れ
ない。その結果、出力端子ＹがＬレベルにもたらされる
。
ので、トランジスタＱ１のベースにはベース電流が流れ
ない。その結果、出力端子ＹがＬレベルにもたらされる
。
入力端子ＡおよびＢのいずれか一方または両方にしレベ
ルの入力信号が与えられたとき、トランジスタＭＰＩお
よびＭＰ２のいずれか一方または両方がオンする。した
がって、トランジスタＱ１のベースにはベース電流が流
れる。トランジスタＭＨＩおよびＭＮ２のいずれか一方
または両方がオフする。その結果、出力端子ＹはＨレベ
ルになる。このとき、トランジスタＱ１のベースとエミ
ッタとの間には、抵抗Ｒ１が接続されているので、出力
端子Ｙの電位は電源電位Ｖｃｃまで上昇する。
ルの入力信号が与えられたとき、トランジスタＭＰＩお
よびＭＰ２のいずれか一方または両方がオンする。した
がって、トランジスタＱ１のベースにはベース電流が流
れる。トランジスタＭＨＩおよびＭＮ２のいずれか一方
または両方がオフする。その結果、出力端子ＹはＨレベ
ルになる。このとき、トランジスタＱ１のベースとエミ
ッタとの間には、抵抗Ｒ１が接続されているので、出力
端子Ｙの電位は電源電位Ｖｃｃまで上昇する。
入力端子ＡおよびＢに与えられる入力信号のいずれか一
方または両方がＬレベルからＨレベルに遷移したとき、
トランジスタＱ１のベースの電荷が抵抗Ｒ１，トランジ
スタＭＨＩおよびＭＮ２を介して接地電位ＧＮＤに放電
される。
方または両方がＬレベルからＨレベルに遷移したとき、
トランジスタＱ１のベースの電荷が抵抗Ｒ１，トランジ
スタＭＨＩおよびＭＮ２を介して接地電位ＧＮＤに放電
される。
第１図は、この発明の一実施例を示すＮＡＮＤゲートの
レイアウト図である。第１図を参照して、４は電源電位
Ｖｃｃが与えられる配線層、５は接地電位ＧＮＤが与え
られる配線層、６は基本セルを構成するためのゲート電
極、ＭＰＩ、ＭＰ２はＰＭＯＳトランジスタ、ＱｌはＮ
ＰＮバイポーラトランジスタ、Ｒ１は抵抗、ＭＨＩ、Ｍ
Ｎ２はＮＭＯ８）ランジスタ、Ａ、 Ｂは入力端子、
Ｙは出力端子を示す。
レイアウト図である。第１図を参照して、４は電源電位
Ｖｃｃが与えられる配線層、５は接地電位ＧＮＤが与え
られる配線層、６は基本セルを構成するためのゲート電
極、ＭＰＩ、ＭＰ２はＰＭＯＳトランジスタ、ＱｌはＮ
ＰＮバイポーラトランジスタ、Ｒ１は抵抗、ＭＨＩ、Ｍ
Ｎ２はＮＭＯ８）ランジスタ、Ａ、 Ｂは入力端子、
Ｙは出力端子を示す。
トランジスタＭＰＩおよびＭＰ２はＰＭＯ８）ランジス
タ領域５１内に形成される。トランジスタＱ１および抵
抗Ｒ１は領域５２内に形成される。
タ領域５１内に形成される。トランジスタＱ１および抵
抗Ｒ１は領域５２内に形成される。
領域５２は、ＮＰＮバイポーラトランジスタ領域５２ａ
と、抵抗素子領域５２ｂとを含む。領域５３は抵抗Ｒ１
を配線層に接続するための領域である。トランジスタＭ
ＨＩおよびＭＮ２はＮＭＯＳトランジスタ領域５４内に
形成される。領域５１゜５２ａおよび５４は、第７図に
示した各領域５１゜５２ａおよび５４にそれぞれ対応す
る。
と、抵抗素子領域５２ｂとを含む。領域５３は抵抗Ｒ１
を配線層に接続するための領域である。トランジスタＭ
ＨＩおよびＭＮ２はＮＭＯＳトランジスタ領域５４内に
形成される。領域５１゜５２ａおよび５４は、第７図に
示した各領域５１゜５２ａおよび５４にそれぞれ対応す
る。
第１図において特に注目すべきことは、ＮＰＮバイポー
ラトランジスタ領域５２ａに隣接して抵抗素子領域５２
ｂが形成されていることである。
ラトランジスタ領域５２ａに隣接して抵抗素子領域５２
ｂが形成されていることである。
実際には、これらの領域５２ａおよび５２ｂは、同一の
プロセスにおいてＰ−拡散層として形成される。これに
加えて、抵抗素子領域５２ｂの一端と配線層を接続する
ための領域５３が形成されている。
プロセスにおいてＰ−拡散層として形成される。これに
加えて、抵抗素子領域５２ｂの一端と配線層を接続する
ための領域５３が形成されている。
第３図は、第１図に示した矢視ｍ−ｍの部分の断面構造
図である。第３図を参照して、Ｐ型基板３０の表面にエ
ピタキシャル層Ｅｐが積層形成される。基板３０とエピ
タキシャル層Ｅｐとの間に、所定の間隔を隔ててＮ＋埋
込み層３１およびＰ＋埋込み層３２がそれぞれ形成され
る。エピタキシャル層Ｅｐ内には、Ｎウェル３３が埋込
み層３１上に形成され、Ｐウェル３４が埋込み層３２上
に形成される。エピタキシャル層Ｅｐの表面には、適切
な間隔を隔てて素子分離酸化膜層１１ないし１５が形成
される。Ｎウェル３３の領域内では、Ｎウェル３３への
電極取出し領域として、Ｎ＋拡散層２１が酸化膜層１１
および１２の間に形成される。領域５１内において、Ｐ
ＭＯ８）ランジスタのソース／ドレイン電極を構成する
ための領域としてのＰ＋拡散層２２が形成される。領域
５２において、Ｐ−拡散層２３および２８が形成される
。拡散層２３および２８は、同時にかつ一体として形成
される。拡散層２３は領域５２ａ内に形成され、ＮＰＮ
バイポーラトランジスタのベース領域として設けられる
。拡散層２８は、領域５２ｂ内に形成され、Ｐ型拡散抵
抗素子を形成するために設けられる。拡散層２３内に、
ＮＰＮバイポーラトランジスタのエミッタを構成するＮ
＋拡散層２４が形成される。領域５３には、抵抗素子を
構成する拡散層２８の電極領域として、Ｐ＋拡散層２５
が形成される。領域５４には、ＮＭＯ８）ランジスタの
ソース／ドレイン電極領域として、Ｎ＋拡散層２６が酸
化膜層１３と１４との間に形成される。Ｐウェル３４の
電極取出し領域として、Ｐ＋拡散層２７が酸化膜層１４
と１５との間に形成される。拡散層２１は、領域５１内
に形成されるＰＭＯ８）ランジスタの基板電位を固定す
るための電極としての機能と、領域５２ａ内に形成され
るＮＰＮバイポーラトランジスタのコレクタ電極として
の機能とを兼ねている。ＰＭＯＳトランジスタの基板は
、電源電位Ｖｃｃにもたらされているので、ＮＰＮバイ
ポーラトランジスタのコレクタも電源電位Ｖｃｃに固定
される。
図である。第３図を参照して、Ｐ型基板３０の表面にエ
ピタキシャル層Ｅｐが積層形成される。基板３０とエピ
タキシャル層Ｅｐとの間に、所定の間隔を隔ててＮ＋埋
込み層３１およびＰ＋埋込み層３２がそれぞれ形成され
る。エピタキシャル層Ｅｐ内には、Ｎウェル３３が埋込
み層３１上に形成され、Ｐウェル３４が埋込み層３２上
に形成される。エピタキシャル層Ｅｐの表面には、適切
な間隔を隔てて素子分離酸化膜層１１ないし１５が形成
される。Ｎウェル３３の領域内では、Ｎウェル３３への
電極取出し領域として、Ｎ＋拡散層２１が酸化膜層１１
および１２の間に形成される。領域５１内において、Ｐ
ＭＯ８）ランジスタのソース／ドレイン電極を構成する
ための領域としてのＰ＋拡散層２２が形成される。領域
５２において、Ｐ−拡散層２３および２８が形成される
。拡散層２３および２８は、同時にかつ一体として形成
される。拡散層２３は領域５２ａ内に形成され、ＮＰＮ
バイポーラトランジスタのベース領域として設けられる
。拡散層２８は、領域５２ｂ内に形成され、Ｐ型拡散抵
抗素子を形成するために設けられる。拡散層２３内に、
ＮＰＮバイポーラトランジスタのエミッタを構成するＮ
＋拡散層２４が形成される。領域５３には、抵抗素子を
構成する拡散層２８の電極領域として、Ｐ＋拡散層２５
が形成される。領域５４には、ＮＭＯ８）ランジスタの
ソース／ドレイン電極領域として、Ｎ＋拡散層２６が酸
化膜層１３と１４との間に形成される。Ｐウェル３４の
電極取出し領域として、Ｐ＋拡散層２７が酸化膜層１４
と１５との間に形成される。拡散層２１は、領域５１内
に形成されるＰＭＯ８）ランジスタの基板電位を固定す
るための電極としての機能と、領域５２ａ内に形成され
るＮＰＮバイポーラトランジスタのコレクタ電極として
の機能とを兼ねている。ＰＭＯＳトランジスタの基板は
、電源電位Ｖｃｃにもたらされているので、ＮＰＮバイ
ポーラトランジスタのコレクタも電源電位Ｖｃｃに固定
される。
Ｐ′″拡散層２２とＰ−拡散層２３および２８とＰ＋拡
散層２５は、第２図に示すように隣接した２つのゲート
電極６によりそれぞれ分離されているので、隣接した２
つのゲート電極間のＰ＋拡散層２２とＰ−拡散層２３お
よび２８とＰ＋拡散層２５の電気的接続を互いに切断す
ることができない。このため、領域５１内のＰＭＯ３）
ランジスタのソース／ドレイン電極領域のＰ＋拡散層２
２は、領域５２ａ内のＮＰＮバイポーラトランジスタの
ベースが接続されている。したがって、領域５１−内の
ＰＭＯ８）ランジスタのソース／ドレイン電極領域のＰ
＋拡散層２２は、領域５２ａ内のＮＰＮバイポーラトラ
ンジスタのベース取出し電極を兼ねている。また、領域
５２ａ内のＮＰＮバイポーラトランジスタのベースは、
領域５２ｂ内のＰ型拡散抵抗を形成するＰ−拡散層２８
と同一であるので、Ｐ型拡散抵抗とＮＰＮバイポーラト
ランジスタのベースとＰＭＯ３）ランジスタのソース／
ドレインは、電気的に接続されている。同様に、領域５
２ｂ内のＰ型拡散抵抗を形成するＰ拡散層２８と領域５
３内のＰ型拡散抵抗の電極領域としてのＰ＋拡散層２５
とが電気的に接続されている。
散層２５は、第２図に示すように隣接した２つのゲート
電極６によりそれぞれ分離されているので、隣接した２
つのゲート電極間のＰ＋拡散層２２とＰ−拡散層２３お
よび２８とＰ＋拡散層２５の電気的接続を互いに切断す
ることができない。このため、領域５１内のＰＭＯ３）
ランジスタのソース／ドレイン電極領域のＰ＋拡散層２
２は、領域５２ａ内のＮＰＮバイポーラトランジスタの
ベースが接続されている。したがって、領域５１−内の
ＰＭＯ８）ランジスタのソース／ドレイン電極領域のＰ
＋拡散層２２は、領域５２ａ内のＮＰＮバイポーラトラ
ンジスタのベース取出し電極を兼ねている。また、領域
５２ａ内のＮＰＮバイポーラトランジスタのベースは、
領域５２ｂ内のＰ型拡散抵抗を形成するＰ−拡散層２８
と同一であるので、Ｐ型拡散抵抗とＮＰＮバイポーラト
ランジスタのベースとＰＭＯ３）ランジスタのソース／
ドレインは、電気的に接続されている。同様に、領域５
２ｂ内のＰ型拡散抵抗を形成するＰ拡散層２８と領域５
３内のＰ型拡散抵抗の電極領域としてのＰ＋拡散層２５
とが電気的に接続されている。
第４図は、第１図に示した矢視ＩＶ−ＩＶの部分の断面
構造図である。第４図において、第３図に示した構造に
対応する部分の断面構造が示される。
構造図である。第４図において、第３図に示した構造に
対応する部分の断面構造が示される。
第２図に示した実施例では、ＰＭＯＳトランジスタ領域
内にＮＰＮバイポーラトランジスタとＰ型拡散抵抗素子
とが形成される場合について説明したが、この実施例と
は相補な関係となる断面構造においても、この発明を適
用できることが指摘される。すなわち、第５図に示すよ
うに、ＮＭＯＳトランジスタ領域内にＰＮＰバイポーラ
トランジスタと、Ｎ型拡散抵抗素子とが形成される。各
領域６１．６２ａ、６２ｂ、６３および６４は、第３図
に示した各領域５１．５２ａ、５２ｂ、５３および５４
にそれぞれ対応する。第５図に示した実施例においても
、第」−図に示した実施例と同様の効果が得られる。い
ずれの実施例においても、半導体基板の導電型はＰ型ま
たはＮ型のいずれをも使用することができる。
内にＮＰＮバイポーラトランジスタとＰ型拡散抵抗素子
とが形成される場合について説明したが、この実施例と
は相補な関係となる断面構造においても、この発明を適
用できることが指摘される。すなわち、第５図に示すよ
うに、ＮＭＯＳトランジスタ領域内にＰＮＰバイポーラ
トランジスタと、Ｎ型拡散抵抗素子とが形成される。各
領域６１．６２ａ、６２ｂ、６３および６４は、第３図
に示した各領域５１．５２ａ、５２ｂ、５３および５４
にそれぞれ対応する。第５図に示した実施例においても
、第」−図に示した実施例と同様の効果が得られる。い
ずれの実施例においても、半導体基板の導電型はＰ型ま
たはＮ型のいずれをも使用することができる。
このように、第１図に示したレイアウト図かられかるよ
うに、バイポーラトランジスタＱ１のベースに接続され
る抵抗Ｒ１が、第３図に示すようにベースを構成するＰ
−拡散領域２３に隣接して形成されたＰ−拡散領域２８
によって構成されるので、第７図に示した従来のレイア
ウト図と比較すると、ＮＡＮＤゲートの占有面積が減少
される。
うに、バイポーラトランジスタＱ１のベースに接続され
る抵抗Ｒ１が、第３図に示すようにベースを構成するＰ
−拡散領域２３に隣接して形成されたＰ−拡散領域２８
によって構成されるので、第７図に示した従来のレイア
ウト図と比較すると、ＮＡＮＤゲートの占有面積が減少
される。
すなわち、抵抗Ｒ１がバイポーラトランジスタＱ１と並
んで形成されるので、ＰＭＯ８）ランジスタ領域５１に
おける横方向の占有面積が必要とされない。その結果、
Ｂ１ＣＭＯＳゲートアレイにおける高集積化が図れる。
んで形成されるので、ＰＭＯ８）ランジスタ領域５１に
おける横方向の占有面積が必要とされない。その結果、
Ｂ１ＣＭＯＳゲートアレイにおける高集積化が図れる。
なお、上記の説明では、Ｂ１ＣＭＯＳゲートアレイにお
けるＮＡＮＤゲートにこの発明が適用される場合につい
て説明がなされたが、この発明の適用範囲がＮＡＮＤゲ
ートに限られるものではないことが指摘される。すなわ
ち、この発明は、バイポーラトランジスタのベースに接
続された抵抗素子を有する回路を構成する場合において
、その高集積化のために有効であることが指摘される。
けるＮＡＮＤゲートにこの発明が適用される場合につい
て説明がなされたが、この発明の適用範囲がＮＡＮＤゲ
ートに限られるものではないことが指摘される。すなわ
ち、この発明は、バイポーラトランジスタのベースに接
続された抵抗素子を有する回路を構成する場合において
、その高集積化のために有効であることが指摘される。
［発明の効果］
以上のように、この発明によれば、バイポーラトランジ
スタのベース領域に隣接して抵抗領域が形成されたので
、バイポーラトランジスタのベースに接続された抵抗を
有する半導体集積回路装置の集積度をより高めることが
できた。
スタのベース領域に隣接して抵抗領域が形成されたので
、バイポーラトランジスタのベースに接続された抵抗を
有する半導体集積回路装置の集積度をより高めることが
できた。
第１図は、この発明の一実施例を示すＮＡＮＤゲートの
レイアウト図である。第２図は、第１図に示したＮＡＮ
Ｄゲートの回路図である。第３図は、第１図に示した矢
視ｍ−ｍの部分の断面構造図である。第４図は、第１図
に示した矢視ＩＶ−ＩＶの部分の断面構造図である。第
５図は、この発明の別の実施例を示すゲートアレイの断
面構造図である。第６図は、従来のＮＡＮＤゲートの回
路図である。第７図は、第６図に示したＮＡＮＤゲート
のレイアウト図である。 図において、５１はＰＭＯ８）ランジスタ領域、５２ａ
はＮＰＮバイポーラトランジスタ領域、５２ｂは抵抗素
子領域、５３はコンタクト電極領域、５４はＮＭＯ３）
ランジスタ領域である。 第 図 第 図 第 図 ＧＮＤ−皐 −一一５
レイアウト図である。第２図は、第１図に示したＮＡＮ
Ｄゲートの回路図である。第３図は、第１図に示した矢
視ｍ−ｍの部分の断面構造図である。第４図は、第１図
に示した矢視ＩＶ−ＩＶの部分の断面構造図である。第
５図は、この発明の別の実施例を示すゲートアレイの断
面構造図である。第６図は、従来のＮＡＮＤゲートの回
路図である。第７図は、第６図に示したＮＡＮＤゲート
のレイアウト図である。 図において、５１はＰＭＯ８）ランジスタ領域、５２ａ
はＮＰＮバイポーラトランジスタ領域、５２ｂは抵抗素
子領域、５３はコンタクト電極領域、５４はＮＭＯ３）
ランジスタ領域である。 第 図 第 図 第 図 ＧＮＤ−皐 −一一５
Claims (1)
- 【特許請求の範囲】 半導体基板と、 前記基板内に形成され、基本セルを構成する電界効果素
子を形成するための第１の領域と、前記第１の領域に隣
接して前記基板内に形成され、基本セルを構成するバイ
ポーラトランジスタを形成するための第２の領域とを含
む半導体集積回路装置であって、 前記第２の領域は、 前記第１の領域に隣接して形成され、バイポーラトラン
ジスタのベースを構成するためのベース領域と、 前記ベース領域内に形成され、バイポーラトランジスタ
のエミッタを構成するためのエミッタ領域とを備え、 前記半導体集積回路装置は、さらに、前記ベース領域に
隣接して前記基板内に形成され、抵抗を構成するための
抵抗領域を含む、半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211367A JP2714996B2 (ja) | 1990-08-08 | 1990-08-08 | 半導体集積回路装置 |
| US07/739,144 US5278436A (en) | 1990-08-08 | 1991-08-01 | Semiconductor integrated circuit device for forming logic circuit including resistance element connected to bipolar transistor with smaller occupied area |
| DE4126289A DE4126289C2 (de) | 1990-08-08 | 1991-08-08 | Integrierte Halbleiterschaltungseinrichtung mit BICMOS-Basiszellen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211367A JP2714996B2 (ja) | 1990-08-08 | 1990-08-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0493076A true JPH0493076A (ja) | 1992-03-25 |
| JP2714996B2 JP2714996B2 (ja) | 1998-02-16 |
Family
ID=16604795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2211367A Expired - Fee Related JP2714996B2 (ja) | 1990-08-08 | 1990-08-08 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5278436A (ja) |
| JP (1) | JP2714996B2 (ja) |
| DE (1) | DE4126289C2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2720816B2 (ja) * | 1995-03-31 | 1998-03-04 | 日本電気株式会社 | ＢｉＭＯＳ集積回路 |
| US5936265A (en) * | 1996-03-25 | 1999-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device including a tunnel effect element |
| JP2000150667A (ja) * | 1998-11-10 | 2000-05-30 | Hitachi Ltd | 半導体集積回路装置 |
| US7026690B2 (en) * | 2003-02-12 | 2006-04-11 | Micron Technology, Inc. | Memory devices and electronic systems comprising integrated bipolar and FET devices |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0350767A (ja) * | 1989-07-18 | 1991-03-05 | Nec Corp | バイポーラｃｍｏｓゲートアレイ半導体装置 |
| JPH03276757A (ja) * | 1990-03-27 | 1991-12-06 | Nec Corp | 半導体装置 |
| JPH0476950A (ja) * | 1990-07-19 | 1992-03-11 | Toshiba Corp | 半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669142B2 (ja) * | 1983-04-15 | 1994-08-31 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS6035532A (ja) * | 1983-07-29 | 1985-02-23 | Fujitsu Ltd | マスタスライス集積回路装置 |
| US4958213A (en) * | 1987-12-07 | 1990-09-18 | Texas Instruments Incorporated | Method for forming a transistor base region under thick oxide |
| JPH0831581B2 (ja) * | 1988-02-19 | 1996-03-27 | 株式会社東芝 | 半導体装置 |
| JPH01256149A (ja) * | 1988-04-06 | 1989-10-12 | Hitachi Ltd | ゲートアレイ集積回路 |
| DE3902641A1 (de) * | 1989-01-30 | 1990-08-02 | Asic Halbleiter Gmbh | Multifunktionszelle fuer kundenspezifische integrierte schaltungen |
| JPH03217055A (ja) * | 1990-01-22 | 1991-09-24 | Hitachi Ltd | 半導体集積回路装置 |
-
1990
- 1990-08-08 JP JP2211367A patent/JP2714996B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-01 US US07/739,144 patent/US5278436A/en not_active Expired - Lifetime
- 1991-08-08 DE DE4126289A patent/DE4126289C2/de not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0350767A (ja) * | 1989-07-18 | 1991-03-05 | Nec Corp | バイポーラｃｍｏｓゲートアレイ半導体装置 |
| JPH03276757A (ja) * | 1990-03-27 | 1991-12-06 | Nec Corp | 半導体装置 |
| JPH0476950A (ja) * | 1990-07-19 | 1992-03-11 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4126289A1 (de) | 1992-02-13 |
| JP2714996B2 (ja) | 1998-02-16 |
| US5278436A (en) | 1994-01-11 |
| DE4126289C2 (de) | 1996-03-28 |
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Legal Events
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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|
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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