JPH0469964A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 本発明は、ＭＯＳ”４’−導体記ｔ！、装置のキャパシ
タの製造方法Ｃご関し２゜ セル容量を大きく確保し、かつ、キャパシタの専有面積
を小さくする方法を得るごとを［Ｉ的とし。

半導体集積回路内に形成されるキャパシタの製造方法に
おいて、半導体基板上にエツチング速度の小さい第１の
物質からなる絶縁膜と、エツチング速度の大きい第２の
物質からなる絶縁膜とを。

交互に複数回連続して堆積して、絶縁膜からなる積層構
造を形成する工程と、該積層構造をレジスト膜をマスク
としたパタニングにより、キャパシタ電極形成領域に該
半導体基板が露出するようにトレンチを形成する工程と
、該レジスト膜をマスクとして、該積層構造のトレンチ
内を等方性エツチングして、該積層構造のトレンチの内
壁に凹凸を形成する工程と、該積層構造を覆って第１の
導電性薄膜と、誘電体膜と、第２の導電性薄膜を順次積
層して形成する工程とを含むように構成する。

量を確保しつつセル面積を縮小させる必要がある。

〔従来の技術］ 第２図は従来例の説明図である。

図において、１０はＳｉ基板、　１１はポリＳｉ膜、１
２は５ｉＯｚ膜、　１３はポリＳｉ膜、　１４はＳｉ基
板、１５はＳｉＯ□膜。

１６はポリＳｉ膜、　１７はＳｉ０ｇ膜、１８はポリＳ
ｉ膜である。

従来のＭＯ３半導体記憶装置のキャパシタの製造方法に
おいては、第２図（ａ）に断面図で示すような、半導体
基板に深い溝（トレンチ）を形成して、キャパシタをこ
の溝の壁面を利用して形成するトレンチ構造と、第２図
（ｂ）に示すように。

半導体基板表面に電極及び誘電体を積層して形成するス
タック構造の２種類がある。

〔産業上の利用分野〕

本発明は、ＭＯ３半導体記憶装置のキャパシタの製造方
法に関する。

近年の半導体記憶装置には、高集積化、大容量化が要求
されており、そのために、一定のセル容〔発明が解決し
ようとする課題］ ところが、トレンチ構造の場合には、セル容量を得るた
めには深くエツチングしなければならずスタック構造の
場合には広い面積が必要である。

従って５高集積化、微細化には適さなかった。

本発明は５以上の点に鑑み、セル容量を大きく確保し１
かつ、キャパシタの専有面積を小さくする方法を得るこ
とを目的として提供されるものである。

〔課題を解決するための手段〕

第１図は本発明の原理説明図兼実施例の工程順模式断面
図である。

図において、１は半導体基板、２ば第１の物質からなる
絶縁膜、３は第２の物質からなる絶縁膜。

４は積層構造、５はレジスト膜、６はトレンチ。

７は第１の導電性薄膜、８は誘電体膜、９は第２の導電
性薄膜である。

本発明では、エツチング速度の異なる絶縁膜を交互に積
層して成長し、エツチング速度の差を利用して、キャパ
シタが形成される積層構造のトレンチ内の表面に凹凸の
くぼみをつけて、キャパシタ形成面積を広く確保する。

即ち１本発明の目的は、半導体集積回路内に形成される
キャパシタの製造方法において。

第１図（ａ）に示すように、半導体基板Ｉ上にエツチン
グ速度の小さい第１の物質からなる絶縁膜２と、エツチ
ング速度の大きい第２の物質からなる絶縁膜３どを、交
互に複数回連続して堆積して、絶縁膜からなる積層構造
４を形成する工程と。

第１図（ｂ）に示すように、該積層構造４をレジスト膜
５をマスクとしたパタニングにより、キャパシタ電極形
成領域に該半導体基板Ｉが露出するようにトレンチ６を
形成する工程と。

第１図（ｃ）に示すように、該レジスト膜５をマスクと
して、該積層構造４のトレンチ６内を等方性エツチング
して、該積層構造４のトレンチ６の内壁に凹凸を形成す
る工程と。

第１１１Ｆ（ｄ）に示すように、該積層構造４を覆って
第１の導電性情Ｍ７と、誘電体膜８と、第２の導電性薄
膜９を順次積層して形成する工程とを含むことにより達
成される。

［作用］ 上記のように５工ツチング速度の異なる絶縁膜からなる
積層構ｉ！ｌｊＨＵ：、１　形成Ｌりｈ　Ｉ・ン３′−
ノ壁面Ｃ，イッ千グ速度の差づ・：利用し７で、凹凸を
設、Ｉ・ｌ′？、”、（・し・ンチの表面積を広＜　Ｌ
、たため、セル容￥の確保が容易しなり、土た１ト１．
・・ンｙ開［］部の曲１７ト６小、八くＪ゛ることＣ４
−よっこ、ｆ：！ル容￥４保、−３た、↑、Ｆｉ、１１
“、へ。

バシクの専イ１′面積４小さくで、＼る。

［実施例］ 第１図の原理説明しはもとψ′き５本発明の実施例ζ１
ごついこ説明４−る。

先４′１　第１　Ｃ７）実施例は、化学気相成Ｊ辷（Ｃ
ＶＤ）　？ノ＾により成１ｔ・シた５ｉ０２膜（ハ弗酸
水溶液よる］・ン〕゛／グし・−トが、気相成にα４の
反応温ＩＱ′Ｃご、Ｊ：　ｌ）−’Ｉｔ：なることを利
用［、た適用例で、多層のＣＶＩＩ−３ｉｎ、膜層ｊ、
、’ｌＸ」ヤバシタ形成用のトシ、・・ン（を形成し１
　ζ′のト・レンチ内壁ろ１、］、・：・チングし、で
１凹凸状の段差を形成し２°ζ表面積を広りｊまたもの
である。

第１図（ａ）に示°ずよ・）に、先ず、１層導体基析１
とし、°こＳｉ基板を使用し、第１の總１録膜シ）とｔ
ｙ＜：Ｂｏｏ　’Ｃの成長温度で９　シラン（ＳｉＨｉ
）ガスと曲酸化窒素（Ｎ、Ｏ）ガス４イ才′１ぞれｒ＞
Ｏ：２！’＋ＯＯ！（ｃｃ−一成Ｌ：、Ｚ（胃内Ｃ１１
′、導入Ｌ　＋　ｉ　、　０Ｔｏｒ１の真空度−ｃ、２
．０００人の厚さ心、：　ｔ：へＩｆ）−５ｉ０２膜：
）・６成ト、−（）る４゜結い乙第：、！の絶本月１り
；３／・１メメ’、　　４００’ｃ：の成に、ン晶嬉８
で　、＋、、　゛ノン（Ｓｉ、１Ｉａ）ガス１］酎２幸
（０，）力゛スタそオニ、イ゛れ１５０：４５０ＳＣ（
１、ｌ１１４成も一７置（７，５７７人１．．０．３Ｔ
ｏｒｒ（へ真空用゛どＪ、２，５００人の１ソ１゛さ？
、：ＣシＩ）−８ｉＯ）、膜３を成Ｅづ゛ど１．。

同様１′７）方法゛（パ、第ｉ　（７−’）ＳｉＯＪ　
２　＋’；　、第２＋７）ＳｉＯｚｌＩ費３，１番、繰
りｊに［１、成も７シて５層の積層構造４と？゛る。

積層横！ｊｉ　４を形成［７た後、第１図（ｈ　）　Ｌ
、”：示Ａ、１、・＞ａＸ：、＋・・′・２スト膜５を
マスターしく”、異ノｉＶ’ｔのドフ・仁Ｉ゛、ツ１：
、・・グにより、１ヤバシタ形成′ｉ″ｉ）１域＋、＝
８１、！□Ａ板１乙、：達４る１１．・ンチ（３を形成
する４、絵、い（゛、第１図（（：）に小すよう＆′：
、　、　　Ｉ／　′、：クスト膜Ｆ）をマスクＪ゛シ“
こ１弗酸水溶液Ｕ′□６．Ｉ、るつ丁、ツト１ツ・３’
７９”ｆ：ｉ〕Ｌハ、トレンチ６内をコ“ソチ：、ング
すると１第１Ｑ）Ｓｉ０２膜と第２の５ｉｎ２膜の、″
１′置ンＬング速埠、の違いζごより、ルンｆ　６の内
壁ｃコ凹凸ができる。Ｊ２・、＋ンゲ速用１，１．第１
のＳｉｎ、膜２で：］Ｃ）入／ｍ１ｒｉ、第２（７）Ｓ
ｉｎ、膜３で９０人／ｍ１ｎ−ｒあった。

そし５て、第１図（ｄ）にツよすＪンうに、トレンチ６
の内壁に、第１の導電性情ｎＱ”ｉと（、こ、ポリＳｉ
膜を４００人の厚さに成ｌ、只７．ポリＳｉ膜″ｌの表
面（、ご１００人の１１．さの誘電体膜８と１−１．゛
どの５ｉＪａ膜を形成）、７．再びＣνｌ］法により第
２の導電ｔ’ｌ薄欣９　、！：　Ｌ−でポリＳｉ膜をＳ
ｉ、Ｎ、膜）３の上（、ご３００人の厚さに被覆し５ひ
１〜中バシタを形成する。

以１−９第１の実施例では、　Ｓｉ、０２膜の成長温度
の違いによる］、ツ１−ング速度の差を利用ｊ、７だ例
を説明し、だが 第１及び第２の物η”からなる絶縁膜に２塙濃度の異な
る燐珪酸ガラス膜を使用４”る場合、　　５ｉ３Ｎａ膜
と５ｉ０２膜４：使用する場合、　５ｊＯ７膜と、　Ｐ
ＳＧ膜を使用“４”る場合、何れも各種のコ、ツチング
液によるエツチング速度の差を利用シ、°（。トし・ン
チ６の内壁に凹凸を形成することが出来る。

（発明の効才］ 以１．説明Ｉまたよ・うに１本発明によれば、エツチン
グ速度の胃なる絶縁膜からなる積層構バｉ賢、ご−形成
（７だ）！、＝７千の壁面に］−ツチグ速度の差庖利用
ｊ−１て凹凸を設けて、トレンチの表面積を広り１．た
ノ、−め、　Ｌ！ル容量の確保が容易δ、′、なり、；
トノ、・９１・１／ソ■−間１１部の面積４小さくする
、：′とｒ、□よ、て、セル容量４゛保ったＪ、ま、１
ヤバシタの専自面積４′小さくできるため、セルの高集
積化、微細化Ｃζ′人きく寄１）、づ゛る。

【図面の簡単な説明】

第１図は本発明の原理説明図 第２図は従来例の説明図 である。 図におい−（ ■は半導体基板 ２は第１の物質からなにに！Ａ縁１模。 ３は第２の物質からなる絶縁膜 ４は積層構造、　　　　５は【・ジスｌ」り６はトレン
チ。 ７は第１の導電性薄膜。 ８は誘電体膜。 ９は第２の導電性薄膜 従来例の説明図 集２図

Claims (2)

【特許請求の範囲】
1. （１）半導体集積回路内に形成されるキャパシタのの製
   造方法において、 半導体基板（１）上にエッチング速度の小さい第１の物
   質からなる絶縁膜（２）と、エッチング速度の大きい第
   ２の物質からなる絶縁膜（３）とを、交互に複数回連続
   して堆積して、絶縁膜からなる積層構造（４）を形成す
   る工程と、 該積層構造（４）をレジスト膜（５）をマスクとしたパ
   タニングにより、キャパシタ電極形成領域に該半導体基
   板（１）が露出するようにトレンチ（６）を形成する工
   程と、 該レジスト膜（５）をマスクとして、該積層構造（４）
   のトレンチ（６）内を等方性エッチングして、該積層構
   造（４）のトレンチ（６）の内壁に凹凸を形成する工程
   該積層構造（４）を覆って第１の導電性薄膜（７）と、
   誘電体膜（８）と、第２の導電性薄膜（９）を順次積層
   して形成する工程とを含むことを特徴とする半導体装置
   の製造方法。
2. （２）第１の物質からなる絶縁膜（２）に第一の成長温
   度で化学気相成長させてなる二酸化シリコン膜を、第２
   の物質からなる絶縁膜（３）に該第一の成長温度より低
   い第二の成長温度で化学気相成長させてなる二酸化シリ
   コン膜を、第１及び第２の導電性薄膜（７）、（９）に
   多結晶シリコン膜を、それぞれ用いることを特徴とする
   請求項１記載の半導体装置の製造方法。