JPH0465827A - Manufacturing of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概要〕
基板上に被着された絶縁膜にコンタクト孔を形成する方
法に関し。DETAILED DESCRIPTION OF THE INVENTION [Summary] This invention relates to a method of forming a contact hole in an insulating film deposited on a substrate.
スパッタエツチング法によりコンタクト孔にテーパを付
ける際の、コンタクト抵抗の増大とコンタクトの信軌性
の低下を抑制した方法の提供を目的とし。The object of the present invention is to provide a method that suppresses an increase in contact resistance and a decrease in contact reliability when tapering a contact hole using a sputter etching method.
1)表面に、コンタクト孔を有する絶縁膜が被着された
導電基体の、少なくとも該コンタクト孔底部に露出した
該導電基体表面を覆うように、流動性材料を該導電基体
上に回転塗布し2次いで該流動性材料をを固化して、該
コンタクト孔の縁での厚さが該コンタクト孔の底部での
厚さよりも薄い保護膜を形成する工程と、該保護膜およ
び該絶縁膜にスパッタエツチングを施して、該コンタク
ト孔の縁をなだらかにする工程と、該保護膜を除去して
、該コンタクト孔底部を露出する工程と、該コンタクト
底部に露出した該導電基体表面と電気的に接続するよう
に、該コンタクト孔内に導電膜を形成する工程とを有す
るように構成する。1) Spinning a flowable material onto the conductive base on which an insulating film having a contact hole is coated so as to cover at least the surface of the conductive base exposed at the bottom of the contact hole; 2) Next, solidifying the flowable material to form a protective film having a thickness thinner at the edge of the contact hole than at the bottom of the contact hole, and sputter etching the protective film and the insulating film. a step of smoothing the edge of the contact hole; a step of removing the protective film to expose the bottom of the contact hole; and electrically connecting the surface of the conductive substrate exposed at the bottom of the contact. The method is configured to include a step of forming a conductive film in the contact hole.
2)前記保護膜が樹脂からなるように構成する。2) The protective film is made of resin.
3)前記保護膜がスピンオングラス(SOG)からなる
ように構成する。3) The protective film is made of spin-on glass (SOG).
本発明は半導体装置の製造方法に係り、特に基板上に被
着された絶縁膜にコンタクト孔を形成する方法に関する
。The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of forming a contact hole in an insulating film deposited on a substrate.
近年、半導体装置の高集積化に伴い、コンタクト孔も微
細化され1段差被覆を改善するためにコンタクト孔に付
けられるテーバも再現性よく形成できることが要求され
ている。In recent years, as semiconductor devices have become more highly integrated, contact holes have also become finer, and it has become necessary to form tapers attached to contact holes with good reproducibility in order to improve single-step coverage.
本発明はこの要求に対応した方法として利用することが
できる。The present invention can be used as a method that meets this requirement.
[従来の技術]
コンタクト孔の形状改善(テーバ形成)に通常行われて
いる従来技術としては
(1)等方性エンチングの後で異方性エツチングを行う
方法
(2) 絶a膜とレジストマスクとの選択比を悪くし
てエツチングが進むに従ってレジストを後退させてテー
バを作るレジスト後退方式。[Prior art] Conventional techniques that are usually used to improve the shape of contact holes (Taber formation) include (1) isotropic etching followed by anisotropic etching; (2) absolute amorphous film and resist mask; A resist retreat method that creates a taber by reducing the selectivity ratio between etching and retreating the resist as etching progresses.
(3)エツチング時に削られた側面に形成される堆積を
増やしてテーパ化するデボテーバ方式等があるが、テー
バ形状の再現性に乏しいことから、量産工程で使用でき
る技術とは言えなかった。(3) There is a devoteber method that increases the amount of deposits formed on the etched side surface during etching to create a taper, but this technique cannot be used in mass production processes because the reproducibility of the taper shape is poor.
そこで、最近は通常の反応性イオンエツチング(RIE
)法により、レジストマスクを用いて異方性加工をして
から、不活性ガス(例えばAr)のプラズマでスパッタ
エツチングして、コンタクト孔の開口部の肩部の角取り
をする方法が行われるようになってきた。Therefore, recently, ordinary reactive ion etching (RIE)
) method, the shoulder of the opening of the contact hole is rounded by anisotropic processing using a resist mask and then sputter etching with an inert gas (e.g. Ar) plasma. It's starting to look like this.
この方法はスパッタエツチングを行う装置の状態が太き
(変動しなければ、大きさの異なるコンタクト孔でも同
様のテーバが得られることがら。In this method, the condition of the equipment performing sputter etching is thick (as long as the condition does not change, the same taper can be obtained even with contact holes of different sizes.
実際に使用できる技術となりつつある。This technology is becoming a technology that can actually be used.
しかし、スパッタエッチングを増やして十分なテーバを
付けると1段差被覆は改善されるが、コンタクト面が変
質することにより、コンタクト抵抗が増大し、さらにコ
ンタクトの信較性を低下させるという問題が生じている
。However, increasing the sputter etching to create a sufficient taper improves the one-step coverage, but this results in problems such as alteration of the contact surface, increasing contact resistance, and further reducing contact reliability. There is.
本発明はスパッタエツチング法によりコンタクト孔にテ
ーバを付ける際に、コンタクト抵抗の増大とコンタクト
の信幀性の低下を抑制した方法の提供を目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a method that suppresses an increase in contact resistance and a decrease in contact reliability when tapering a contact hole using a sputter etching method.
上記課題の解決は9表面に、コンタクト孔を有する絶縁
膜が被着された導電基体の、少なくとも該コンタクト孔
底部に露出した該導電基体表面を覆うように、流動性材
料を該導電基体上に回転塗布し5次いで該流動性材料を
を固化して、該コンタフート孔の縁での厚さが該コンタ
クト孔の底部での厚さよりも薄い保護膜を形成する工程
と、該保護膜および該絶縁膜にスパッタエツチングを施
して、該コンタクト孔の縁をなだらかにする工程と該保
護膜を除去して、該コンタクト孔底部を露出する工程と
、該コンタクト底部に露出した該導電基体表面と電気的
に接続するように、該コンタクト孔内に導電膜を形成す
る工程とを有することを特徴とする半導体装置の製造方
法製造方法により達成される。The solution to the above problem is to apply a flowable material onto the conductive substrate on which an insulating film having a contact hole is attached, so as to cover at least the surface of the conductive substrate exposed at the bottom of the contact hole. spinning and then solidifying the flowable material to form a protective film that is thinner at the edge of the contour foot hole than at the bottom of the contact hole; A step of sputter-etching the film to smooth the edge of the contact hole, a step of removing the protective film to expose the bottom of the contact hole, and a step of forming an electrical contact with the surface of the conductive substrate exposed at the bottom of the contact. This is achieved by a method for manufacturing a semiconductor device, which comprises the step of forming a conductive film in the contact hole so as to connect to the contact hole.
前記保護膜が樹脂からなるが、スピンオングラス(SO
G)からなるように構成する。The protective film is made of resin, and spin-on glass (SO
G).
第1図(a)〜(d)は本発明の原理説明図である。 FIGS. 1(a) to 1(d) are diagrams explaining the principle of the present invention.
第1図(a)において、下地導電体としてアルミニラム
(AI)配線[あるいはシリコン(Si)基板自体]1
の上に、絶縁膜としてりん珪酸ガラス(PSG)膜2を
成長し、異方性エンチングによりコンタクト孔3を開口
する。In FIG. 1(a), aluminum (AI) wiring [or silicon (Si) substrate itself] 1 is used as the underlying conductor.
A phosphosilicate glass (PSG) film 2 is grown as an insulating film thereon, and a contact hole 3 is opened by anisotropic etching.
第1図(b)は従来例を示し、開口後、そのままスパッ
タエツチングすると、コンタクト面のAI (あるいは
Si)表面はスパッタエツチング量が増えると酸化され
て導電性が失われていく。FIG. 1(b) shows a conventional example. If sputter etching is performed as is after opening, the AI (or Si) surface of the contact surface will be oxidized and lose its conductivity as the amount of sputter etching increases.
そこで9本発明による第1図(CL (d)の方法をと
る。Therefore, the method shown in FIG. 1 (CL(d)) according to the present invention is adopted.
第1図(C)において、スパッタエツチング前に例えば
樹脂のような除去が容易で、且つ除去の際にコンタクト
面を変質させない材料からなる保護膜4をコンタクト孔
りこ埋め込む。In FIG. 1C, before sputter etching, a protective film 4 made of a material that is easy to remove, such as resin, and does not alter the contact surface during removal, is filled into the contact hole.
第1図(d)において、スパッタエツチンクヲ行いコン
タクト孔の肩部の角をとる。In FIG. 1(d), sputter etching is performed to take the corners of the shoulders of the contact holes.
所望のテーパが形成されたら、レジスト4を除去する。After the desired taper is formed, the resist 4 is removed.
この場合、コンタクト面はレジストで覆われているので
、スパッタエツチングによるコンタクト面の変質は起き
ない。In this case, since the contact surface is covered with resist, no deterioration of the contact surface due to sputter etching occurs.
この場合注意しなければならないのは、コンタクト面を
覆うレジストの量が少な過ぎるときは。In this case, care must be taken when the amount of resist covering the contact surface is too small.
コンタクト面からレジストが打ち込まれる現象があるか
ら、スパッタエツチング量によりレジストの厚さを加減
することが必要である。Since there is a phenomenon in which the resist is implanted from the contact surface, it is necessary to adjust the thickness of the resist depending on the amount of sputter etching.
[実施例]
第2図(a)〜(d)は本発明の一実施例を説明する断
面図である。[Embodiment] FIGS. 2(a) to 2(d) are cross-sectional views illustrating an embodiment of the present invention.
第2図(a)において、下地導電体としてAI配線1の
上に、絶縁膜として厚さ1μmのPSG膜2を成長し、
レジスト膜5をマスクにしてRIEによりコンタクト孔
3を開口する。In FIG. 2(a), a PSG film 2 with a thickness of 1 μm is grown as an insulating film on the AI wiring 1 as a base conductor,
Contact hole 3 is opened by RIE using resist film 5 as a mask.
反応ガス: CHF、 100 SCC門Cl
I4 100 SCCM
ガス圧カニ 0.3〜0.4 TorrRF周波数
: 13.56 MHzRF 電カニ 80
0W
時 間: 180 sec
ついで、レジスト膜5を除去する。Reactant gas: CHF, 100 SCC Cl
I4 100 SCCM Gas pressure crab 0.3-0.4 TorrRF frequency: 13.56 MHzRF Electric crab 80
0W time: 180 sec Then, the resist film 5 is removed.
第2図(b)において、保護膜としてポジ型レジスト(
東京応化叶PR−800、粘度80cp)を、平坦部で
の厚さが5000人になるように被着する。In FIG. 2(b), a positive resist (
Tokyo Ohka Kano PR-800, viscosity 80 cp) was applied so that the thickness at the flat part was 5000 g.
ここで、保護膜用の樹脂として、半導体プロセスに馴染
みの深いレジストを用いた。Here, as the resin for the protective film, a resist, which is familiar to semiconductor processes, was used.
第2図(C)において、スパッタエツチングを行い。In FIG. 2(C), sputter etching is performed.
コンタクト孔の肩部の角をとる。Take the corner of the shoulder of the contact hole.
スパッタエツチングの条件はつぎのとおりである。The conditions for sputter etching are as follows.
装 置: RIE装置
ガ ス :Ar
ガス圧カニ Q、l Torr
RF周波数: 13.56門Hz
RF 電カニ 700W
lQQ SCCM
この条件で角のスパッタレートは500人/m1n(膜
厚の方向)で、実施例の場合の時間は90〜120 s
ecである◇
所望のテーパが形成されたら、レジスト4を除去する。Equipment: RIE equipment gas: Ar gas pressure crab Q, l Torr RF frequency: 13.56 Hz RF electric crab 700W lQQ SCCM Under these conditions, the corner sputtering rate was 500 sputtering/m1n (in the direction of film thickness), The time in the example is 90 to 120 seconds
ec◇ Once the desired taper is formed, the resist 4 is removed.
レジスト除去の条件はつぎのとおりである。The conditions for resist removal are as follows.
装 置: バレル型アッシング装置
ガ ス: Ar 101005CC
□ 100 SCCM
ガス圧カニ l Torr
μ被電カニ 600W
時 間: 5 min
保護膜として、スピンオングラス(SOG)を使用した
場合は、 SOG膜の除去は5%肝で1分間エツチング
する。Equipment: Barrel type ashing device Gas: Ar 101005CC
□ 100 SCCM Gas Pressure Crab l Torr μ Electric Crab 600W Time: 5 min If spin-on glass (SOG) is used as a protective film, remove the SOG film by etching with 5% liver for 1 minute.
第2図(d)において、開口部にテーパが付けられたコ
ンタクト孔を覆って上層配線としてAt配線6を形成す
る。In FIG. 2(d), an At wiring 6 is formed as an upper layer wiring so as to cover the contact hole whose opening is tapered.
図示のように、テーパの存在により、At配線6の段差
被覆は良好である。As shown in the figure, due to the presence of the taper, the step coverage of the At wiring 6 is good.
以上説明したように本発明によれば、スパッタエツチン
グ法によりコンタクト孔にテーパを付ける際に8コンタ
クト抵抗の増大とコンタクトの信頬性の低下を抑制した
方法が得られた。As explained above, according to the present invention, a method has been obtained in which an increase in contact resistance and a decrease in contact reliability are suppressed when tapering a contact hole using a sputter etching method.
この結果、半導体装置の微細化に寄与できるようになっ
た。As a result, it has become possible to contribute to the miniaturization of semiconductor devices.
面図である。It is a front view.
図において。In fig.
lは下地導電体でAt配線。l is the underlying conductor and At wiring.
2は絶縁膜でPSG膜。2 is an insulating film, which is a PSG film.
3はコンタクト孔。3 is a contact hole.
4は保護膜でレジスト膜 5はレジストマスク。4 is a protective film and a resist film 5 is a resist mask.
6は上層配線でAt配線 である。6 is upper layer wiring and At wiring It is.
Claims (1)
導電基体の、少なくとも該コンタクト孔底部に露出した
該導電基体表面を覆うように、流動性材料を該導電基体
上に回転塗布し、次いで該流動性材料をを固化して、該
コンタクト孔の縁での厚さが該コンタクト孔の底部での
厚さよりも薄い保護膜を形成する工程と、 該保護膜および該絶縁膜にスパッタエッチングを施して
、該コンタクト孔の縁をなだらかにする工程と、 該保護膜を除去して、該コンタクト孔底部を露出する工
程と、該コンタクト底部に露出した該導電基体表面と電
気的に接続するように、該コンタクト孔内に導電膜を形
成する工程 とを有することを特徴とする半導体装置の製造方法。 2)前記保護膜が樹脂からなることを特徴とする請求項
1記載の半導体装置の製造方法。 3)前記保護膜がスピンオングラス(SOG)からなる
ことを特徴とする請求項1記載の半導体装置の製造方法
。[Scope of Claims] 1) A conductive substrate is coated with an insulating film having a contact hole on its surface, and a fluid material is applied to the conductive substrate so as to cover at least the surface of the conductive substrate exposed at the bottom of the contact hole. and then solidifying the flowable material to form a protective film that is thinner at the edge of the contact hole than at the bottom of the contact hole; a step of sputter etching the insulating film to smooth the edge of the contact hole; a step of removing the protective film to expose the bottom of the contact hole; and a step of removing the surface of the conductive substrate exposed at the bottom of the contact. A method of manufacturing a semiconductor device, comprising the step of forming a conductive film in the contact hole so as to be electrically connected to the contact hole. 2) The method of manufacturing a semiconductor device according to claim 1, wherein the protective film is made of resin. 3) The method of manufacturing a semiconductor device according to claim 1, wherein the protective film is made of spin-on glass (SOG).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17980290A JPH0465827A (en) | 1990-07-06 | 1990-07-06 | Manufacturing of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17980290A JPH0465827A (en) | 1990-07-06 | 1990-07-06 | Manufacturing of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0465827A true JPH0465827A (en) | 1992-03-02 |
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ID=16072154
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17980290A Pending JPH0465827A (en) | 1990-07-06 | 1990-07-06 | Manufacturing of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0465827A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100226727B1 (en) * | 1996-12-12 | 1999-10-15 | 구본준 | Method for forming multi-metal interconnection layer of semiconductor device |
US7251878B2 (en) * | 2004-06-30 | 2007-08-07 | Hitachi Global Storage Technologies Netherlands B.V. | Method and apparatus for defining leading edge taper of a write pole tip |
-
1990
- 1990-07-06 JP JP17980290A patent/JPH0465827A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100226727B1 (en) * | 1996-12-12 | 1999-10-15 | 구본준 | Method for forming multi-metal interconnection layer of semiconductor device |
US7251878B2 (en) * | 2004-06-30 | 2007-08-07 | Hitachi Global Storage Technologies Netherlands B.V. | Method and apparatus for defining leading edge taper of a write pole tip |
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