JPH04372220A

JPH04372220A - 半導体装置

Info

Publication number: JPH04372220A
Application number: JP3150095A
Authority: JP
Inventors: Shigeo Sumi; 成生角; Tatsuji Matsuura; 達治松浦; Shigeki Imaizumi; 栄亀今泉
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi ULSI Engineering Corp; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1991-06-21
Filing date: 1991-06-21
Publication date: 1992-12-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に関し
、特にＭＯＳ型集積回路の回路内インターフェースに関
する。

【０００２】

【従来の技術】従来、２つもしくは複数の回路ブロック
間において、信号の転送を行う場合、図２に示すように
、機能ブロック１と機能ブロック２の間を信号線または
バスライン３で接続し、両回路の電源電圧と等しい電圧
振幅の信号４により転送を行っていた。例えば、両回路
の電源電圧が５Ｖの場合両回路間の信号線の振幅も５Ｖ
であった。

【０００３】

【発明が解決しようとする課題】日々、ＬＳＩの高集積
化および高速化が進んでいる。それに伴いチップ当りの
消費電力も増大してきている。そのため、既存のパッケ
ージに納めるためまたは電池を用いた長時間動作を実現
するためには、チップの消費電力を抑える必要がある。

【０００４】例えば、論理ＬＳＩを構成する場合では、
回路間の信号線または機能ブロック間における信号の転
送を行うためのバスラインが多数存在する。特に、ディ
ジタル論理ＬＳＩでは、信号線が多数存在し、チップ中
でかなりの面積を占める場合が少なくない。これらの信
号線またはバスラインは、大部分が配線長が長いため、
それに伴う配線容量も大きい。例えば、ビデオ信号処理
プロセッサμＤＳＰの場合、バスラインで消費される電
力は、チップ全体の消費電力の約２５％を占める。さら
に、素子の微細化が進んでスケーリングされると、トラ
ンジスタの寄生容量は減少するが、チップ内部における
回路間の配線長は減少しないため、寄生容量全体の中で
配線容量の占める割合は増加することが予想される。そ
のため、これらの配線を充放電するときに消費する電力
の割合は増加する。よって、ＬＳＩの低消費電力化を進
める上で、これらの配線によって消費される電力の低減
が課題となる。

【０００５】本発明の目的は、高集積ＬＳＩの消費電力
を下げることである。

【０００６】

【課題を解決するための手段】上記問題点を解決するた
めに、ＬＳＩ全体の電源電圧を下げると消費電力は減少
する。しかし、電源電圧を下げるために回路の動作速度
も低下してしまう。そこで本発明は、図１に示すように
機能回路部分の信号振幅は電源電圧と同じ電位にして、
回路の入出力部に信号のレベル変換の機能を持つ回路を
備えた。これにより、回路間の信号線または機能ブロッ
ク間の信号の転送を行うバスラインの信号振幅のみを下
げられる。その結果、信号線またはバスラインの充放電
によって消費される電力が少なくなる。

【０００７】ところが、出力部のレベル変換回路として
、ＣＭＯＳ構成のインバータを用いると、電源電圧が低
い場合では、ＰＭＯＳトランジスタの駆動能力が大幅に
低下する。これは、入力信号の“Ｌｏｗ”レベルとＰＭ
ＯＳトランジスタのソースの電位差が小さくなるため、
ＰＭＯＳトランジスタの電流駆動能力が小さくなるから
である。その結果、信号線またはバスラインを駆動する
バッファ回路の駆動能力が大幅に低下しチップの高速動
作に支障をきたす。そこで、低電源電圧での駆動能力を
上げるために、図４に示すようにＮＭＯＳトランジスタ
を直列に２段接続し、それぞれのトランジスタのゲート
に高電圧を印加する回路構成とした。図４の回路は、Ｎ
ＭＯＳトランジスタ１４のドレインに印加される電源電
圧とゲート入力信号の“Ｈｉｇｈ”レベルとの電位差が
、ＮＭＯＳトランジスタ１４のしきい電圧Ｖｔｈよりも
大きい場合に、出力の“Ｈｉｇｈ”レベルが電源電圧ま
で上昇する。さらに、ＮＭＯＳトランジスタ１４のゲー
ト電圧が十分高い場合は、トランジスタが強く“ＯＮ”
するため、従来のＣＭＯＳインバータを用いた時よりも
駆動能力が大きくなる。

【０００８】本発明の回路構成は、回路間の信号の転送
に用いる信号の振幅を回路内部の電源電圧より低い信号
振幅にするものであり、これにより素子全体の低消費電
力を実現するものである。

【０００９】

【作用】図１に示す本発明の回路構成を用いた場合、図
２に示す従来の回路構成の場合に比較し、チップが低電
力化できる。ここで、消費電力は次に示す（１）式によ
り計算できる。

【００１０】Ｐ＝ｆＣＶ２　　　　　　　　　　　　　
　　　　　　　…（１）（Ｐ：消費電力，ｆ：動作周波数，Ｃ：容量，Ｖ：電源
電圧）例えば、チップの電源電圧が１．５Ｖの時、バスライン
の信号振幅を０．５Ｖに低下させると、従来回路と比較
した場合、バスラインで消費される電力は、１／９に減
少する。

【００１１】また、バスラインを駆動する回路に、図４
で示す低電源電圧時でも駆動能力の高い回路を用いるこ
とにより、低電源電圧時では通常のＣＭＯＳインバータ
を用いる従来回路よりも高速化できる。

【００１２】

【実施例】本発明の第１の実施例を図１に示す。図１は
、本発明の回路構成による半導体集積回路である。図１
では、信号線またはバスライン３の信号振幅が機能ブロ
ック１および機能ブロック２内の信号振幅よりも小さい
振幅になっている。すなわち、機能ブロック１内の回路
の電源電圧と等しい電圧振幅の信号４は、出力レベル変
換回路６で低振幅信号５に変換し、それを信号線または
バスライン３により転送する。更に、低振幅信号５は、
入力レベル変換回路７により、機能ブロック２内の信号
振幅までレベル変換するものである。これにより、大き
い配線容量を伴う信号線またはバスライン３を低振幅で
動作させるため、信号線の充放電により消費される電力
を大幅に減少させることができる。また、信号線の信号
振幅のみを下げるものであるため、回路全体の速度低下
にはつながらない。

【００１３】図３に、第１の実施例で用いられる出力レ
ベル変換回路６および入力レベル変換回路７の具体的な
回路例を示す。出力レベル変換回路６は、通常のＣＭＯ
Ｓインバータで構成できる。このとき、ＰＭＯＳトラン
ジスタのソースは、低電圧電源８に接続される。また、
入力ゲートには、機能ブロック１内の回路の電源電圧と
等しい電圧振幅の信号４が入力される。一方、入力レベ
ル変換回路７は、２組のＣＭＯＳインバータより成るレ
ベルシフト回路およびインバータ回路により構成した。レベルシフト回路のＰＭＯＳトランジスタ１０，１１の
ソースは、回路の電源電圧と等しい電位９に接続され、
ＮＭＯＳトランジスタ１２，１３のゲートには、信号線
またはバスライン３を介して転送された低振幅信号５が
入力される。

【００１４】次に、本発明の回路構成に使用した他の出
力レベル変換回路６の基本回路構成を図４に示す。ここ
で、図３の出力レベル変換回路６に用いたＣＭＯＳイン
バータ回路は、低電圧電源８の電位が低いとＰＭＯＳト
ランジスタの駆動能力が大幅に低下するという問題が生
じる。これは、電源電圧が低下すると、ＰＭＯＳトラン
ジスタのソース電位と入力信号の“Ｌｏｗ”レベルとの
電位差が小さくなるため、ＰＭＯＳトランジスタの性質
上“ＯＮ”時の電流駆動能力が低下するからである。こ
の問題は、図４に示すような構成の回路を用いることに
より解決できる。図４に示す回路は、ＮＭＯＳトランジ
スタ１４，１５を直列に２個接続し、ＮＭＯＳトランジ
スタ１４のドレインには、低電圧電源８が接続され、Ｎ
ＭＯＳトランジスタ１４，１５のゲートには回路の電源
電圧と等しい電圧振幅の信号４が入力される。図４に示
す回路を用いることにより高速化できる理由は、ＰＭＯ
Ｓトランジスタに比べＮＭＯＳトランジスタの方がキャ
リアの移動度が約３倍大きいことである。また、ＮＭＯ
Ｓトランジスタのゲートに高電圧を印加することにより
、ゲート−ソース間の電位を大きくすることができ、ト
ランジスタを強く“ＯＮ”させることができるからであ
る。従来、図４に示す回路を出力バッファに用いた場合、Ｎ
ＭＯＳトランジスタ１４のドレイン電位とゲート入力の
信号電位が等しいため、バッファの出力電位の“Ｈｉｇ
ｈ”レベルは、電源電圧−Ｖｔｈまでしか上昇しなかっ
た。そのため、低電圧回路の出力バッファには信号レベ
ルの低下が生じるため不適当であった。しかし、本発明
の回路構成に適用すれば、電源電圧−Ｖｔｈの電位降下
が問題にならないため、出力バッファとして使用可能で
ある。また、従来使用していたＣＭＯＳインバータのバ
ッファであれば低電圧電源の使用により、ＰＭＯＳトラ
ンジスタのゲート−ソース間の電位が小さくなり駆動能
力低下が問題となったが、図４の回路はＮＭＯＳトラン
ジスタで構成され、ゲートには高電圧が印加されるため
ゲート−ソース間の電位差が大きく、電源電圧低下によ
る駆動能力低下は問題とならない。

【００１５】図５に、図４で示した出力レベル変換回路
の第１の具体的発明回路を示す。回路は、ＮＭＯＳトラ
ンジスタ１６，１７の２個を直列に接続した構成を採る
。

【００１６】ＮＭＯＳトランジスタ１６のドレインには
、低電圧電源８を接続する。また、ＮＭＯＳトランジス
タ１６のゲートを制御するためにインバータ１８を配置
する。このインバータの電位は、回路の電源電圧と等し
い電位９に接続する。図５に示す回路構成により、電源
電圧が低くてもゲートの印加電圧が高いため、高駆動能
力のバッファ回路を実現できる。図５では、ＮＭＯＳト
ランジスタ１６のゲートを制御するために、インバータ
１８を用いたが、ＮＭＯＳトランジスタ１７をインバー
タ１８により制御しても良い。

【００１７】図６に、図４で示した出力レベル変換回路
の第２の具体的発明回路を示す。図６の出力レベル変換
回路は、ＰＭＯＳトランジスタ１９とＮＭＯＳトランジ
スタ２０より成るＣＭＯＳインバータとＮＭＯＳトラン
ジスタ２１と入力信号の反転信号を生成するＣＭＯＳイ
ンバータ２２より成る。ＰＭＯＳトランジスタ１９のソ
ースとＮＭＯＳトランジスタ２０のドレインには、低電
圧電源８を接続し、ＣＭＯＳインバータ２２は、回路の
電源電圧と等しい電位９に接続する。この回路により、
低電圧電源８の電位が低く、ＰＭＯＳトランジスタ１９
の駆動能力が低くても、ＮＭＯＳトランジスタ２１によ
り駆動するため、駆動能力の低下を防げる。

【００１８】図７に、今回発明したもう１つの入力レベ
ル変換回路の回路構成を示す。図１に示す回路構成を採
る場合、機能ブロック２への入力バッファ７は、信号の
レベルシフトの機能を兼ね備える必要がある。従来は、
レベル変換回路として図３に示すような回路を用いてい
た。そこで今回、低電圧回路用のレベル変換回路として
、図７に示すＣＭＯＳインバータ構成のレベル変換回路
を発明した。本発明の回路は、Ｖｔｈの高いＰＭＯＳト
ランジスタ２３とＶｔｈの低いＮＭＯＳトランジスタ２
４より成る。ＰＭＯＳトランジスタ２３のソースは、回
路の電源電圧と等しい電位９に接続する。ＰＭＯＳトラ
ンジスタ２３とＮＭＯＳトランジスタ２４のゲートには
、低振幅信号５を入力する。ＰＭＯＳトランジスタのＶ
ｔｈ，回路の電源電圧，低振幅信号の振幅を適切に設定
すれば、インバータの出力に、回路の電源電圧と等しい
電圧振幅の信号４が出力される。例えば、入力される低
振幅信号の“Ｈｉｇｈ”レベルが０．５Ｖ　、回路の電
源電圧と等しい電位９が１．５Ｖ　である場合、ＰＭＯ
Ｓトランジスタ２３のＶｔｈが１Ｖ以上１．５　Ｖ未満
であればレベル変換回路として機能する。ここで、レベ
ル変換を兼ねた入力バッファとして通常のＣＭＯＳイン
バータを用いた場合では、入力の“Ｈｉｇｈ”レベルの
電位がＰＭＯＳトランジスタのソース電位よりも低いた
め、ＰＭＯＳトランジスタが“ＯＦＦ”せず常時貫通電
流が流れ、消費電力が増大する。しかし、本発明の回路
は、ＰＭＯＳトランジスタ２３とＮＭＯＳトランジスタ
２４が同時に“ＯＮ”しないため、貫通電流を防止する
ことができる。よって、本発明の回路を用いることによ
り、少ない素子数でレベルシフトを兼ねた入力バッファ
回路を構成できる。ここで図７では、ＰＭＯＳトランジ
スタとしてＶｔｈの高いＰＭＯＳトランジスタ２３を用
いていたが、ＮＭＯＳトランジスタ２４と同様にＶｔｈ
の低いトランジスタを用いて構成し、基板電位を変える
ことによりＰＭＯＳトランジスタのＶｔｈを変える方法
も考えられる。

【００１９】本発明の第２の実施例を図８に示す。図８
の回路は、機能ブロック１と機能ブロック２の間を低振
幅信号５を転送する信号線と低振幅信号５の反転信号２
５を転送する信号線の２本の線により回路間を接続する
ものである。８図に示す回路構成により、信号の正論理
と負論理を転送するため、低振幅信号での誤動作が減少
する。このため、１本の信号線により転送する場合に比
較し、更に信号振幅を小さくできる。また、図３におい
て、入力レベル変換回路に使用した差動入力型のレベル
変換回路の場合、正論理と負論理の信号が必要なため、
入力レベル変換回路内で負論理の信号を生成していた。しかし、本発明の回路構成のように正論理と負論理の信
号を同時に転送すれば、あらためて入力レベル変換回路
部で負論理の信号を作る必要がない。このように、図８
の回路構成を採ることにより、低振幅信号での誤動作が
少なくなると同時に、差動入力型のレベル変換回路を用
いた場合では、あらためて負論理の信号を生成する必要
がなくなる。

【００２０】上記実施例では、正の電源電圧の場合につ
いてのみ示したが、負の電源電圧の場合でも本発明の回
路を適用できる。例えば、負の電源電圧で図４の回路を
実現する場合、ＮＭＯＳトランジスタの代わりにＰＭＯ
Ｓトランジスタを使用すれば良い。

【００２１】

【発明の効果】本発明によれば、回路間の信号転送に用
いる信号線の信号振幅を、両回路内部の信号振幅よりも
低電位の信号振幅を用いることにより、回路間の配線に
よって消費される電力を低減する効果がある。例えば、
ビデオ信号処理プロセッサμＤＳＰの場合、バスライン
で消費される電力は、チップ全体の消費電力の約２５％
を占める。ここで、バスラインの信号振幅を１／３にす
ると、バスラインの消費電力は従来に比べ１／９に減少
する。これは、チップ全体の消費電力が２２．５％　減
少することになり、消費電力の低減効果は大きい。また
、出力レベル変換回路に本発明の回路を用いることによ
り、低電源電圧時において回路の動作速度低下を防止す
る効果がある。更に、本発明の入力レベル変換回路を用
いることにより、少ない回路規模でレベル変換回路を構
成できるため、回路規模の増大を招かない。

【図面の簡単な説明】

【図１】本発明による半導体装置の第１実施例の基本構
成を示す図である。

【図２】従来の回路構成を示す図である。

【図３】本発明による半導体装置の第１実施例の具体的
回路例を示す図である。

【図４】本発明の出力レベル変換回路の基本回路構成を
示す図である。

【図５】本発明の出力レベル変換回路を示す図である。

【図６】本発明の出力レベル変換回路を示す図である。

【図７】本発明の入力レベル変換回路を示す図である。

【図８】本発明による半導体装置の第１実施例の基本構
成を示す図である。

【符号の説明】

１…機能ブロック１、２…機能ブロック２、３…信号線
またはバスライン、４…回路の電源電圧と等しい電圧振
幅の信号、５…低振幅信号、６…出力レベル変換回路、
７…入力レベル変換回路、８…低電圧電源、９…回路の
電源電圧と等しい電位、１０…ＰＭＯＳトランジスタ、
１１…ＰＭＯＳトランジスタ、１２…ＮＭＯＳトランジ
スタ、１３…ＮＭＯＳトランジスタ、１４…ＮＭＯＳト
ランジスタ、１５…ＮＭＯＳトランジスタ、１６…ＮＭ
ＯＳトランジスタ、１７…ＮＭＯＳトランジスタ、１８
…ＣＭＯＳインバータ、１９…ＰＭＯＳトランジスタ、
２０…ＮＭＯＳトランジスタ、２１…ＮＭＯＳトランジ
スタ、２２…ＣＭＯＳインバータ、２３…ＰＭＯＳトラ
ンジスタ、２４…ＮＭＯＳトランジスタ、２５…低振幅
信号５の反転信号。

Claims

【特許請求の範囲】

【請求項１】複数の回路ブロック間で、信号の転送を行
う半導体装置において、転送する信号の振幅を回路ブロ
ックの信号振幅よりも小さい振幅に変換し、その信号を
転送することを特徴とする半導体装置。
【請求項２】上記請求項１の半導体装置において、信号
のレベル変換の機能を持つ出力バッファ回路と入力バッ
ファ回路を備えたことを特徴とする半導体装置。
【請求項３】上記請求項２の信号のレベル変換の機能を
持つ出力バッファ回路において、ＭＯＳトランジスタの
ゲートに、ソースまたはドレインの電位よりも高電位振
幅の信号を入力することを特徴とする半導体装置。
【請求項４】複数の回路ブロック間で、信号の転送を行
う半導体装置において、転送する信号として、振幅が回
路ブロックの信号振幅よりも小さい差動信号を用いるこ
とを特徴とする半導体装置。
【請求項５】上記請求項１から４の回路を、同一集積回
路内に構成することを特徴とする半導体装置。