JPH08251004A

JPH08251004A - 出力回路

Info

Publication number: JPH08251004A
Application number: JP7047008A
Authority: JP
Inventors: Shoichi Yoshizaki; 昇一吉崎
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1995-03-07
Filing date: 1995-03-07
Publication date: 1996-09-27
Anticipated expiration: 2019-08-25
Also published as: JP3557694B2

Abstract

(57)【要約】【目的】比較的低い内部電源電圧によって動作する出
力回路において、出力電位をハイレベル、ロウレベル、
ハイインピーダンスのいずれに設定しても、内部で貫通
電流が発生しない出力回路を提供する。【構成】信号生成回路１０１と、出力パッド部ＯＵＴ
に供給するＰ型ＭＯＳトランジスタ１０７との間の第１
のトランスファーゲート１１０のＰ型ＭＯＳトランジス
タ１０５のゲートを、第２のトランスファーゲート２１
０を介して出力パッド部ＯＵＴに接続し、第２のトラン
スファーゲート２１０のＮ型ＭＯＳトランジスタ２０３
のゲートを出力制御端子ｎＥＮに接続し、第１のトラン
スファーゲート１１０のＰ型ＭＯＳトランジスタ１０５
のゲートを、カスケード接続された第１および第２のＮ
型ＭＯＳトランジスタ２０１、２０２によりプルダウン
した構成とした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、比較的低い電源電圧で
動作する出力回路について、この出力回路が、出力回路
内の電源電圧（以下「オンチップ電源電圧」という）よ
り高い電圧で動作する他の半導体集積回路と接続された
場合のインターフェースに関するものである。

【０００２】

【従来の技術】近年、ＬＳＩの微細化に伴い、半導体デ
バイス自身、特にゲート酸化膜が５Ｖ以上の電圧に耐え
られず、オンチップ電源電圧が３Ｖやそれ以下の低い電
圧になってきている。しかし、オンチップ電源電圧が３
Ｖであっても接続する外部のＬＳＩが５Ｖ動作品である
場合は、この外部のＬＳＩと直接に接続される出力回路
が５Ｖの影響を受ける。このため出力回路をオンチップ
電源電圧（３Ｖ）より高い電圧（５Ｖ）に耐えうるよう
に設計する必要がある。

【０００３】以下、図面を用いて従来の出力回路につい
て説明する。この出力回路は、ハイレベル、ロウレベ
ル、ハイインピーダンスのいずれかの電位状態を出力す
る回路であって、特に、各トランジスタのゲート酸化膜
に５Ｖ以上の電圧がかからないような工夫がされてい
る。

【０００４】図２（ａ）は従来の出力回路の構成、また
図２（ｂ）はその内部節点の過渡的電圧変動状態の模式
である。

【０００５】図２（ａ）において、ＯＵＴはオンチップ
電源電圧より高い電圧で動作する外部ＬＳＩの信号線が
接続される出力パッド部である。ＩＮおよびｎＥＮは出
力パッド部ＯＵＴの電位状態を制御する出力制御端子で
あって、ＩＮはオンチップ回路からの入力端子、ｎＥＮ
はイネーブル端子である。ＶＤＤはオンチップ電源であ
り、その電圧はたとえば３Ｖ、ＶＤＤ１はオンチップ電
源より高い電圧の電源であり、その電圧はたとえば５Ｖ
である。また、ＮＰ、ＮＰ１、ＮＮは内部節点である。

【０００６】１０１は出力制御端子ＩＮおよびｎＥＮの
電位に応じてプルアップ制御信号を生成する信号生成回
路である。１０２はＮＡＮＤゲート、１０３はＮＯＲゲ
ートであって、これらで信号生成回路１０１を構成して
いる。

【０００７】１０５，１０６，１０７はＰ型ＭＯＳトラ
ンジスタであって、いずれの基板もＶＤＤ１に接続され
ている。１０４，１０８，１０９はＮ型ＭＯＳトランジ
スタであって、いずれの基板も接地されている。

【０００８】１１０はトランスファーゲートであって、
Ｎ型ＭＯＳトランジスタ１０４とＰ型ＭＯＳトランジス
タ１０５で構成している。

【０００９】また図２（ｂ）において、Ｖ（ＩＮ）、Ｖ
（ＮＰ）、Ｖ（ＮＰ１）、Ｖ（ＮＮ）、Ｖ（ＯＵＴ）は
それぞれ、入力端子ＩＮ、節点ＮＰ、節点ＮＰ１、節点
ＮＮ、出力パッド部ＯＵＴの過渡的電圧変動を示す。

【００１０】以上のように構成された出力回路につい
て、以下その動作について説明する。なお、以下の説明
ではディジタル信号のハイレベルを“Ｈ”とし、ロウレ
ベルを“Ｌ”とする。

【００１１】出力パッドＯＵＴから“Ｈ”を出力する場
合は、イネーブル端子ｎＥＮを“Ｌ”にし、入力端子Ｉ
Ｎを“Ｈ”にする。第２の電源電圧ＶＤＤ１は５Ｖとす
る。すると、ＮＡＮＤゲート１０２の出力は“Ｌ”、Ｎ
ＯＲゲート１０３の出力も“Ｌ”となる。Ｎ型ＭＯＳト
ランジスタ１０４はオン状態であるので、Ｐ型ＭＯＳト
ランジスタ１０７のゲート電位は“Ｌ”となり、Ｐ型Ｍ
ＯＳトランジスタ１０７はオンとなる。一方、Ｎ型ＭＯ
Ｓトランジスタ１０９は、ＮＯＲゲート１０３の出力が
“Ｌ”のため、オフになり、出力パッド部ＯＵＴは
“Ｈ”となる。このとき、Ｐ型ＭＯＳトランジスタ１０
５は、ゲート電位が“Ｈ”であるので、オフになる。

【００１２】次に、出力パッドＯＵＴから“Ｌ”を出力
する場合は、イネーブル端子ｎＥＮを“Ｌ”にし、入力
端子ＩＮを“Ｌ”にする。すると、ＮＡＮＤゲート１０
２の出力、すなわち節点ＮＰは“Ｈ”、ＮＯＲゲート１
０３の出力、すなわち節点ＮＮも“Ｈ”となる。Ｎ型Ｍ
ＯＳトランジスタ１０９はオン状態となり、Ｎ型ＭＯＳ
トランジスタ１０８もオン状態であるので、これら直列
接続されたオン状態のＮ型ＭＯＳトランジスタは出力パ
ッド部ＯＵＴの電位を下げ始める。出力パッド部ＯＵＴ
の電位降下により、Ｐ型ＭＯＳトランジスタ１０５はオ
ン状態となる。一方、“Ｈ”状態の節点ＮＰとオン状態
のＮ型ＭＯＳトランジスタ１０４およびＰ型ＭＯＳトラ
ンジスタ１０５によってＰ型ＭＯＳトランジスタ１０７
のゲート電位は“Ｈ”になり、オフ状態となる。したが
って、出力パッド部ＯＵＴは“Ｌ”となる。

【００１３】なお、Ｐ型ＭＯＳトランジスタ１０５はゲ
ート電位が０Ｖ、基板電位が５Ｖであり、ゲート酸化膜
に５Ｖがかかってしまうようにも思えるが、節点ＮＰが
“Ｈ”であるのでチャネル電位がオンチップ電源電圧
（３Ｖ）となっており、Ｐ型ＭＯＳトランジスタ１０５
のゲート酸化膜に５Ｖがかかることはない。

【００１４】次に、ハイインピーダンス状態とする場合
は、イネーブル端子ｎＥＮを“Ｈ”にする。すると、Ｎ
ＡＮＤゲート１０２の出力は“Ｈ”、ＮＯＲゲート１０
３の出力は“Ｌ”となりＮ型ＭＯＳトランジスタ１０９
はオフ状態となる。出力パッド部ＯＵＴがオンチップ電
源電圧より高い５Ｖとなった場合は、Ｐ型ＭＯＳトラン
ジスタ１０６はオン状態となり、Ｐ型ＭＯＳトランジス
タ１０７のゲート電位は５Ｖとなる。Ｐ型ＭＯＳトラン
ジスタ１０５はオフ状態、Ｎ型ＭＯＳトランジスタ１０
４のゲート電位は５Ｖより低いオンチップ電源電圧であ
るので、Ｐ型ＭＯＳトランジスタ１０７のゲートの５Ｖ
電位がＮＡＮＤゲート１０２まで伝搬しリーク電流が発
生することはない。また、Ｐ型ＭＯＳトランジスタ１０
７はゲート電位および基板電位が５Ｖのオフ状態である
ので出力パッド部ＯＵＴからＰ型ＭＯＳトランジスタ１
０７を通してオンチップ電源へリーク電流が発生するこ
ともない。さらに、Ｎ型ＭＯＳトランジスタ１０８のド
レイン電位は５Ｖとなるが、ゲート電位はオンチップ電
源電圧（３Ｖ）であるのでゲート酸化膜に５Ｖがかかる
ことはない。また、Ｎ型ＭＯＳトランジスタ１０８のソ
ース電位Ｖｄは、オンチップ電源電圧をＶ（ＶＤＤ）、
Ｎ型ＭＯＳトランジスタの基板バイアス効果を考慮した
閾値電圧をＶｔｎ’とすると、Ｖｄ＝Ｖ（ＶＤＤ）−Ｖｔｎ’ となり、Ｎ型ＭＯＳトランジスタ１０９のゲート酸化膜
にも５Ｖがかかることはない。

【００１５】また、ハイインピーダンス状態で出力パッ
ド部ＯＵＴが０Ｖとなった場合は、Ｐ型ＭＯＳトランジ
スタ１０５がオン状態、Ｐ型ＭＯＳトランジスタ１０６
がオフ状態となり、Ｐ型ＭＯＳトランジスタ１０７はゲ
ート電位が“Ｈ”でオフ状態となる。

【００１６】このように従来の出力回路では各トランジ
スタのゲート酸化膜に５Ｖの電圧が印加することを防
ぎ、またリーク電流の発生も防ぐための構成が採られて
いた。

【００１７】

【発明が解決しようとする課題】しかしながら、上記の
ような構成では、出力パッド部ＯＵＴを“Ｈ”から
“Ｌ”にしようとするとき、一時的にオンチップ電源か
らグランドへ貫通電流が発生するという問題を有してい
る。

【００１８】つまり、出力パッド部ＯＵＴを“Ｈ”から
“Ｌ”にしようとするとき、ＮＡＮＤゲート１０２の出
力、すなわち節点ＮＰは“Ｌ”から“Ｈ”に変化する
が、Ｐ型ＭＯＳトランジスタ１０５はゲート電位が
“Ｈ”のためオフ状態である。したがって、Ｐ型ＭＯＳ
トランジスタ１０７のゲート電位Ｖ（ＮＰ１）は、Ｖ（ＮＰ１）＝Ｖ（ＶＤＤ）−Ｖｔｎ’ となる。Ｐ型ＭＯＳトランジスタの閾値電圧をＶｔｐと
すると、Ｐ型ＭＯＳトランジスタ１０７がオフ状態とな
るのはゲート電位Ｖ（ＮＰ１）が、Ｖ（ＮＰ１）≧Ｖ（ＶＤＤ）−｜Ｖｔｐ｜のときである。しかし、Ｎ型ＭＯＳトランジスタ１０４
のソース電位はオンチップ電源電圧Ｖ（ＶＤＤ）近くに
なっているため、基板バイアス効果により閾値が大きく
なるので、Ｖｔｎ’≧｜Ｖｔｐ｜となる。したがって、Ｖ（ＮＰ１）＝Ｖ（ＶＤＤ）−Ｖｔｎ’≦Ｖ（ＶＤＤ）
−｜Ｖｔｐ｜となり得るので、Ｐ型ＭＯＳトランジスタ１０７はオフ
状態ではなくなるおそれがある。このためＰ型ＭＯＳト
ランジスタ１０７、Ｎ型ＭＯＳトランジスタ１０８，１
０９はすべてオン状態となり、オンチップ電源からグラ
ンドへ貫通電流が発生する。

【００１９】この貫通電流は、Ｐ型ＭＯＳトランジスタ
１０７がオフ状態となるまで続く。つまり、貫通電流が
発生している状態でのＰ型ＭＯＳトランジスタ１０７
は、ゲート−ソース間電圧が小さいのでオン抵抗が大き
く、そのため出力パッド部ＯＵＴの電位Ｖ（ＯＵＴ）は
徐々に降下してく。Ｐ型ＭＯＳトランジスタの基板バイ
アス効果を考慮した閾値電圧をＶｔｐ’とすると、出力
パッド部ＯＵＴの電位Ｖ（ＯＵＴ）がＶ（ＯＵＴ）≦Ｖ（ＶＤＤ）−｜Ｖｔｐ’｜になると、Ｐ型ＭＯＳトランジスタ１０５がオン状態と
なり、Ｐ型ＭＯＳトランジスタ１０７のゲート電位Ｖ
（ＮＰ１）が、Ｖ（ＮＰ１）≧Ｖ（ＶＤＤ）−｜Ｖｔｐ｜となり、Ｐ型ＭＯＳトランジスタ１０７がオフ状態とな
って、前記貫通電流がなくなり、出力パッド部ＯＵＴの
電位もグランド電位となる。

【００２０】この貫通電流が生じる状態を各節点の電位
で表したのが図２（ｂ）である。同図に示すように出力
制御端子ＩＮの電位Ｖ（ＩＮ）が“Ｈ”から“Ｌ”に変
化して、節点ＮＰの電位Ｖ（ＮＰ）が“Ｌ”から“Ｈ”
に変化しても、Ｐ型ＭＯＳトランジスタ１０５をすぐに
オン状態にできないので、節点ＮＰ１の電位Ｖ（ＮＰ
１）が“Ｈ”レベルになるには一定時間を要してしま
う。すなわち、Ｐ型ＭＯＳトランジスタ１０７を完全に
オフ状態にするタイミングが遅れてしまう。この遅れた
時間にＰ型ＭＯＳトランジスタ１０７とＮ型ＭＯＳトラ
ンジスタ１０９が同時にオン状態になってしまい、貫通
電流が発生することになる。

【００２１】オンチップ電源ＶＤＤからグランドへ貫通
電流が発生すると、オンチップ電源の瞬間的な電位ドロ
ップによる誤動作、消費電力の増大を招くという問題点
を有している。また、出力パッド部ＯＵＴの電位がすぐ
に降下しないため、遅延時間が増大するという問題点も
有している。

【００２２】本発明では、上記従来の問題点を解決する
もので、オンチップ電源からグランドへの貫通電流が少
ない出力回路を提供することを目的とする。

【００２３】

【課題を解決するための手段】上記問題点を解決するた
めに、本発明の出力回路は、信号生成回路と、出力パッ
ド部に供給するＰ型ＭＯＳトランジスタとの間の第１の
トランスファーゲートのＰ型ＭＯＳトランジスタのゲー
トは、第２のトランスファーゲートを介して出力パッド
部に接続し、前記第２のトランスファーゲートのＰ型Ｍ
ＯＳトランジスタのゲートはオンチップ電源電圧とし、
前記第２のトランスファーゲートのＮ型ＭＯＳトランジ
スタのゲートは出力制御端子に接続し、さらに前記第１
のトランスファーゲートのＰ型ＭＯＳトランジスタのゲ
ートは、カスケード接続された第１および第２のＮ型Ｍ
ＯＳトランジスタによりプルダウンし、前記カスケード
接続された第１のＮ型ＭＯＳトランジスタのゲートはオ
ンチップ電源電圧とし、前記カスケード接続された第２
のＮ型ＭＯＳトランジスタのゲートは、出力制御端子に
接続した構成である。

【００２４】

【作用】上記の構成によって、出力パッド部ＯＵＴを
“Ｈ”から“Ｌ”にしようとするときでも、第１のトラ
ンスファーゲートのＰ型ＭＯＳトランジスタは、ゲート
がカスケード接続されたＮ型ＭＯＳトランジスタにより
プルダウンされているのでオン状態となる。このため、
出力パッド部に供給するＰ型ＭＯＳトランジスタは、ゲ
ート電位がオンチップ電源電圧Ｖ（ＶＤＤ）でオフ状態
となるため、オンチップ電源からグランドへの貫通電流
の発生を防止することができる。

【００２５】

【実施例】以下本発明の実施例について、図面を参照し
ながら説明する。

【００２６】図１（ａ）および（ｂ）は、それぞれ本発
明の第１の実施例における出力回路の構成、並びにその
内部節点の過渡的電圧変動状態の模式である。

【００２７】図１（ａ）において、ＯＵＴはオンチップ
電源電圧より高い電圧を有する外部信号線が接続されう
る出力パッド部である。ＩＮおよびＥＮ、ｎＥＮは出力
パッド部ＯＵＴを制御する出力制御端子であって、ＩＮ
はオンチップ回路からの入力端子、ＥＮ、ｎＥＮはイネ
ーブル端子である。なお、ｎＥＮはＥＮの反転信号であ
る。ＶＤＤはオンチップ電源であり本実施例では３Ｖ、
ＶＤＤ１はオンチップ電源より高い電圧の電源であり本
実施例では５Ｖである。また、ＮＰ、ＮＰ１、ＮＮは内
部節点を示す。

【００２８】また、１０１は出力制御端子ＩＮおよびｎ
ＥＮの電位に応じてプルアップ制御信号を生成する信号
生成回路である。１０２はＮＡＮＤゲート、１０３はＮ
ＯＲゲートであって、これらで信号生成回路１０１を構
成している。

【００２９】さらに、１０５，１０６，１０７，２０４
はＰ型ＭＯＳトランジスタであって、いずれも基板は第
２の電源電圧ＶＤＤ１に接続されている。

【００３０】さらに、１０４，１０８，１０９，２０
１，２０２，２０３はＮ型ＭＯＳトランジスタであり、
いずれも基板は接地電位に接続されている。またＮ型Ｍ
ＯＳトランジスタ１０８と同１０９、ならびにＮ型ＭＯ
Ｓトランジスタ２０１と同２０２とはそれぞれカスケー
ド接続している。

【００３１】これらのトランジスタのうち、第１のＰ型
ＭＯＳトランジスタ１０７は、信号生成回路１０１の出
力する信号を制御端子に受けて電源電圧ＶＤＤを出力パ
ッド部ＯＵＴに供給する役割であり、また第１のＮ型Ｍ
ＯＳトランジスタ１０９は、信号生成回路１０１の出力
する信号を制御端子に受けて出力パッド部ＯＵＴの電位
を引き下げる役割である。なお第１のＮ型ＭＯＳトラン
ジスタ１０９には、制御端子をオンチップ電源電圧ＶＤ
Ｄに接続したＮ型ＭＯＳトランジスタ１０８がカスケー
ド接続されている。

【００３２】また、１１０は第１のトランスファーゲー
トであって、第２のＮ型ＭＯＳトランジスタ１０４と第
２のＰ型ＭＯＳトランジスタ１０５で構成している。こ
の第１のトランスファーゲート１１０は、ＮＡＮＤゲー
ト１０２の出力と第１のＰ型ＭＯＳトランジスタ１０７
の制御端子との間の導通／非導通を制御している。ま
た、第２のＮ型ＭＯＳトランジスタ１０４の制御端子
（ゲート端子）はオンチップ電源電圧ＶＤＤに接続して
いる。さらに第２のＰ型ＭＯＳトランジスタ１０５の制
御端子は、第２のトランスファーゲート２１０を介して
出力パッド部ＯＵＴに接続していると同時に、Ｎ型ＭＯ
Ｓトランジスタ２０１および第４のＮ型ＭＯＳトランジ
スタ２０２を介して接地電位にも接続している。本実施
例において、従来と特に異なる構成は、この第２のＰ型
ＭＯＳトランジスタ１０５の制御端子を出力パッド部Ｏ
ＵＴに直接接続せずに第２のトランスファーゲート２１
０を介している点と、またＮ型ＭＯＳトランジスタ２０
１および第４のＮ型ＭＯＳトランジスタ２０２を介して
接地電位に接続している点である。

【００３３】第２のトランスファーゲート２１０は、第
３のＮ型ＭＯＳトランジスタ２０３と第３のＰ型ＭＯＳ
トランジスタ２０４で構成している。この第２のトラン
スファーゲート２１０は、出力パッド部ＯＵＴと第２の
Ｐ型ＭＯＳトランジスタ１０５の制御端子との間の導通
／非導通を制御している。第３のＮ型ＭＯＳトランジス
タ２０３の制御端子は出力制御端子ｎＥＮに接続してお
り、第３のＰ型ＭＯＳトランジスタ２０４の制御端子は
オンチップ電源電圧ＶＤＤに接続している。

【００３４】また、第４のＮ型ＭＯＳトランジスタ２０
２の制御端子は出力制御端子ｎＥＮの反転信号を出力す
る端子ＥＮに接続している。また第４のＮ型ＭＯＳトラ
ンジスタ２０２にカスケード接続されているＮ型ＭＯＳ
トランジスタ２０１の制御端子はオンチップ電源電圧Ｖ
ＤＤに接続している。

【００３５】また、出力パッド部ＯＵＴと第１のＰ型Ｍ
ＯＳトランジスタ１０７の制御端子とは、制御端子がオ
ンチップ電源電圧ＶＤＤに接続された第４のＰ型ＭＯＳ
トランジスタを介して互いに接続されている。

【００３６】図１（ｂ）において、Ｖ（ＩＮ）、Ｖ（Ｎ
Ｐ）、Ｖ（ＮＰ１）、Ｖ（ＮＮ）、Ｖ（ＯＵＴ）はそれ
ぞれ入力端子ＩＮ、節点ＮＰ、節点ＮＰ１、節点ＮＮ、
出力パッド部ＯＵＴの過渡的電圧変動である。

【００３７】以上のように構成された出力回路につい
て、以下その動作について説明する。出力パッド部ＯＵ
Ｔから“Ｈ”を出力する場合は、イネーブル端子ＥＮを
“Ｈ”に、ｎＥＮを“Ｌ”にし、入力端子ＩＮを“Ｈ”
にする。第２の電源電圧は５Ｖとする。すると、ＮＡＮ
Ｄゲート１０２の出力は“Ｌ”、ＮＯＲゲート１０３の
出力も“Ｌ”となる。一方、第２のトランスファーゲー
ト２１０はオフ状態で、さらにＮ型ＭＯＳトランジスタ
２０１，２０２はオン状態なので、Ｐ型ＭＯＳトランジ
スタ１０５はゲートがプルダウンされオン状態となる。
Ｎ型ＭＯＳトランジスタ１０４もオン状態なので、Ｐ型
ＭＯＳトランジスタ１０７のゲート電位は“Ｌ”とな
り、Ｐ型ＭＯＳトランジスタ１０７はオン状態となる。
一方、Ｎ型ＭＯＳトランジスタ１０９はオフとなり、出
力パッド部ＯＵＴは“Ｈ”となる。

【００３８】次に、“Ｌ”を出力する場合は、イネーブ
ル端子ＥＮを“Ｈ”に、ｎＥＮを“Ｌ”にし、入力端子
ＩＮを“Ｌ”にする。すると、ＮＡＮＤゲート１０２の
出力、すなわち節点ＮＰは“Ｈ”、ＮＯＲゲート１０３
の出力、すなわち節点ＮＮも“Ｈ”となる。“Ｈ”を出
力する場合と同様に、第２のトランスファーゲート２１
０はオフ状態で、さらにＮ型ＭＯＳトランジスタ２０
１，２０２はオン状態なので、Ｐ型ＭＯＳトランジスタ
１０５はオン状態である。Ｎ型ＭＯＳトランジスタ１０
４もオン状態なので、Ｐ型ＭＯＳトランジスタ１０７の
ゲート電位、すなわち節点ＮＰ１は“Ｈ”となり、Ｐ型
ＭＯＳトランジスタ１０７はオフ状態となる。一方、Ｎ
型ＭＯＳトランジスタ１０９はオン状態であり、Ｎ型Ｍ
ＯＳトランジスタ１０８もオン状態であるので、出力パ
ッド部ＯＵＴは“Ｌ”となる。

【００３９】以上のように、“Ｌ”を出力する場合は、
従来例では、出力パッド部ＯＵＴの電位Ｖ（ＯＵＴ）
が、Ｖ（ＯＵＴ）≦Ｖ（ＶＤＤ）−｜Ｖｔｐ’｜となって初めて、Ｐ型ＭＯＳトランジスタ１０５がオン
状態になっていたのに対し、本実施例ではトランスファ
ーゲート２１０を設けているので、出力パッド部ＯＵＴ
の電位とＰ型ＭＯＳトランジスタ１０５の制御端子の電
位を断ち切ることができる。したがって、Ｎ型ＭＯＳト
ランジスタ２０２がオン状態になれば、“Ｈ”レベルに
なっている出力パッド部ＯＵＴの電位Ｖ（ＯＵＴ）に依
存せずに、Ｐ型ＭＯＳトランジスタ１０５の制御端子を
“Ｌ”レベルに引き下げることができ、Ｐ型ＭＯＳトラ
ンジスタ１０５をオン状態にすることができる。この結
果、“Ｈ”レベル状態の節点ＮＰとＰ型ＭＯＳトランジ
スタ１０７の制御端子を確実に導通することができる。
つまりＰ型ＭＯＳトランジスタ１０７を確実にオフ状態
にすることができる。このためＰ型ＭＯＳトランジスタ
１０７が、Ｎ型ＭＯＳトランジスタ１０８，１０９と同
時にオン状態となることはないので、オンチップ電源か
らグランドへ貫通電流が発生することはない。

【００４０】なお、Ｐ型ＭＯＳトランジスタ１０５はゲ
ート電位が０Ｖ、基板電位が５Ｖであるが、オン状態で
あり、チャネル電位がオンチップ電源電圧（３Ｖ）とな
るので、ゲート酸化膜に５Ｖがかかる心配はなく、この
点は従来例と同様である。

【００４１】このときの各節点の電位変化の様子を図に
表したのが図１（ｂ）である。同図に示すように出力制
御端子ＩＮの電位Ｖ（ＩＮ）が“Ｈ”から“Ｌ”に変化
して、節点ＮＰの電位Ｖ（ＮＰ）が“Ｌ”から“Ｈ”に
変化すると、Ｐ型ＭＯＳトランジスタ１０５はすぐにオ
ン状態になるので、節点ＮＰ１の電位Ｖ（ＮＰ１）もす
ぐに“Ｈ”レベルになる。すなわち、Ｐ型ＭＯＳトラン
ジスタ１０７が遅れなく完全にオフ状態になる。このた
め、Ｐ型ＭＯＳトランジスタ１０７とＮ型ＭＯＳトラン
ジスタ１０９が同時にオン状態になることもなく、貫通
電流は発生しない。

【００４２】次に、出力パッド部ＯＵＴをハイインピー
ダンス状態とする場合は、イネーブル端子ＥＮを“Ｌ”
に、ｎＥＮを“Ｈ”にする。すると、ＮＡＮＤゲート１
０２の出力は“Ｈ”、ＮＯＲゲート１０３の出力は
“Ｌ”となりＮ型ＭＯＳトランジスタ１０９はオフ状態
となる。また、Ｎ型ＭＯＳトランジスタ２０２はオフ状
態、Ｎ型ＭＯＳトランジスタ２０３はオン状態となる。

【００４３】このとき、出力パッド部ＯＵＴに接続され
ている外部回路の電位が０Ｖのような十分に低い電位で
あれば、まず、Ｐ型ＭＯＳトランジスタ１０６がオフ状
態になる。また、Ｎ型ＭＯＳトランジスタ２０３がオン
状態であるのでＰ型ＭＯＳトランジスタ１０５の制御端
子には出力パッド部ＯＵＴの電位０Ｖが供給されて、Ｐ
型ＭＯＳトランジスタ１０５はオン状態となる。このた
め、Ｐ型ＭＯＳトランジスタ１０７のゲート電位は節点
ＮＰの電位が伝えられて“Ｈ”になる。すなわち、Ｐ型
ＭＯＳトランジスタ１０７もＮ型ＭＯＳトランジスタ１
０９と同様にオフ状態になり、出力パッド部ＯＵＴはハ
イインピーダンス状態になる。

【００４４】また、出力パッド部ＯＵＴに接続されてい
る外部回路の電位がオンチップ電源電圧より高い５Ｖと
なった場合は、Ｐ型ＭＯＳトランジスタ１０６はオン状
態となり、Ｐ型ＭＯＳトランジスタ１０７のゲート電位
は５Ｖとなる。これによって、Ｐ型ＭＯＳトランジスタ
１０７をオフ状態にして、出力パッド部ＯＵＴをハイイ
ンピーダンス状態にすることができる。なお、このとき
Ｐ型ＭＯＳトランジスタ２０４もオン状態となり、Ｎ型
ＭＯＳトランジスタ２０２はオフ状態であるので、Ｐ型
ＭＯＳトランジスタ１０５のゲート電位は５Ｖとなる。
このため、Ｐ型ＭＯＳトランジスタ１０５はオフ状態で
あり、Ｎ型ＭＯＳトランジスタ１０４もゲート電位は５
Ｖより低いオンチップ電源電圧（３Ｖ）でありオフ状態
になるため、Ｐ型ＭＯＳトランジスタ１０７のゲート電
位の５ＶがＮＡＮＤゲート１０２まで伝搬しリーク電流
が発生することはない。すなわち、この構成によれば、
出力パッド部ＯＵＴをハイインピーダンス状態にしたと
きに、外部回路がオンチップ電源電圧より高い５Ｖで動
作する場合でも、トランスファーゲートやトランジスタ
の働きにより、内部回路を的確に保護することができ
る。

【００４５】また、このときＰ型ＭＯＳトランジスタ１
０７はゲート電位および基板電位が５Ｖのオフ状態であ
るので出力パッド部ＯＵＴの電位が５Ｖであっても、Ｐ
型ＭＯＳトランジスタ１０７を通してオンチップ電源へ
リーク電流が発生することもない。

【００４６】さらに、Ｎ型ＭＯＳトランジスタ１０８の
ドレイン電位は５Ｖとなるが、ゲート電位はオンチップ
電源電圧（３Ｖ）であるのでゲート酸化膜に５Ｖがかか
る心配はない。また、Ｎ型ＭＯＳトランジスタ１０８の
ソース電位Ｖｄは、オンチップ電源電圧をＶ（ＶＤ
Ｄ）、Ｎ型ＭＯＳトランジスタの基板バイアス効果を考
慮した閾値電圧をＶｔｎ’とすると、Ｖｄ＝Ｖ（ＶＤＤ）−Ｖｔｎ’ となり、Ｎ型ＭＯＳトランジスタ１０９のゲート酸化膜
にも５Ｖがかかることはない。

【００４７】同様に、Ｎ型ＭＯＳトランジスタ２０１の
ドレイン電位は５Ｖとなるが、ゲート電位はオンチップ
電源電圧であるのでゲート酸化膜に５Ｖがかかることは
ない。また、Ｎ型ＭＯＳトランジスタ２０１のソース電
位は、Ｖ（ＶＤＤ）−Ｖｔｎ’となり、Ｎ型ＭＯＳトラ
ンジスタ２０２のゲート酸化膜にも５Ｖがかかることは
ない。

【００４８】また、ハイインピーダンス状態で出力パッ
ド部ＯＵＴが０Ｖとなった場合は、Ｐ型ＭＯＳトランジ
スタ１０５がオン状態、Ｐ型ＭＯＳトランジスタ１０７
はゲート電位が“Ｈ”でオフ状態となる。

【００４９】なお、第１のトランスファーゲート１１０
は、クロックドインバータ構成としてもよい。

【００５０】なお、以上の実施例ではＮ型ＭＯＳトラン
ジスタ２０１と２０２や、Ｎ型ＭＯＳトランジスタ１０
８と１０９をカスケード接続として構成したが、これは
Ｎ型ＭＯＳトランジスタ１０９や２０２のゲート酸化膜
を保護するためであり、本発明の目的である貫通電流の
発生防止とは直接関係がない。したがって、これらのＮ
型ＭＯＳトランジスタはカスケード接続になっていれ
ば、より好ましいが、必ずしもこの構成に限られるもの
ではなく、接地電位に引き下げるためのプルダウン手段
として機能していればよい。

【００５１】

【発明の効果】以上説明したように、本発明の出力回路
によれば、出力パッド部の電位に依存せずにＰ型ＭＯＳ
トランジスタがオフ状態になるので、Ｐ型ＭＯＳトラン
ジスタが、Ｎ型ＭＯＳトランジスタと同時にオン状態と
なることはなく、オンチップ電源からグランドへ貫通電
流が発生することはない。したがって、オンチップ電源
の瞬間的な電位ドロップによる誤動作や消費電力の増大
や、また出力パッド部の電位がすぐに降下しないための
遅延時間の増大を防止することができる。

【図面の簡単な説明】

【図１】（ａ）は本発明の第１の実施例における出力回
路の構成を示す図（ｂ）はその内部節点の過渡的電圧変動状態を示す図

【図２】（ａ）は従来の出力回路の構成を示す図（ｂ）はその内部節点の過渡的電圧変動状態を示す図

【符号の説明】

１０１プルアップ制御信号を生成する信号生成回路１０２ＮＡＮＤゲート１０３ＮＯＲゲート１０４Ｎ型ＭＯＳトランジスタ１０５〜１０７Ｐ型ＭＯＳトランジスタ１０８，１０９Ｎ型ＭＯＳトランジスタ１１０第１のトランスファーゲート２０１〜２０３Ｎ型ＭＯＳトランジスタ２０４Ｐ型ＭＯＳトランジスタ２１０第２のトランスファーゲートＯＵＴ出力パッド部ＩＮオンチップ回路からの入力端子ｎＥＮイネーブル端子ＶＤＤオンチップ電源ＶＤＤ１オンチップ電源より高い電圧の電源ＮＰ、ＮＰ１、ＮＮ内部節点Ｖ（ＩＮ）入力端子ＩＮの過渡的電圧変動Ｖ（ＮＰ）節点ＮＰの過渡的電圧変動Ｖ（ＮＰ１）節点ＮＰ１の過渡的電圧変動Ｖ（ＮＮ）節点ＮＮの過渡的電圧変動Ｖ（ＯＵＴ）出力パッド部ＯＵＴの過渡的電圧変動

Claims

【特許請求の範囲】

【請求項１】外部信号線が接続される出力パッド部
と、制御信号を供給するための出力制御端子と、前記出
力制御端子の電位に応じて制御信号を生成する信号生成
回路と、前記信号生成回路の制御信号を受けて電源電圧
を前記出力パッド部に供給する第１のＰ型ＭＯＳトラン
ジスタと、前記信号生成回路の制御信号を受けて前記出
力パッド部の電位を引き下げる第１のＮ型ＭＯＳトラン
ジスタを有し、前記第１のＰ型ＭＯＳトランジスタと前
記第１のＮ型ＭＯＳトランジスタのオンオフ動作に応じ
て前記出力パッド部の電位状態をハイレベル、ロウレベ
ルおよびハイインピーダンスのいずれかの状態にする出
力回路であって、前記信号生成回路は、第２のＰ型ＭＯ
Ｓトランジスタと第２のＮ型ＭＯＳトランジスタで構成
した第１のトランスファーゲートを介して前記第１のＰ
型ＭＯＳトランジスタの制御端子に接続し、前記第２の
Ｎ型ＭＯＳトランジスタの制御端子はオンチップ電源電
圧とし、前記第２のＰ型ＭＯＳトランジスタの制御端子
は、第３のＰ型ＭＯＳトランジスタと第３のＮ型ＭＯＳ
トランジスタで構成した第２のトランスファーゲートを
介して前記出力パッド部に接続し、前記第３のＰ型ＭＯ
Ｓトランジスタの制御端子はオンチップ電源電圧とし、
前記第３のＮ型ＭＯＳトランジスタの制御端子は前記出
力制御端子に接続し、また前記第２のＰ型ＭＯＳトラン
ジスタの制御端子を、電位を引き下げるための第４のＮ
型ＭＯＳトランジスタにも接続し、前記第４のＮ型ＭＯ
Ｓトランジスタの制御端子は前記出力制御端子に接続
し、さらに前記第１のＰ型ＭＯＳトランジスタの制御端
子は、制御端子をオンチップ電源電圧とした第４のＰ型
ＭＯＳトランジスタを介して前記出力パッド部にも接続
し、前記第１から第４のＰ型ＭＯＳトランジスタの基板
電位をオンチップ電源電圧より高い電圧とし、また前記
第１から第４のＮ型ＭＯＳトランジスタの基板電位を接
地電位としたことを特徴とする出力回路。