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JPH04313247A - 同一平面の接触バンプを有する相互接続装置及びその製造方法 - Google Patents

同一平面の接触バンプを有する相互接続装置及びその製造方法

Info

Publication number
JPH04313247A
JPH04313247A JP3275795A JP27579591A JPH04313247A JP H04313247 A JPH04313247 A JP H04313247A JP 3275795 A JP3275795 A JP 3275795A JP 27579591 A JP27579591 A JP 27579591A JP H04313247 A JPH04313247 A JP H04313247A
Authority
JP
Japan
Prior art keywords
layer
contact
bump
copper
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3275795A
Other languages
English (en)
Inventor
Gregory H Nelson
グレガリ・エイチ・ネルスン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rogers Corp
Original Assignee
Rogers Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rogers Corp filed Critical Rogers Corp
Publication of JPH04313247A publication Critical patent/JPH04313247A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、新規で改良された同一
平面のバンプ相互接続装置及びその製造方法に関する。
【０００２】
【従来の技術】電気的相互接続のための回路を閉じるた
めに突起した接触要素（ある時は「バンプ」と称される
）を用いることは、当業界で良く知られている。このよ
うなバンプは、回路を電気的構成要素又は別の回路に接
続するのに用いられる相互接続装置又は回路にしばしば
用いられる。実施例によって、バンプ接触を一方の回路
構成要素を他のものに、例えば米国特許第　４，４６８
，０７４号、第　４，６１０，４９５号及び第４，７６
８，９７１号に示されるような圧力接続装置の使用によ
って、接続するために用いることがしばしば知られてい
る。例えば、圧力接続を介して回路板に接続するために
、可撓性回路に接触バンプを用いることが知られている
。回路の可撓性及びバンプ位置間の距離は、接触子を形
成するための一致の程度を装置に許容するので、バンプ
の高さの均一性は上記の多くの応用において決定的でな
い。しかしながら、バンプ接触の密度が増大してバンプ
が互いに接近する場合は真実でない。このような場合に
相互接続回路材料の可撓性は、バンプ高さにおける差異
を克服するための必要とされる補償を与え得ないし、必
要とされるところで回路を閉じることの失敗のために、
故障が発生するであろう。
【０００３】バンプの接触が、回路板接続（例えば、５
０ミルのピッチ（隣接の接触位置の中心から中心））に
対するマルチチップモジュール（ＭＣＭ）のような高密
度の接触応用に用いられる場合、バンプ接触平面の同一
平面性（ｃｏｐｌａｎａｒｉｔｙ）　が維持されるべき
ことは非常に重要である。即ち、全てのバンプの頂上又
は接触表面が、ＭＣＭ又は他の接触されるべき装置上の
接触点と回路を閉じるために同一平面上にあるように、
バンプの高さが注意深く調整されなければならない。も
しバンプ高さがバンプからバンプへ異なると、全ての接
触位置で接触が安定となり得ない。例えば、二つのより
高いバンプの間により短いバンプがある場合、より短い
バンプは、ＭＣＭ又は他の装置上のその意図された接触
位置と回路を閉じることができないで、その結果故障に
つながる。
【０００４】バンプの同一平面性の必要は、とくに高密
度の相互接続応用において、当業界で確認されているが
、その目的を達成することはこれ迄困難であった。
【０００５】
【発明が解決しようとする課題】本発明は、同一平面の
バンプ接触を達成する効果的で信頼性のある方法を提供
するものである。
【０００６】本発明は、新規で改良された同一平面のバ
ンプ相互接続装置及びその製造方法において上に議論し
た諸問題を扱うものである。本発明は特にリード線の密
な（ｈｉｇｈ　ｌｅａｄ　ｃｏｕｎｔ）　相互接続装置
（ＭＣＭのためのような）に適しており、このような関
係で記載されようが、本発明の工程及び最終製品の両者
の特徴ならびに利点は、密なリード線（ｈｉｇｈ　ｌｅ
ａｄｃｏｕｎｔ）　の必要を持たない類似の相互接続装
置及び他の相互接続装置全般にも採用され得ることも、
さらに理解されるべきである。
【０００７】
【課題を解決するための手段】本発明に従えば、接触バ
ンプは、バンプから平らな基準となる表面に対して形成
される付加工程によって形成される。バンプは、基準と
なる表面上の、寸法的に安定な材料の一時的な成形層の
中に埋め込まれた隔離された物体として先ず形成される
。即ち、バンプは回線又はトレース（ｔｒａｃｅｓ）と
は別として形成される。その後、バンプは、なるべくな
ら、１９８９年５月１５日に出願され、本願の権利者に
帰属する、同時係属出願（出願番号第　３５２，１１２
号）に記載した付加的工程によって形成される回線又は
トレース中に組み込まれる。回路の形成後、平らな基準
となる表面及び一時的な安定な成形層は除去されて、同
一表面の平らな台形（ｍｅｓａ）の接触表面と等しい高
さのバンプを有する回路相互接続装置をあとに残す。
【０００８】均一な高さにあり、かつ同一表面の平らな
台形の接触表面を持っている本発明のバンプに加えて、
バンプの堅さが、付加的な製造工程で使用される材料の
選択によって選ばれて、そして調整され得る。
【０００９】本発明の、上記に議論したところのもの及
び他の性質及び利点は、下記の詳しい記載と図面から当
業者にとって明らかとなり理解されよう。
【００１０】
【実施例】本発明の同一平面のバンプ相互接続装置及び
方法は、回路を電気的装置及び／又は他の回路に接続す
ることが望まれている高密度の電気的相互接続装置の広
い範囲での使用に適している。本発明は、特に高密度の
相互接続の応用における使用に適している一方、本発明
は、バンプ接触要素が電気的要素又は回路と電気的接触
することが意図されているどんな相互接続装置又は回路
にもまた使用できる。
【００１１】本発明の装置及び製造方法は図面に示され
ている。本発明を理解を助けるために、装置及びその製
造方法の両者が、図１−図１３の結合した考察及び図２
５の工程図に先ず記載されよう。
【００１２】図２及び図３を参照すると、ステンレス鋼
の担体又は基板１０が支持構造体を形成する。この支持
構造体上に、複数の同一表面のバンプ回路又は相互接続
が製造工程中に形成される。基板１０は他の材料から作
成できるが、必要なのは、それが平らで、寸法的に安定
でかつ高度に滑らかな導電性表面であることである。複
数の同一表面のバンプ回路又は相互接続装置が担体板１
０上に形成されるが、ただ一つのそのような装置がここ
に示され、記載されている（図１で装置を取り囲む不規
則な線で示している）。しかしながら、複数のそのよう
な回路又は相互接続装置が、全て同時に板１０の表面上
に形成されることは理解されよう。また、図２−図１１
にただ二つのバンプ位置が示されているが、所望の多く
のバンプ位置（例．リード線の密な（ｈｉｇｈ　ｌｅａ
ｄ　ｃｏｕｎｔ）　相互接続装置のための数百又は数千
の）が、記載された工程によって同時に形成され得るこ
とが理解されよう。
【００１３】剥離／成型層１２は基層１０上への電気メ
ッキで形成される。剥離／成型層１２は、板１０に電気
メッキされたニッケルの薄層１２（Ａ）　及びニッケル
層の表面に電気メッキされた銅のより厚い層１２（Ｂ）
　からできている。ニッケルも銅もステンレス鋼板に強
く付着していないので（その結果ステンレス鋼板に対し
て剥離層を構成する）、ニッケル及び銅の層は、板１０
の全表面（その一部分のみが図示されている）に及んで
、そして板１０の両側面を包んで、そして裏（即ち底）
面に沿って短かい距離に及んで形成されている。このこ
とは、製造工程の間ステンレス鋼板−剥離／成型層構造
に対して機械的安定性を与えるために、層１２（Ａ）　
及び１２（Ｂ）　をステンレス鋼板に固定するのに役立
つ一方、製造工程の終りに近く剥離することを望む時に
剥離／成型層１２からステンレス鋼板１０の容易な剥離
を可能とする。ニッケル剥離層１２（Ａ）　は、なるべ
く約　１／２ミル（０．０００５″）厚さである。銅成
型層１２（Ｂ）　の厚さは、形成されるべき同一平面バ
ンプの所望の厚さに匹適するであろう。銅成型層の典型
的な厚さは、１ミル（　０．００１″）から１０ミル（
０．０１″）の範囲であろう。ステンレス鋼板上へ層１
２（Ａ）　及び１２（Ｂ）　を形成する段階は図２５の
Ａ段階に示されている。ニッケル／銅剥離層の概念は、
米国特許第　４，１５９，２２２号及び第４，３０６，
９２５号に開示されている。ステンレス鋼板上へニッケ
ルをメッキするに先立ち、板は、高度に磨きあげ、平滑
さを検査され、そして表面は、化学的に洗浄され、形成
されたどの酸化物も除去するためにアルカリ性電気洗浄
処理で活性化される。板１０のこの工程は、包み特性と
連結して、工程の間付着しており、工程の最後に剥離可
能である所望の剥離層を作り出す。
【００１４】製造工程の次の段階の間、接触バンプが形
成されるべき銅層は１２（Ｂ）　の上方の表面上に位置
を決めるために標準のフォトレジスト工程が採用される
。即ち、レジスト材料１３が銅層１２（Ｂ）　の上方の
表面上に堆積され、レジスト層は次いで、非露光レジス
トが洗い流されるバンプ位置１０２　の模様を決めるた
めに適当な美術的作業を通して光露光され、そして、銅
層１２（Ｂ）　の上方の表面の残りはフォトレジストで
覆われて残る。このフォトレジスト型取りの最後の段階
として、フォトレジストが、輪郭が明瞭で、清浄な、細
かいバンプ位置決めを得るために洗い流されてしまう範
囲をきれいにするために、プラズマエッチ清浄段階が実
行され得る。バンプ位置１０２　を決めるために除去さ
れた場所をもった上記フォトレジストが図２に示されて
いる。このフォトレジストバンプ位置型取り段階は図２
５のＢ段階に示されている。
【００１５】位置１０２　の銅は、次いで銅層１２（Ｂ
）　に複数の孔１０４　を形成するために、エッチング
で取り去られる（図３参照）。銅をエッチングするがニ
ッケルをエッチングしない、Ｍａｃ　Ｄｅｒｍｉｄ　Ｕ
ｌｔｒａ　Ｅｔｃｈ　ＦＬのようなアルカリエッチング
剤が用いられる。バンプ位置で層１２（Ｂ）　の銅は、
ニッケル層１２（Ａ）　の表面に平らな場所１０６　が
露出するまで、エッチングで取り去られる。底に平らな
場所１０６　を持つ孔１０４　は、本発明の同一平面の
接触バンプが形成される型を形成する。これらの孔１０
４　は、下方に延長し、ニッケル層１２（Ａ）　の露出
した平らな部分１０６　を決める円錐形の側壁１０８　
を持って形成されている。孔１０４　の拡大図が図４に
示されている。孔１０４の型及びニッケル層の露出した
平らな部分１０６（及び形成されるべき最終の接触バン
プ）は、円錐形の又は例えば楕円形等の他の形であり得
る。形はレジスト１３の型取りによって決定されるであ
ろう。相互接続のための円錐形の孔の代表的な寸法（及
びここで形成されるべき接触バンプの対応部分の）は、
サーキット又はトレースラインの幅及び間隔によると次
ようであり得た：Ａ＝　０．００２″〜　０．０１０″
；Ｂ＝　０．００１″〜　０．００８″；Ｃ＝０．００
２５″〜　０．０２０″；Ｄ＝　０．００１″〜　０．
０１０″。勿論、これらの寸法は代表的なものであり、
所望のように、形成されるべきバンプの所望の高さ（そ
れは孔の寸法Ｄに等しい）及び形成されるべきバンプの
平らな最上面の所望の大きさ（それは寸法Ｂに等しい）
に従って変化し得ることが理解されよう。バンプ盲ら孔
１０４　のエッチングは図２５のＣ段階に示されている
。
【００１６】次に、接触バンプの形成は、孔１０４　の
壁１０８　上及びニッケル層１２（Ａ）　の露出した層
１０６　上への金属１１０　、好ましくは金の薄い接触
層の電気メッキによって開始される；そして薄い障害層
１１２　、好ましくはニッケルが、次いで金の接触層上
に電気メッキされる。各孔１０４　の残部は、次いで電
気メッキにより銅で満される。金層１１０　は、なるべ
くならば約　１２５−１７５　ミクロインチ厚であり、
ニッケル層１１２　は、約２５〜７５ミクロインチ厚が
好ましい。層１００　及び１１２　は、金及びニッケル
に限られないし、上述の厚さ範囲に限られない。むしろ
、これらは、互いに異なるそして銅以外の適当などんな
金属であって良い；そして厚さは所望の如く変えること
ができる。このことは、注意する重要な特徴である。何
故なら、バンプの堅さは、バンプの形成に用いられる全
ての材料の選択と相対的厚さによって特別の用途のため
に選択され得るからである。例えば、金がバンプの大部
分の容量に用いられるならば、バンプは相対的に軟かで
あろう；もし大部分の材料がニッケルならば、バンプは
堅いであろう；もし大部分が銅ならば、堅さは、金又は
ニッケルの堅さの間であろう。層１１０　及び１１２　
のメッキ及び孔の残部の銅での充填は、図２５のＤ，Ｅ
及びＦ段階並びに図５及び図５Ａに示されている。
【００１７】バンプの適切な形成及び最終生成物におけ
る同一平面性を補償するために、銅１１４　は、各孔１
１４　の残部を埋め尽す、例えば、図５及び拡大図図５
Ａに示すように銅成型層１２（Ｂ）　の上部を越えて突
き出るためにメッキされる。こうして、メッキ工程で形
成された中央の沈下が、層１２（Ｂ）　の上部表面以下
にならないことを確保する。このことは重要である。
【００１８】フォトレジスト１３は次いで除去され、層
１２（Ｂ）　の表面上に突き出た過剰の銅は、バンプ構
造体を成型層１２（Ｂ）　の露出表面に対して平坦化す
るために、例えば機械的磨滅によって除去される。フォ
トレジストの除去及び平坦化は図２５のＧ及びＨ段階及
び図６に示されている。
【００１９】バンプ１１６　を形成する構造体は、今各
孔１０４　内に形成されてきて、その工程は回線（図７
−図１１参照）の形成のために進んでいる。その最後に
、フォトレジスト１７の層が、銅層１２（Ｂ）　（その
中に現在形成されたバンプ要素上も包含して）の上部表
面上に堆積され、次いで、非露光レジストが洗い流され
る銅層１２（Ｂ）　上に回線又はトレースエリア１４の
模様を決めるために、上記フォトレジストは、適当な美
術的作業を通して露出され、そして銅層１２（Ｂ）　の
上方の表面の残りはフォトレジストで覆れて残る。線１
４は、今層１２（Ｂ）　中に形成されたバンプ要素に拡
がっており、その結果バンプは形成されるべき回線又は
パッド中に包含されるであろう。典型的に線１４は、バ
ンプの底に比べて僅かに大きな大きさのバンプのまわり
のパッドエリアを包含するだろう。このフォトレジスト
型取りの最後の段階として、フォトレジスト１７が、輪
郭が明瞭で清浄な細いリード線をバンプの位置上に得る
ために洗い流されてしまう範囲をきれいにするために、
プラズマエッチ清浄段階が実行され得る。バンプ位置上
にリード線又はトレースラインを決めるために除去され
た場所をもった上記フォトレジストが図７に示されてお
り、そして図２５のＩ段階に包含されている。全てのバ
ンプが回路に含まれる必要は必ずしもないことに注意せ
よ。あるバンプは、機械的オフセット又はスペーシング
（ｓｐａｃｉｎｇ）　の目的のためにも使用できた。
【００２０】リード線１６が次いで表面１４上に電気メ
ッキによって形成される。三段階電着工程（図８参照）
が用いられ、それによって、各リード線１６が第一に表
面１４（バンプ１１６　上を含めて）上に金の薄層１６
Ａ　を電気メッキすることによって、次いで銅１６Ｂ　
の主層を電気メッキすること、及び金のもう一つの薄層
１６Ｃ　を電着することによって形成される。錫又はニ
ッケルのような他の電気メッキ可能な金属が、上記金層
１６Ａ　，１６Ｃ　の代りに、又は付加的に使用され得
る。層１６Ａの金はバンプ１１６　と結合して、バンプ
は形成されるリード線の一部となる。 又、もしスペーシングが許容されるならば、拡大した「
パッド」域が、美術的作業及びフォトレジスト模様に、
及びバンプの位置のリード線（図１−図１２の１１６　
参照）に形成され得る。所望ならば、各リード線１６の
全厚“Ｔ”は約　０．００１″；各リード線（パッド域
は含まない）の巾“Ｗ”及びそれ等の間のスペーシング
は１−２ミル（　０．００１″−　０．００２″）の細
さであり得る。図８は部分図であり、ただ二つのリード
線１６及びバンプが説明のために図８に示されているこ
とが理解されよう。模様メッキリード線１６の工程は、
図２５のＪ工程に示されている。銅層１２（Ｂ）　の表
面上の残りのレジスト材料は、次いで除去されて、露出
したリード線１６を銅層１２（Ｂ）　の上表面に残す。 レジスト除去段階は図２５のＪ工程に含まれている。図
８はレジスト１７をその位置にまだ持っている電気メッ
キしたリード線１６を示しており、図９はレジストが除
去された製作段階を示している。リード線１６及びパッ
ドはバンプ１１６に接合している。リード線１６は、典
型的にＭＣＭ上のチップのような電気要素へ、又は電気
要素から信号を運ぶ信号リード線であり、リード線１６
がある層は時として信号平面と呼ばれている。
【００２１】Ｂ段階のフォトレジスト模様付け及びＤ，
Ｅ及びＦ段階のメッキの全体部分として、複数のレジス
トレーション機能（ｒｅｇｉｓｔｒａｔｉｏｎｆｅａｔ
ｕｒｅ）（図１参照）も、所望ならば、バンプ１１６　
に関してライン１６の正確な位置のための（そして、も
し多層装置が作られる場合は、製作工程の後段階におけ
る孔による正確な位置のための）目印として役立つため
に、剥離層１２上に配置され、形成される。多くのこの
ようなレジストレーション機能が、製作工程で同時に形
成された全ての相互接続装置のためのレジストレーショ
ン目印として役立つために板１０一面にわたる剥離層１
２上に形成されるが、わずか二つが図１に示されている
。
【００２２】レジスト１７が除去された後に、固定され
ない（ｆｒｅｅ）フィルム粘着材１８が次いでリード線
１６の最上部におかれる。粘着フィルムは熱及び圧力で
活性化される；それは、例えば、権利者のロジャース社
（Ｒｏｇｅｒｓ　Ｃｏｒｐ．）から提供される８９７０
として知られているフェノール性ブタリルエポキシであ
る。初めにこのフィルムは、リード線１６の最上に、そ
してリード線１６を囲むことなく支持されている。粘着
フィルムを載置するこの段階は図１０に示されており、
図２５のＫ段階に示されている。
【００２３】この時点で工程の残りの段階は、単層相互
接続又は他の回路装置が製造されるか、又は複層装置が
製造されるかの何れかによるだろう。もし単層装置が製
造される場合には、ポリイミド、ポリエチレン等のよう
な薄い誘電体シート１１８　が粘着材フィルム１８上に
載置され、熱及び圧力が、図１１及び図２５のＬ段階に
示すように、上記誘電体１１８　をリード線１６及び銅
層１２（Ｂ）　に接合するために、リード線１６を囲ん
で粘着材層１８を流すようにするために適用される。固
定されないフィルム粘着材１８と誘電体１１８　の分離
層の代りに、粘着材及び誘電体の予備成形したカバーフ
ィルムを用いることができた。
【００２４】Ｌ段階後、担体板１０は、剥離／成型層１
２の包みをこわし（ａ）　、そして担体を剥離／成型層
１２から分離する（ｂ）　ことによって除去される。こ
れは、前に論じたように、剥離／成型層１２が板１０に
強く付着していないので、手で行い得る。板１０の除去
後、剥離／成型層１２は、リード線１６及び粘着フィル
ム１８に接合して残り、その結果剥離／成型層１２を除
去する必要が残る。これは、（ａ）全てのニッケル層１
２（Ａ）　をエッチングで除き、次いで、（ｂ）　全て
の銅層１２（Ｂ）　をエッチングで除くことによって、
又は、ニッケルと銅をエッチングするが金をエッチング
しない、塩化第二鉄のような、単一のエッチング剤の使
用によって為される。バンプ１１６　の金をメッキした
表面１１０　と、回線及びパッド領域の金でメッキした
表面１６Ａ　を露出して残す。担体１０の除去並びにバ
ンプ及び回線を露出するためのエッチングの段階は、図
２５のＭ及びＮ段階に示されている。この連結で注意す
べき点は、単層製品（例えば、単一の誘電体層）に対し
て、リード線１６は記述したように金／銅／金である必
要はない。むしろ、リード線１６は、（ａ）　電気メッ
キすることができ、そして（ｂ）　銅に特有のエッチン
グ剤（銅層１２（Ｂ）　の除去に用いられる）でエッチ
ングされないどんな金属であり得た。
【００２５】担体１０及び剥離／成型層１２の除去の結
果、得られた構造は個々の部品の間の誘電体１１８　及
び粘着材１８によって単一のシート状構造に共に結合し
た多くの個々の相互接続装置からなる。次いで、個々の
部品は、打ち抜き、レーザ切断等のような便利な手段に
よって、例えばシート状構造から切除して単一化される
。単一化段階は図２５のＯに示されている。
【００２６】得られた製品は、図１，図１２及び図１３
に示すようなリード線１６及び同一平面のバンプ１１６
　を持つ、可撓性回路又は相互接続である。勿論、図１
，図１２及び図１３に示された回路又は相互接続は、図
示のみの目的であることが理解されよう。リード線１６
の実際の数と配列は、回路のための意図された使用に依
存するだろう。注意すべき重要な点は、図１３に示すよ
うに、各バンプ１１６　が不連続な平らな頂き又はメサ
１２０　を持っていることである；そして、最も重要な
のは、メサ１２０　が、担体１０の表面及びそれに対面
してバンプが形成されるニッケル層１２（Ａ）　の表面
の平坦さの限界内で厳密に同一平面である。即ち、メサ
１２０　は、担体１０上の極く薄い層に過ぎないニッケ
ル層１２（Ａ）　に対面して形成されているので、担体
１０の表面の平坦さを調整し確保することによって同一
平面の接触バンプを厳密に形成することが、本発明にと
って可能である。一旦それが為されると、最終製品にお
けるバンプの同一平面性が確保される。
【００２７】注意すべきもう一つの重要な点は、バンプ
の堅さが、バンプ１１６　の形成の使用される材料のそ
れぞれの容量を調整することと、上記した材料を選択す
ることによって、調整される。
【００２８】単一金属層装置が上に説明されてきたけれ
ども、好ましい形状は、第二層が電圧（通常は基礎）層
である少なくとも二層装置であろう。完成した二層装置
は図１４（図１に対応）に示されており、その製品は図
１５から図２４に図示されている。この二層装置は、上
記のようなバンプ１１６　と信号平面回線１６とを持っ
ている；そして、通路（下記に記載する）によって基礎
平面に接続する装置の反対の端部にいくつかのバンプ　
１１６′をも持っている。図１５を参照して、バンプ　
１１６′は、先述した工程の間拡大パッド領域１６′（
これは、同時に、回線１６と同じ工程によって形成され
る）と共に形成される。拡大パッド１６′は回線１６の
スタッブとしてみられ得る。
【００２９】多層相互接続製品を形成するために、Ｊ段
階後の製造工程は、Ｋ段階に進める代りに、段階Ｐに進
む。この段階では、粘着フィルム１８を含む絶縁基層に
接合する銅の単一の被覆ラミネート２０が、熱及び圧力
によって図１５に示すようにパッド１６′及びリード線
１６及び剥離層１２に接合される。ラミネート２０は、
例えば、粘着層２０Ｂ　（例えば、上に同定した８９７
０）によってポリイミド層２０Ｃ　（他側の上の接着材
１８と共に）に接合される　１／２オンスの銅層２０Ａ
　であり得る。フルオロポリマ複合体、フルオロイミド
、ポリアミド−イミド等のようなレーザで食刻できる他
の誘電体及び粘着材が記述した絶縁系の代りに使用され
得る。銅層２０Ａ　がバンプ１１６′及びパッド１６′
から離れて対向するように、ラミネート２０を置くこと
が重要である。熱及び圧力の適用は、粘着層１８が、ラ
ミネートをリード線１６及びパッド１６′及び成型層１
２Ｂ　に接合するために、図１５に示すようにパッド１
６′のまわり及び間に、そして図１１に示すようにリー
ド線１６のまわりにも流れるようにする。ラミネート２
０を置き、それを接合する段階は図２０のＰ段階に示さ
れている。ラミネート２０（粘着材１８を含む）は、製
造工程の次の段階における通路の正確な位置の為に組立
体の表面から見えるレジストレーション機能１５を残す
ためにレジストレーション機能１５と一直線に並べるた
めの予備穿孔がされる。
【００３０】ラミネート２０が組立体に接合された後に
、一連のバイアホール（ｖｉａｈｏｌｅ）　（図１８参
照）が、パッド１６′と共に作られるべき電気的接続を
許容するために組立体中に形成される。ただ１個の通路
孔の形成が図１６〜図１９に示されているが、通路孔は
各パッド１６′の位置に形成されることが理解されよう
。通路を形成するために、フォトレジスト１１８　の層
が銅層２０Ａ　に適用され、フォトレジストは写真的に
露光され、通路が形成されるべき位置１２０　において
のみ非露光のフォトレジストを除去するために現像され
る（図１６参照）。フォトレジストが除去されるべき範
囲の位置は、予め形成されたレジストレーション機能１
５を参考にして正確に決定される。フォトレジストが通
路位置１２０　で除去された後に、通路位置での層２０
Ａ中の銅がエッチングにより除去されて粘着層２０Ｂ　
を露出する（図１７参照）。次いで、残りのフォトレジ
ストは剥されて、残りの銅表面２０Ａ　の全てを露出す
る。次いで、バイア通路中の粘着層２０Ｂ　、誘電体層
２０Ｃ　及び粘着層１８は、ドリルとして働く適当なレ
ーザビーム（ＣＯ２　又はＵＶレーザのような）によっ
て全て除去される。露出された銅層２０Ａ　はレーザド
リルのマスクを構成する。レーザは、層２０Ａ　中の銅
がエッチングされて粘着層２０Ｂ　を露出する場所を除
いては影響を与えずに表面２０Ａ　を走査する。これら
の場所において、レーザビームは、層２０Ｂ　、２０Ｃ
及び１８の誘電体材料を通して孔をあけ（除去する）て
、パッド１６′のメッキ表面１６Ｃ　を露出し、バイア
ホール（ｖｉａ　ｈｏｌｅ）２２を形成する。次いで、
バイアホール（ｖｉａ　ｈｏｌｅ）２２はどの標準の手
段（例えばプラズマ洗浄、蒸気ホーン（ｖａｐｏｒ　ｈ
ｏｎｉｎｇ）等）によってきれいにされて、傾斜が急で
清浄なバイアホール（ｖｉａ　ｈｏｌｅ）の壁とパッド
１６′の層１６Ｃ　における清浄な露出表面の輪郭をは
っきりさせる。バイアホール（ｖｉａ　ｈｏｌｅ）を形
成する段階は図２５のＱ段階に示されており、バイアホ
ール（ｖｉａ　ｈｏｌｅ）は図１８に示されている。
【００３１】図１９を参照すると、次に、通路を完成し
、パッド１６′から銅層２０Ａ　への電気的結合を形成
するために、バイアホール（ｖｉａ　ｈｏｌｅ）２２の
壁に沿ったパッド１６′の露出した表面と、銅層２０Ｃ
　の露出した表面とに対して銅２４がメッキされる。銅
層２４／２０Ａ　は最終製品における電圧（電力又は基
礎）平面として役立つ。銅層２４は二段階工程で形成さ
れる。その工程では、第一に銅の極めて薄い層が無電解
メッキによって形成され、次いで層２４の残りが電解メ
ッキによって形成される。層２４の全体の厚さは約　１
／２ミル（０．０００５″）である。通路を形成し、パ
ッド１６′を電力の又は基礎平面に接続するための層２
４の形成は図２５のＲ段階に示されている。
【００３２】図２０及び図２１を参照すると、次にもう
一つのフォトレジスト層１２０　が銅層２４に適用され
、そしてフォトレジストは露光され、装置に形成される
べき、基礎平面の外部の寸法と形とを決定するために現
像される。 フォトレジストは除去されて、形成される各相互接続の
境界Ｂの外側となるべき領域内に銅層２４が露出する。 露出した銅層２４のエッチング以前の露出したレジスト
と銅層２０Ａ　が図２０及び図２１に示されている。銅
がエッチングされた後に、フォトレジストは剥される（
それぞれ図２０及び図２１に相当する図２２及び図２３
を参照）。層２４／２０Ａ　のエッチングを含む、境界
Ｂの形成は、図２５のＳ段階に示されている。次いで、
任意に金、ニッケル上の金、錫又は他の材料の保護層１
２２　が銅層２４に対してメッキされる（図２４参照）
。層１２２　は、剥離／成型層から装置を取り外すため
の引続くエッチングの間、基礎平面を酸化及び化学的攻
撃から保護する。任意の保護層１２２　メッキは図２５
のＴ段階に示されている。代替的に、フォトレジスト１
２０　が、このような保護を付与する場所に残されるこ
とができ、そしてそれは、装置が剥離／成型層から取り
外された後に除去され得る。
【００３３】Ｔ段階後、担体板１０は記述のＭ及びＮ段
階に依存することによって除去される。即ち、担体板１
０は、（ａ）　剥離／成型層１２の包みを壊し、（ｂ）
　担体板１０を剥離／成型層１２から分離することによ
って除去される。 これは、既述のように、剥離／成型層１２が板１０に強
く付着していないので、手で行ない得る。板１０の除去
後、剥離／成型層１２は、バンプ１１６　、バンプ　１
１６′、リード１６及び粘着フィルム１８に接合したま
まであり、従って剥離／成型層１２を除去する必要が残
っている。これは、（ａ）　全てのニッケル層１２Ａ　
をエッチングで除き、次いで（ｂ）　全ての銅層に１２
Ｂをエッチングで除くことによって、又は、ニッケルと
銅をエッチングするが金をエッチングしない、塩化第二
鉄のような単一のエッチング剤の使用によって為される
。それは、リード線１６の下方の表面（金メッキした表
面１６Ａ　）及び露出した同一平面のバンプ１１６　及
び　１１６′を残す。もし、二段階エッチングが用いら
れる場合、それは二種の標準エッチングの使用によって
達成され、第一番目はニッケルに特有のものであり、第
二番目は銅に特有のものである。支持板１０の除去及び
剥離／成型層１２のエッチングは、図２５のＭ及びＮ段
階に示されている。バンプ　１１６′は、互いにそして
バンプ１１６　と同一平面であることが理解されよう。
【００３４】板１０及び剥離／成型層１２の除去の結果
、得られた構造は個々の部品の間の粘着材２０Ｂ　、誘
電体２０Ｃ　及び粘着材１８によって単一のシート状構
造に共に結合した多くの個々の接続装置からなる。次い
で個々の部品は、図２５のＯ段階で、打ち抜き、レーザ
切断等のような便利な手段によって、例えばシート状構
造から切除して単一化される。最終製品は、図１４及び
図２３に示されるようであろうが、担体１０及び剥離層
１２を欠く。
【００３５】銅層１２（Ｂ）　が電気メッキによって形
成されること及び銅層１２（Ｂ）　が最終製品における
接触バンプの所望の高さと同じ厚さでなければならない
ことも憶えているならば、もし、高いバンプ（例えば、
　０．００５″から０．０１″）　が所望ならば層１２
（Ｂ）　を電気メッキで作り上げるためには長い時間が
必要であることが理解されよう。 代替法として、ステンレス銅裏板１０及び電気メッキに
よる銅層１２（Ｂ）　の作成は、ニッケルの薄層が、例
えば電気メッキによって被覆される一つの表面への相対
的に薄い（例えば　０．００５″から　０．０１０″）
シートの使用によって置き代えることができる。ニッケ
ルで被覆されたこの銅のシートは、層１２（Ｂ）　及び
１２（Ａ）　のそれぞれに相当する。次いで、工程は、
単一層又は多層の回路装置のいずれかを形成するために
Ｃ段階から先に進行する。一つの表面へのニッケルで被
覆した銅の薄いシートの代替的使用と共に、薄い銅シー
トの反対側の表面の類似は、バンプメサ１２０　の正確
な同一表面性を達成するために当てにされている。
【００３６】もう一つの変形として、銅層１２Ｂ　がＮ
段階で溶媒に溶解され又はレーザエッチングで取り去ら
れるポリイミドのような、堅く、曲らない重合性材料で
置き代えることができた。もし、このポリイミドが用い
られる場合、これは、バンプ位置を決定するために露光
され、現像されるであろうレジストで被覆され、そして
、バンプの位置は適当な溶媒によって溶出されるであろ
う。ポリイミドの表面及びバンプ孔は、次いで（レジス
トの除去後）、金属の薄層で被覆される（例えば、無電
解メッキ、スパッタリング等で、その結果、それは、そ
れ以上の工程の電気メッキ段階の基礎として役立つ）。
【００３７】なるべくなら、透過孔１３２　を有する１
つ以上のタブ１３０　が、バンプが連結されるべきどん
な装置（例えば、ＭＣＭ）又は回路ともハンプ１１６　
及び　１１６′を連結するために一列に並べる。
【００３８】実施例によって、本発明のバンプを用いて
形成された相互接続装置は、特に、ＭＣＭ相互接続、印
刷回路板接続装置、集積回路テストプローブ回路又はチ
ップ−チップ相互接続（ｃｈｉｐ　ｔｏ　ｃｈｉｐ　ｉ
ｎｔｅｒ　ｃｏｎｎｅｃｔｓ）　、及びＴＡＢテスト回
路のための圧力接続１２におけるインターフェーシング
（ｉｎｔｅｒｆａｃｉｎｇ）　のために適当である。本
発明は、バンプが、ＩＣダイ（ＩＣ　ｄｉｅ）に直接接
合するためにＴＡＢの内部リード線の位置上にあるＴＡ
Ｂに接続するためのような圧力コネクタ以外の相互接続
にも有用である。
【００３９】より好ましい実施例が示され、説明されて
きたが、本発明の精神と範囲から離れることなく、さら
に種々の変形及び置き替えがされ得る。したがって、本
発明は図解によってしかも制限なく記載されてきたこと
を理解されるべきである。
【図面の簡単な説明】
【図１】本発明による可撓性の回路相互接続装置の平面
図である（製造工程において底から眺めたもの）。
【図２】図１のＡ−Ａ線に沿った部分的な正面断面図で
あって、本発明の製造の第１の段階における状態を示し
た図である。
【図３】図１のＡ−Ａ線に沿った部分的な正面断面図で
あって、本発明の製造の第２の段階における状態を示し
た図である。
【図４】図１のＡ−Ａ線に沿った部分的な正面断面図で
あって、本発明の製造の第３の段階における状態を示し
た図である。
【図５】図１のＡ−Ａ線に沿った部分的な正面断面図で
あって、本発明の製造の第４の段階における状態を示し
た図である。
【５Ａ】図５の部分的拡大図である。
【図６】図１のＡ−Ａ線に沿った部分的な正面断面図で
あって、本発明の製造の第５の段階における状態を示し
た図である。
【図７】図１のＡ−Ａ線に沿った部分的な正面断面図で
あって、本発明の製造の第６の段階における状態を示し
た図である。
【図８】図１のＡ−Ａ線に沿った部分的な正面断面図で
あって、本発明の製造の第７の段階における状態を示し
た図である。
【図９】図１のＡ−Ａ線に沿った部分的な正面断面図で
あって、本発明の製造の第８の段階における状態を示し
た図である。
【図１０】図１のＡ−Ａ線に沿った部分的な正面断面図
であって、本発明の製造の第９の段階における状態を示
した図である。
【図１１】図１のＡ−Ａ線に沿った部分的な正面断面図
であって、本発明の製造の第１０の段階における状態を
示した図である。
【図１２】図１の同一平面のバンプを有する単一層相互
接続装置の外観図である。
【図１３】図１２の１３−１３線に沿った拡大詳細図で
ある。
【図１４】多層（例、多重誘電体層）の可撓性相互接続
装置における同一平面のバンプを有する本発明の第二の
実施例を示す図１類似の平面図である。
【図１５】図１４のＢ−Ｂ線に沿った部分的な正面断面
図であって、多層装置の製造の第１の段階における状態
を示した図である。
【図１６】図１４のＢ−Ｂ線に沿った部分的な正面断面
図であって、多層装置の製造の第２の段階における状態
を示した図である。
【図１７】図１４のＢ−Ｂ線に沿った部分的な正面断面
図であって、多層装置の製造の第３の段階における状態
を示した図である。
【図１８】図１４のＢ−Ｂ線に沿った部分的な正面断面
図であって、多層装置の製造の第４の段階における状態
を示した図である。
【図１９】図１４のＢ−Ｂ線に沿った部分的な正面断面
図であって、多層装置の製造の第５の段階における状態
を示した図である。
【図２０】図１４のＢ−Ｂ線に沿った部分的な正面断面
図であって、多層装置の製造の第６の段階における状態
を示した図である。
【図２１】図１４のＢ−Ｂ線に沿った部分的な正面断面
図であって、多層装置の製造の第７の段階における状態
を示した図である。
【図２２】図１４のＢ−Ｂ線に沿った部分的な正面断面
図であって、多層装置の製造の第８の段階における状態
を示した図である。
【図２３】図１４のＢ−Ｂ線に沿った部分的な正面断面
図であって、多層装置の製造の第９の段階における状態
を示した図である。
【図２４】図１４のＢ−Ｂ線に沿った部分的な正面断面
図であって、多層装置の製造の第１０の段階における状
態を示した図である。
【図２５】本発明の製造工程のブロック図である。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】　　平らな頂上を為す複数の接触バンプが
    形成されると共に、相対的に薄くて平らな第一の材料の
    層、及び選択的に除去可能である相対的に厚い第二の材
    料の層を包含する成型体を確立し、前記第二の材料中に
    おける前記接触バンプが形成される位置を決定し、各位
    置において前記第一の材料の前記平らな領域を露出する
    ために、前記各位置におて前記第二の材料を選択的に除
    去して、前記第一の材料の前記平らな領域において、前
    記第一の材料に重なる前記第二の材料中に、予め決めら
    れた大きさと形状の孔を形成し、前記各孔の中に、前記
    孔の形状に一致すると共に、それぞれが、他の前記導電
    性要素のそれぞれの要素の平らな表面と同一平面の平ら
    な表面を持つ電気的導電性接触要素を形成し、前記接触
    要素の少なくとも一つを包含する電気回線の複数を前記
    第二の材料の上に形成し、前記回線を電気的絶縁材料と
    共に接合し、各回線中にその全てが同一平面にある少な
    くとも一つの接触バンプを有する複数の回線を持つ相互
    接続装置を決めるために前記接触要素を前記成型体から
    除去する各段階を包含する、接触バンプを持つ電気的相
    互接触装置の形成方法。
  2. 【請求項２】　　前記成型体の前記第二の材料が銅であ
    り、前記成型体の前記第一の材料が銅以外の金属であり
    、そして、前記各接触バンプが、銅又は前記第一の材料
    以外の少なくとも第三の材料から形成されており、前記
    第三の材料が前記成型体の中の前記第一及び第二の材料
    と接触して置かれており、銅が、前記第三の材料と接触
    して置かれていることを特徴とする請求項１に記載の方
    法。
  3. 【請求項３】　　前記回線の形成段階が、各回線を決め
    るために銅以外の他の金属の第一の層及び銅の第二の層
    を堆積することによって、前記成型体の前記第二の材料
    の上に各回線を付加的に形成する段階を包含することを
    特徴とする請求項２に記載の方法。
  4. 【請求項４】　　前記接触バンプの堅さが、接触バンプ
    を形成するのに用いられた前記第三の材料及び銅そのも
    のと、量によって決められることを特徴とする請求項２
    に記載の方法。
  5. 【請求項５】　　平らな頂上を為す複数の接触バンプが
    形成されると共に、相対的に薄くて平らな第一の材料の
    層及び選択的に除去可能である相対的に厚い第二の材料
    の層を包含する成型体を確立し、前記第二の材料中にお
    ける前記接触バンプが形成される位置を決定し、各位置
    において前記第一の材料の前記平らな領域を露出するた
    めに、前記各位置におて前記第二の材料を選択的に除去
    して、前記第一の材料の前記平らな領域において、前記
    第一の材料に重なる前記第二の材料中に、予め決められ
    た大きさと形状の孔を形成し、前記各孔の中に、前記孔
    の形状に一致すると共に、それぞれが、他の前記導電性
    要素のそれぞれの要素の平らな表面と同一平面の平らな
    表面を持つ電気的導電性接触要素を形成し、前記接触要
    素の少なくとも一つを包含する電気回線の複数を前記第
    二の材料の上に形成し、前記回線に接合される誘電製材
    料の層と導電性材料の層との積層を前記回線に接合し、
    そして前記回線を前記導電性材料の層から分離し、前記
    積層を通って少なくとも一つの前記回線に少なくとも一
    つのバイアホール（ｖｉａｈｏｌｅ）　を形成し、前記
    導電性材料の層から前記少なくとも一つの回線へ前記バ
    イア（ｖｉａ）　孔を通ってバイア（ｖｉａ）　接続を
    形成し、各回線中にその全てが同一平面にある少なくと
    も一つの接触バンプを有する複数の回線を持つ相互接続
    装置を決めるために、前記接触要素を前記成型体から除
    去し、そして、電圧平面を構成している導電層が前記少
    なくとも一つのバイア（ｖｉａ）　によって前記少なく
    とも一つの回線に接続する各段階を包含する、接触バン
    プを持つ電気的相互接触装置の形成方法。
  6. 【請求項６】　　前記成型体の前記第二の材料が銅であ
    り、前記成型体の前記第一の材料が銅以外の金属であり
    、そして、前記各接触バンプが、銅又は前記第一の材料
    以外の少なくとも第三の材料から形成されており、前記
    第三の材料が前記成型体の中の前記第一及び第二の材料
    と接触して置かれており、銅が、前記第三の材料と接触
    して置かれていることを特徴とする請求項５に記載の方
    法。
  7. 【請求項７】　　前記回線の形成段階が、各回線を決め
    るために銅以外の他の金属の第一の層及び銅の第二の層
    を堆積することによって、前記成型体の前記第二の材料
    の上に各回線を付加的に形成する段階を包含することを
    特徴とする請求項５に記載の方法。
  8. 【請求項８】　　前記接触バンプの堅さが、接触バンプ
    を形成するのに用いられた前記第三の材料及び銅そのも
    のと、量によって決められることを特徴とする請求項５
    に記載の方法。
  9. 【請求項９】　　絶縁材料の基板と、前記の基板に載置
    されており、それぞれが、接触バンプが載置されている
    第一の表面を持っている多数の回線と、前記各回線の前
    記第一の表面上に載置されており、それぞれが、その回
    線から間隔を空け、かつ、並び立てられた接触バンプに
    おける全ての他の台形と同一平面にある、平らな台形を
    持っている、少なくとも一つの接触バンプとを持つ電気
    的要素又は回路と電気的接続を確立するための電気的相
    互接続装置。
  10. 【請求項１０】　　各接触バンプが、成型材料以外の第
    一の金属材料の外層と第二の金属材料の内層とを持って
    いる前記接触バンプが、予め決められた成型材料で出来
    た成型体中に形成されていることを特徴とする請求項９
    の相互接続装置。
  11. 【請求項１１】　　前記各バンプの堅さが、前記各バン
    プにおける前記第一及び第二の金属材料のそのものと、
    量によって決められることを特徴とする請求項１０の相
    互接続装置。
  12. 【請求項１２】　　前記各バンプの前記第一及び第二の
    金属材料の間に第三の金属材料の中間層を包含すること
    を特徴とする請求項１０の相互接続装置。
  13. 【請求項１３】　　前記各バンプの堅さが、前記各バン
    プにおける前記第一、第二及び第三の金属材料のそのも
    のと、量によって決められることを特徴とする請求項１
    ０の相互接続装置。
  14. 【請求項１４】　　前記接触バンプが、付加工程によっ
    て前記成型体中に、形成され、前記回線が、付加工程に
    よって、前記台形から間隔を空けた前記各バンプの表面
    上に形成されていることを特徴とする請求項１０の相互
    接続装置。
  15. 【請求項１５】　　前記回線から間隔を空けた金属層を
    持っている少なくとも一つの電圧層と、この電圧層を前
    記回線の選択された一つに接続する複数の通路とを包含
    する請求項１０の相互接続装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008160117A (ja) * 2006-12-21 2008-07-10 Palo Alto Research Center Inc 電気めっき方法

Families Citing this family (144)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917707A (en) 1993-11-16 1999-06-29 Formfactor, Inc. Flexible contact structure with an electrically conductive shell
EP0653105A1 (en) * 1992-07-30 1995-05-17 Minnesota Mining And Manufacturing Company Planarizing bumps for interconnecting matching arrays of electrodes
US5242534A (en) * 1992-09-18 1993-09-07 Radiant Technologies Platinum lift-off process
US5296651A (en) * 1993-02-09 1994-03-22 Hewlett-Packard Company Flexible circuit with ground plane
US6246247B1 (en) 1994-11-15 2001-06-12 Formfactor, Inc. Probe card assembly and kit, and methods of using same
US20020053734A1 (en) 1993-11-16 2002-05-09 Formfactor, Inc. Probe card assembly and kit, and methods of making same
US7200930B2 (en) 1994-11-15 2007-04-10 Formfactor, Inc. Probe for semiconductor devices
US7084656B1 (en) 1993-11-16 2006-08-01 Formfactor, Inc. Probe for semiconductor devices
US6624648B2 (en) 1993-11-16 2003-09-23 Formfactor, Inc. Probe card assembly
US5482897A (en) * 1994-07-19 1996-01-09 Lsi Logic Corporation Integrated circuit with on-chip ground plane
JP3348528B2 (ja) * 1994-07-20 2002-11-20 富士通株式会社 半導体装置の製造方法と半導体装置及び電子回路装置の製造方法と電子回路装置
US6870272B2 (en) * 1994-09-20 2005-03-22 Tessera, Inc. Methods of making microelectronic assemblies including compliant interfaces
US6826827B1 (en) * 1994-12-29 2004-12-07 Tessera, Inc. Forming conductive posts by selective removal of conductive material
US5971253A (en) * 1995-07-31 1999-10-26 Tessera, Inc. Microelectronic component mounting with deformable shell terminals
US6284563B1 (en) * 1995-10-31 2001-09-04 Tessera, Inc. Method of making compliant microelectronic assemblies
US6211572B1 (en) 1995-10-31 2001-04-03 Tessera, Inc. Semiconductor chip package with fan-in leads
US6483328B1 (en) * 1995-11-09 2002-11-19 Formfactor, Inc. Probe card for probing wafers with raised contact elements
US6007349A (en) * 1996-01-04 1999-12-28 Tessera, Inc. Flexible contact post and post socket and associated methods therefor
WO1997046062A1 (en) * 1996-05-29 1997-12-04 W.L. Gore & Associates, Inc. Method of forming raised metallic contacts on electrical circuits for permanent bonding
US5747358A (en) * 1996-05-29 1998-05-05 W. L. Gore & Associates, Inc. Method of forming raised metallic contacts on electrical circuits
US6635514B1 (en) 1996-12-12 2003-10-21 Tessera, Inc. Compliant package with conductive elastomeric posts
JP3080047B2 (ja) * 1997-11-07 2000-08-21 日本電気株式会社 バンプ構造体及びバンプ構造体形成方法
US6078103A (en) * 1998-10-29 2000-06-20 Mcdonnell Douglas Corporation Dimpled contacts for metal-to-semiconductor connections, and methods for fabricating same
KR20020011440A (ko) * 1999-06-17 2002-02-08 마이클 골위저, 호레스트 쉐퍼 가요성 접점을 구비한 전자 소자 및 그 전자 소자의 제조방법
DE10016132A1 (de) * 2000-03-31 2001-10-18 Infineon Technologies Ag Elektronisches Bauelement mit flexiblen Kontaktierungsstellen und Verfahren zu dessen Herstellung
DE10116069C2 (de) * 2001-04-02 2003-02-20 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip und Verfahren zu seiner Herstellung
US6930256B1 (en) 2002-05-01 2005-08-16 Amkor Technology, Inc. Integrated circuit substrate having laser-embedded conductive patterns and method therefor
US6856007B2 (en) 2001-08-28 2005-02-15 Tessera, Inc. High-frequency chip packages
US7633765B1 (en) 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
US7548430B1 (en) 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
US9691635B1 (en) 2002-05-01 2017-06-27 Amkor Technology, Inc. Buildup dielectric layer having metallization pattern semiconductor package fabrication method
WO2004014114A1 (ja) * 2002-07-31 2004-02-12 Sony Corporation 素子内蔵基板の製造方法および素子内蔵基板、ならびに、プリント配線板の製造方法およびプリント配線板
JP3990962B2 (ja) * 2002-09-17 2007-10-17 新光電気工業株式会社 配線基板の製造方法
US6972480B2 (en) 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
WO2005004195A2 (en) 2003-07-03 2005-01-13 Shellcase Ltd. Method and apparatus for packaging integrated circuit devices
US7129576B2 (en) * 2003-09-26 2006-10-31 Tessera, Inc. Structure and method of making capped chips including vertical interconnects having stud bumps engaged to surfaces of said caps
US20050116344A1 (en) * 2003-10-29 2005-06-02 Tessera, Inc. Microelectronic element having trace formed after bond layer
US10811277B2 (en) 2004-03-23 2020-10-20 Amkor Technology, Inc. Encapsulated semiconductor package
US11081370B2 (en) 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
US7453157B2 (en) * 2004-06-25 2008-11-18 Tessera, Inc. Microelectronic packages and methods therefor
US7475964B2 (en) * 2004-08-06 2009-01-13 Hewlett-Packard Development Company, L.P. Electrical contact encapsulation
US20060183270A1 (en) * 2005-02-14 2006-08-17 Tessera, Inc. Tools and methods for forming conductive bumps on microelectronic elements
CN101128931B (zh) * 2005-02-25 2010-05-19 德塞拉股份有限公司 具有顺应性的微电子组件
US8143095B2 (en) 2005-03-22 2012-03-27 Tessera, Inc. Sequential fabrication of vertical conductive interconnects in capped chips
US7485956B2 (en) * 2005-08-16 2009-02-03 Tessera, Inc. Microelectronic package optionally having differing cover and device thermal expansivities
US20070138644A1 (en) * 2005-12-15 2007-06-21 Tessera, Inc. Structure and method of making capped chip having discrete article assembled into vertical interconnect
US7936062B2 (en) 2006-01-23 2011-05-03 Tessera Technologies Ireland Limited Wafer level chip packaging
US7550857B1 (en) 2006-11-16 2009-06-23 Amkor Technology, Inc. Stacked redistribution layer (RDL) die assembly package
US20080131996A1 (en) * 2006-12-05 2008-06-05 Gene Wu Reverse build-up process for fine bump pitch approach
US7678997B2 (en) 2006-12-19 2010-03-16 The Boeing Company Large area circuitry using appliqués
US20080150101A1 (en) * 2006-12-20 2008-06-26 Tessera, Inc. Microelectronic packages having improved input/output connections and methods therefor
US7749886B2 (en) 2006-12-20 2010-07-06 Tessera, Inc. Microelectronic assemblies having compliancy and methods therefor
US8604605B2 (en) 2007-01-05 2013-12-10 Invensas Corp. Microelectronic assembly with multi-layer support structure
KR100992181B1 (ko) * 2007-12-26 2010-11-04 삼성전기주식회사 패키지용 기판 및 그 제조방법
WO2009084300A1 (ja) * 2007-12-28 2009-07-09 Ibiden Co., Ltd. インターポーザー及びインターポーザーの製造方法
US7960827B1 (en) 2009-04-09 2011-06-14 Amkor Technology, Inc. Thermal via heat spreader package and method
WO2011139619A1 (en) 2010-04-26 2011-11-10 Hsio Technologies, Llc Semiconductor device package adapter
US9536815B2 (en) 2009-05-28 2017-01-03 Hsio Technologies, Llc Semiconductor socket with direct selective metalization
US8623753B1 (en) 2009-05-28 2014-01-07 Amkor Technology, Inc. Stackable protruding via package and method
US9276336B2 (en) 2009-05-28 2016-03-01 Hsio Technologies, Llc Metalized pad to electrical contact interface
WO2010138493A1 (en) 2009-05-28 2010-12-02 Hsio Technologies, Llc High performance surface mount electrical interconnect
WO2014011226A1 (en) 2012-07-10 2014-01-16 Hsio Technologies, Llc Hybrid printed circuit assembly with low density main core and embedded high density circuit regions
US8912812B2 (en) 2009-06-02 2014-12-16 Hsio Technologies, Llc Compliant printed circuit wafer probe diagnostic tool
WO2010141264A1 (en) 2009-06-03 2010-12-09 Hsio Technologies, Llc Compliant wafer level probe assembly
WO2011002712A1 (en) 2009-06-29 2011-01-06 Hsio Technologies, Llc Singulated semiconductor device separable electrical interconnect
US8987886B2 (en) 2009-06-02 2015-03-24 Hsio Technologies, Llc Copper pillar full metal via electrical circuit structure
US9613841B2 (en) 2009-06-02 2017-04-04 Hsio Technologies, Llc Area array semiconductor device package interconnect structure with optional package-to-package or flexible circuit to package connection
WO2010141295A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed flexible circuit
US9318862B2 (en) 2009-06-02 2016-04-19 Hsio Technologies, Llc Method of making an electronic interconnect
US9231328B2 (en) 2009-06-02 2016-01-05 Hsio Technologies, Llc Resilient conductive electrical interconnect
US8618649B2 (en) 2009-06-02 2013-12-31 Hsio Technologies, Llc Compliant printed circuit semiconductor package
WO2010141266A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit peripheral lead semiconductor package
US9184527B2 (en) 2009-06-02 2015-11-10 Hsio Technologies, Llc Electrical connector insulator housing
US8970031B2 (en) 2009-06-16 2015-03-03 Hsio Technologies, Llc Semiconductor die terminal
US8988093B2 (en) 2009-06-02 2015-03-24 Hsio Technologies, Llc Bumped semiconductor wafer or die level electrical interconnect
WO2010141297A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit wafer level semiconductor package
US8928344B2 (en) 2009-06-02 2015-01-06 Hsio Technologies, Llc Compliant printed circuit socket diagnostic tool
WO2011002709A1 (en) 2009-06-29 2011-01-06 Hsio Technologies, Llc Compliant printed circuit semiconductor tester interface
US9276339B2 (en) 2009-06-02 2016-03-01 Hsio Technologies, Llc Electrical interconnect IC device socket
WO2010141298A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Composite polymer-metal electrical contacts
WO2012061008A1 (en) 2010-10-25 2012-05-10 Hsio Technologies, Llc High performance electrical circuit structure
WO2012074963A1 (en) 2010-12-01 2012-06-07 Hsio Technologies, Llc High performance surface mount electrical interconnect
US9320133B2 (en) 2009-06-02 2016-04-19 Hsio Technologies, Llc Electrical interconnect IC device socket
US9930775B2 (en) 2009-06-02 2018-03-27 Hsio Technologies, Llc Copper pillar full metal via electrical circuit structure
US9054097B2 (en) 2009-06-02 2015-06-09 Hsio Technologies, Llc Compliant printed circuit area array semiconductor device package
WO2010141318A1 (en) * 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit peripheral lead semiconductor test socket
US8222538B1 (en) 2009-06-12 2012-07-17 Amkor Technology, Inc. Stackable via package and method
US8981568B2 (en) 2009-06-16 2015-03-17 Hsio Technologies, Llc Simulated wirebond semiconductor package
US9320144B2 (en) 2009-06-17 2016-04-19 Hsio Technologies, Llc Method of forming a semiconductor socket
US8471154B1 (en) 2009-08-06 2013-06-25 Amkor Technology, Inc. Stackable variable height via package and method
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8536462B1 (en) 2010-01-22 2013-09-17 Amkor Technology, Inc. Flex circuit package and method
US8300423B1 (en) 2010-05-25 2012-10-30 Amkor Technology, Inc. Stackable treated via package and method
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US9350093B2 (en) 2010-06-03 2016-05-24 Hsio Technologies, Llc Selective metalization of electrical connector or socket housing
US10159154B2 (en) 2010-06-03 2018-12-18 Hsio Technologies, Llc Fusion bonded liquid crystal polymer circuit structure
US9689897B2 (en) 2010-06-03 2017-06-27 Hsio Technologies, Llc Performance enhanced semiconductor socket
US8338229B1 (en) 2010-07-30 2012-12-25 Amkor Technology, Inc. Stackable plasma cleaned via package and method
US8717775B1 (en) 2010-08-02 2014-05-06 Amkor Technology, Inc. Fingerprint sensor package and method
US8337657B1 (en) 2010-10-27 2012-12-25 Amkor Technology, Inc. Mechanical tape separation package and method
US8482134B1 (en) 2010-11-01 2013-07-09 Amkor Technology, Inc. Stackable package and method
US9748154B1 (en) 2010-11-04 2017-08-29 Amkor Technology, Inc. Wafer level fan out semiconductor device and manufacturing method thereof
US8525318B1 (en) 2010-11-10 2013-09-03 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8557629B1 (en) 2010-12-03 2013-10-15 Amkor Technology, Inc. Semiconductor device having overlapped via apertures
US8535961B1 (en) 2010-12-09 2013-09-17 Amkor Technology, Inc. Light emitting diode (LED) package and method
US9137903B2 (en) 2010-12-21 2015-09-15 Tessera, Inc. Semiconductor chip assembly and method for making same
US9721872B1 (en) 2011-02-18 2017-08-01 Amkor Technology, Inc. Methods and structures for increasing the allowable die size in TMV packages
US9013011B1 (en) 2011-03-11 2015-04-21 Amkor Technology, Inc. Stacked and staggered die MEMS package and method
KR101140113B1 (ko) 2011-04-26 2012-04-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
US8735273B2 (en) * 2011-07-08 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Forming wafer-level chip scale package structures with reduced number of seed layers
US8653674B1 (en) 2011-09-15 2014-02-18 Amkor Technology, Inc. Electronic component package fabrication method and structure
US8633598B1 (en) 2011-09-20 2014-01-21 Amkor Technology, Inc. Underfill contacting stacking balls package fabrication method and structure
US9029962B1 (en) 2011-10-12 2015-05-12 Amkor Technology, Inc. Molded cavity substrate MEMS package fabrication method and structure
EP2796018A4 (en) * 2011-12-21 2015-08-12 Satinderpall S Pannu METHOD FOR PRODUCING ELECTRICAL FEEDING BY EXTRUDED METAL DELIVERIES
TWI557855B (zh) * 2011-12-30 2016-11-11 旭德科技股份有限公司 封裝載板及其製作方法
US9401308B2 (en) 2013-03-12 2016-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices, methods of manufacture thereof, and packaging methods
US9437564B2 (en) 2013-07-09 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of fabricating same
US9368398B2 (en) 2012-01-12 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of fabricating same
US10015888B2 (en) 2013-02-15 2018-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect joint protective layer apparatus and method
US9257333B2 (en) 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US9263839B2 (en) 2012-12-28 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved fine pitch joint
US9607921B2 (en) 2012-01-12 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package interconnect structure
US9589862B2 (en) 2013-03-11 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US9761520B2 (en) 2012-07-10 2017-09-12 Hsio Technologies, Llc Method of making an electrical connector having electrodeposited terminals
US9082776B2 (en) 2012-08-24 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having protective layer with curved surface and method of manufacturing same
US9799592B2 (en) 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9165878B2 (en) 2013-03-14 2015-10-20 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
US9087777B2 (en) 2013-03-14 2015-07-21 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
KR101488590B1 (ko) 2013-03-29 2015-01-30 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US10667410B2 (en) 2013-07-11 2020-05-26 Hsio Technologies, Llc Method of making a fusion bonded circuit structure
US10506722B2 (en) 2013-07-11 2019-12-10 Hsio Technologies, Llc Fusion bonded liquid crystal polymer electrical circuit structure
KR101607981B1 (ko) 2013-11-04 2016-03-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지
TWI616120B (zh) * 2014-06-09 2018-02-21 結合載板的可撓性電路板結構及其製造方法
US9559447B2 (en) 2015-03-18 2017-01-31 Hsio Technologies, Llc Mechanical contact retention within an electrical connector
US9892962B2 (en) 2015-11-30 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level chip scale package interconnects and methods of manufacture thereof
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10575408B2 (en) 2017-03-10 2020-02-25 University Of Masschusetts Electrical connectors, circuit boards, and fabrication techniques
CN113396309B (zh) * 2019-11-26 2023-08-18 鹏鼎控股(深圳)股份有限公司 均温板及其制造方法
WO2022072886A1 (en) * 2020-10-02 2022-04-07 Cellink Corporation Forming connections to flexible interconnect circuits
EP4205242A4 (en) 2020-10-02 2024-09-04 Cellink Corp METHODS AND SYSTEMS FOR CONNECTING A FLEXIBLE INTERCONNECTION CIRCUIT
US11770906B2 (en) 2021-08-27 2023-09-26 Schlumberger Technology Corporation 3D-printed ceramics with conductor infusion for ultra-high-speed electronics

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4306925A (en) * 1977-01-11 1981-12-22 Pactel Corporation Method of manufacturing high density printed circuit
US4159222A (en) * 1977-01-11 1979-06-26 Pactel Corporation Method of manufacturing high density fine line printed circuitry
US4236777A (en) * 1979-07-27 1980-12-02 Amp Incorporated Integrated circuit package and manufacturing method
EP0039160A3 (en) * 1980-04-29 1982-08-25 Minnesota Mining And Manufacturing Company Methods for bonding conductive bumps to electronic circuitry
DE3322382A1 (de) * 1983-06-22 1985-01-10 Preh, Elektrofeinmechanische Werke Jakob Preh Nachf. Gmbh & Co, 8740 Bad Neustadt Verfahren zur herstellung von gedruckten schaltungen
US4566186A (en) * 1984-06-29 1986-01-28 Tektronix, Inc. Multilayer interconnect circuitry using photoimageable dielectric

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008160117A (ja) * 2006-12-21 2008-07-10 Palo Alto Research Center Inc 電気めっき方法

Also Published As

Publication number Publication date
GB2250381A (en) 1992-06-03
IT1252525B (it) 1995-06-19
ITMI912784A1 (it) 1993-04-21
GB9122403D0 (en) 1991-12-04
DE4134617A1 (de) 1992-04-30
FR2668310A1 (fr) 1992-04-24
US5072520A (en) 1991-12-17
ITMI912784A0 (it) 1991-10-21

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