JPH04317229A - スクランブル方式 - Google Patents
スクランブル方式Info
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- JPH04317229A JPH04317229A JP3085218A JP8521891A JPH04317229A JP H04317229 A JPH04317229 A JP H04317229A JP 3085218 A JP3085218 A JP 3085218A JP 8521891 A JP8521891 A JP 8521891A JP H04317229 A JPH04317229 A JP H04317229A
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- 238000000034 method Methods 0.000 claims description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 25
- 238000010586 diagram Methods 0.000 description 10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＣＭ伝送におけるス
クランブル方式に係わり、特に時分割多重前の低速信号
に対してスクランブルを行ってから多重化するスクラン
ブル方式に関するものである。
クランブル方式に係わり、特に時分割多重前の低速信号
に対してスクランブルを行ってから多重化するスクラン
ブル方式に関するものである。
【０００２】
【従来の技術】図４は、従来の並列型スクランブル方式
の基本構成（公開特許公報 平１−１９８８４３）を
示したものである。図４において、１は多重化回路、２
１、２２、・・・２ｎ はＥＸ−ＯＲゲート、３は疑似
ランダム信号発生回路であって、同一構成のｎ個の疑似
ランダム信号発生回路４１ 、４２ 、・・・４ｎ か
ら構成される。図５は、従来の並列疑似ランダム信号発
生回路３（生成多項式Ｘ７ ＋Ｘ３ ＋１）の構成を示
す。図６は従来のスクランブル機能を多重化出力の高速
信号において行う場合の構成図である。図７は図６に使
用するための直列疑似ランダム信号発生回路を示す。図
８は図７における直列疑似ランダム信号発生回路の動作
と図５における並列疑似ランダム信号発生回路の動作を
比較する動作説明図である。
の基本構成（公開特許公報 平１−１９８８４３）を
示したものである。図４において、１は多重化回路、２
１、２２、・・・２ｎ はＥＸ−ＯＲゲート、３は疑似
ランダム信号発生回路であって、同一構成のｎ個の疑似
ランダム信号発生回路４１ 、４２ 、・・・４ｎ か
ら構成される。図５は、従来の並列疑似ランダム信号発
生回路３（生成多項式Ｘ７ ＋Ｘ３ ＋１）の構成を示
す。図６は従来のスクランブル機能を多重化出力の高速
信号において行う場合の構成図である。図７は図６に使
用するための直列疑似ランダム信号発生回路を示す。図
８は図７における直列疑似ランダム信号発生回路の動作
と図５における並列疑似ランダム信号発生回路の動作を
比較する動作説明図である。
【０００３】次に動作について説明する。今、図４にお
いて多重化数ｎ＝３の時の並列低速信号ＣＨ１、ＣＨ２
、ＣＨ３に対応する疑似ランダム信号Ｐ１、Ｐ２、Ｐ３
は、等価的に図６の多重化後の高速信号にスクランブル
機能を施す場合の直列疑似ランダム信号Ｐから３ビット
おきに取ればよいので、各疑似ランダム信号発生回路４
１ 、４２ 、４３ は３ビットシフト構成となってい
る。 疑似ランダム信号発生回路４１ 、４２ 、４３ は初
期値として、順次１ビットずつシフトした値例えば（１
１１１１１１）、（１１１１１１０）、（１１１１１０
０）がそれぞれロードされる。
いて多重化数ｎ＝３の時の並列低速信号ＣＨ１、ＣＨ２
、ＣＨ３に対応する疑似ランダム信号Ｐ１、Ｐ２、Ｐ３
は、等価的に図６の多重化後の高速信号にスクランブル
機能を施す場合の直列疑似ランダム信号Ｐから３ビット
おきに取ればよいので、各疑似ランダム信号発生回路４
１ 、４２ 、４３ は３ビットシフト構成となってい
る。 疑似ランダム信号発生回路４１ 、４２ 、４３ は初
期値として、順次１ビットずつシフトした値例えば（１
１１１１１１）、（１１１１１１０）、（１１１１１０
０）がそれぞれロードされる。
【０００４】疑似ランダム信号発生回路４１ では、最
初の１ビットの信号Ａが出力され、次に３ビットシフト
した値Ｄが出力され、以後順番にＧ、Ｊ、・・・が出力
されるので、出力疑似ランダム信号Ｐ１はＡ、Ｄ、Ｇ、
Ｊ・・・となる。疑似ランダム信号発生回路４２ も同
様に３ビットシフト構成になっているが、疑似ランダム
信号発生回路４１ の初期値を１ビットシフトしたもの
を初期値としているので、出力疑似ランダム信号は疑似
ランダム信号発生回路４１ を１ビットシフトしたもの
となり、出力疑似ランダム信号Ｐ２はＢ、Ｅ、Ｈ、・・
・となる。
初の１ビットの信号Ａが出力され、次に３ビットシフト
した値Ｄが出力され、以後順番にＧ、Ｊ、・・・が出力
されるので、出力疑似ランダム信号Ｐ１はＡ、Ｄ、Ｇ、
Ｊ・・・となる。疑似ランダム信号発生回路４２ も同
様に３ビットシフト構成になっているが、疑似ランダム
信号発生回路４１ の初期値を１ビットシフトしたもの
を初期値としているので、出力疑似ランダム信号は疑似
ランダム信号発生回路４１ を１ビットシフトしたもの
となり、出力疑似ランダム信号Ｐ２はＢ、Ｅ、Ｈ、・・
・となる。
【０００５】同様に疑似ランダム信号発生回路４３ は
、疑似ランダム信号発生回路４２ の出力疑似ランダム
信号Ｐ２を１ビットシフトしたものとなり、出力疑似ラ
ンダム信号Ｐ３はＣ、Ｆ、Ｉ、・・・となる。
、疑似ランダム信号発生回路４２ の出力疑似ランダム
信号Ｐ２を１ビットシフトしたものとなり、出力疑似ラ
ンダム信号Ｐ３はＣ、Ｆ、Ｉ、・・・となる。
【０００６】ＥＸ−ＯＲゲート２１ 、２２ 、２３
においては、３並列の低速信号ＣＨ１、ＣＨ２、ＣＨ３
と疑似ランダム信号Ｐ１、Ｐ２、Ｐ３との排他的論理和
の演算を行い、演算結果ＥＸ１、ＥＸ２、ＥＸ３を出力
する。 多重化回路１ではＥＸ１、ＥＸ２、ＥＸ３を多重化し、
図８のデータ列ｇに示す高速信号ＳＤ１を出力する。こ
の並列スクランブル後の多重化出力ＳＤ１は、図８のｂ
に示すように図６の構成による多重化した後にスクラン
ブルを施した結果と同一である。
においては、３並列の低速信号ＣＨ１、ＣＨ２、ＣＨ３
と疑似ランダム信号Ｐ１、Ｐ２、Ｐ３との排他的論理和
の演算を行い、演算結果ＥＸ１、ＥＸ２、ＥＸ３を出力
する。 多重化回路１ではＥＸ１、ＥＸ２、ＥＸ３を多重化し、
図８のデータ列ｇに示す高速信号ＳＤ１を出力する。こ
の並列スクランブル後の多重化出力ＳＤ１は、図８のｂ
に示すように図６の構成による多重化した後にスクラン
ブルを施した結果と同一である。
【０００７】
【発明が解決しようとする課題】従来のスクランブル方
式は以上のように動作するので、スクランブルの生成多
項式の次数がｋで、多重化数がｎの時、並列疑似ランダ
ム信号発生回路で必要となるシフトレジスタの数は最大
ｎ×ｋとなり、高速信号を並列展開し低速度で処理する
場合の多重化数が増大する時、回路が大規模となり、消
費電力も増加するという問題点があった。この発明は、
かかる問題点を解決することを課題としてなされたもの
で、任意の並列数ｎに対応した並列疑似ランダム信号を
発生できると共に、回路規模の小さい並列スクランブル
方式を実現することを目的とする。
式は以上のように動作するので、スクランブルの生成多
項式の次数がｋで、多重化数がｎの時、並列疑似ランダ
ム信号発生回路で必要となるシフトレジスタの数は最大
ｎ×ｋとなり、高速信号を並列展開し低速度で処理する
場合の多重化数が増大する時、回路が大規模となり、消
費電力も増加するという問題点があった。この発明は、
かかる問題点を解決することを課題としてなされたもの
で、任意の並列数ｎに対応した並列疑似ランダム信号を
発生できると共に、回路規模の小さい並列スクランブル
方式を実現することを目的とする。
【０００８】
【課題を解決するための手段】この発明に係わるスクラ
ンブル方式は、高速信号にスクランブルする時の所定の
直列疑似ランダム信号をｎ並列化した疑似ランダム信号
から発生するためのｎ個の並列レジスタと、ｎ個の並列
レジスタへのフィードバック入力を、並列化数ｎに対応
して定めることのできるｎ種類の組合わせ排他的論理和
回路群と、並列化数ｎにより１つの組合わせ排他的論理
和回路の出力を選択するセレクタ回路を備えた構成をと
り実現する。
ンブル方式は、高速信号にスクランブルする時の所定の
直列疑似ランダム信号をｎ並列化した疑似ランダム信号
から発生するためのｎ個の並列レジスタと、ｎ個の並列
レジスタへのフィードバック入力を、並列化数ｎに対応
して定めることのできるｎ種類の組合わせ排他的論理和
回路群と、並列化数ｎにより１つの組合わせ排他的論理
和回路の出力を選択するセレクタ回路を備えた構成をと
り実現する。
【０００９】
【作用】この発明におけるスクランブル方式は、所定の
生成多項式と同一となるように、並列化数ｎに対応して
予め定められるｎ種類の組合わせ排他的論理和回路群が
それぞれの演算結果を出力する。セレクタ回路では、並
列化数ｎにより前記ｎ種類から１つの組合わせ排他的論
理和回路の出力を選択する。選択された１つの組合わせ
排他的論理和回路の出力を、並列化数に依存せずに共通
に使用できるｎ個の並列レジスタへフィードバック入力
することでｎ並列疑似ランダム信号のパターン系列を発
生することができ、ｎ並列疑似ランダム信号発生回路の
シフトレジスタの数を最小にできるため、回路規模が小
さくなり、消費電力を低くできる。
生成多項式と同一となるように、並列化数ｎに対応して
予め定められるｎ種類の組合わせ排他的論理和回路群が
それぞれの演算結果を出力する。セレクタ回路では、並
列化数ｎにより前記ｎ種類から１つの組合わせ排他的論
理和回路の出力を選択する。選択された１つの組合わせ
排他的論理和回路の出力を、並列化数に依存せずに共通
に使用できるｎ個の並列レジスタへフィードバック入力
することでｎ並列疑似ランダム信号のパターン系列を発
生することができ、ｎ並列疑似ランダム信号発生回路の
シフトレジスタの数を最小にできるため、回路規模が小
さくなり、消費電力を低くできる。
【００１０】
実施例１．図１はこの発明の実施例を示す構成図である
。１、２１ 、・・・２ｎ は従来例と同一である。１
０は並列疑似ランダム信号発生回路、１１は並列レジス
タ、１２は組合わせ排他的論理和回路群である。図２は
この発明の実施例である並列疑似ランダム信号発生回路
の構成である。１４１ はｎ＝１の時の組合わせ排他的
論理和回路１、１４２ はｎ＝２の時の組合わせ排他的
論理和回路２、・・・、１４ｎ はｎ＝ｎの時の組合わ
せ排他的論理和回路ｎ、１５はセレクタである。図３は
並列化数ｎ＝３の時の組合わせ排他的論理和回路３の構
成である。
。１、２１ 、・・・２ｎ は従来例と同一である。１
０は並列疑似ランダム信号発生回路、１１は並列レジス
タ、１２は組合わせ排他的論理和回路群である。図２は
この発明の実施例である並列疑似ランダム信号発生回路
の構成である。１４１ はｎ＝１の時の組合わせ排他的
論理和回路１、１４２ はｎ＝２の時の組合わせ排他的
論理和回路２、・・・、１４ｎ はｎ＝ｎの時の組合わ
せ排他的論理和回路ｎ、１５はセレクタである。図３は
並列化数ｎ＝３の時の組合わせ排他的論理和回路３の構
成である。
【００１１】次に動作について説明する。図１において
、生成多項式Ｘ７ ＋Ｘ３ ＋１、並列化数ｎ＝３につ
いて考える。直列疑似ランダム信号のパターン系列から
３ビットおきに取り出して得られるパターン系列は元の
直列疑似ランダム信号のパターン系列のシフト系列にな
るから、これを生成多項式で表すと １＝Ｘ３
（１）
Ｘ＝Ｘ４
（２）
Ｘ２＝Ｘ５
（３）
Ｘ３＝Ｘ６
（４）
Ｘ４＝１＋Ｘ
（５）
Ｘ５＝Ｘ＋Ｘ２
（６）
Ｘ６＝Ｘ２＋Ｘ３
（７）となる。式（
１）では、シフトレジスタＳＲ１の入力はシフトレジス
タＳＲ３の出力を入力することを意味する。式（２）〜
式（４）についても同様である。式（５）では、シフト
レジスタＳＲ１の出力とシフトレジスタＳＲ２の出力の
排他的論理和の結果をシフトレジスタＳＲ５の入力とす
ることを意味する。式（６）〜式（７）についても同様
である。
、生成多項式Ｘ７ ＋Ｘ３ ＋１、並列化数ｎ＝３につ
いて考える。直列疑似ランダム信号のパターン系列から
３ビットおきに取り出して得られるパターン系列は元の
直列疑似ランダム信号のパターン系列のシフト系列にな
るから、これを生成多項式で表すと １＝Ｘ３
（１）
Ｘ＝Ｘ４
（２）
Ｘ２＝Ｘ５
（３）
Ｘ３＝Ｘ６
（４）
Ｘ４＝１＋Ｘ
（５）
Ｘ５＝Ｘ＋Ｘ２
（６）
Ｘ６＝Ｘ２＋Ｘ３
（７）となる。式（
１）では、シフトレジスタＳＲ１の入力はシフトレジス
タＳＲ３の出力を入力することを意味する。式（２）〜
式（４）についても同様である。式（５）では、シフト
レジスタＳＲ１の出力とシフトレジスタＳＲ２の出力の
排他的論理和の結果をシフトレジスタＳＲ５の入力とす
ることを意味する。式（６）〜式（７）についても同様
である。
【００１２】今、７個のレジスタＳＲ１、・・・、ＳＲ
７に初期値ロード信号１をロードする。図３に示す並列
化数３に対応した組合わせ排他的論理和回路３の動作に
ついて説明する。組合わせ排他的論理和回路３は、組合
わせ排他的論理和回路群１２を構成する１つである。Ｓ
Ｒ４の出力データｆ４をＳＲ１の入力データとし、ＳＲ
５の出力データｆ５をＳＲ２の入力データとし、ＳＲ６
の出力データｆ６をＳＲ３の入力データとし、ＳＲ７の
出力データｆ７をＳＲ４の入力データとし、ｆ１とｆ２
の排他的論理和結果をＳＲ５の入力データとし、ｆ２と
ｆ３の排他的論理和結果をＳＲ５の入力データとし、ｆ
３とｆ４の排他的論理和結果をＳＲ７の入力データとす
る。これにより、各レジスタＳＲ１、ＳＲ２、ＳＲ３の
出力ｆ１、ｆ２、ｆ３が３並列疑似ランダム信号となる
。同様に、並列化数に対応した組合わせ排他的論理和回
路１１４１ 、組合わせ排他的論理和回路１１４２ 、
・・・、組合わせ排他的論理和回路ｎ１４ｎ からｎ種
類の組合わせ排他的論理和回路群を構成する。セレクタ
回路１５は、多重化化数切換信号により、所望の組合わ
せ排他的論理和回路の出力を選択し、並列化数に依存せ
ずに共通に使用できるｎ個の並列レジスタ１１へフィー
ドバック入力することでｎ並列疑似ランダム信号のパタ
ーン系列を発生することができる。
７に初期値ロード信号１をロードする。図３に示す並列
化数３に対応した組合わせ排他的論理和回路３の動作に
ついて説明する。組合わせ排他的論理和回路３は、組合
わせ排他的論理和回路群１２を構成する１つである。Ｓ
Ｒ４の出力データｆ４をＳＲ１の入力データとし、ＳＲ
５の出力データｆ５をＳＲ２の入力データとし、ＳＲ６
の出力データｆ６をＳＲ３の入力データとし、ＳＲ７の
出力データｆ７をＳＲ４の入力データとし、ｆ１とｆ２
の排他的論理和結果をＳＲ５の入力データとし、ｆ２と
ｆ３の排他的論理和結果をＳＲ５の入力データとし、ｆ
３とｆ４の排他的論理和結果をＳＲ７の入力データとす
る。これにより、各レジスタＳＲ１、ＳＲ２、ＳＲ３の
出力ｆ１、ｆ２、ｆ３が３並列疑似ランダム信号となる
。同様に、並列化数に対応した組合わせ排他的論理和回
路１１４１ 、組合わせ排他的論理和回路１１４２ 、
・・・、組合わせ排他的論理和回路ｎ１４ｎ からｎ種
類の組合わせ排他的論理和回路群を構成する。セレクタ
回路１５は、多重化化数切換信号により、所望の組合わ
せ排他的論理和回路の出力を選択し、並列化数に依存せ
ずに共通に使用できるｎ個の並列レジスタ１１へフィー
ドバック入力することでｎ並列疑似ランダム信号のパタ
ーン系列を発生することができる。
【００１３】
【発明の効果】この発明は以上説明したように構成され
ているので、任意の並列多重化数に汎用的に対応でき、
しかも並列疑似ランダム信号発生回路に必要となるレジ
スタの数は最大でもｎ個で、回路規模をきわめて小さく
でき、消費電力も低くできる効果がある。
ているので、任意の並列多重化数に汎用的に対応でき、
しかも並列疑似ランダム信号発生回路に必要となるレジ
スタの数は最大でもｎ個で、回路規模をきわめて小さく
でき、消費電力も低くできる効果がある。
【図１】この発明の実施例１を示すスクランブル方式の
構成図である。
構成図である。
【図２】実施例１の並列疑似ランダム信号発生回路の構
成図である。
成図である。
【図３】実施例１のｎ＝３の時の組合わせ排他的論理和
回路の構成図である。
回路の構成図である。
【図４】従来の並列型スクランブル方式の構成図である
。
。
【図５】従来の並列疑似ランダム信号発生回路の構成図
である。
である。
【図６】従来のスクランブル機能を多重化出力の高速信
号において行う場合の構成図である。
号において行う場合の構成図である。
【図７】図５に使用するための直列疑似ランダム信号発
生回路を示す。
生回路を示す。
【図８】図６における直列疑似ランダム信号発生回路の
動作と図５における並列疑似ランダム信号発生回路の動
作を比較する動作説明図である。
動作と図５における並列疑似ランダム信号発生回路の動
作を比較する動作説明図である。
１ 多重化回路
２１ 、、２ｎ ＥＸ−ＯＲゲート３ 疑似ラン
ダム信号発生回路 １０ 並列疑似ランダム信号発生回路１１ 並列レ
ジスタ １２ 組合わせ排他的論理和回路 １５ セレクタ
ダム信号発生回路 １０ 並列疑似ランダム信号発生回路１１ 並列レ
ジスタ １２ 組合わせ排他的論理和回路 １５ セレクタ
Claims (1)
- 【請求項１】 ｎ並列低速信号を時分割多重し高速信
号に変換する多重化方式において、ｎ並列の低速信号と
ｎ並列の疑似ランダム信号との排他的論理和の演算を行
う排他的論理和回路と、該排他的論理和回路の出力を多
重化して高速信号に変換する多重化回路と、前記ｎ並列
疑似ランダム信号を生成するためのｎ個の並列レジスタ
と、該ｎ個の並列レジスタの出力を入力とし、該入力を
もとに、多重化数切換信号により選択された組合わせ排
他的論理和の演算を行い演算結果を前記並列レジスタへ
帰還するｎ種類の組合わせ排他的論理和回路群とを備え
、任意の並列多重化数に汎用的に対応できることを特徴
とするスクランブル方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3085218A JPH04317229A (ja) | 1991-04-17 | 1991-04-17 | スクランブル方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3085218A JPH04317229A (ja) | 1991-04-17 | 1991-04-17 | スクランブル方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04317229A true JPH04317229A (ja) | 1992-11-09 |
Family
ID=13852434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3085218A Pending JPH04317229A (ja) | 1991-04-17 | 1991-04-17 | スクランブル方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04317229A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795179A (ja) * | 1993-03-15 | 1995-04-07 | Byeong Gi Lee | 並列分散標本スクランブリングシステム |
| JPWO2008081516A1 (ja) * | 2006-12-27 | 2010-04-30 | 富士通株式会社 | ストリーム暗号方法および暗号システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0368022A (ja) * | 1989-05-12 | 1991-03-25 | Alcatel Nv | 直列疑似乱数列生成機をエミュレートするための並列疑似乱数列生成機及びその実行方法 |
-
1991
- 1991-04-17 JP JP3085218A patent/JPH04317229A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0368022A (ja) * | 1989-05-12 | 1991-03-25 | Alcatel Nv | 直列疑似乱数列生成機をエミュレートするための並列疑似乱数列生成機及びその実行方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795179A (ja) * | 1993-03-15 | 1995-04-07 | Byeong Gi Lee | 並列分散標本スクランブリングシステム |
| JPWO2008081516A1 (ja) * | 2006-12-27 | 2010-04-30 | 富士通株式会社 | ストリーム暗号方法および暗号システム |
| JP4860708B2 (ja) * | 2006-12-27 | 2012-01-25 | 富士通株式会社 | ストリーム暗号方法および暗号システム |
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