JPH04238190A - ダイナミックメモリ - Google Patents
ダイナミックメモリInfo
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- JPH04238190A JPH04238190A JP3020359A JP2035991A JPH04238190A JP H04238190 A JPH04238190 A JP H04238190A JP 3020359 A JP3020359 A JP 3020359A JP 2035991 A JP2035991 A JP 2035991A JP H04238190 A JPH04238190 A JP H04238190A
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- 230000003321 amplification Effects 0.000 abstract description 12
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 12
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- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 2
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- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマトリクス状にメモリセ
ルが配列されるダイナミックメモリに関し、特に、その
ビット線間の干渉を低減するためのレイアウトの改善に
関する。
ルが配列されるダイナミックメモリに関し、特に、その
ビット線間の干渉を低減するためのレイアウトの改善に
関する。
【０００２】
【従来の技術】ビット線のレイアウト方式として、オー
プンビット線方式とフォールディットビット線方式が知
られる。前者は、センスアンプを挟んで両側に差動対を
なすビット線が配され、各ワード線との交点にメモリセ
ルが配される。後者は、一対の隣接したビット線が折り
返されるように配され、その折り返し点にセンスアンプ
が設けられる。フォールディットビット線方式の方が、
増幅セルと参照セルが隣接するために雑音の低減が可能
となるが、反面、集積度等が犠牲となる。
プンビット線方式とフォールディットビット線方式が知
られる。前者は、センスアンプを挟んで両側に差動対を
なすビット線が配され、各ワード線との交点にメモリセ
ルが配される。後者は、一対の隣接したビット線が折り
返されるように配され、その折り返し点にセンスアンプ
が設けられる。フォールディットビット線方式の方が、
増幅セルと参照セルが隣接するために雑音の低減が可能
となるが、反面、集積度等が犠牲となる。
【０００３】図４は従来のフォールディットビット線方
式のダイナミックメモリのレイアウトを示す。図中Ｘ方
向を長手方向として複数のビット線ＢＬＹ 〜ＢＬＹ＋
５，…が互いに略平行して配され、これらと直交して、
行選択用の複数のワード線ＷＬｘ 〜ＷＬｘ＋６，…が
互いに略平行に配されている。必ずしも全てのワード線
とビット線の交点にメモリセル（図中丸印で示す。）が
配設されるわけではなく、或るセルの配される交点の隣
接したビット線と同じワード線との交点にはセルは配さ
れない。センスアンプＡｍ０，Ａｍ１，Ａｍ２，…は隣
接する一対のビット線を増幅するようにメモリセルアレ
イの端部に並んで配設される。増幅は、ワード線を選択
状態とすると共にセンスアンプＡｍ０，Ａｍ１，Ａｍ２
，…を活性化させる。センスアンプはＡｍ０，Ａｍ１，
Ａｍ２，…差動増幅するため、セルの配された側が増幅
側となり、セルの無い側が参照側となる。読み出し時で
は、セル内のデータは増幅されて読み出され、その後リ
ストアされる。
式のダイナミックメモリのレイアウトを示す。図中Ｘ方
向を長手方向として複数のビット線ＢＬＹ 〜ＢＬＹ＋
５，…が互いに略平行して配され、これらと直交して、
行選択用の複数のワード線ＷＬｘ 〜ＷＬｘ＋６，…が
互いに略平行に配されている。必ずしも全てのワード線
とビット線の交点にメモリセル（図中丸印で示す。）が
配設されるわけではなく、或るセルの配される交点の隣
接したビット線と同じワード線との交点にはセルは配さ
れない。センスアンプＡｍ０，Ａｍ１，Ａｍ２，…は隣
接する一対のビット線を増幅するようにメモリセルアレ
イの端部に並んで配設される。増幅は、ワード線を選択
状態とすると共にセンスアンプＡｍ０，Ａｍ１，Ａｍ２
，…を活性化させる。センスアンプはＡｍ０，Ａｍ１，
Ａｍ２，…差動増幅するため、セルの配された側が増幅
側となり、セルの無い側が参照側となる。読み出し時で
は、セル内のデータは増幅されて読み出され、その後リ
ストアされる。
【０００４】
【発明が解決しようとする課題】ところが、メモリの微
細化に従って、隣接するビット線間の距離も短くなり、
その結果、ビット線の寄生容量も増大してきている。特
にダイナミックメモリで上述の図４の構造を有する場合
では、隣接したビット線が差動対を構成するために、一
方がプリチャージレベルから電源電圧Ｖｃｃ側にプルア
ップされ、他方がプリチャージレベルから接地電圧ＧＮ
Ｄ側にプルダウンされる。従って、隣接したビット線間
では増大した寄生容量が互いに逆相にレベルシフトを妨
害するように作用し、その結果、ビット線には雑音が重
畳することになる。また、差動対とならない隣接した関
係のビット線間でも同様な雑音の重畳の問題が生ずる。
細化に従って、隣接するビット線間の距離も短くなり、
その結果、ビット線の寄生容量も増大してきている。特
にダイナミックメモリで上述の図４の構造を有する場合
では、隣接したビット線が差動対を構成するために、一
方がプリチャージレベルから電源電圧Ｖｃｃ側にプルア
ップされ、他方がプリチャージレベルから接地電圧ＧＮ
Ｄ側にプルダウンされる。従って、隣接したビット線間
では増大した寄生容量が互いに逆相にレベルシフトを妨
害するように作用し、その結果、ビット線には雑音が重
畳することになる。また、差動対とならない隣接した関
係のビット線間でも同様な雑音の重畳の問題が生ずる。
【０００５】そこで、本発明は上述の技術的な課題に鑑
み、ビット線間の干渉を低減するようなダイナミックメ
モリの提供を目的とする。
み、ビット線間の干渉を低減するようなダイナミックメ
モリの提供を目的とする。
【０００６】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明のダイナミックメモリは、マトリクス状に
配列されるメモリセルからなるメモリセルアレイを有し
、同一メモリセルアレイ内に折り返して配されたビット
線対の一方側と他方側に配されるメモリセルは異なるワ
ード線により選択され、互いに隣接するビット線同士は
異なるセンスアンプに増幅されることを特徴とする。
めに、本発明のダイナミックメモリは、マトリクス状に
配列されるメモリセルからなるメモリセルアレイを有し
、同一メモリセルアレイ内に折り返して配されたビット
線対の一方側と他方側に配されるメモリセルは異なるワ
ード線により選択され、互いに隣接するビット線同士は
異なるセンスアンプに増幅されることを特徴とする。
【０００７】
【作用】本発明のダイナミックメモリは、或るメモリセ
ルアレイ中で折り返して配されるビット線対の一方側と
他方側が異なるワード線に選択されるため、ワード線に
より選択されているメモリセルを有する側が増幅側とな
り、選択されていないメモリセルを有する側が参照側と
なって、センスアンプによって差動増幅される。この差
動増幅の際には、互いに隣接するビット線同士は異なる
センスアンプで増幅される。従って、増幅にかかるセル
に接続されるビット線のみを活性すると共にそれに隣接
したビット線を不活性のままにすることができ、その結
果、ビット線間の干渉を低減することができる。
ルアレイ中で折り返して配されるビット線対の一方側と
他方側が異なるワード線に選択されるため、ワード線に
より選択されているメモリセルを有する側が増幅側とな
り、選択されていないメモリセルを有する側が参照側と
なって、センスアンプによって差動増幅される。この差
動増幅の際には、互いに隣接するビット線同士は異なる
センスアンプで増幅される。従って、増幅にかかるセル
に接続されるビット線のみを活性すると共にそれに隣接
したビット線を不活性のままにすることができ、その結
果、ビット線間の干渉を低減することができる。
【０００８】
【実施例】本発明の好適な実施例を図面を参照しながら
説明する。図１は本実施例のダイナミックメモリのメモ
リセルアレイ及びその周辺のブロック図である。図中Ｘ
方向を長手方向として、複数のビット線ＢＬ１，ＢＬ２
，…， ＢＬｍが互いに略平行に配され、それらと略直
交するように、複数のワード線ＷＬ１，ＷＬ２，…，
ＷＬｎが互いに略平行に配されている。ワード線ＷＬ１
，ＷＬ２，…はそれぞれワード線ドライバー１８に駆動
される。メモリセルは、図中丸印で示す位置に設けられ
、ワード線及びビット線で４本ずつの単位で繰り返すパ
ターンとなっている。すなわち、例えばビット線ＢＬ１
及びＢＬ２ はワード線ＷＬ１，ＷＬ４，ＷＬ５，…
の位置にメモリセルが形成され、ビット線ＢＬ３ 及び
ＢＬ４ はワード線ＷＬ２，ＷＬ３，ＷＬ６，…の位置
にメモリセルが形成される。一般化すると、メモリセル
が形成される位置は、ビット線ＢＬ４ｋ−３， ＢＬ４
ｋ−２のときワード線ＷＬ４Ｎ−３， ＷＬ４Ｎの位置
〔Ｋ，Ｎは自然数〕であり、ビット線ＢＬ４ｋ−１，
ＢＬ４ｋのときワード線ＷＬ４Ｎ−２， ＷＬ４Ｎ−１
の位置〔Ｋ，Ｎは自然数〕とされる。
説明する。図１は本実施例のダイナミックメモリのメモ
リセルアレイ及びその周辺のブロック図である。図中Ｘ
方向を長手方向として、複数のビット線ＢＬ１，ＢＬ２
，…， ＢＬｍが互いに略平行に配され、それらと略直
交するように、複数のワード線ＷＬ１，ＷＬ２，…，
ＷＬｎが互いに略平行に配されている。ワード線ＷＬ１
，ＷＬ２，…はそれぞれワード線ドライバー１８に駆動
される。メモリセルは、図中丸印で示す位置に設けられ
、ワード線及びビット線で４本ずつの単位で繰り返すパ
ターンとなっている。すなわち、例えばビット線ＢＬ１
及びＢＬ２ はワード線ＷＬ１，ＷＬ４，ＷＬ５，…
の位置にメモリセルが形成され、ビット線ＢＬ３ 及び
ＢＬ４ はワード線ＷＬ２，ＷＬ３，ＷＬ６，…の位置
にメモリセルが形成される。一般化すると、メモリセル
が形成される位置は、ビット線ＢＬ４ｋ−３， ＢＬ４
ｋ−２のときワード線ＷＬ４Ｎ−３， ＷＬ４Ｎの位置
〔Ｋ，Ｎは自然数〕であり、ビット線ＢＬ４ｋ−１，
ＢＬ４ｋのときワード線ＷＬ４Ｎ−２， ＷＬ４Ｎ−１
の位置〔Ｋ，Ｎは自然数〕とされる。
【０００９】各ビット線には、増幅のためのそれぞれセ
ンスアンプが接続する。ところが、本実施例のダイナミ
ックメモリでは、センスアンプがメモリセルアレイ１１
の両側に振り分けられて存在する。第１のセンスアンプ
１２の群はビット線の一端側に配され、それぞれ奇数番
目のビット線ＢＬ１，ＢＬ３，…に接続される。第２の
センスアンプ１３の群はビット線の他端側に配され、そ
れぞれ偶数番目のビット線ＢＬ２，ＢＬ４，…に接続さ
れる。各ビット線はそれぞれ一方のセンスアンプにのみ
接続され、第１のセンスアンプ１２は偶数番目のビット
線ＢＬ２，ＢＬ４，…に接続されず、第２のセンスアン
プ１３は奇数番目のビット線ＢＬ１，ＢＬ３，…に接続
されない。従って、第１のセンスアンプ１２は奇数番目
のビット線ＢＬ１，ＢＬ３，…のみで差動ペアを構成し
、例えばビット線ＢＬ１，ＢＬ３ がビット線対となり
、ビット線ＢＬ５，ＢＬ７ がビット線対となる。また
、同様に第２のセンスアンプ１３は偶数番目のビット線
ＢＬ２，ＢＬ４，…のみで差動ペアを構成し、例えばビ
ット線ＢＬ２，ＢＬ４ がビット線対となり、ビット線
ＢＬ６，ＢＬ８ がビット線対を構成する。その結果、
奇数番目と偶数番目は交互に配列されていることから、
互いに隣接するビット線の関係では、必ず異なるセンス
アンプにより増幅される。また、上述のメモリセルの配
置から、対をなすビット線間では、必ずメモリセルの形
成位置が異なるため、一方を増幅側とすると共に、他方
を参照側とすることができる。
ンスアンプが接続する。ところが、本実施例のダイナミ
ックメモリでは、センスアンプがメモリセルアレイ１１
の両側に振り分けられて存在する。第１のセンスアンプ
１２の群はビット線の一端側に配され、それぞれ奇数番
目のビット線ＢＬ１，ＢＬ３，…に接続される。第２の
センスアンプ１３の群はビット線の他端側に配され、そ
れぞれ偶数番目のビット線ＢＬ２，ＢＬ４，…に接続さ
れる。各ビット線はそれぞれ一方のセンスアンプにのみ
接続され、第１のセンスアンプ１２は偶数番目のビット
線ＢＬ２，ＢＬ４，…に接続されず、第２のセンスアン
プ１３は奇数番目のビット線ＢＬ１，ＢＬ３，…に接続
されない。従って、第１のセンスアンプ１２は奇数番目
のビット線ＢＬ１，ＢＬ３，…のみで差動ペアを構成し
、例えばビット線ＢＬ１，ＢＬ３ がビット線対となり
、ビット線ＢＬ５，ＢＬ７ がビット線対となる。また
、同様に第２のセンスアンプ１３は偶数番目のビット線
ＢＬ２，ＢＬ４，…のみで差動ペアを構成し、例えばビ
ット線ＢＬ２，ＢＬ４ がビット線対となり、ビット線
ＢＬ６，ＢＬ８ がビット線対を構成する。その結果、
奇数番目と偶数番目は交互に配列されていることから、
互いに隣接するビット線の関係では、必ず異なるセンス
アンプにより増幅される。また、上述のメモリセルの配
置から、対をなすビット線間では、必ずメモリセルの形
成位置が異なるため、一方を増幅側とすると共に、他方
を参照側とすることができる。
【００１０】各第１のセンスアンプ１２及び各第２のセ
ンスアンプ１３には、活性状態或いは不活性状態に制御
するための制御信号が供給される。第１のセンスアンプ
１２に対しては信号ΦＰ１と信号ΦＮ１が供給され、信
号ΦＰ１はｐＭＯＳトランジスタ１４のゲートに供給さ
れ、信号ΦＮ１はｎＭＯＳトランジスタ１５のゲートに
供給される。ｐＭＯＳトランジスタ１４のソースは電源
電圧Ｖｃｃが供給され、ｎＭＯＳトランジスタ１５のソ
ースは接地電圧ＧＮＤが与えられる。従って、信号ΦＰ
１が“Ｈ”レベル（高レベル）であり信号ΦＮ１が“Ｌ
”レベル（低レベル）であれば、それぞれ第１のセンス
アンプ１２は不活性状態であり、逆に、信号ΦＰ１が“
Ｌ”レベルであり信号ΦＮ１が“Ｈ”レベルであればそ
れぞれ第１のセンスアンプ１２は活性状態となる。第２
のセンスアンプ１３に対しては信号ΦＰ０と信号ΦＮ０
が供給され、信号ΦＰ０はｐＭＯＳトランジスタ１６の
ゲートに供給され、信号ΦＮ０はｎＭＯＳトランジスタ
１７のゲートに供給される。 ｐＭＯＳトランジスタ１６のソースは電源電圧Ｖｃｃが
供給され、ｎＭＯＳトランジスタ１７のソースは接地電
圧ＧＮＤが与えられる。従って、信号ΦＰ０が“Ｈ”レ
ベル（高レベル）であり信号ΦＮ０が“Ｌ”レベル（低
レベル）であれば、それぞれ第２のセンスアンプ１３は
不活性状態であり、逆に、信号ΦＰ０が“Ｌ”レベルで
あり信号ΦＮ０が“Ｈ”レベルであればそれぞれ第２の
センスアンプ１３は活性状態となる。
ンスアンプ１３には、活性状態或いは不活性状態に制御
するための制御信号が供給される。第１のセンスアンプ
１２に対しては信号ΦＰ１と信号ΦＮ１が供給され、信
号ΦＰ１はｐＭＯＳトランジスタ１４のゲートに供給さ
れ、信号ΦＮ１はｎＭＯＳトランジスタ１５のゲートに
供給される。ｐＭＯＳトランジスタ１４のソースは電源
電圧Ｖｃｃが供給され、ｎＭＯＳトランジスタ１５のソ
ースは接地電圧ＧＮＤが与えられる。従って、信号ΦＰ
１が“Ｈ”レベル（高レベル）であり信号ΦＮ１が“Ｌ
”レベル（低レベル）であれば、それぞれ第１のセンス
アンプ１２は不活性状態であり、逆に、信号ΦＰ１が“
Ｌ”レベルであり信号ΦＮ１が“Ｈ”レベルであればそ
れぞれ第１のセンスアンプ１２は活性状態となる。第２
のセンスアンプ１３に対しては信号ΦＰ０と信号ΦＮ０
が供給され、信号ΦＰ０はｐＭＯＳトランジスタ１６の
ゲートに供給され、信号ΦＮ０はｎＭＯＳトランジスタ
１７のゲートに供給される。 ｐＭＯＳトランジスタ１６のソースは電源電圧Ｖｃｃが
供給され、ｎＭＯＳトランジスタ１７のソースは接地電
圧ＧＮＤが与えられる。従って、信号ΦＰ０が“Ｈ”レ
ベル（高レベル）であり信号ΦＮ０が“Ｌ”レベル（低
レベル）であれば、それぞれ第２のセンスアンプ１３は
不活性状態であり、逆に、信号ΦＰ０が“Ｌ”レベルで
あり信号ΦＮ０が“Ｈ”レベルであればそれぞれ第２の
センスアンプ１３は活性状態となる。
【００１１】図３は第１若しくは第２のセンスアンプの
具体的な回路であり、ＣＭＯＳ構成のラッチ型のセンス
アンプである。一対のｎＭＯＳトランジスタ２１，２２
は互いにそのゲートが他のドレインに接続され、ソース
は共通に信号線２８に接続される。一対のｐＭＯＳトラ
ンジスタ２３，２４も互いにそのゲートが他のドレイン
に接続され、そのソースは共通に信号線２７に接続され
る。ビット線ＢＬ１にはｐＭＯＳトランジスタ２３とｎ
ＭＯＳトランジスタ２１のドレインが接続され、ビット
線ＢＬ２にはｐＭＯＳトランジスタ２４とｎＭＯＳトラ
ンジスタ２２のドレインが接続される。ビット線ＢＬ１
とビット線ＢＬ２は対をなすビット線であり、例えばビ
ット線ＢＬ１，ＢＬ２は共に奇数番目或いは共に偶数番
目のビット線とされる。信号線２８はｎＭＯＳトランジ
スタ１５，１７のドレインに接続され、信号線２７はｐ
ＭＯＳトランジスタ１４，１６のドレインに接続される
。従って、前記信号ΦＮ０，ΦＮ１が“Ｈ”レベルの時
に信号線２８のレベルΦＮは接地レベルとされ、且つ前
記信号ΦＰ０，ΦＰ１が“Ｌ”レベルの時に信号線２７
のレベルΦＰは電源電圧Ｖｃｃレベルとなって、センス
アンプが活性化される。そして、その逆の場合には、セ
ンスアンプは不活性化される。また、ビット線ＢＬ１，
ＢＬ２の終端部には、ｎＭＯＳトランジスタ２５，２６
を介してプリチャージ電圧が供給される。これらｎＭＯ
Ｓトランジスタ２５，２６のゲートには、信号ΦＰＣが
供給され、その信号ΦＰＣによりｎＭＯＳトランジスタ
２５，２６をオン状態にすることで、ビット線ＢＬ１，
ＢＬ２がプリチャージ電圧（例えば１／２Ｖｃｃ）に充
電される。なお、この信号ΦＰＣは第１のセンスアンプ
１２側と第２のセンスアンプ１３側では別個とされる。
具体的な回路であり、ＣＭＯＳ構成のラッチ型のセンス
アンプである。一対のｎＭＯＳトランジスタ２１，２２
は互いにそのゲートが他のドレインに接続され、ソース
は共通に信号線２８に接続される。一対のｐＭＯＳトラ
ンジスタ２３，２４も互いにそのゲートが他のドレイン
に接続され、そのソースは共通に信号線２７に接続され
る。ビット線ＢＬ１にはｐＭＯＳトランジスタ２３とｎ
ＭＯＳトランジスタ２１のドレインが接続され、ビット
線ＢＬ２にはｐＭＯＳトランジスタ２４とｎＭＯＳトラ
ンジスタ２２のドレインが接続される。ビット線ＢＬ１
とビット線ＢＬ２は対をなすビット線であり、例えばビ
ット線ＢＬ１，ＢＬ２は共に奇数番目或いは共に偶数番
目のビット線とされる。信号線２８はｎＭＯＳトランジ
スタ１５，１７のドレインに接続され、信号線２７はｐ
ＭＯＳトランジスタ１４，１６のドレインに接続される
。従って、前記信号ΦＮ０，ΦＮ１が“Ｈ”レベルの時
に信号線２８のレベルΦＮは接地レベルとされ、且つ前
記信号ΦＰ０，ΦＰ１が“Ｌ”レベルの時に信号線２７
のレベルΦＰは電源電圧Ｖｃｃレベルとなって、センス
アンプが活性化される。そして、その逆の場合には、セ
ンスアンプは不活性化される。また、ビット線ＢＬ１，
ＢＬ２の終端部には、ｎＭＯＳトランジスタ２５，２６
を介してプリチャージ電圧が供給される。これらｎＭＯ
Ｓトランジスタ２５，２６のゲートには、信号ΦＰＣが
供給され、その信号ΦＰＣによりｎＭＯＳトランジスタ
２５，２６をオン状態にすることで、ビット線ＢＬ１，
ＢＬ２がプリチャージ電圧（例えば１／２Ｖｃｃ）に充
電される。なお、この信号ΦＰＣは第１のセンスアンプ
１２側と第２のセンスアンプ１３側では別個とされる。
【００１２】次に、本実施例のセルのデータの読み出し
動作について図２を参照して説明する。図２の（ａ）は
選択にかかるワード線ＷＬｘのレベルΦＷＬを示す。初
期状態では、レベルΦＷＬは“Ｌ”レベルである。また
、図中（ｂ）に示すように、各センスアンプの制御信号
のうち、信号ΦＰ０，ΦＰ１は共に“Ｈ”レベルとされ
、信号ΦＮ０，ΦＮ１は共に“Ｌ”レベルとされる。従
って、この時点で第１及び第２のセンスアンプ１２，１
３は共に不活性状態である。また、この時点で図中（ｄ
）に示すようにビット線は全てプリチャージレベル（例
えば１／２Ｖｃｃ）とされる。
動作について図２を参照して説明する。図２の（ａ）は
選択にかかるワード線ＷＬｘのレベルΦＷＬを示す。初
期状態では、レベルΦＷＬは“Ｌ”レベルである。また
、図中（ｂ）に示すように、各センスアンプの制御信号
のうち、信号ΦＰ０，ΦＰ１は共に“Ｈ”レベルとされ
、信号ΦＮ０，ΦＮ１は共に“Ｌ”レベルとされる。従
って、この時点で第１及び第２のセンスアンプ１２，１
３は共に不活性状態である。また、この時点で図中（ｄ
）に示すようにビット線は全てプリチャージレベル（例
えば１／２Ｖｃｃ）とされる。
【００１３】このような初期状態から、時刻ｔ０ では
、選択にかかるワード線ＷＬｘのレベルΦＷＬが“Ｌ”
レベルから“Ｈ”レベルに遷移する。すると、選択にか
かるメモリセルが接続したビット線には、該メモリセル
に記憶されているデータに応じて差電圧ΔＶが現れる。 例えば選択されたセルのデータが“０”であれば、（ｄ
）に示すように、プリチャージレベルのより少し低いレ
ベルにビット線のレベルが変化する。
、選択にかかるワード線ＷＬｘのレベルΦＷＬが“Ｌ”
レベルから“Ｈ”レベルに遷移する。すると、選択にか
かるメモリセルが接続したビット線には、該メモリセル
に記憶されているデータに応じて差電圧ΔＶが現れる。 例えば選択されたセルのデータが“０”であれば、（ｄ
）に示すように、プリチャージレベルのより少し低いレ
ベルにビット線のレベルが変化する。
【００１４】例えば、奇数番目のビット線ＢＬ１，ＢＬ
３，…が活性化側の場合では、図中（ｃ）に示すように
、第２のセンスアンプ１３側の信号ΦＰＣが“Ｌ”レベ
ルから“Ｈ”レベルに時刻ｔ１ で遷移する。この時刻
ｔ１ はセンスアンプのセンシング開始の前後のタイミ
ングであり、この時刻ｔ１ でワード線ＷＬｘのレベル
ΦＷＬは“Ｌ”レベルに遷移していることが好ましい。 また、第１のセンスアンプ１２側の信号ΦＰＣは“Ｌ”
レベルのままとされる。このように第２のセンスアンプ
１３側の信号ΦＰＣが“Ｈ”レベルに遷移することで、
第２のセンスアンプ１３の図３におけるｎＭＯＳトラン
ジスタ２５，２６はオン状態となり、第２のセンスアン
プ１３に接続された偶数番目のビット線ＢＬ２，ＢＬ４
，…のレベルΦＢＬｏｄは、プリチャージレベルに充電
されて固定される。
３，…が活性化側の場合では、図中（ｃ）に示すように
、第２のセンスアンプ１３側の信号ΦＰＣが“Ｌ”レベ
ルから“Ｈ”レベルに時刻ｔ１ で遷移する。この時刻
ｔ１ はセンスアンプのセンシング開始の前後のタイミ
ングであり、この時刻ｔ１ でワード線ＷＬｘのレベル
ΦＷＬは“Ｌ”レベルに遷移していることが好ましい。 また、第１のセンスアンプ１２側の信号ΦＰＣは“Ｌ”
レベルのままとされる。このように第２のセンスアンプ
１３側の信号ΦＰＣが“Ｈ”レベルに遷移することで、
第２のセンスアンプ１３の図３におけるｎＭＯＳトラン
ジスタ２５，２６はオン状態となり、第２のセンスアン
プ１３に接続された偶数番目のビット線ＢＬ２，ＢＬ４
，…のレベルΦＢＬｏｄは、プリチャージレベルに充電
されて固定される。
【００１５】時刻ｔ２ では、第１のセンスアンプ１２
側に供給されるΦＮ１，ΦＰ１がそれぞれレベルシフト
する。 すなわち、信号ΦＮ１は“Ｌ”レベルから“Ｈ”レベル
に遷移し、信号ΦＰ１は“Ｈ”レベルから“Ｌ”レベル
に遷移する。その結果、ｐＭＯＳトランジスタ１４及び
ｎＭＯＳトランジスタ１５はオフ状態からオン状態に変
化し、各第１のセンスアンプ１２は活性される。この時
、第２のセンスアンプ１３側に供給されるΦＮ０，ΦＰ
０はそれぞれ“Ｌ”レベル、“Ｈ”レベルのままであり
、第２のセンスアンプ１３の各ラッチ回路は作動しない
。第１のセンスアンプ１２が活性化されることで、第１
のセンスアンプ１２は奇数番目のビット線対の差動増幅
を開始し、時刻ｔ３ では“Ｌ”レベルと“Ｈ”レベル
の電位差が奇数番目のビット線のレベルＢＬｅｖとなっ
て、データがビット線に読み出されたことになる。ここ
で、差動増幅にかかるビット線対は奇数番目のものだけ
であるため、増幅されたビット線に隣接した偶数番目の
ビット線は充放電されない。従って、ビット線間の干渉
を低減できる。さらに、偶数番目のビット線のレベルΦ
ＢＬｏｄはプリチャージレベルに固定されるため、ビッ
ト線間の干渉をさらに低減させることができる。
側に供給されるΦＮ１，ΦＰ１がそれぞれレベルシフト
する。 すなわち、信号ΦＮ１は“Ｌ”レベルから“Ｈ”レベル
に遷移し、信号ΦＰ１は“Ｈ”レベルから“Ｌ”レベル
に遷移する。その結果、ｐＭＯＳトランジスタ１４及び
ｎＭＯＳトランジスタ１５はオフ状態からオン状態に変
化し、各第１のセンスアンプ１２は活性される。この時
、第２のセンスアンプ１３側に供給されるΦＮ０，ΦＰ
０はそれぞれ“Ｌ”レベル、“Ｈ”レベルのままであり
、第２のセンスアンプ１３の各ラッチ回路は作動しない
。第１のセンスアンプ１２が活性化されることで、第１
のセンスアンプ１２は奇数番目のビット線対の差動増幅
を開始し、時刻ｔ３ では“Ｌ”レベルと“Ｈ”レベル
の電位差が奇数番目のビット線のレベルＢＬｅｖとなっ
て、データがビット線に読み出されたことになる。ここ
で、差動増幅にかかるビット線対は奇数番目のものだけ
であるため、増幅されたビット線に隣接した偶数番目の
ビット線は充放電されない。従って、ビット線間の干渉
を低減できる。さらに、偶数番目のビット線のレベルΦ
ＢＬｏｄはプリチャージレベルに固定されるため、ビッ
ト線間の干渉をさらに低減させることができる。
【００１６】以上のように、本実施例のダイナミックメ
モリでは、折り返し構造とされたビット線対は偶数若し
くは奇数のみで構成されるため、活性化されるビット線
に隣接するビット線は必ず不活性となる。従って、ビッ
ト線間の干渉を低減することができ、特に不活性側のビ
ット線をプリチャージレベルに固定することで、一層の
雑音低減を図ることができる。また、半数のセンスアン
プのみが活性化されるため、低消費電力化も可能となる
。
モリでは、折り返し構造とされたビット線対は偶数若し
くは奇数のみで構成されるため、活性化されるビット線
に隣接するビット線は必ず不活性となる。従って、ビッ
ト線間の干渉を低減することができ、特に不活性側のビ
ット線をプリチャージレベルに固定することで、一層の
雑音低減を図ることができる。また、半数のセンスアン
プのみが活性化されるため、低消費電力化も可能となる
。
【００１７】なお、本実施例のダイナミックメモリでは
、異なるセンスアンプの群を２つとしたがこれに限定さ
れず他の群数としても良い。また、メモリセルの配置の
パターンは他のパターンとすることもできる。
、異なるセンスアンプの群を２つとしたがこれに限定さ
れず他の群数としても良い。また、メモリセルの配置の
パターンは他のパターンとすることもできる。
【００１８】
【発明の効果】本発明のダイナミックメモリは、上述の
ように、同一メモリセルアレイ内に折り返して配された
ビット線対をセンスアンプで差動増幅するため、折り返
しビット線方式の如き低雑音化を図ることができる。そ
して、特に本発明では、互いに隣接するビット線同士が
異なるセンスアンプに増幅されることから、隣接するビ
ット線の間の干渉雑音を低減することができる。
ように、同一メモリセルアレイ内に折り返して配された
ビット線対をセンスアンプで差動増幅するため、折り返
しビット線方式の如き低雑音化を図ることができる。そ
して、特に本発明では、互いに隣接するビット線同士が
異なるセンスアンプに増幅されることから、隣接するビ
ット線の間の干渉雑音を低減することができる。
【図１】本発明のダイナミックメモリの一例のメモリセ
ルアレイとその周辺の回路を示すブロック図である。
ルアレイとその周辺の回路を示すブロック図である。
【図２】上記一例の読み出し動作を説明するための波形
図である。
図である。
【図３】上記一例に用いられるセンスアンプの具体例を
示す回路図である。
示す回路図である。
【図４】従来のダイナミックメモリの一例の要部の回路
を示す模式図である。
を示す模式図である。
１１…メモリセルアレイ
１２，１３…センスアンプ
ＢＬ１，〜ＢＬｍ…ビット線
ＷＬ１，〜ＷＬｎ…ワード線
Claims (1)
- 【請求項１】 マトリクス状に配列されるメモリセル
からなるメモリセルアレイを有し、同一メモリセルアレ
イ内に折り返して配されたビット線対の一方側と他方側
に配されるメモリセルは異なるワード線により選択され
、互いに隣接するビット線同士は異なるセンスアンプに
増幅されることを特徴とするダイナミックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3020359A JPH04238190A (ja) | 1991-01-22 | 1991-01-22 | ダイナミックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3020359A JPH04238190A (ja) | 1991-01-22 | 1991-01-22 | ダイナミックメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04238190A true JPH04238190A (ja) | 1992-08-26 |
Family
ID=12024904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3020359A Pending JPH04238190A (ja) | 1991-01-22 | 1991-01-22 | ダイナミックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04238190A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510463B1 (ko) * | 1998-04-20 | 2005-10-24 | 삼성전자주식회사 | 폴드 비트라인 구조를 갖는 반도체 메모리장치 |
-
1991
- 1991-01-22 JP JP3020359A patent/JPH04238190A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510463B1 (ko) * | 1998-04-20 | 2005-10-24 | 삼성전자주식회사 | 폴드 비트라인 구조를 갖는 반도체 메모리장치 |
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