JPH04225252A - 半導体装置の検査方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の検査技術
に関し、特に、半導体記憶装置の不良メモリセルの外観
検査技術および検査結果に基づく不良解析技術に利用し
て有効な技術に関するものである。

【０００２】

【従来の技術】ＤＲＡＭやＳＲＡＭ等の半導体記憶装置
の製造工程においては、製造工程中または製造工程後に
不良メモリセルについての外観不良検査およびその解析
が実施されており、製造プロセスにおける歩留りが高め
られている。

【０００３】通常、半導体記憶装置の不良メモリセルに
ついての外観不良検査は、メモリテスタやプローブ検査
装置が用いられて半導体記憶装置に対して実施される電
気的特性試験に基づき、不良メモリセル（フェイルビッ
ト）が検出されることから始まる。この不良メモリセル
の検出作業に際しては、まず、半導体ウエハ上に複数配
列された半導体記憶装置（後のダイシング工程で個々の
ペレットに分割される。）のうち、不良メモリセルが存
在する半導体記憶装置が特定される。この後、特定され
た半導体記憶装置のメモリマットに配列されたメモリセ
ルのうち、不良メモリセルが特定される。そして、この
特定された不良メモリセルについて金属顕微鏡等の不良
セル観察装置が使用されることにより汚れ、色むら、パ
ターンの欠け、ショート、変色、異物の存在等の欠陥状
態が観察され、不良原因が解析されることになる。

【０００４】これら一連の外観不良検査は、検査マニア
ルに基づき、作業者の手作業により行われる。本発明者
が開発中の半導体記憶装置は４〔Ｍｂｉｔ〕の大容量を
有するＤＲＡＭである。このような大容量の半導体記憶
装置の不良メモリセルに対する外観不良検査は１枚当た
りの半導体ウエハにおいて１〜２週間を要する。そして
、外観不良検査に要する時間の約８割は不良メモリセル
の位置の特定に費やされる。このため、特に、大容量を
有する半導体記憶装置の不良メモリセルについての外観
不良検査に要する時間は長くなる。

【０００５】従来、この種の外観不良検査に要する時間
を短縮する技術として、特開昭６２−２５２１４５号公
報および特開昭６３−１７４３３０号公報に開示されて
いる技術がある。この技術は、プローブ検査装置で検出
された半導体記憶装置の不良メモリセルの位置情報をＣ
ＰＵの論理アドレス空間に記憶（ロジカル配列表示）し
、この記憶情報に基づき走査型電子顕微鏡（ＳＥＭ）の
視野内に実際の半導体記憶装置の不良メモリセルを自動
的に配置する技術である。

【０００６】なお、半導体記憶装置の外観不良検査技術
を述べてある例としては、前記以外に、特開昭６２−１
６９３４２号公報、特開平２−７５３８号公報および特
開平２−５２４４６号公報、がある。

【０００７】

【発明が解決しようとする課題】しかしながら、前述の
外観不良検査技術について検討した結果、本発明者は次
の問題点を見出した。

【０００８】■　　本発明者が開発中の半導体記憶装置
は、情報アクセスタイムの高速化を図る目的でメモリマ
ットが、例えば４個に分割される（４マット構成）。４
個に分割されたうちの２個のメモリマット間、および、
他の２個のメモリマット間のそれぞれには、デコーダ回
路等の周辺回路が配置される。この周辺回路を中心とす
る２個のメモリマットは、一方に対して他方のメモリセ
ルおよびその配列がミラー反転パターン等で形成される
。このような半導体記憶装置のメモリマット配列および
メモリセル配列は、前述の公報に開示された技術におけ
る論理アドレス空間のメモリマット配列およびメモリセ
ル配列と異なる。

【０００９】つまり、論理アドレス空間にはＸ方向アド
レス空間、Ｙ方向アドレス空間のそれぞれに一方向で、
メモリマットおよびメモリセルが順次配列されている。 これに対し、前記開発中の半導体記憶装置におけるメモ
リマットのメモリセル配列は、ミラー反転パターン等で
形成されているため、論理アドレス空間に配置されたメ
モリマットのメモリセル配列と異なる。このため、論理
アドレス空間に記憶された不良メモリセルの位置情報と
、実際の半導体記憶装置の不良メモリセルの位置とは一
致しない。その結果、不良メモリセルについての外観不
良検査に際して、走査型電子顕微鏡の視野内に不良メモ
リセルが配置されないことになる。したがって、手動に
より前記視野内に不良メモリセルを再度配置する必要が
発生するため、外観不良検査時間およびその解析時間が
長くなるという問題がある。

【００１０】■　　実際の半導体記憶装置においては、
容量の増加や品種毎にメモリセルサイズやメモリマット
構成が変更されるため、メモリマット配列、メモリセル
配列、周辺回路の配列が変化する。このため、前述の論
理アドレス空間のメモリマット配列およびメモリセル配
列と、実際の半導体記憶装置のそれらとがさらに一致し
なくなるので、外観不良検査時間およびその解析時間が
長くなるばかりか、品種毎に半導体記憶装置の外観不良
検査を行えないという問題がある。

【００１１】■　　前記実際の半導体記憶装置のメモリ
マット配列およびメモリセル配列に対応させるため、ホ
ストＣＰＵに論理アドレス空間のメモリマット配列およ
びメモリセル配列を実体アドレス空間（フィジカル配列
表示）に変換するプログラムを入力することが考えられ
る。

【００１２】しかし、単に実体アドレス空間に変換した
だけでは、メモリマットと各メモリマット間の周辺回路
との区別を認識することができないため、不良メモリセ
ルの位置情報と、実際の半導体記憶装置の不良メモリセ
ルの位置とが一致しない。したがって、実体アドレス空
間に変換する場合には、実体アドレス空間にメモリマッ
ト配列情報、メモリセル配列情報、メモリセルサイズ、
周辺回路の配列情報等を含むすべてのレイアウト情報を
入力する必要がある。このため、ホストＣＰＵの実体ア
ドレス空間の容量が大幅に増大し、ホストＣＰＵの処理
速度が長くなるので、外観不良検査時間およびその解析
時間が長くなるという問題がある。

【００１３】本発明の第１の目的は、半導体装置の検査
技術において、検査時間を短縮することが可能な技術を
提供することにある。

【００１４】本発明の第２の目的は、半導体装置の検査
技術において、検査精度および解析精度を向上すること
が可能な技術を提供することにある。

【００１５】本発明の第３の目的は、半導体装置の検査
技術において、検査精度および解析精度を均一化するこ
とが可能な技術を提供することにある。

【００１６】本発明の第４の目的は、検査に際して作業
性（使い易さ）を高めることができる技術を提供するこ
とにある。

【００１７】本発明の第５の目的は、半導体装置の製造
ライン等で得られた異物付着位置および外観欠陥位置と
、不良セル位置とを照合し、不良解析精度および効率を
高めることができる技術を提供することにある。本発明
の前記ならびにその他の目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。

【００１８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。

【００１９】半導体装置の規則的に配列された複数個の
セルのうち、不良セルを検査する半導体装置の検査装置
において、前記半導体装置について電気的特性検査が実
施され不良セルが検出されるとともに、その不良セルの
位置が論理アドレス配列による位置情報により特定され
る不良セル検出装置と、前記半導体装置についてのレイ
アウト情報のうち、セル配列の原点情報、この原点から
の各セルの位置情報、および、各セルの配列方向情報に
よる簡易レイアウト情報を生成する簡易レイアウト情報
生成装置と、この簡易レイアウト情報に基づき、前記セ
ル群のレイアウト情報が作成されるセル群レイアウト情
報作成手段と、前記簡易レイアウト情報に基づき、前記
不良セルの論理アドレス配列による位置情報が実体アド
レス配列による位置情報に変換される不良セル位置情報
変換手段と、セル群の模擬画像を画面上に表示するため
のセル群画像表示装置と、前記セル群レイアウト情報に
基づき、前記半導体装置のセル群の模擬画像を前記セル
群画像表示装置の画面上に表示するための情報が作成さ
れ、この情報に基づきセル群の模擬画像を前記セル群画
像表示装置の画面上に表示させるセル群画像表示情報作
成手段と、前記不良セル位置情報変換手段による情報に
基づき、不良セルの模擬画像を前記セル群画像表示装置
の画面上に表示するための情報が作成され、この情報に
基づき不良セルの模擬画像を前記セル群の模擬画像が表
示された前記セル群画像表示装置の画面上に重ね合わせ
されて表示させる不良セル画像表示作成手段と、を備え
ていることを特徴とする。

【００２０】

【作用】前記した手段によれば、以下の作用が奏される
。半導体装置の規則的に配列された複数個のセルのうち
、不良セルを検査する半導体装置の検査作業に際して、
まず、不良セル検出装置において、検査対象になる半導
体装置について電気的特性検査が実施され不良セルが検
出されるとともに、その不良セルの位置が論理アドレス
配列による位置情報により特定される。一方、簡易レイ
アウト情報生成装置において、前記半導体装置について
のレイアウト情報のうち、セル配列の原点情報、この原
点からの各セルの位置情報、および、各セルの配列方向
情報により、簡易レイアウト情報が予め生成される。続
いて、セル群レイアウト情報作成手段において、この簡
易レイアウト情報に基づき、前記セル群のレイアウト情
報が作成される。また、不良セル位置情報変換手段にお
いて、前記簡易レイアウト情報に基づき、前記不良セル
の論理アドレス配列による位置情報が実体アドレス配列
による位置情報に変換される。次いで、セル群レイアウ
ト情報に基づき、前記半導体装置のセル群の模擬画像を
セル群画像表示装置の画面上に表示するための情報が作
成され、この情報に基づきセル群の画像がセル群画像表
示装置の画面上に表示される。また、前記不良セル位置
情報変換工程による位置情報に基づき、不良セルをセル
群画像表示装置の画面上に表示するための情報が作成さ
れ、この情報に基づき不良セルの模擬画像が前記セル群
の模擬画像が表示されたセル群画像表示装置の画面上に
重ね合わせされて表示される。

【００２１】

【実施例】図１は本発明の一実施例である半導体記憶装
置の不良メモリセル外観検査装置を示すブロック図、で
ある。

【００２２】本実施例において、半導体記憶装置の不良
メモリセル外観検査装置１は、大型コンピュータ（ホス
トＣＰＵ）２と、このホストＣＰＵ２に接続されている
補助記憶装置３と、検査対象である半導体記憶装置につ
いて電気的特性検査が実施され不良メモリセル（以下、
不良セルという。）が検出されるとともに、その不良セ
ルの位置が論理アドレス配列による位置情報により特定
される不良セル検出装置４と、前記半導体記憶装置につ
いてのレイアウト情報のうち、セル配列の原点情報、こ
の原点からの各セルの位置情報、および、各セルの配列
方向情報による簡易レイアウト情報を生成する簡易レイ
アウト情報生成装置５と、この簡易レイアウト情報に基
づき、前記セル群のレイアウト情報が作成されるセル群
レイアウト情報作成手段６と、前記簡易レイアウト情報
に基づき、前記不良セルの論理アドレス配列による位置
情報が実体アドレス配列による位置情報に変換される不
良セル位置情報変換手段７と、セル群の模擬画像を画面
上に表示するためのセル群画像表示装置８と、前記セル
群レイアウト情報に基づき、前記半導体記憶装置のセル
群の模擬画像を前記セル群画像表示装置８の画面上に表
示するための情報が作成され、この情報に基づきセル群
の画像を前記セル群画像表示装置８の画面上に表示させ
るセル群画像表示情報作成手段９と、前記不良セル位置
情報変換手段７による情報に基づき、不良セルの画像を
前記セル群画像表示装置８の画面上に表示するための情
報が作成され、この情報に基づき不良セルの模擬画像を
前記セル群画像が表示された前記セル群画像表示装置８
の画面上に重ね合わせて表示させる不良セル画像表示情
報作成手段１０と、を備えている。

【００２３】さらに、この不良メモリセル外観検査装置
１は、セル群の模擬画像が表示されたセル群画像表示装
置８の画面上に不良セルの模擬画像が重ね合わされて表
示された後、この表示画面において、前記セル群の模擬
画像における不良セルの模擬画像の位置を指示する指示
装置１１と、この指示に従って指示された不良セルの実
体像を、前記不良セル位置情報変換手段７による情報に
基づき、不良セル観察装置１３の視野内に自動的に配置
させる不良セル自動配置手段１２と、を備えている。

【００２４】そして、これらホストＣＰＵ２、不良セル
検出装置４、簡易レイアウト情報生成装置５、セル群レ
イアウト情報作成手段６、不良セル位置情報変換手段７
、セル群画像表示装置８、セル群画像表示情報作成手段
９、不良セル画像表示情報作成手段１０、指示装置１１
、不良セル自動配置手段１２、不良セル観察装置１３は
、イーサネット（Ｅｔｈｅｒｎｅｔ）回路等の通信回線
（図示せず）により相互に電気的に連結されている。 但し、場合によっては磁気テープや磁気ディスク等の磁
気媒体により磁気的に連係するように構築してもよい。

【００２５】前記ホストＣＰＵ２には補助記憶装置３が
内蔵または連結されている。補助記憶装置３には、検査
対象である半導体記憶装置の開発設計において作成され
た既存のレイアウト情報（後記される。）が全て記憶さ
れている。この補助記憶装置３に記憶されたレイアウト
情報の一部は、後述するようにホストＣＰＵ２により適
宜読出されるようになっている。

【００２６】この不良メモリセル外観検査装置１に投入
される段階において、半導体記憶装置６０は多数個が図
２に示されているように、実際上の検査対象ワークであ
る半導体ウエハ（以下、単にウエハという。）５０に縦
横に配列された長方形板形状のペレット内に作り込まれ
た状態になっている。

【００２７】このウエハ５０において半導体記憶装置６
０群のそれぞれは図３に示されているように、平面長方
形の板形状のペレットに構成されている。半導体記憶装
置６０の周辺部分には複数個の外部端子（ボンディング
パッド）５５が配列されている。半導体記憶装置６０の
中央部分には、例えば、４〔Ｍｂｉｔ〕の大容量を有す
るメモリマット（メモリセルアレイ〕が配列されている
。このメモリマットは第１メモリマット５１〜第４メモ
リマット５４に４分割されている。そして、４分割され
た各メモリマットのそれぞれは１〔Ｍｂｉｔ〕の容量に
構成されている。第１メモリマット５１と第２メモリマ
ット５２との間には、デコーダ回路を含む周辺回路５６
が配置されている。同様に、第３メモリマット５３と第
４メモリマット５４との間にも、周辺回路５６が配置さ
れている。

【００２８】さらに、第１メモリマット５１においては
、メモリセル（以下、セルということがある。）７０が
多数個、図３に示されているように、図中左側から右側
に向かう横正方向Ｘａ、および、図中下側から上側に向
かう縦正方向Ｙのそれぞれに順次配列されている。第２
メモリマット５２においてはセル７０群が、周辺回路５
６が介在されて、図中右側から左側に向かう横逆方向Ｘ
ｂ、および縦正方向Ｙのそれぞれに順次配列されている
。すなわち、第２メモリマット５２において、セル７０
群は第１メモリマット５１のミラー反転パターンに構成
されている。そして、第３メモリマット５３は第１メモ
リマット５１と同様に、また、第４メモリマット５４は
第２メモリマット５２と同様に、セル７０群がそれぞれ
順次配列されている。

【００２９】前記補助記憶装置３に記憶されるレイアウ
ト情報としては、ウエハにおける半導体記憶装置群の配
列情報、各半導体記憶装置のメモリマット群の配列情報
、メモリセル群の配列情報、メモリセルのサイズ情報、
周辺回路の配列情報、半導体記憶装置間の接続配線情報
等々があり、これらのレイアウト情報は半導体記憶装置
の開発段階で全てが使用されるため、全てが補助記憶装
置３に記憶されていることになる。

【００３０】補助記憶装置３に記憶されたレイアウト情
報のうち、ホストＣＰＵ２を通じて簡易レイアウト情報
生成装置５に呼び出されるレイアウト情報は、半導体記
憶装置、メモリマット群およびメモリセル群の画像をセ
ル群画像表示装置８に段階的に拡大して表示させるのに
最低限必要な情報、および、この表示に基づいて不良セ
ルの実体像を不良セル観察装置１３の視野内に配置させ
るのに最低限必要な情報であり、次の通りである。

【００３１】まず、ウエハ５０における半導体記憶装置
（以下、ペレットということがある。）６０の配列に関
する情報を図２を参照にして示せば、ウエハ径６１、ペ
レット６０のＸおよびＹ方向サイズ６２Ｘ、６２Ｙ、各
ペレット６０のＸおよびＹ方向の配列番号６３Ｘ、６３
Ｙによりそれぞれ特定される各ペレット６０についての
仮想原点６４からペレット原点６５までのＸおよびＹ方
向の距離６６Ｘ、６６Ｙ、に関する座標および寸法デー
タ、となる。

【００３２】次に、メモリセル７０に関する情報を図３
を参照にして示せば、各メモリセル７０の基準点７１の
位置をそれぞれ特定するための座標データであって、各
メモリセル７０群のＸおよびＹ方向配列番号７２Ｘ、７
２Ｙ、各メモリセル配列番号７２Ｘ、７２Ｙによってそ
れぞれ指定される各メモリセル７０についてのペレット
原点６５からメモリセル基準点７１までのＸおよびＹ方
向の距離７３Ｘ、７３Ｙ、となる。ここで、メモリセル
７０群のＸおよびＹ方向の配列番号情報は、各セルの配
列方向情報に相当する。特に、各メモリセル７０のＸ方
向についての配列番号７２Ｘは、第２メモリマット５２
および第４メモリマット５４において、前述した通りミ
ラー反転パターンになるようにそれぞれ逆方向に送られ
ている（図３の番号参照）。そして、簡易レイアウト情
報生成装置５において、これらの情報により簡易レイア
ウト情報が作成される。

【００３３】簡易レイアウト情報生成装置５にはセル群
レイアウト情報作成手段６が接続されており、セル群レ
イアウト情報作成手段６は簡易レイアウト情報生成装置
５により生成された簡易レイアウト情報に基づき、セル
７０群のレイアウト情報を作成するように構成されてい
る。セル群レイアウト情報作成手段６にはセル群の模擬
画像を表示するための画像表示情報作成手段９が接続さ
れており、このセル群画像表示情報作成手段９はセル群
レイアウト情報作成手段６により作成されたセル群レイ
アウト情報に基づいて、各ペレット６０内におけるセル
７０群の模擬画像をセル群画像表示装置８の画面上に表
示するための情報を作成し、この画像情報をセル群画像
表示装置８の入力部に送信し、セル７０群の模擬画像を
セル群画像表示装置８の画面上に表示させるように構成
されている。

【００３４】他方、不良セル検出装置４はメモリテスタ
およびまたはウエハプローバ等の電気特性検査装置（図
示せず）を備えており、ウエハに作り込まれ各ペレット
について電気的特性検査を実施し、不良セルを検出する
ように構成されているとともに、その不良セルの位置を
論理アドレス配列による位置情報により特定するように
構成されている。

【００３５】この不良セル検出装置４には不良セル位置
情報変換手段７が接続されており、この不良セル位置情
報変換手段７は前記簡易レイアウト情報生成装置５によ
り生成された簡易レイアウト情報に基づき、不良セル検
出装置４により検出された不良セルの論理アドレス配列
による位置情報を実体アドレス配列による位置情報に変
換するように構成されている。

【００３６】不良セル位置情報変換手段７には不良セル
画像表示情報作成手段１０が接続されており、この不良
セル画像表示情報作成手段１０は不良セル位置情報変換
手段７により変換された位置情報に基づき、不良セル７
０Ａの模擬画像をセル群画像表示装置８の画面上に表示
するための情報を作成し、この画像情報をセル群画像表
示装置８の入力部に送信し、不良セル７０Ａの模擬画像
を前記セル群の模擬画像が表示された前記表示装置８の
画面上に重ね合わせて表示させるように構成されている
。

【００３７】セル群画像表示装置８はＣＲＴ等の適当な
ディスプレイ装置が用いられて構成されている。セル群
画像表示装置８にはマウス装置またはペンライト装置等
が用いられて構成されている指示装置１１が接続されて
おり、この指示装置１１には不良セル自動配置手段１２
が接続されている。

【００３８】不良セル自動配置手段１２は他方において
前記不良セル情報変換手段７および不良セル観察装置１
３に接続されている。そして、セル７０群の模擬画像が
表示されたセル群画像表示装置８の画面上に不良セル７
０Ａの模擬画像が重ね合わされて表示された後、この表
示画面において、指示装置１１が前記セル群７０の模擬
画像における不良セル７０Ａの模擬画像の位置を指示す
ると、この指示に従って、不良セル自動配置手段１２は
前記不良セル位置情報変換手段７による実体アドレス位
置情報に基づき、指示された不良セル７０Ａの実体像を
不良セル観察装置１３の視野内に自動的に配置させるよ
うに構成されている。

【００３９】不良セル観察装置１３は、防振台１４、Ｘ
Ｙステージ１５、試料台１６、ステージ制御部１７、金
属顕微鏡１８、レーザ顕微鏡１９および不良セル実体像
表示装置２０を備えている。試料台１６は実際上の検査
対象ワークであるウエハ５０が搭載されるように構成さ
れている。ステージ制御部１７には不良セル自動配置手
段１２が接続されており、ステージ制御部１７は不良セ
ル自動配置手段１２からの不良メモリセル７０Ａについ
ての位置情報に基づいてＸＹステージ１５を移動させ、
試料台１６上に搭載されたウエハ５０におけるペレット
６０の不良メモリセル７０Ａを金属顕微鏡１８またはレ
ーザ顕微鏡１９の視野内に移動させるように構成されて
いる。不良セル実体像表示装置２０は工業用テレビカメ
ラおよびテレビ受像機等から構成されており、金属顕微
鏡１８またはレーザ顕微鏡１９の視野内の実体像をテレ
ビ画像をもって映し出すようになっている。

【００４０】次に、本発明の一実施例である半導体記憶
装置の不良メモリセル外観検査方法を、前記構成に係る
半導体記憶装置の不良メモリセル外観検査装置１が使用
される場合について、図１および図４を参照にして説明
する。

【００４１】予め、簡易レイアウト情報生成装置５には
補助記憶装置３に記憶された全てのレイアウト情報のう
ち、前述した通り簡易レイアウトの作成に必要な前記情
報がホストＣＰＵ２を通じてインプットされる。そして
、簡易レイアウト情報生成装置５はインプットされた情
報により、簡易レイアウト情報を生成する。

【００４２】簡易レイアウト情報生成装置５において生
成された簡易レイアウト情報は、一方において、セル群
レイアウト情報作成手段６に供給される。このセル群レ
イアウト情報作成手段６においては簡易レイアウト情報
生成装置５により生成された簡易レイアウト情報に基づ
き、セル７０群のレイアウト情報が作成される。

【００４３】セル群レイアウト情報作成手段６において
作成されたセル群のレイアウト情報は、セル群画像表示
情報作成手段９に供給される。このセル群画像表示情報
作成手段９においてはセル群レイアウト情報に基づいて
、ウエハ５０およびペレット６０群におけるセル７０群
の模擬画像をセル群画像表示装置８の画面上に表示する
ための情報が作成される。そして、この画像情報はセル
群画像表示情報作成手段９からセル群画像表示装置８の
入力部に適時供給される。

【００４４】セル群画像表示装置８においては、セル７
０群の模擬画像がその画面上に適時表示させるように準
備されていることになる。

【００４５】そして、半導体記憶装置の不良メモリセル
外観検査方法が実際に実施される際には、まず、実際上
の検査対象ワークであるウエハ５０に対して不良セル検
出装置４により、ウエハ５０に作り込まれたペレットに
ついて電気的特性検査が実施され、検査すべき不良セル
が検出かつ特定される。この際、検査対象ワークとして
のウエハ５０には、例えば、実際上の半導体記憶装置の
製造ラインにおいて不良メモリセルが頻発したウエハ等
が選定され、これから実施される半導体記憶装置の不良
メモリセル外観検査方法により得られた検査データが、
実際の製造ラインにおける不良発生原因の究明等に利用
されることになる。この不良セル検出装置４による不良
セルの位置は、前述した通り論理アドレス配列による情
報により特定される。

【００４６】この不良セル検出装置４には不良セル位置
情報変換手段７が接続されており、この不良セル位置情
報変換手段７は前記簡易レイアウト情報生成装置５によ
り生成された簡易レイアウト情報に基づき、前記不良セ
ルの論理アドレス配列による位置情報を実体アドレス配
列による位置情報に変換する。このとき、簡易レイアウ
ト情報中、各メモリセル７０群のＸ方向の配列番号７２
Ｘは、第２メモリマット５２および第４メモリマット５
４において、前述したように、ミラー反転パターンにな
るようにそれぞれ設定されているため、不良セル検出装
置４からの論理アドレス配列による不良セルの位置情報
は、実体アドレス配列による位置情報に変換されること
になる。

【００４７】不良セル位置情報変換手段７には不良セル
画像表示情報作成手段１０が接続されており、この不良
セル画像表示情報作成手段１０は不良セル位置情報変換
手段７により変換された位置情報に基づき、不良セルの
模擬画像をセル群画像表示装置８の画面上に表示するた
めの情報を作成し、この画像情報をセル群画像表示装置
８の入力部に適時供給する。

【００４８】セル群画像表示装置８において、不良画像
表示情報作成手段１０から不良セルの模擬画像情報が供
給されるとともに、前記セル群画像表示情報作成手段９
からセル群の模擬画像情報が供給されると、不良セル７
０Ａの模擬画像がセル群の模擬画像上に重ね合わされて
表示される。

【００４９】このとき、セル群の模擬画像および不良セ
ルの模擬画像は段階的に拡大して表示して行くことが可
能である。例えば、第１段階においては、図５に示され
ているように、ウエハ５０の模擬画像５０’が表示され
、このウエハ模擬画像５０’に配列されている全ペレッ
ト６０の模擬画像６０’が表示される。このとき、ペレ
ット模擬画像６０’群中にある不良セルを含むペレット
模擬画像６０Ａ’（通常、複数個である。以下、同じ。 ）の位置が、網掛け表示等の適当な手段により明示され
る。第２段階においては、明示された不良セルを含むペ
レット模擬画像６０Ａ’が指定されることにより、第１
〜第４メモリマット模擬画像５１’〜５４’が図６に示
されているように、拡大表示される。このとき、このペ
レット模擬画像６０Ａ’における第１〜第４メモリマッ
ト模擬画像５１’〜５４’中にある不良セルを含むメモ
リマット模擬画像５４Ａ’の位置が、網掛け表示等の適
当な手段により明示される。第３段階においては、明示
された不良セルを含むメモリマット模擬画像５４Ａ’が
指定されることにより、メモリセル模擬画像７０’群が
図７に示されているように、拡大表示される。 このとき、この不良メモリマット模擬画像５４Ａ’にお
けるメモリセル模擬画像７０’群中にある不良セル模擬
画像７０Ａ’の位置が、網掛け表示等の適当な手段によ
り明示される。

【００５０】次に、セル群画像表示装置８の画面上に表
示された不良セル模擬画像７０Ａ’の実体像７０Ａが観
察したい場合、まず、その不良セル７０Ａを含む実際上
の検査対象ワークであるウエハ５０が不良セル観察装置
１３の試料台１６の上に搭載される。次いで、前述した
ようにして不良セル７０Ａの模擬画像７０Ａ’がセル群
画像表示装置８に表示された後に、このセル群画像表示
装置８に接続されている指示装置１１により、所望の不
良セル模擬画像７０Ａ’が指示されると、指示された不
良セル模擬画像７０Ａ’の実体像７０Ａが不良セル観察
装置１３における金属顕微鏡１８またはレーザ顕微鏡１
９の視野内に自動的に配置される。

【００５１】すなわち、指示装置１１には不良セル自動
配置手段１２が接続されており、不良セル自動配置手段
１２は他方において前記不良セル情報変換手段７および
不良セル観察装置１３に接続されている。そして、セル
７０群の模擬画像７０’が表示されたセル群画像表示装
置８の画面上に不良セル７０Ａの模擬画像７０Ａ’が重
ね合わされて表示された後、この表示画面において、指
示装置１１が前記セル群７０の模擬画像７０’における
不良セル７０Ａの模擬画像７０Ａ’の位置を指示すると
、この指示に従って、不良セル自動配置手段１２は指示
された不良セル７０Ａについての前記不良セル位置情報
変換手段７による実体アドレス位置情報を呼び出し、そ
の実体アドレス位置情報に基づいて不良セル観察装置１
３における金属顕微鏡１８またはレーザ顕微鏡１９の視
野内に不良セル７０Ａの実体像を自動的に配置させる。

【００５２】つまり、不良セル観察装置１３において、
ステージ制御部１７には不良セル自動配置手段１２が接
続されており、このステージ制御部１７は不良セル自動
配置手段１２からの不良メモリセル７０Ａについての位
置情報に基づいてＸＹステージ１５を移動させ、試料台
１６上に搭載されたウエハ５０におけるペレット６０の
不良メモリセル７０Ａの実体像を金属顕微鏡１８または
レーザ顕微鏡１９の視野内に移動させる。

【００５３】さらに、不良メモリセル７０Ａの実体像を
不良セル実体像表示装置２０によって観察したい場合に
は、金属顕微鏡１８またはレーザ顕微鏡１９の視野内の
実体像が適当な操作によってテレビ画像として映し出さ
れることになる。

【００５４】次に、金属顕微鏡１８またはレーザ顕微鏡
１９の視野内、さらには、不良セル実体像表示装置２０
の画面に映し出された不良メモリセル７０Ａの観察に基
づいて、その不良メモリセル７０Ａについての解析およ
び分析が適宜実行される。この解析および分析は、不良
メモリセルのパターンの欠け、ショート、変色、周囲の
状況、異物の存在等に関する観察によって実行される。

【００５５】以降、前記作業が繰り返されることにより
、ペレット６０の全て不良メモリセル７０Ａについての
解析および分析が実行される。さらには、半導体ウエハ
５０の不良メモリセル７０Ａが存在する全てのペレット
６０について、同様の解析および分析が実行される。

【００５６】次に、ペレット６０の配線層、メセリセル
７０の素子形成層、素子分離層等全ての層について、前
述の解析および分析が適宜実行される。ここで、解析お
よび分析する層が変更される際には、一旦、不良セル観
察装置１３から検査対象ウエハ５０が取り出され、この
ウエハ５０の所定の層がエッチング工程により除去され
る。その後、再度、このウエハ５０が試料台１６にセッ
トされる。

【００５７】また、以上の解析および分析作業において
、前段の層の解析および分析により不良発生原因が判明
した不良メモリセルについては、検査時間を短縮化する
ために、次段の層の解析および分析時に、再度、解析お
よび分析が実行されないように、不良メモリセルの検出
時にジャンプ移動（通過移動）させる制御が自動的に実
施される。

【００５８】以上のようにして、検査ワークとしてのウ
エハ５０のすべての層の解析および分析作業が終了する
と、ウエハ５０は不良セル観察装置１３から取り出され
る。そして、前記不良メモリセルのすべての解析および
分析の情報は、不良セル観察装置１３に設備された専用
のＣＰＵ（図示せず）または前記ホストＣＰＵ２におい
て整理され、その結果がそれらのＣＰＵにより適宜出力
される。

【００５９】前記実施例によれば次の効果が得られる。 ■　　半導体記憶装置６０の開発設計で作成した既存の
レイアウト情報を使用し、メモリセル７０の配列、メモ
リセル７０以外の回路配列を含めた実体アドレス空間上
の不良メモリセル７０Ａの位置と、実際の半導体記憶装
置６０のメモリセル７０の配列中の不良メモリセル７０
Ａの位置とを即座に一致させることができるため、実際
の半導体記憶装置６０のメモリセル７０群内における不
良メモリセル７０Ａの外観不良検査時間およびその解析
時間を短縮化することができる。

【００６０】■　　実際の半導体記憶装置６０のメモリ
セル７０群中における各不良メモリセル７０Ａについて
の外観不良検査時間および解析時間を短縮できるので、
不良メモリセル７０Ａの解析情報を増加することができ
、不良メモリセル７０Ａの解析精度を向上させることが
できる。

【００６１】■　　実体アドレス空間上における不良メ
モリセル７０Ａの位置と、実際の半導体記憶装置６０の
メモリセル７０群中における不良メモリセル７０Ａの位
置とを一致させることができるため、不良メモリセル７
０Ａについての外観不良検査精度および解析精度（作業
者レベル）を均一化することができる。

【００６２】■　　実体アドレス空間上での不良メモリ
セル７０Ａの位置情報を、半導体記憶装置６０の開発設
計で作成した既存のレイアウト情報から作成することが
できるため、新たにレイアウト情報を作成することなく
、この新たなレイアウト情報の作成に相当する分、不良
メモリセル７０Ａについての外観不良検査時間および解
析時間を短縮化することができる。

【００６３】■　　メモリセル容量の増減や品種変更を
行っても、常時、実体アドレス空間上における不良メモ
リセル７０Ａの位置情報を半導体記憶装置６０の開発設
計時に作成した既存のレイアウト情報に基づいて作成す
ることができるため、多品種の半導体記憶装置６０の不
良メモリセル７０Ａについての外観不良検査および解析
を実施することができる。

【００６４】■　　半導体記憶装置６０の開発設計で作
成した既存のレイアウト情報のうち、ペレット原点の情
報、メモリセル原点の情報およびメモリセル７０の配列
方向情報の少ない情報に基づき、実体アドレス空間上に
おける不良メモリセル７０Ａについての位置情報を作成
することができるため、ホストＣＰＵ２における処理速
度（計算速度）を速くし、不良メモリセル７０Ａについ
ての外観不良検査時間および解析時間を短縮化すること
ができる。

【００６５】■　　セル群画像表示装置８において、セ
ル７０群の模擬画像７０’群中に不良セル７０Ａの位置
を模擬的に表示させることができるため、不良セル観察
装置１３に所望の不良メモリセル７０Ａの実体像を自動
的に配置されるに際して、正確かつ迅速に表示させるこ
とができる。

【００６６】■　　前記■において、不良メモリセル７
０Ａの位置を模擬的に表示させるに際して、ウエハ模擬
画像５０’、ペレット模擬画像６０’およびセル模擬画
像７０’と段階的に拡大表示させて行くことにより、不
良メモリセル７０Ａの実体位置を具体的に認識すること
ができるとともに、不良メモリセル７０Ａの実体像自動
配置が実行し易くなる。

【００６７】■　　前記■において、セル群画像表示装
置８に表示された不良セル７０Ａの模擬画像７０Ａ’が
指示装置１１によって指示されると、その指示された不
良セル７０Ａの実体像が不良セル観察装置１３の視野内
に自動的に配置されるように構成することにより、不良
セルについての外観検査時間および解析時間をより一層
短縮化することができる。

【００６８】図８は本発明の実施例２である半導体記憶
装置の不良セル観察装置を示すブロック図、である。本
実施例２が前記実施例１と異なる点は、半導体記憶装置
についての製造ラインにおける異物検査データおよびウ
エハ外観欠陥検査データを、不良セルの外観検査および
解析に利用し得るように構成されている点、にある。

【００６９】すなわち、ホストＣＰＵ２には製造ライン
にそれぞれ設備されている異物検査装置２１およびウエ
ハ外観欠陥検査装置２２が接続されており、ホストＣＰ
Ｕ２はこれら異物検査装置２１およびウエハ外観欠陥検
査装置２２からの検査データを補助記憶装置３に適宜記
憶するようになっている。異物検査装置２１は半導体記
憶装置の製造ラインにおける所謂前工程に適宜設備され
ており、各プロセスにおいてウエハの表面に付着した異
物を光学的に検出し、その異物のウエハ上における存在
位置を実体アドレス配列による位置情報により特定する
とともに、その大きさも特定するように構成されている
。また、ウエハ外観欠陥検査装置２２は同様に、ウエハ
上に形成されたパターンについての欠陥を光学的に検出
し、その欠陥のウエハ上における存在位置を実体アドレ
ス配列による位置情報により特定するとともに、その大
きさも特定するように構成されている。そして、これら
異物位置および欠陥の情報は実体アドレス配列であるた
め、セル群についての位置情報と一致するようになって
いる。

【００７０】なお、図８において、２３は異物欠陥画像
表示情報作成手段であり、異物・欠陥の位置情報および
大きさ情報に基づいて異物および欠陥の画像を模擬的に
表示するための画像表示情報を作成し、セル群画像表示
装置８に適宜供給するように構成されている。

【００７１】次に、本発明の実施例２である半導体記憶
装置の不良メモリセル外観検査方法を、前記構成に係る
半導体記憶装置の不良メモリセル外観検査装置１Ａが使
用される場合について、図８および図９を参照にして説
明する。但し、本実施例２が前記実施例１と異なる点は
、半導体記憶装置についての製造ラインにおける異物検
査データおよび外観欠陥検査データを不良メモリセルの
外観検査および解析に利用する点にあるので、その点に
ついて特に説明する。

【００７２】今、図１０に示されているように、セル群
画像表示装置８にセル７０群の模擬画像７０’が表示さ
れるとともに、不良セル７０Ａの模擬画像７０Ａ’が重
ね合わせて表示された際、予め異物検査装置２１および
ウエハ外観欠陥検査装置２２により収集されて、補助記
憶装置３に記憶されている異物および欠陥についての位
置情報が、ホストＣＰＵを通じて呼び出され、異物欠陥
画像表示情報作成手段２３に送信される。この作成手段
２３は入力された情報に基づいて異物および欠陥（以下
、欠陥という。）７０Ｂの模擬画像（以下、欠陥模擬画
像という。）７０Ｂ’を表示するための情報を作成し、
セル群画像表示装置８へ供給する。これにより、セル群
画像表示装置８においては、セル模擬画像７０’、不良
セル模擬画像７０Ａ’に欠陥模擬画像７０Ｂが重ね合わ
されて表示される。このとき、セル群模擬画像、不良セ
ル模擬画像および異物欠陥模擬画像は、図１１および図
１２に示されているように、前記実施例１と同様に段陥
的に拡大表示して行くことが可能である。

【００７３】次に、セル群画像表示装置８の画面上に表
示された不良セル７０Ａの実体像が観察される際、ホス
トＣＰＵ２による欠陥７０Ｂの呼び出し対象となり、か
つ、不良セル検出装置４によって不良セル７０Ａの検出
が実行された同一のウエハ５０が不良セル観察装置１３
の試料台１６の上に搭載される。つまり、不良セル７０
Ａと欠陥７０Ｂとのデータ整合が確保される。この整合
は品種、工程、ロット番号、ウエハ番号、検査日付、検
査時間等に基づいて補助記憶装置３に記憶されている所
定ウエハのデータがホストＣＰＵ２を通じて呼び出され
ることにより、簡単に保てる。

【００７４】続いて、不良セル模擬画像７０Ａ’および
欠陥の模擬画像７０Ｂ’が同時にセル群画像表示装置８
に表示された後に、このセル群画像表示装置８に接続さ
れている指示装置１１により、不良セルの模擬画像７０
Ａ’と欠陥の模擬画像７０Ｂ’とが重複する所望の不良
セル７０Ａの模擬画像７０Ａ’が指示される。この指示
により、指示された不良セル７０Ａの実体像が不良セル
観察装置１３における金属顕微鏡１８またはレーザ顕微
鏡１９の視野内に自動的に配置される。この不良セル７
０Ａの実体像は所定の段階において異物およびパターン
の欠陥を表示することになるため、不良セル７０Ａの外
観検査および解析、並びにそれに基づく不良原因や致命
欠陥の究明が迅速かつやり易くなる。

【００７５】本実施例２によれば、不良セル検出装置４
によって検出された不良セル７０Ａと、異物検査装置２
１およびウエハ外観欠陥検査装置２２によって検出され
た欠陥７０Ｂとを、同一のウエハ上で照合させることが
できるため、不良セル７０Ａの外観欠陥検査時間および
その解析時間をより一層短縮化することができるととも
に、不良原因や致命欠陥の発生原因等の究明を迅速かつ
容易化することができる。

【００７６】なお、前記実施例２においては、不良セル
模擬画像７０Ａ’および欠陥模擬画像７０Ｂ’をセル群
の模擬画像７０’に模擬的に表示するように構成した場
合につき説明したが、模擬表示せずに直接的に不良セル
７０Ａの実体位置と欠陥７０Ｂの実体位置とが重なり合
った不良セル７０Ａの実体像が不良セル観察装置１３の
視野内に自動的に配置されるように構成してもよい。

【００７７】すなわち、この半導体記憶装置の不良メモ
リセル外観検査装置は、前記半導体記憶装置について異
物検査が実施され異物が検出されるとともに、その異物
の半導体記憶装置における位置が実体アドレス配列によ
る位置情報により特定される異物検査装置と、前記半導
体記憶装置について外観欠陥検査が実施され外観欠陥が
検出されるとともに、その外観欠陥の半導体記憶装置に
おける位置が実体アドレス配列による位置情報により特
定される外観欠陥検査装置と、前記半導体記憶装置につ
いて電気的特性検査が実施され不良セルが検出されると
ともに、その不良セルの位置が論理アドレス配列による
位置情報により特定される不良セル検出装置と、前記半
導体記憶装置についてのレイアウト情報のうち、セル配
列の原点情報、この原点からの各セルの位置情報、およ
び、各セルの配列方向情報による簡易レイアウト情報を
生成する簡易レイアウト情報生成装置と、この簡易レイ
アウト情報に基づき、前記不良セルの論理アドレス配列
による位置情報が実体アドレス配列による位置情報に変
換される不良セル位置情報変換手段と、この不良セルの
位置情報と、前記異物および外観欠陥についての各位置
情報とを照合し、異物および外観欠陥の位置と同一位置
のまたは異なる位置の不良セルの実体像を、不良セルの
位置情報に基づいて不良セル観察装置の視野内に自動的
に配置させ、この不良セルにつき外観検査が実際に実施
される不良セル観察装置と、を備えている。

【００７８】そして、この半導体記憶装置の不良メモリ
セル外観検査装置による不良メモリセル外観検査方法は
、前記半導体記憶装置について異物検査が実施され異物
が検出されるとともに、その異物の半導体記憶装置にお
ける位置が実体アドレス配列による位置情報により特定
される異物検査工程と、前記半導体記憶装置について外
観欠陥検査が実施され外観欠陥が検出されるとともに、
その外観欠陥の半導体記憶装置における位置が実体アド
レス配列による位置情報により特定される外観欠陥検査
工程と、前記半導体記憶装置について電気的特性検査が
実施され不良セルが検出されるとともに、その不良セル
の位置が論理アドレス配列による位置情報により特定さ
れる不良セル検出工程と、前記半導体記憶装置について
のレイアウト情報のうち、セル配列の原点情報、この原
点からの各セルの位置情報、および、各セルの配列方向
情報による簡易レイアウト情報を生成する簡易レイアウ
ト情報生成工程と、この簡易レイアウト情報に基づき、
前記不良セルの論理アドレス配列による位置情報が実体
アドレス配列による位置情報に変換される不良セル位置
情報変換工程と、この不良セルの位置情報と、前記異物
および外観欠陥についての各位置情報とを照合し、異物
および外観欠陥の位置と同一位置の、または異なる位置
の不良セルの実体像を、不良セルの位置情報に基づいて
不良セル観察装置の視野内に自動的に配置させ、この不
良セルにつき外観検査が実際に実施される不良セル外観
検査工程と、を備えることになる。

【００７９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、不
良セル観察装置１３には、金属顕微鏡およびレーザ顕微
鏡の他に走査型電子顕微鏡やＸ線検出器等を設備するよ
うに構成してもよい。

【００８０】また、検査対象は半導体記憶装置のメモリ
セルに限定されず、論理回路が規則的に多数配列された
半導体集積回路装置のセル等にも適用することができる
。

【００８１】

【発明の効果】本願において開示される発明のうち代表
的なものの概要を説明すれば、次の通りである。セル群
画像表示装置において、セル群の模擬画像中に不良セル
の位置を模擬的に表示させることにより、作業者に不良
セルの半導体装置における実際上の具体的位置を視覚的
に認識させることができるため、不良セル観察装置の視
野内に所望の不良セルを自動的に配置させるに際して、
所望の位置の不良セルを正確かつ迅速に配置させること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体記憶装置の不良
メモリセル外観検査装置を示すブロック図である。

【図２】ウエハ内のレイアウトを示す概略平面図である
。

【図３】ペレット内のレイアウトを示す概略平面図であ
る。

【図４】本発明の一実施例である半導体記憶装置の不良
セル外観検査方法を示す工程図である。

【図５】セル群画像表示装置のウエハ模擬画像表示画面
を示す説明図である。

【図６】セル群画像表示装置のペレット模擬画像表示画
面を示す説明図である。

【図７】セル群画像表示装置の不良セル模擬画像表示画
面を示す説明図である。

【図８】本発明の他の実施例である半導体記憶装置の不
良メモリセル外観検査装置を示すブロック図である。

【図９】本発明の他の実施例である半導体記憶装置の不
良メモリセル外観検査方法を示す工程図である。

【図１０】セル群画像表示装置のウエハ模擬画像表示画
面を示す説明図である。

【図１１】セル群画像表示装置のウエハ模擬画像表示画
面を示す説明図である。

【図１２】セル群画像表示装置のペレット模擬画像表示
画面を示す説明図である。

【符号の説明】

１、１Ａ…半導体記憶装置の不良セル観察装置（半導体
装置の検査装置）、２…ホストＣＰＵ、３…補助記憶装
置、４…不良セル検出装置、５…簡易レイアウト情報生
成装置、６…セル群レイアウト情報作成手段、７…不良
セル位置情報変換手段、８…セル群画像表示装置、９…
セル群画像表示情報作成手段、１０…不良セル画像表示
情報作成手段、１１…指示装置、１２…不良セル自動配
置手段、１３…不良セル観察装置、１４…防振台、１５
…ＸＹステージ、１６…試料台、１７…ステージ制御部
、１８…金属顕微鏡、１９…レーザ顕微鏡、２０…不良
セル実体像表示装置、２１…異物検査装置、２２…ウエ
ハ外観欠陥装置、２３…異物欠陥画像表示情報作成手段
、５０…半導体ウエハ、５１〜５４…メモリマット、５
５…ボンディングパッド、５６…周辺回路、６０…半導
体記憶装置（ペレット）、６１…ウエハ径、６２Ｘ、６
２Ｙ…ペレットのサイズ、６３Ｘ、６３Ｙ…ペレットの
配列番号、６４…ペレットの仮想原点、６５…ペレット
原点、６６Ｘ、６６Ｙ…ペレットの仮想原点からペレッ
ト原点までの距離、７０…メモリセル、７０Ａ…不良メ
モリセル、７１…メモリセルの基準点、７２Ｘ、７２Ｙ
…メモリセルの配列番号、７３Ｘ、７３Ｙ…ペレット原
点からメモリセル基準点までの距離。

Claims (9)

【特許請求の範囲】
1. 【請求項１】　　半導体装置の規則的に配列された複数
   個のセルのうち、不良セルを検査する半導体装置の検査
   方法において、前記半導体装置について電気的特性検査
   が実施され不良セルが検出されるとともに、その不良セ
   ルの位置が論理アドレス配列による位置情報により特定
   される不良セル検出工程と、前記半導体装置についての
   レイアウト情報のうち、セル配列の原点情報、この原点
   からの各セルの位置情報、および、各セルの配列方向情
   報による簡易レイアウト情報を生成する簡易レイアウト
   情報生成工程と、この簡易レイアウト情報に基づき、前
   記セル群のレイアウト情報が作成されるセル群レイアウ
   ト情報作成工程と、前記簡易レイアウト情報に基づき、
   前記不良セルの論理アドレス配列による位置情報が実体
   アドレス配列による位置情報に変換される不良セル位置
   情報変換工程と、前記セル群レイアウト情報に基づき、
   前記半導体装置のセル群の模擬画像を表示装置の画面上
   に表示するための情報が作成され、この情報に基づきセ
   ル群の模擬画像が表示装置の画面上に表示されるセル群
   画像表示工程と、前記不良セル位置情報変換工程による
   情報に基づき、不良セルの模擬画像をセル群画像表示装
   置の画面上に表示するための情報が作成され、この情報
   に基づき不良セルの模擬画像が前記セル群の模擬画像が
   表示されたセル群画像表示装置の画面上に重ね合わせさ
   れて表示される模擬画像表示工程と、を備えていること
   を特徴とする半導体装置の検査方法。
2. 【請求項２】　　前記請求項１の半導体装置の検査方法
   であって、セル群の模擬画像が表示されたセル群画像表
   示装置の画面上に不良セルの模擬画像が重ね合わされて
   表示された後、この表示画面において、前記セル群の模
   擬画像における不良セルの模擬画像の位置を指示する指
   示工程と、この指示に従って指示された不良セルの実体
   像を、前記不良セル位置情報変換工程による情報に基づ
   き、不良セル観察装置の視野内に自動的に配置させ、こ
   の不良セルにつき外観検査が実際に実施される外観検査
   工程と、を備えていることを特徴とする半導体装置の検
   査方法。
3. 【請求項３】　　前記半導体装置のセル群の模擬画像お
   よび不良セルの模擬画像の表示が段階的に拡大表示され
   ることを特徴とする請求項１または請求項２の半導体装
   置の検査方法。
4. 【請求項４】　　半導体装置の規則的に配列された複数
   個のセルのうち、不良セルを検査する半導体装置の検査
   方法において、前記半導体装置について異物検査が実施
   され異物が検出されるとともに、その異物の半導体装置
   における位置が実体アドレス配列による位置情報により
   特定される異物検査工程と、前記半導体装置について外
   観欠陥検査が実施され外観欠陥が検出されるとともに、
   その外観欠陥の半導体装置における位置が実体アドレス
   配列による位置情報により特定される外観欠陥検査工程
   と、前記半導体装置について電気的特性検査が実施され
   不良セルが検出されるとともに、その不良セルの位置が
   論理アドレス配列による位置情報により特定される不良
   セル検出工程と、前記半導体装置についてのレイアウト
   情報のうち、セル配列の原点情報、この原点からの各セ
   ルの位置情報、および、各セルの配列方向情報による簡
   易レイアウト情報を生成する簡易レイアウト情報生成工
   程と、この簡易レイアウト情報に基づき、前記不良セル
   の論理アドレス配列による位置情報が実体アドレス配列
   による位置情報に変換される不良セル位置情報変換工程
   と、この不良セルの位置情報と、前記異物および外観欠
   陥についての各位置情報とを照合し、異物および外観欠
   陥の位置と同一位置の、または異なる位置の不良セルの
   実体像を、不良セルの位置情報に基づいて不良セル観察
   装置の視野内に自動的に配置させ、この不良セルにつき
   外観検査が実際に実施される不良セル外観検査工程と、
   を備えていることを特徴とする半導体装置の検査方法。
5. 【請求項５】　　半導体装置の規則的に配列された複数
   個のセルのうち、不良セルを検査する半導体装置の検査
   方法において、前記半導体装置について異物検査が実施
   され異物が検出されるとともに、その異物の半導体装置
   における位置が実体アドレス配列による位置情報により
   特定される異物検査工程と、前記半導体装置について外
   観欠陥検査が実施され外観欠陥が検出されるとともに、
   その外観欠陥の半導体装置における位置が実体アドレス
   配列による位置情報により特定される外観欠陥検査工程
   と、前記半導体装置について電気的特性検査が実施され
   不良セルが検出されるとともに、その不良セルの位置が
   論理アドレス配列による情報により特定される不良セル
   検出工程と、前記半導体装置についてのレイアウト情報
   のうち、セル配列の原点情報、この原点からの各セルの
   位置情報、および、各セルの配列方向情報による簡易レ
   イアウト情報を生成する簡易レイアウト情報生成工程と
   、この簡易レイアウト情報に基づき、前記セル群のレイ
   アウト情報が作成されるセル群レイアウト情報作成工程
   と、前記簡易レイアウト情報に基づき、前記不良セルの
   論理アドレス配列による位置情報が実体アドレス配列に
   よる位置情報に変換される不良セル位置情報変換工程と
   、前記セル群レイアウト情報に基づき、前記半導体装置
   のセル群の模擬画像をセル群画像表示装置の画面上に表
   示するための情報が作成され、この情報に基づきセル群
   の模擬画像がセル群画像表示装置の画面上に表示される
   セル群画像表示工程と、前記不良セル位置情報変換工程
   による情報に基づいて不良セルの模擬画像をセル群画像
   表示装置の画面上に表示するための情報が作成され、こ
   の情報に基づき不良セルの模擬画像が前記セル群の模擬
   画像が表示されたセル群画像表示装置の画面上に重ね合
   わせされて表示されるとともに、前記異物および外観欠
   陥についての各位置情報に基づいて異物および外観欠陥
   の模擬画像をセル群画像表示装置の画面上に表示するた
   めの情報が作成され、この情報に基づき異物および外観
   欠陥の模擬画像が、前記セル群の模擬画像および不良セ
   ルの模擬画像が表示されたセル群画像表示装置に重ね合
   わされて表示される模擬画像表示工程と、を備えている
   ことを特徴とする半導体装置の検査方法。
6. 【請求項６】　　半導体装置の規則的に配列された複数
   個のセルのうち、不良セルを検査する半導体装置の検査
   装置において、前記半導体装置について電気的特性検査
   が実施され不良セルが検出されるとともに、その不良セ
   ルの位置が論理アドレス配列による位置情報により特定
   される不良セル検出装置と、前記半導体装置についての
   レイアウト情報のうち、セル配列の原点情報、この原点
   からの各セルの位置情報、および、各セルの配列方向情
   報による簡易レイアウト情報を生成する簡易レイアウト
   情報生成装置と、この簡易レイアウト情報に基づき、前
   記セル群のレイアウト情報が作成されるセル群レイアウ
   ト情報作成手段と、前記簡易レイアウト情報に基づき、
   前記不良セルの論理アドレス配列による位置情報が実体
   アドレス配列による位置情報に変換される不良セル位置
   情報変換手段と、セル群の模擬画像を画面上に表示する
   ためのセル群画像表示装置と、前記セル群レイアウト情
   報に基づき、前記半導体装置のセル群の模擬画像を前記
   セル群画像表示装置の画面上に表示するための情報が作
   成され、この情報に基づきセル群の模擬画像を前記セル
   群画像表示装置の画面上に表示させるセル群画像表示情
   報作成手段と、前記不良セル位置情報変換手段による情
   報に基づき、不良セルの模擬画像を前記セル群画像表示
   装置の画面上に表示するための情報が作成され、この情
   報に基づき不良セルの模擬画像を前記セル群の模擬画像
   が表示された前記セル群画像表示装置の画面上に重ね合
   わせて表示させる不良セル画像表示情報作成手段と、を
   備えていることを特徴とする半導体装置の検査装置。
7. 【請求項７】　　前記請求項４の半導体装置の検査装置
   であって、セル群の模擬画像が表示されたセル群画像表
   示装置の画面上に不良セルの模擬画像が重ね合わされて
   表示された後、このセル群画像表示画面において、前記
   セル群の模擬画像における不良セルの模擬画像の位置を
   指示する指示装置と、この指示に従って指示された不良
   セル実体像を、前記不良セル位置情報変換手段による情
   報に基づき、不良セル観察装置の視野内に自動的に配置
   させる不良セル自動配置手段と、を備えていることを特
   徴とする半導体装置の検査装置。
8. 【請求項８】　　半導体装置の規則的に配列された複数
   個のセルのうち、不良セルを検査する半導体装置の検査
   装置において、前記半導体装置について異物検査が実施
   され異物が検出されるとともに、その異物の半導体装置
   における位置が実体アドレス配列による位置情報により
   特定される異物検査装置と、前記半導体装置について外
   観欠陥検査が実施され外観欠陥が検出されるとともに、
   その外観欠陥の半導体装置における位置が実体アドレス
   配列による位置情報により特定される外観欠陥検査装置
   と、前記半導体装置について電気的特性検査が実施され
   不良セルが検出されるとともに、その不良セルの位置が
   論理アドレス配列による位置情報により特定される不良
   セル検出装置と、前記半導体装置についてのレイアウト
   情報のうち、セル配列の原点情報、この原点からの各セ
   ルの位置情報、および、各セルの配列方向情報による簡
   易レイアウト情報を生成する簡易レイアウト情報生成装
   置と、この簡易レイアウト情報に基づき、前記不良セル
   の論理アドレス配列による位置情報が実体アドレス配列
   による位置情報に変換される不良セル位置情報変換手段
   と、この不良セルの位置情報と、前記異物および外観欠
   陥についての各位置情報とを照合し、異物および外観欠
   陥の位置と同一位置のまたは異なる位置の不良セルの実
   体像を、不良セルの位置情報に基づいて不良セル観察装
   置の視野内に自動的に配置させ、この不良セルにつき外
   観検査が実際に実施される不良セル観察装置と、を備え
   ていることを特徴とする半導体装置の検査装置。
9. 【請求項９】　　半導体装置の規則的に配列された複数
   個のセルのうち、不良セルを検査する半導体装置の検査
   装置において、前記半導体装置について異物検査が実施
   され異物が検出されるとともに、その異物の半導体装置
   における位置が実体アドレス配列による位置情報により
   特定される異物検査装置と、前記半導体装置について外
   観欠陥検査が実施され外観欠陥が検出されるとともに、
   その外観欠陥の半導体装置における位置が実体アドレス
   配列による位置情報により特定される外観欠陥検査装置
   と、前記半導体装置について電気的特性検査が実施され
   不良セルが検出されるとともに、その不良セルの位置が
   論理アドレス配列による情報により特定される不良セル
   検出装置と、前記半導体装置についてのレイアウト情報
   のうち、セル配列の原点情報、この原点からの各セルの
   位置情報、および、各セルの配列方向情報による簡易レ
   イアウト情報を生成する簡易レイアウト情報生成装置と
   、この簡易レイアウト情報に基づき、前記セル群のレイ
   アウト情報が作成されるセル群レイアウト情報作成手段
   と、前記簡易レイアウト情報に基づき、前記不良セルの
   論理アドレス配列による位置情報が実体アドレス配列に
   よる位置情報に変換される不良セル位置情報変換手段と
   、セル群の模擬画像を画面上に表示するためのセル群画
   像表示装置と、前記セル群レイアウト情報に基づき、前
   記半導体装置のセル群の模擬画像をセル群画像表示装置
   の画面上に表示するための情報が作成され、この情報に
   基づきセル群の模擬画像をセル群画像表示装置の画面上
   に表示させるセル群画像表示情報作成手段と、前記不良
   セル位置情報変換手段による情報に基づき、不良セルの
   模擬画像を前記セル群画像表示装置の画面上に表示する
   ための情報が作成され、この情報に基づき不良セルの画
   像を前記セル群画像が表示された前記セル群画像表示装
   置の画面上に重ね合わせて表示させるとともに、前記異
   物および外観欠陥についての各位置情報に基づいて異物
   および外観欠陥の模擬画像をセル群画像表示装置の画面
   上に表示するための情報が作成され、この情報に基づき
   異物および外観欠陥の模擬画像を、前記セル群の模擬画
   像および不良セルの模擬画像が表示されたセル群画像表
   示装置に重ね合わされて表示させる模擬画像表示情報作
   成手段と、を備えていることを特徴とする半導体装置の
   検査装置。