JPH04205678A - 画像情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ビットマツプメモリ上に記憶された画像情報
に対して、論理演算処理や算術演算処理を行ない、新た
な画像情報を作成する画像情報処理装置に関する。

（従来の技術） 従来、この種の画像情報処理装置は、ビットマツプメモ
リのメモリ構成に合わせたマスクレジスタを備え、演算
を行なった結果の演算データとこの演算データの書き込
みを行なうビットマツプメモリ上のテストネーションデ
ータとの選択信号としてマスクレジスタのデータを用い
ることによって、マスク処理を行なっていた。

しかし、マスクレジスタをビットマツプメモリのメモリ
構成に合わせて設定していたため、ビットマツプメモリ
のメモリ構成に依存した一度にアクセス可能なデータバ
ウンダリ内に画素データが納まるような画素構成になっ
ている必要があった。

すなわち、第８図（ａ）のように、８ビツトのデータ処
理が可能な画像情報処理装置において、１画素を４ビツ
トで構成した場合には、８ビツトのバウンダリ内に画素
データが納まるため、８ビツトのマスクデータを用意す
ることにより、指定したプレーンのみ変更を行なうこと
が可能であるが、第８図（ｂ）のように、１画素を３ビ
ツトで構成した場合には、画素データが８ビツトのデー
タバウンダリをまたがる場合があり、マスクデータをそ
のままメモリデータに合わせて使用すると、指定したプ
レーンのみの変更ができないという問題があった。

（発明が解決しようとする課題） 従来は上述したように、マスクレジスタをビットマツプ
メモリのメモリ構成に合わせた一度にアクセス可能なデ
ータバウンダリ内に画素データを納めなければならなか
った。また、画素データが一度にアクセス可能なデータ
バウンダリ内に納まらない場合において、マスクデータ
をそのままメモリデータに合わせて使用すると、指定し
たプレーンのみの変更ができないという問題があった。

そこで、本発明は、マスクレジスタをビットマツプメモ
リのメモリ構成に合わすことなく、また、−度にアクセ
ス可能なデータバウンダリ内に画素データが納まるよう
な画素構成になっていない場合でも、指定したプレーン
のみ変更することができる画像情報処理装置を提供する
ことを目的とする。

［発明の構成コ （課題を解決するための手段） 本発明の画像情報処理装置は、入力される画像情報を記
憶する記憶手段と、この記憶手段で記憶した画像情報に
対して演算を行なう演算手段と、指定した前記画像情報
に対してのみ演算処理し、他の画像情報の変更は行なわ
ないようにマスク処理を行なうマスクデータを格納する
格納手段と、前記演算手段における演算結果と前記記憶
手段に記憶された画像情報とを選択し、マスクデータに
よって指定されたビットには前記記憶手段の画像情報を
変更しないようにする選択手段とを具備している。

（作用） 本発明の画像情報処理装置によれば、上記の手段により
画素データがビットマツプメモリのアクセスデータの先
頭から始まっていない場合でも、バレルシフタによって
、メモリデータのアクセスビット位置を先頭に移動でき
るため、マスク処理が可能となり、ダイナミックにアク
セスビット位置が変化しても指定したプレーンのみに変
更を行なうことができる。

（実施例） 以下、本発明の一実施例について図面を参照して説明す
る。

第１図は、本発明に係る画像情報処理装置の構成を概略
的に示すものである。すなわち、シスチー　５　＝ ム全体の制御を行なうＣＰＵＩ、メモリ転送を行なうダ
イレクトメモリアクセスコントローラ２、表示用のフレ
ームメモリである表示メモリ３とプログラムデータやイ
メージデータを格納するメインメモリ４とで構成される
メモリ部５、表示メモリ３の内容を表示するデイスプレ
ィ３　ａ　％　ビットアクセスが可能でありイメージデ
ータに対して種々の演算か可能であるラスク演算プロセ
ッサ６、イメージデータの拡大縮小処理を行なう拡大縮
小回路７、イメージデータの圧縮伸長を行なう圧縮伸長
回路８、圧縮したイメージデータを記憶する光デイスク
装置９、文書画像を読取るスキャナ１０、イメージデー
タを出力するプリンタ１１、バス間の制御を行なうバス
コントローラ（Ｂ／Ｃ）１２．１Ｂ、１４，１．５によ
り構成されている。

このような構成において、スキャナ１０によって読取ら
れたイメージデ〜りは、バスコントローラ１４、ラスク
演算プロセッサ６を介してメモリ部５の表示メモリ３あ
るいはメインメモリ４に格納される。メモリ部５に格納
されたイメージデー夕は、ラスク演算プロセッサ６の機
能を用いて画像の編集処理が可能である。さらに、高品
位な拡大縮小を行なうには、メモリ部５よりイメージデ
ータを読出し、ラスク演算プロセッサ６を介して、拡大
縮小回路７にて拡大縮小処理を行ない、再び、ラスク演
算プロセッサ６を介してメモリ部５に書き込むことによ
り可能である。メモリ部５に格納されたイメージデータ
をプリントアウトするには、ラスク演算プロセッサ６が
メモリ部５よりイメージデータを読出し、バスコントロ
ーラ１４を介してプリンタ１１に出力することにより実
行される。

次に、イメージ処理を行なうラスク演算プロセッサ６に
ついて、第２図を用いて詳細に説明する。

ラスク演算プロセッサ６は、拡大縮小回路７や圧縮伸長
回路８が接続されたイメージバスとのインターフェース
制御を行なうイメージインターフェース（Ｉ／Ｆ）２０
．パターン描画、コピー、データ交換等のシーケンス制
御を行なう描画シーケンサ２１、メモリへアクセスする
ためのアドレスを生成するアドレス発生器２２、アドレ
ス発生器２２によって任意のビットアドレスでアクセス
されたイメージデータに対して、種々の演算処理等を行
なうことができる演算処理部２３、メモリ部５とのイン
ターフェースを行なうメモリインターフェース（Ｉ／Ｆ
）２４、ラスタ演算プロセツザ６の全体の制御を行なう
コントローラ２５により構成されている。

このような構成において、イメージインターフェース２
０より入力されたイメージデータは、アドレス発生器２
２によって生成されるアドレスが示すメモリ部５の格納
場所へ演算処理部２３、メモリインターフェース２４を
介して書き込まれる。

この時のイメージデータは、任意のビットアドレスに書
き込みが可能であるため、メモリ部５に対してリードモ
ディファイライト処理を行なう。すなわち、アドレス発
生器２２の示すワードアドレスのデータを一度メモリ部
５より読出して演算処理部２３に取り込み、イメージイ
ンターフェース２０より入力されたデータと演算処理お
よびマスキング処理を行なって、再びメモリ部５に書き
込む。このように動作させることによって、任意のビッ
トアドレスの位置からのデータ処理が可能となる。

次に、演算処理部２３について第３図を用いて詳細に説
明する。演算処理部２３は、論理演算処理を行なう論理
演算部３０．算術演算処理をおこなう算術演算部３１、
論理演算部３０と算術演算部３１の結果を選択するセレ
クタ３２、メモリ部５からのデータをラッチするラッチ
部３３、ラッチ部３３にラッチされたメモリデータをア
ドレス発生器２２のオフセットアドレスに従ってローテ
ィトし、アクセスされたビットを０ビツト目の位置に移
動するバレルシフタ３４、バレルシフタ３４からのロー
ティト後のメモリデータか演算処理結果のデータかを選
択し、マスキング処理を行なうための制御信号を生成す
るマスク処理部３５、マスク処理部３５からマスクデー
タによりバレルシフタ３４にてローティトされたメモリ
データとセレクタ３２によって選択された演算結果の選
択とを行なうセレクタ３６、セレクタ３６によって選択
されたマスキング処理をされたデータを、アドレス発生
器２２からのオフセットアドレスに従ってローティトし
、データをメモリ上の位置に戻すバレルシフタ３７、パ
ターンデータを記憶するパターンＲＡＭ３８、メモリ部
５より読出し、演算処理を行なったデータを一時演算処
理部２３内部に記憶するレジスタ３９、イメージインタ
ーフェース２０より入力されたイメージデータとレジス
タ３９に記憶されたデータとの選択を行なうセレクタ４
０、バッファ４１．４２．４３．４４により構成される
。

このような構成において論理演算部３０は、ソースデー
タすなわち、イメージインターフェース２０より入力さ
れたデータかあるいは内部のレジスタ３９にラッチされ
たデータのいずれかと、デストネーションのデータすな
わちメモリ部５のデータと、パターンＲＡＭ３８に記憶
されたパターンデータとの間で３項演算か可能である。

また、算術演算部３１は、前記のデータのうちの２つの
データに対する２項演算が可能である。ここで、メモリ
データは、８ビットで第７図上部のようになっていると
すると、アドレス発生器２２からのオフセットアドレス
（ビットアドレスの下位アドレス）により、バレルシフ
タ３７にて第７図の下部のようにアクセスアドレスのデ
ータをＯビット目に合わすようにローティトが行なわれ
、論理演算部３０および算術演算部３１に入力される。

次に、マスク処理部３５について第４図を用いて詳細に
説明する。本実施例では、説明を簡単にするため演算処
理部２３のデータ処理を最大８ビツトとする。したがっ
て、メモリに一度にアクセス可能なデータは最大８ビツ
トである。すなわち、マスクデータレジスタ５０は、８
ビツトのデータレジスタであり、ＣＰＵＩよりセット可
能になっている。マスクデータは、「１」のときマスク
処理がなされ、「０」の箇所には演算結果が使用される
。ここで、マスクデータレジスタ５０には、アドレス発
生器２２が指し示すビットアドレス位置からの最大８ビ
ツトのマスクデータをセットするものとする。アクセス
マスク生成部５２は、−１１＝ オフセットアドレスとアクセス幅から実際にアクセスす
るビット以外のビットに対してマスキング処理を行なう
マスクを生成するブロックである。

第５図は、アクセスマスク生成部５２にて生成されるマ
スクデータを説明するもので、第５図（ａ）の場合、す
なわち、オフセットアドレスが「２」、アクセス幅が「
３」、アドレス切換信号がｒＬＪの場合にはＯビット目
から４ビツトが「０」となって、マスク処理がされず、
データ処理が可能となる。ここで、アドレス切換信号は
、メモリ上の次の８ビツトを示す信号である。したがっ
て、アドレス切換信号がｒＨＪの場合には、アクセス幅
が「３」で４ビットであるため、次の８ビツトにはアク
セスが及ばず、全てｒコＪとなる。

次に、第５図（ｂ）の場合、すなわちアクセス幅が「７
」で８ビツトアクセスの場合、アクセスマスク生成部５
２において生成されるマスクデータは、アドレス切換信
号がｒＬＪのとき、θビット目からの６ビツトが「０」
であり、アドレス切換信号がｒＨＪの場合には、６ビツ
ト目と７ビツト目が「０」となって、データ処理が可能
となる。

そして、最終マスクデータは、マスクデータレジスタ５
０に格納されたマスクデータとアクセスマスク生成部５
２にて生成されたマスクデータをオア回路５３でとった
データを使用し、セレクタ３６にて「０」のピッＩ・に
対しては、演算処理後のデータを選択し、「１」の場合
には、ラッチ部３３にラッチされ、バレルシフタ３４に
てローティトされたデータを選択することにより、マス
キング処理を行なう。

ここで、マスクデータレジスタ５０にセットするマスク
データの目的は、第８図（ａ）に示すように、例えば、
カラー画像を扱い、メモリ構成をパックドピクセル構成
にし、］画素を４ビット構成、１プレーンを１ビツトと
したときに、メモリアクセスすると、メモリへアクセス
した８ビツト中には２画素分のデータが含まれ、アクセ
ス幅を８ビツトとしてアクセスすると、８ビツト全てを
新しいデータにしてしまう。しかしながら、ある指定し
たプレーンのみ変更したい場合には、マスクデータを用
いることにより、マスクデータによって指定されたプレ
ーンのみの書換えが可能となる。また、従来例において
は、第８図（ｂ）に示すように１画素３ビツトとした場
合、１画素が２ワ一ド間（ここでは、１ワード＝８ビッ
ト）にまたがっている場合があり、このとき、マスクデ
ータは、そのまま１ワードの８ビツトに対してかけられ
るため、指定したプレーン（１画素のＯビット１」）に
マスキング処理を施すことができない。

しかしながら、本発明により、メモリデータをラッチし
た後にバレルシフタを設け、オフセットアドレスにした
かって、メモリデータのローティトを行ない、このデー
タと演算結果でマスクデータによりマスキング処理を行
なうことにより、第６図に示すように、指定プレーンに
正確にマスキング処理が可能となる。すなわち、１アク
セスが８ビツトのメモリ構成のメモリにおいて、１画素
３ビツトでイメージデータを処理する場合、２画素単位
の処理が可能である。このとき、マスクデ−タレジスタ
には、１画素中の０プレーン目を「０」として、０プレ
ーン目を書き換えるようにマスクの設定を行なう。第６
図の（Ａ）の場合、オフセットアドレスが「０」である
ため、メモリデータのローティトは行なわず、マスク処
理を行なう。ここで、６ビツトのアクセスであるため、
アクセス幅は「５」で６ビツトのアクセスとなり、アク
セスマスク生成部５２においては先頭の６ビツトに対し
て「０」が生成される。したがって、最終的なマスクデ
ータは、０ビツト目と３ビツト目が「０」となって、こ
の部分のビットが「１」となり、メモリ部５へ書かれる
。次に、第６図の（Ｂ）の場合には、オフセットアドレ
スが６であるため、メモリ部５から読み出されたデータ
がバレルシフタ３４にて６ビツトローテイトされる。

ここで、メモリに対しては第６図の（ａ）の８ビツトし
かアクセスできないため、第６図の（ａ）の６ビツト目
と７ビツト１」に対してまず処理を行ない、次に、アド
レス切換信号をｒＨＪとして次の８ビツトである第６図
の（ｂ）の８ビツトに対して処理を行なう。この時は、
アクセスマスク生成部５２によって生成されたマスクデ
ータによって、メモリの０ビット目から４ビツトに対し
て処理がなされる。以上のことを繰り返し行なうことに
より、１画素のデータが２つのメモリアドレス間にまた
がった場合においても、指定したプレーンにマスク処理
を行なうことが可能となる。

以上説明したように上記実施例によれば、１画素のデー
タがデータ処理を行なう最大ビット数であるワード境界
にまたがった場合においても、メモリデータをローティ
ｌ−してマスクデータの位置に合わせるため、データの
構成がダイナミックに変化しても指定したビットにマス
キング処理を行なうことができる。したがって、カラー
画像等を扱った場合のデータ処理に有効である。さらに
、１画素のビット数を１ビツト、２ビット、４ビツト、
８ビツト、１６ビツト、３２ビツトと２のべき乗にする
必要がないため、フルカラーを扱う場合においても、Ｒ
，ＧＳＢ、各８ビツトの１画素２４ビットとじてメモリ
を構成できるため、メモリ容量を減らせることができる
。

［発明の効果コ 以上詳述したように本発明によれば、マスクレジスタを
ビットマツプメモリのメモリ構成に合わすことなく、ま
た、−度にアクセス可能なデータバウンダリ内に画素デ
ータが納まるような画素構成になっていない場合でも、
指定したプレーンのみ変更することができる画像情報処
理装置を提供することができる。

【図面の簡単な説明】

第１図ないし第７図は本発明の一実施例を説明するため
のもので、第１図は画像情報処理装置の全体的な構成を
概略的に示すブロック図、第２図はラスク演算プロセッ
サの構成を示すブロック図、第３図はラスク演算プロセ
ッサ内の演算処理部の構成を示すブロック図、第４図は
ラスク演算プロセッサ内のマスク処理部の構成を示すブ
ロック図、第５図はアクセスマスク生成部にて生成され
るマスクデータを説明するための図、第６図はマスクデ
ータとメモリのデータ処理との関係を説明する−　１７
　＝ だめの図、第７図はメモリのデータをローティトするこ
とを説明するための図、第８図は従来のマスク処理を説
明するための図である。 １・・・ＣＰＵ、２・・・ダイレクトメモリアクセスコ
ントローラ、３・・・表示メモリ、４・・・メインメモ
リ、５・・・メモリ部、６・・・ラスク演算プロセッザ
、７・拡大縮小回路、８・・・圧縮伸長回路、９・・・
光デイスク装置、１０・・・スキャナ、１１・・・プリ
ンタ、１２゜１３．１４．１５・・・バスコントローラ
、２０・・・イメージインターフェース、２１・・・描
画シーケンサ、２２・・・アドレス発生器、２３・・・
演算処理部、２４・・・メモリインターフェース、２５
・・・コントローラ、３０・・・論理演算部、３１・・
・算術演算部、３２゜３５．４０・・・セレクタ、３３
．３７・・・バレルシフタ、３４・・・ラッチ部、３６
・・・マスク処理部、３８・・・パターンＲＡＭ、３９
・・・レジスタ、４］、４２゜４３．４４・・・バッフ
ァ、５０・・・マスクデータレマスク、５１・・・バレ
ルシフタ、５２・・・アクセスマスク生成部、５３・・
・オア回路。 ＯＣｐ　　　寸 Ｉ＋Ｊ　　　　　　　　　實・′ ＼　　　　　　：１ト 工　　　　　　　　」　　　　　　　工メモリ了りｔス
単位 第８ （ｂ） 図

Claims (2)

【特許請求の範囲】
1. （１）入力される画像情報を記憶する記憶手段と、 この記憶手段に記憶された画像情報に対して所定の演算
   を行なう演算手段と、 指定したビットに対してのみ演算処理を行ない、他のビ
   ットに対しては画像情報の変更は行なわないようにマス
   ク処理を行なうマスクデータを格納する格納手段と、 前記演算手段における演算結果と前記記憶手段に記憶さ
   れた画像情報とを選択し、前記マスクデータによって指
   定されたビットには前記記憶手段の画像情報を変更しな
   いようにする選択手段と、を具備したことを特徴とする
   画像情報処理装置。
2. （２）前記格納手段に記憶されたマスクデータは、画素
   の先頭から始まるものであり、メモリ上のデータをアク
   セスビット位置が先頭になるようにローテイトを行なう
   バレルシフタを備え、このバレルシフタを経由した後の
   データと前記演算結果とを前記選択手段にて前記マスク
   データにより選択することを特徴とする請求項１記載の
   画像情報処理装置。