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JPH04162292A - Semiconductor memory - Google Patents

Semiconductor memory

Info

Publication number
JPH04162292A
JPH04162292A JP2288834A JP28883490A JPH04162292A JP H04162292 A JPH04162292 A JP H04162292A JP 2288834 A JP2288834 A JP 2288834A JP 28883490 A JP28883490 A JP 28883490A JP H04162292 A JPH04162292 A JP H04162292A
Authority
JP
Japan
Prior art keywords
level
signal
output
output signal
phase output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2288834A
Other languages
Japanese (ja)
Inventor
Kazutaka Taniguchi
一貴 谷口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP2288834A priority Critical patent/JPH04162292A/en
Publication of JPH04162292A publication Critical patent/JPH04162292A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To eliminate simultaneous selection of a word line, a bit line, etc., by processing a circuit so that two output signals of the same phase, reverse phase are not simultaneously output as H levels. CONSTITUTION:Inverters 1-3, P-channel MOSFETs 4, 5 and N-channel MOSFETs 6, 7 are provided corresponding to an input terminal 51, a same phase output terminal 52 and a reverse phase output terminal 53. If an input signal 101 is varied from an L level to an H level, a reverse phase output signal 106 is varied to the L level to be output previously at a predetermined time from when a same phase output signal 105 is varied to the H level. If the signal 101 is varied from the H level to the L level, the signal 106 is varied to the H level to be output by delaying by a predetermined time from when the signal 105 is varied to the L level. Thus, selection of a plurality of lines simultaneously is avoided in word lines and bit lines.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に、一つの入力信号
を受けて、当該入力信号に対して同相ならびに逆相の二
つの信号を出力するアドレス・バッファとして作用する
半導体記憶装置に関する。
[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a semiconductor memory device, and in particular to an address that receives one input signal and outputs two signals, one in phase and the other in phase with respect to the input signal. -Relates to a semiconductor memory device that functions as a buffer.

〔従来の技術〕[Conventional technology]

従来、この種の半導体記憶装置は、その−例のアドレス
・バッファ回路が第2図に示されるように、インバータ
8〜9を備えて構成されており、入力端子54から入力
される入力信号107に対応して、出力端子55および
56からは、入力信号107に対して、それぞれインバ
ータ4段分の位相遅延を付与された同相出力信号111
と、インバータ3段分の位相遅延を付与された逆相出力
信号112が出力される。なお、第2図における各信号
のタイミング・チャートは、第4図(a)、(b)、(
c)、(d)、(e)および(f)に示されるとうりで
ある。
Conventionally, this type of semiconductor memory device has an address buffer circuit including inverters 8 to 9, as shown in FIG. Correspondingly, from the output terminals 55 and 56, in-phase output signals 111 are respectively given a phase delay of four stages of inverters with respect to the input signal 107.
Then, an anti-phase output signal 112 with a phase delay of three stages of inverters is output. The timing charts of each signal in FIG. 2 are shown in FIGS. 4(a), (b), (
As shown in c), (d), (e) and (f).

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来のアドレス・バッファ回路として作用する
半導体記憶装置においては、同相出力信号111の場合
には、インバータが4段含まれる回路構成となっており
、また、逆相出力信号112の場合には、インバータが
3段含まれる回路構成となっている。このため、第4図
(a)、(b)、 (c)、 (d)。
In the semiconductor memory device described above that functions as a conventional address buffer circuit, the circuit configuration includes four stages of inverters in the case of the in-phase output signal 111, and the circuit configuration includes four stages of inverters in the case of the in-phase output signal 112. The circuit configuration includes three stages of inverters. For this reason, FIGS. 4(a), (b), (c), and (d).

(e>および(f)に示される各信号のタイミング・チ
ャートより明らかなように、入力信号107がHレベル
からLレベルに変化する時に、逆相出力信号112の方
が若干先行してHレベルとなり、その後において同相出
力信号111がLレベルとなるため、同相出力信号Il
lと逆相出力信号112とが同時にHレベルになる時間
帯(第4図(e)および(f)における時間帯*を参照
)が存在する。従って、ワード線およびビット線におい
ては、複数の線が同時に選択されて、メモリ・セルのデ
ータ破壊、またはアクセス遅れの要因となるという欠点
がある。
(As is clear from the timing charts of each signal shown in e> and (f), when the input signal 107 changes from H level to L level, the reverse phase output signal 112 reaches H level slightly earlier. Then, since the in-phase output signal 111 becomes L level, the in-phase output signal Il
There is a time period (see time period * in FIGS. 4(e) and 4(f)) in which the output signal 112 and the negative phase output signal 112 are at the H level at the same time. Therefore, word lines and bit lines have a drawback in that a plurality of lines are selected simultaneously, causing data corruption in memory cells or access delays.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の半導体記憶装置は、一つの入力信号を受けて、
前記入力信号に対応する同相出力信号ならびに逆相出力
信号を並列して出力する半導体記憶装置において、前記
入力信号がL(LOW)レベルからH(HIG)l)レ
ベルに変化する場合には、前記同相出力信号がL(LO
W)レベルからH(旧G)f)レベルに変化する時点よ
り所定の時間Δt1だけ先行して、前記逆相出力信号が
H([Gl()レベルからしくtOW>レベルに変化し
て出力され、前記入力信号がH(l(rG)I)レベル
からL (L、011)レベルに変化する場合には、前
記同相出力信号がH(旧GH)レベルからL (LOW
)レベルに変化する時点より所定の時間Δtまたけ遅延
して、前記逆相出力信号がL(LOIl)レベルからH
(HIGH)レベルに変化して出力されるように作用す
る回路を備えて構成される。
The semiconductor memory device of the present invention receives one input signal, and
In a semiconductor memory device that outputs an in-phase output signal and an anti-phase output signal corresponding to the input signal in parallel, when the input signal changes from the L (LOW) level to the H (HIG) level, the The common mode output signal is L (LO
A predetermined time period Δt1 precedes the time when the W) level changes to the H (old G)f) level, and the reverse phase output signal changes from the H([Gl() level to the tOW>level and is output. , when the input signal changes from H (l(rG)I) level to L (L, 011) level, the in-phase output signal changes from H (old GH) level to L (LOW
) level, the negative phase output signal changes from L (LOIl) level to H level with a delay of a predetermined time Δt.
The device is configured to include a circuit that operates to change the level to (HIGH) and output it.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。第1図
は、本発明の一実施例を示す回路図、第3図(a)、(
b)、(c)、(d)、(e)および(f)は、本実施
例における信号のタイミング・チャートである。第1図
に示されるように5本実施例は、入力端子51、同相出
力端子52および逆相出力端子53に対応して、インバ
ータ1〜3と、PチャネルMOSFET4および5と、
NチャネルMOSFET6および7と、を備えて構成さ
れる。
Next, the present invention will be explained with reference to the drawings. FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 3(a), (
b), (c), (d), (e) and (f) are timing charts of signals in this embodiment. As shown in FIG. 1, in this embodiment, inverters 1 to 3, P-channel MOSFETs 4 and 5,
N-channel MOSFETs 6 and 7.

第1図において、入力端子51から入力される入力信号
101がLレベルの状態においては、第3図(a)、 
(b)、 (c)、 (d)、 (e)および(f)に
示される各信号のタイミング・チャート図より明らかな
ように、インバータ2から出力される信号103はLレ
ベル、インバータ3から出力される信号104はHレベ
ルであるため、NチャネルMOSFET 7はOFFの
状態にあり、また、NチャネルMOSFET 5はON
の状態となっている。従って、PチャネルMOSFET
4を介して出力される同相出力信号105はLレベルに
て出力されており、PチャネルMOSFET 6を介し
て出力される逆相出力信号106はHレベルにて出力さ
れている。なお、同相出力信号1θ5および逆相出力信
号106は、それぞれPチャネル140sFET 6お
よび4のゲートに入力されており、従って、Pチャネル
MOSFET4および6は、それぞれOFFおよびON
の状態となっている。
In FIG. 1, when the input signal 101 input from the input terminal 51 is at the L level, FIG. 3(a),
As is clear from the timing charts of each signal shown in (b), (c), (d), (e), and (f), the signal 103 output from inverter 2 is at L level, and the signal 103 output from inverter 3 is at L level. Since the output signal 104 is at H level, N-channel MOSFET 7 is in the OFF state, and N-channel MOSFET 5 is in the ON state.
The situation is as follows. Therefore, P-channel MOSFET
The in-phase output signal 105 output through the P-channel MOSFET 6 is output at L level, and the negative phase output signal 106 output through P-channel MOSFET 6 is output at H level. Note that the in-phase output signal 1θ5 and the anti-phase output signal 106 are input to the gates of P-channel MOSFETs 6 and 4, respectively, and therefore, P-channel MOSFETs 4 and 6 are turned OFF and ON, respectively.
The situation is as follows.

次に、入力信号101がLレベルからHレベルに変化す
ると、インバータ2から出力される信号103は、イン
バータ2段分の遅延時間を経過した後にLレベルからH
レベルに変化し、インバータ3から出力される信号10
4は、更にインバータ1段分の遅延時間を経過して、H
レベルからLレベルに変化する。
Next, when the input signal 101 changes from the L level to the H level, the signal 103 output from the inverter 2 changes from the L level to the H level after a delay time of two inverter stages has elapsed.
The signal 10 that changes to the level and is output from the inverter 3
4, after the delay time of one inverter stage has elapsed, H
Changes from level to L level.

信号103および104のレベル変化に対応して、Nチ
ャネル)40SFE77はONの状態、またNチャネル
1110sFET 5はOFFの状態となる。この場合
、Nチャネル樋03FET7の電流能力をPチャネルM
OSFET 6の電流能力よりも大きく設定しておくこ
とにより、逆相出力信号106はLレベルの信号として
出力される。また、NチャネルMOSFET 5がOF
Fの状態となるのに対応して、Lレベルの逆相出力信号
106がPチャネルMOSFET 4のゲートに入力さ
れると、同相出力信号105はLレベルからHレベルに
変化して出力される。即ち、角田力信号105および1
06が、同時にHレベルの信号として出力されることは
ない。
In response to the level changes of signals 103 and 104, N channel 40SFE 77 is turned on and N channel 1110sFET 5 is turned off. In this case, the current capacity of N channel gutter 03FET7 is changed to P channel M
By setting the current capacity to be larger than the current capacity of the OSFET 6, the negative phase output signal 106 is output as an L level signal. Also, N-channel MOSFET 5 is OF
Corresponding to the F state, when the L level negative phase output signal 106 is input to the gate of the P channel MOSFET 4, the in-phase output signal 105 changes from the L level to the H level and is output. That is, Tsunoda power signals 105 and 1
06 are never output as H level signals at the same time.

入力端子51から入力される入力信号101がHレベル
の状態からLレベルの状態に変化する場合には、第3図
(a)、(b)、(c)、(d)、(e)および(f)
に示されるように、当初インバータ2から出力される信
号103はHレベル、インバータ3から出力される信号
104はLレベルであるため、NチャネルMOSFET
7はONの状態にあり、また、NチャネルMOSFET
5はOFFの状態となっている。従って、上述のように
、Pチャネル)40SFE74を介して出力される同相
出力信号105はHレベルにて出力されており、Pチャ
ネル140sFET 6を介して出力される逆相出力信
号106はLレベルにて出力されている。
When the input signal 101 inputted from the input terminal 51 changes from the H level state to the L level state, FIGS. 3(a), (b), (c), (d), (e) and (f)
As shown in , since the signal 103 output from inverter 2 is initially at H level and the signal 104 output from inverter 3 is at L level, the N-channel MOSFET
7 is in the ON state, and the N-channel MOSFET
5 is in the OFF state. Therefore, as described above, the in-phase output signal 105 outputted via the P-channel 40SFE 74 is output at H level, and the anti-phase output signal 106 outputted via the P-channel 140sFET 6 is outputted at L level. is output.

次いで、入力信号101がHレベルからLレベルに変化
すると、インバータ2から出力される信号103は、イ
ンバータ2段分の遅延時間を経過した後にHレベルから
Lレベルに変化し、インバータ3から出力される信号1
04は、更にインバータ1段分の遅延時間を経過して、
LレベルからHレベルに変化する。
Next, when the input signal 101 changes from the H level to the L level, the signal 103 output from the inverter 2 changes from the H level to the L level after a delay time of two inverter stages has elapsed, and is output from the inverter 3. signal 1
04, after the delay time of one stage of inverter has elapsed,
Changes from L level to H level.

これらの信号103および104のレベル変化に対応し
て、NチャネルMOSFET 7はOFFの状態、また
NチャネルMOSFET 5はONの状態となる。Nチ
ャネルMOSFET7がOFFの状態になっても、Pチ
ャネルMOSFET 6のゲートに入力される同相出力
信号105がLレベルに変化するまでは、逆相出力信号
106としてHレベルの信号が出力されることはない。
Corresponding to the level changes of these signals 103 and 104, N-channel MOSFET 7 is turned off and N-channel MOSFET 5 is turned on. Even if the N-channel MOSFET 7 is in the OFF state, an H-level signal is output as the negative-phase output signal 106 until the in-phase output signal 105 input to the gate of the P-channel MOSFET 6 changes to L-level. There isn't.

他方、Nチャネル140sFET 5はONの状態とな
るため、NチャネルMOSFET 5の電流能力をPチ
ャネルMOSFET4の電流能力よりも大きく設定して
おくことにより、同相出力信号105はLレベルの信号
として出力される。同相出力信号105がHレベルから
Lレベルに変化するに伴ない、このLレベルの同相出力
信号105がゲートに入力されているPチャネルMOS
FET 6はONの状態となり、逆相出力信号106は
LレベルからHレベルに変化して出力される。即ち、逆
相出力信号106としては、同相出力信号105がLレ
ベルの信号として出力されるまではHレベルとして出力
されることがなく、岡山力信号105および106が、
同時にHレベルの信号として出力されることはない。
On the other hand, since the N-channel 140sFET 5 is in the ON state, by setting the current capacity of the N-channel MOSFET 5 to be larger than the current capacity of the P-channel MOSFET 4, the common-mode output signal 105 is output as an L-level signal. Ru. As the common mode output signal 105 changes from H level to L level, the P channel MOS whose gate is inputted with this L level common mode output signal 105
The FET 6 is turned on, and the negative phase output signal 106 changes from L level to H level and is output. That is, the negative phase output signal 106 is not output as an H level until the in-phase output signal 105 is output as an L level signal, and the Okayama force signals 105 and 106 are
They are not simultaneously output as H level signals.

従って、ワード線およびビット線等において、同時に複
数の線が選択されるという問題が回避される。
Therefore, the problem of multiple lines being selected at the same time, such as word lines and bit lines, is avoided.

〔発明の効果〕〔Effect of the invention〕

以上、詳細に説明したように、本発明は、一つの入力信
号に対応して、同相と逆相の二つの信号を出力する回路
を備える半導体記憶装置において、前記同相、逆相の二
つの出力信号が同時にHレベルとして出力されないよう
に回路処理を行うことにより、ワード線およびビット線
等を同時に選択する問題を排除し、メモリ・セルのデー
タ破壊およびアクセス遅れ等の障害を除去することがで
きるという効果がある。
As described above in detail, the present invention provides a semiconductor memory device including a circuit that outputs two signals of in-phase and anti-phase in response to one input signal. By performing circuit processing so that signals are not output as H level at the same time, it is possible to eliminate the problem of selecting word lines and bit lines at the same time, and to eliminate problems such as data corruption in memory cells and access delays. There is an effect.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、本発明の一実施例の回路図、第2図は従来例
の回路図、第3図(a)、 (b)、 (c)、 (d
)、 (e)および(f)と、第4図(a)、(b)、
(c)、(d)、(e)および(f)は、それぞれ前記
一実施例および従来例における各信号のタイミング・チ
ャート図である。 図において、1〜3.8〜12・・・・・・インバータ
、4.5・・・・・・PチャネルMOSFET、6.7
・・・・・・NチャネルMOSFET。
Figure 1 is a circuit diagram of an embodiment of the present invention, Figure 2 is a circuit diagram of a conventional example, and Figures 3 (a), (b), (c), (d
), (e) and (f), and Fig. 4 (a), (b),
(c), (d), (e) and (f) are timing charts of each signal in the above embodiment and the conventional example, respectively. In the figure, 1 to 3.8 to 12...inverter, 4.5...P channel MOSFET, 6.7
...N-channel MOSFET.

Claims (1)

【特許請求の範囲】  一つの入力信号を受けて、前記入力信号に対応する同
相出力信号ならびに逆相出力信号を並列して出力する半
導体記憶装置において、 前記入力信号がL(LOW)レベルからH(HIGH)
レベルに変化する場合には、前記同相出力信号がL(L
OW)レベルからH(HIGH)レベルに変化する時点
より所定の時間Δt_1だけ先行して、前記逆相出力信
号がH(HIGH)レベルからL(LOW)レベルに変
化して出力され、前記入力信号がH(HIGH)レベル
からL(LOW)レベルに変化する場合には、前記同相
出力信号がH(HIGH)レベルからL(LOW)レベ
ルに変化する時点より所定の時間Δt_2だけ遅延して
、前記逆相出力信号がL(LOW)レベルからH(HI
GH)レベルに変化して出力されるように作用する回路
を備えることを特徴とする半導体記憶装置。
[Scope of Claims] A semiconductor memory device that receives one input signal and outputs in parallel an in-phase output signal and an anti-phase output signal corresponding to the input signal, wherein the input signal changes from an L (LOW) level to an H level. (HIGH)
When the in-phase output signal changes to L (L
A predetermined time period Δt_1 precedes the time point at which the level changes from OW) level to H (HIGH) level, the negative phase output signal changes from H (HIGH) level to L (LOW) level and is output, and the input signal changes from the H (HIGH) level to the L (LOW) level, the in-phase output signal changes from the H (HIGH) level to the L (LOW) level by a predetermined time Δt_2; The reverse phase output signal changes from L (LOW) level to H (HI) level.
What is claimed is: 1. A semiconductor memory device characterized by comprising a circuit that operates to change the output level to GH).
JP2288834A 1990-10-25 1990-10-25 Semiconductor memory Pending JPH04162292A (en)

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5840922A (en) * 1981-09-04 1983-03-10 Hitachi Ltd Clock generating circuit
JPS6442720A (en) * 1987-08-10 1989-02-15 Nec Corp Clock generating circuit
JPH02131616A (en) * 1988-11-11 1990-05-21 Fujitsu Ltd Signal input circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5840922A (en) * 1981-09-04 1983-03-10 Hitachi Ltd Clock generating circuit
JPS6442720A (en) * 1987-08-10 1989-02-15 Nec Corp Clock generating circuit
JPH02131616A (en) * 1988-11-11 1990-05-21 Fujitsu Ltd Signal input circuit

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