JPH04167125A - 浮動小数点加算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、丸め処理をともなう浮動小数点加算装置に関
するものである。

〔従来の技術〕

浮動小数点数の加算は、仮数部の桁数だけの精度を保つ
ために、丸め処理（四捨五入に類似）を行なうのが一般
的である。浮動小数点加算規格工Ｅ　Ｅ　Ｅ　７５４　
（ＩＥＥＥ　５ｔａｎｄａｒｄ　ｆｏｒ　Ｂｉｎａｒｙ
　Ｆｌｏａｔｉｎｇ−−Ｐｏｉｎｔ　Ａｒｌｔｈｍｅｔ
Ｉｃ、ＡＮＳＩ／ＩＥＥＥ　Ｓｔｄ　７５４−１９８５
）では、浮動小数点演算における４種類の丸め処理につ
いて言及しており、デフォルトでは無限精度で演算した
正規化中間結果に対して最低値（最近値が２つ有る場合
は偶数値）に丸めるように定めている。

そのため、浮動小数点加算は、桁合わせ、仮数部加算、
正規化、丸め処理の順番に行なわれるのが普通であり、
丸め処理の高速化が望まれている。

以下、浮動小数点加算の一般的なアルゴリズムについて
説明する。

ＩＥＥＥ７５４による２進浮動小数点数のデータ配列は
、第８図（ａ）に示される。浮動小数点は、１ビツトの
符号、ｅビットの指数部、ｎビットの仮数部から構成さ
れ、単精度数ではｅ＝８．ｎ＝２３、倍精度ではｅ＝＝
１１．ｎ＝５２である。浮動小数点数Ａ、Ｂ、Ｃは、次
の式（１）で表現される。

””　（１）　”Ｘ２（Ｅ″−”ＸＭａＢ；（１）　Ｓ
ｂ×２　（Ｅｂ−Ｂｌ）　ＸＭｂ　　　　　・・−・−
（１）Ｃ＝　（−１）　”Ｘ　２°ｅ−ＢＤＸＭにこで
、Ｓａ、Ｓｂは仮数部の符号でＳ＝０または１、Ｍａ、
Ｍｂは仮数部で１．０≦Ｍ＜２．０、Ｅａ、Ｅｂは指数
部、Ｂｉは指数部バイアス値、Ｅは自然数とする。

仮数部は、整数部分が必ず１であるので省略し、小数部
分ｎビットで表現している。

浮動小数点加算は以下の通り行なわれる。

まず、ＩＡＩ≧ＩＥＩとなるようにＡ、Ｂの交換を行な
う。

Ｃ＝Ａ＋Ｂ ＝（１）　Ｓａ　ｘ　２（Ｅａ−Ｅ　ｉ）　×Ｍｉここ
で、 Ｍｔ　＝　（Ｍａ＋（−１）　’Ｘ　２　”’ツ”　Ｘ
Ｍｂ）ｊ　＝Ｓ　ａ十Ｓ　ｂ　　　　　　　　　　　　
・・・・・・（２）（２）式で仮数部Ｍｂを２　（Ｋ＆
−Ｅｂ）倍（Ｅａ−Ｅｂ桁だけ右シフト）することを桁
合わせと呼ぶ。

ここで（１）、　（２）式から００≦Ｍ　ｔ　＜　２．
０であるため、１．０≦Ｍ＜２．０となるように正規化
する。

Ｍ　ｔ　＝　Ｏ，Ｏのとき、Ｃ＝Ｏ，ＯＭｔ＞０．０の
とき、２−に５Ｍ　ｔ　＜　２−”’には、ｋ≧−１の
整数　　　　　　・・川・（３）と置くと、 Ｃ＝　（−１）　ｓ′Ｘ２（”−旺Ｘ　（ＭｔＸ２’）
　　−（４）（４）式に対して丸め処理を行なう。”Ａ
　ＰｒｏｐｏｓｅｄＳｔａｎｄａｒｄ　ｆｏｒ　Ｂｉｎ
ａｒｙ　Ｆｌｏａｔｉｎｇ−Ｐｏｉｎｔ　Ａｒｉｔｈｍ
ｅｔｉｃ”（ＩＥＥ−Ｅ　Ｃｏｍｐｕｔｅｒ、１９８１
）で解説されているように、ＩＥＥＥ７５４標準で規定
された丸め処理を行なうには、第８図（ｂ）のように仮
数部下位３ビツト拡張して演算する必要がある。拡張さ
れた最下位ビットはスティッキイビッ）　（Ｓｔｉｃｋ
ｙ　ｂｉｔ）と呼ばれ、桁合わせの右シフ）　（（２）
式の２　（Ｅａ−Ｅｂ）倍）でこぼれたビットの論理和
を格納する。丸めの切上げ／切捨ては、仮数部下位に拡
張されたビットを参照することで決定できる。

Ｍｔ　Ｘ　２’を小数点以下ｎビットになるように切捨
てた値をＭｄとすると、丸め後は、Ｓｃ＝Ｓａ Ｅｃ＝Ｅａ−ｋ Ｍｃ＝Ｍｄ　　　　　　　　　　　　（切捨て）または
　ＭＣ＝Ｍｄ＋２−”　”　　　　　　　（切上げ）・
・・・・・（５） となる。

ただし、 Ｍｄ＝２．０−２−”−１）　　　　　　　　　・・・
・・・（６）であり、丸め処理が切上げの場合は、Ｍ　
ｃ　＝　２．０になってしまうため次式になる。

５ｃ＝Ｓａ Ｅｃ＝Ｅａ−Ｂｉ−に＋１ Ｍ　ｃ　＝　２．０　　　　　　　　　　　　　　・・
・・・・（７）以上述べたアルゴリズムでは加算処理の
最初でＩＡＩ≧ＩＢ＋となるように比較する必要がある
が、ｒＴｈｅ　ＩＢＭ　Ｓｙｓｔｅｍ／３６０　Ｍｏｄ
ｅｌ　９１：ＦＩｏｔｉｎｇ−ＰｏｉｎｔＥｘｅｃｕｔ
ｉｏｎ　ＵｎｉｔＪ　（ＩＢＭ　Ｊｏｕｒｎａｌ、Ｊａ
ｎｕａｒｙ　１９６７）で述べられているように比較を
ＥａとＥｂで行なう方式がより一般的である。ＩＢＭの
方式では、ひとつの指数部減算器によって指数部比較と
指数部の差を求めることかできる。ただし、指数部減算
器と仮数部加減算器は、差の絶対値を求める機能が必要
である。指数部の差は絶対値１Ｅａ−Ｅｂｌであるから
であり、Ｅａ≧ＥｂとなるようにＡ、Ｂを入替えてもＥ
ａ＝ＥｂかつＭａ＜ＭｂのときはＢ〉Ａになってしまう
からである。

従来の浮動小数点加算器の一例を、第９図に示す。この
従来例はＩＥＥＥ７５４標準で規定された倍精度の浮動
小数点数に対する加算器とする。

図中、１１．１２は浮動小数点Ａ、Ｂを入力する６４ビ
ツトの入力信号、１３は浮動小数点数Ａ、Ｂの符号部の
排他的論理和をとるＥＸ−ＯＲゲート、１４は浮動小数
点数Ａ、Ｂの指数部の差１Ｅａ−Ｅｂｌを演算する１１
ビツトの減算器、１５はＥａ＜Ｅｂであることを示す減
算器１４のキャリー出力信号、１６は信号１５の指定に
より指数部の大きい方の符号部を出力する１ビツトのセ
レクタ、１７は信号１５の指定により大きい方の指数部
を出力する１１ビツトのセレクタ、１８は信号１５の指
定により指数部の小さい方の仮数部を出力する５３ビツ
トのセレクタ、１９は信号１５の指定により指数部の大
きい方の仮数部を出力する５３ビツトのセレクタ、２０
はセレクタ１８の出力を減算器１４の出力値だけ右シフ
トする５６ビツトのバレルシフタ、３５はセレクタ１９
とバレルシフタ２０の値の和や差の絶対値をとる加減算
器、２４＆は加減算器３５の出力を最上位桁から“０”
の数を計数する先行Ｏ検出器、２５はセレクタ１７の出
力値から先行０検出器２４り切上げ／切捨てを指定する
丸めデコーダ、３７は減算器２５とバレルシフタ２０の
出力を連結した値に丸めデコーダの出力値を加える６３
ビツトのインクリメンタ、２７ａは加減算器３５０減算
で補数化が必要なことを示す信号、３８はセレクタ１６
の出力値とし信号３１７の排他的論理和をとるＥＸ−Ｏ
Ｒゲート、３３は浮動小数点数Ｃを出力する６４ビツト
の出力信号である。

次に、この浮動小数点加算器の動作について述べろ。

入力信号（Ａ、Ｂ）１１．１２が入力すると、まず減算
器１４が１Ｅａ−Ｅｂｌを演算してバレルシフタ２０に
圧力し、同時にＥａ＜Ｅｂかどうかを信号３５に出力す
る。この信号３５によって、セレクタ１６〜１９が指数
部の大きい方または小さい方の値を選択する。

ＩＥＥＥ７５４標準では仮数部の整数ビットは常に１で
あるため数値表現では省略されている。

そのため、セレクタ１８．１９では、入力した仮数部の
値のＭＳＢ側に“１”を付加してバレルシフタ２０．加
減算器３５に出力している。

バレルシフタ２・０は入力が５３ビツトであるが、出力
は第８図（ｂ）のように下位側に３ビツト拡張されて５
６ビツトであり、指数部の　　い方の仮数部Ｍ２　（＄
１１８）を右シフトしてＭｓ＝２”””’ＸＭ２ｉ：出
力する。加減算器３５ではゲート１３が０（同符号）な
らば加算（Ｍ　１　＋Ｍ　ｓ　）を、１（異符号）なら
ば絶対値減算（ｌ　Ｍｌ　−Ｍｓ　ｌ　）を出力する。

加減算器３５は最上位側にも１ビツト拡張されて５７ビ
ツトを出力する。信号２７は、ゲート１３が１．かつＭ
ａ＜Ｍｂの場合にだけ１、それ以外は０になる。

先行０検出回路２４ａは、加減算器３５の出力値（最下
位ビットを除く）について最上位ビットから０″の数を
数え、小数点位置を基準とした数値″−１〜５３”を出
力する。減算器２５では大きい方の指数部セレクタ１７
から先行０検出器２４ａの出力値を減算し、バレルシフ
タ２０では先行０検出器２４ａの出力値だけ加減算器３
５の出力値を左シフトし、正規化が完了する。最下位ビ
ット（Ｓｔｉｃｋｙ　ｂｉｔ）はバレルシフタ２６ａで
左シフトされず、最下位ビットのまま残る。また、正規
化後の整数ビットは必ず工なので、バレルシフタ２６ａ
の出力は小数点以下だけでよい。

丸めデコーダ３６では、ＩＥＥＥ７５４で規定第　　　
１　　　表 Ｇ＝ガードビｙ　）　（Ｇｕａｒｃｌ　ｂｉｔ）Ｓ＝ラ
ウンＹビット（Ｒｏｕｎｄ　ｂｉｔ）とスティフキビフ
）　（Ｓｔｉｃｋｙ　ｂｉｔ）のＯＲインクリメンタ３
７には、バレルシフタ２６ａの出力値（Ｍｄ−１，０）
、および減算器２５の出力Ｅｃの値が入力される。丸め
デコーダ３６の出力が１のときは、インクリメンタ３７
は入力値＋２−５２を出力し、丸めデコーダ３６の出力
が０のときは、インクリメンタ３７は入力値をそのまま
圧力する。仮数部と指数部を連結してインクリメントす
ることにより；切上げによって指数部がインクリメント
される場合の処理を行なうことができる。出力信号３３
として浮動小数点加算結果から出力されるが、仮数部は
整数ビットを除いたものである。

符号ピッ）Ｓｃはゲート３８で生成され、はとんどの場
合は指数部が大きい方の符号（セレクタ１６の出力）で
よいが、Ｅａ＝ＥｂかつＭ　ａ　＜　Ｍ　ｂの場合だけ
、Ｅａ≧ＥｂでもＭ＜Ｍとなってしまうので、信号２７
とゲート３８とが必要である。

ここで、従来例の浮動小数点加算器の性能を試算してみ
よう。第９図におけるクリティカル・パスは、第７図（
ａ）に示される。このパスの実行時間は次の通りである
。

１１ビツト減算器１４　　　　　　　１５ｎｓｅｃセレ
クタ１８．１９　　　　　　　　　５ｎｓｅｃバレルシ
フタ２０　　　　　　　　３０ｎｓｅｃ５６ビ、ト加減
算器３５　　　　　３０ｎｓｅｃ先行０検出器２４ａ　
　、　　　　　　３０ｎｓｅｃバレルシフタ２６ａ　　
　　　　　　３０ｎｓｅｃ丸めデコーダ３６　　　　　
　　　　５ｎｓｅｃ６３ビツト・インクリメンタ３７　
３５ｎｓｅｃ合計　　　　１８０ｎｓｅｃ 〔発明が解決しようとする課題〕 上述した従来例の浮動小数点加算装置では、演算時間が
長いという欠点がある。これは、長いビット長の桁上げ
伝播を伴う加算が２ケ所（加算器３５とインクリメンタ
３７）あるためであり、しかも、一方の加算（加算器３
５）が終了しないともう一方の加算（インクリメンタ３
７）がテキない。また、２段のバレルシフタ２０．２６
ａがあることも演算時間を長くする原因である。

本発明の目的は、桁合わせ用バレルシフタと正規化用バ
レルシフタとを同時に使わないように正規化シフトが１
桁の場合と正規化不要の場合とに分けることにより、バ
レルシフタの通過を１００として、丸め処理用のインク
リメンタを演算時間の短い桁上げ保存加算器で構成し、
演算時間を短縮した浮動小数点が加算装置を提供するこ
とにある。

〔課題を解決するための手段〕

本発明の構成は、指数部、絶対値表現の仮数部、仮数部
の符号を示す符号部から構成される正規化浮動小数点デ
ータ２つを入力して丸め処理を含んだ浮動小数点加算を
行なう浮動小数点加算装置において、前記仮数部加減算
後の正規化にょるシフトが必要ない場合について浮動小
数点加算をする第１の演算手段と、前記仮数部加減算後
の正゛規化によるシフト量が左１桁または右１桁である
場合について浮動小数点加算をする第２の演算手段と、
前記仮数部加減算後の正規化によるシフト量が左２桁以
上の場合について浮動小数点加算をする第３の演算手段
と、これら第１．第２．第３の各演算手段の圧力を選択
して出力とするセレクタ手段とから構成され、前記入力
した２つの浮動小数点データに対する浮動小数点加算を
前記第１、第２．第３の各演算手段で同時に行なうと共
に、前記セレクタ手段が前記第１の演算手段の仮数部演
算結果の上位桁の値に基づいて選択されるものであるこ
とを特徴とする。

〔動作原理〕

以下、本発明の浮動小数点加算装置について説明する。

浮動小数点加算の演算処理を、入力値の符号と指数部の
差によって細かく分類すると、正規化に必要なシフト桁
数と丸めデコーダへの入力は、第２表のようになる。丸
めデコーダ入力（４ビツト分）の記述で、′×”は１ま
たは０を、′０”は常に０であることを示す。この４ビ
ツトが全て０である場合は丸め不要（常に切捨て）であ
り、また丸めによって指数部の値まで繰り上がる可能性
があるかどうかも示している。

第　　２　　表 ★仮数部＝００なので、ソフトしなくてもよい。

この表をまとめると、以下の５通りの場合分けができる
。

■正規化で右１ビツトシフトする場合 仮数部演算　　　　：　加算 桁合わせシフト数　二　０以上 丸め処理　　　　　：　必要 繰り上がり　　　　：　無 ■正規化でシフトしない場合（加算） 仮数部演算　　　　：　加算 桁合わせシフト数　：　０以上 丸め処理　　　　　：　必要 繰り上がり　　　　：　有 ■正規化でシフトしない場合（減算） 仮数部演算　　　　：　減算 桁合わせシフト数　：　０以上 丸め処理　　　　　：　必要 繰り上がり　　　　：　無 ■正規化で左１ビツトシフトする場合 仮数部演算　　　　二　減算 桁合わせシフト数　：　０以上 丸め処理　　　　　：　必要 繰り上がり　　　　：　有 ■正規化で左２ビット以上シフトする場合仮数部演算　
　　　：　減算 桁合わせシフト数　：　０または１ 丸め処理　　　　　：　不要 繰り上がり　　　　：　無 これら■〜■の場合にそれぞれ浮動小数点加算装置をつ
くることを考える。

まず■〜■の場合は、丸め位置が決まっているため、仮
数部加減算を行なう前に丸めの切上げ／切捨てを検圧す
ることができる。それは、仮数部加減算を最上位桁付近
だけについて行なえば、丸めによる切上げ／切捨てが決
定できるからである。

そうすると、仮数部加減算器の前段に取り付けた桁上げ
保存加算器ＣＳ　Ａ　（Ｃａｒｒｙ　５ａｖｅ　Ａｄｄ
ｅｒ）によって丸め処理を行なうことができるようにな
り、高速処理が可能になる。

この−■〜■の場合は、桁合わせ用バレルシフタは必要
であるが正規化用バレルシフタは不要となる。また■の
場合は、正規化用バレルシフタは必要であるが桁合わせ
用バレルシフタは不要となり、このようにしてバレルシ
フタを通過する時間を削減できる。

次に、■〜■の場合にハードウェアを削減することを検
討する。入力の符号が決定した時点で■■または■■は
不要になるため、ノ１−ドウエアは■と■、■と■で共
用でき、また指数部比較や桁合わせ用バレルシフタは■
〜■の場合で共用できる。

〔実施例〕

次に図面を用いて本発明の詳細な説明する。

第１図は本発明による浮動小数点加算装置の一実施例の
ブロック図であり、ＩＥＥＥ７５４標準で規定された倍
精度浮動小数点数の加算を行なう加算器を示す。

図において、１１〜２０，２５．３３は第９図の番号と
同一のものである。また、２１は正規化でシフトしない
場合の仮数部加減算および丸め処理を行なう演算器、２
２は正規化で右１ビツト・シフトまたは左１ビツト・シ
フトする場合の仮数部加減算および丸め処理を行なう演
算器、２３は正規化で左２ビット以上シフトする場合の
桁合わ　・せおよび仮数部減算を行なう演算器、２４は
演算器２３の出力を最上位桁から０″の数を計数する先
行０検出器、２６は演算器２３の出力を先行０検出器２
４の指定により左シフトする５２ビツトのバレルシフタ
、２７は演算器２３の仮数部減算で補数化が必要なこと
を示す信号、２８は演算器２３の出力が１／２未満であ
ることを示す先行０検出回路２４の出力信号、２９は減
算器１４の出力とゲート１３の出力と出力信号２８とか
ら、正規化で左２ビット以上シフトする場合を検出する
デコーダ、３０は演算器２１の仮数部の整数部分を示す
２ビツトの信号、３１はゲート１３の出力とデコーダ２
９の出力と信号３０によって、演算器２１または演算器
２２または減算器２５とバレルシフタ２６の出力を選択
する６３ビツトのセレクタ、３２はゲート１３と信号２
７から符号を決定するゲートである。

第２図は第１図の演算器２１の詳しいブロック図を示す
。図中、４１はゲート１３の指定でバレルシフタ２０の
出力を反転する５６ビツトの排他的論理和ゲート、４２
はゲート４１の出力とセレクタ１９の出力を入力とする
ノ・−ファダー（ＨＡ）で構成された５３ビツトの桁上
げ保存加算器、４３はバレルシフタ２０とセレクタ１９
の出力の下位ビットとゲート１３とを入力とする丸めデ
コーダ、４４．４５は丸めデコーダ４３の出力で丸めに
よる切上げと減算時の桁上げを示す制御信号、４６は桁
上げ保存加算器４２の出力を加算する桁上げ５３ビツト
の伝播加算器、４７は桁上げ伝播加算器４６の下位５２
ビツトの出力信号、４８は桁上げ伝播加算器４６の最上
位ビットの出力信号、４９は桁上げ伝播加算器４６の最
上位からのキャリー出力信号、５０はゲー）１３からの
信号と信号４９とから丸めによって指数部が繰り上がる
場合を検出するゲート、５１はゲート５０の指示でセレ
クタ１７の出力値に１を加える１１ビツトのインクリメ
ンタ、５２はインクリメンタ５１の１１ビツトの出力信
号である。

第３図は第１図の演算器２２の詳しい構成を示すブロッ
ク図である。図中、４３ａはバレルシフタ２０とセレク
タ１９の出力の下位ビットとゲート１３の出力を入力と
する丸めデコーダ、４６ａは第２図の桁上げ伝播加算器
４６と同様の桁上げ伝播加算器、５３は丸めデコーダ１
３の出力で仮数部減算結果のガードビットを示す信号、
５４は桁上げ伝播加算器４６の下位５１ビツトと信号５
３を連結した５２ビツトの信号、５５は桁上げ伝播加算
器４５の上位５２ビツトの出力信号、５６はゲート１３
の指示で信号５４と信号５５を選択する５２ビツトのセ
レクタ、５７は桁上げ伝播加算器４６のビット５１から
ビット５２に伝播するキャリー信号、５０ａはゲート１
３の信号と信号５７から丸めによって指数部が繰り上が
る場合を検出するゲート、５８はゲー）１３の指示でセ
レクタ１７の出力値に＋１または−１を加え出力信号５
９を出力する１１ビツトの桁上げ伝播加算器である。

第４図は第１図の演算器２３の詳しい構成を示すブロッ
ク図である。図中、６１は入力Ａｌｌと入力Ｂ１２の指
数部の下位２ビツトを入力とするデコーダ、６２はデコ
ーダ６１の指定により入力１１と入力１２の仮数部を選
択する５３ビツトのセレクタ、６３はデコーダ６１の指
定により入力１１と入力１２の仮数部を１ビツト右シフ
トものを選択する５４ビツトのセレクタ、６４はセレク
タ６１とセレクタ６２の出力値の差の絶対値を計算する
減算器、信号２７は減算器６４で差の補数をとる場合を
示す信号である。

第５図は第２図の丸めデコーダ４３の論理を示すブロッ
ク図である。図において、６５はゲート１３の指示でセ
レクタ１９の出力にバレルシフタ２０の圧力を加減算す
る排他的論理和とフルアダー（ＦＡ）’で構成された加
減算器、６６は加減算器６５のラウンドビットとスティ
ッキービットの論理和をとるゲート、６７は第１表と同
じ論理を持つデコーダである。

第６図（ａ）、　（ｂ）は第３図の丸めデコーダ４３ａ
の加算時および減算時の論理を示すブロック図である。

図において、６５ａはセレクタ１９ａ出力にバレルシフ
タ２０の出力を加算するフルアダー（ＦＡ）で構成され
た加算器、６６ａは加算器６５ａのガード、ラウンド、
ステイッキビットの論理和をとるゲート、６８．６９は
セレクタ１９の出力からバレルシフタ２０の出力を減算
するフルアダー（Ｆ　Ａ）で構成された減算器である。

次に、この浮動小数点加算器の動作について述べる。

演算器２３．先行Ｏ検出器２４．減算器２５は、演算原
理の■で述べた正規化で左２ビット以上シフトする場合
の浮動小数点加算を行なう。演算器２１は演算原理の■
、■で述べた正規化でシフト不要な場合の浮動小数点加
算を、演算器２２は演算原理■、■で述べた正規化で右
１／左１ビツトシフトする場合の浮動小数点加算を行な
う。減算器１４．セレクタ１７〜１９．バレルシフタ２
０は、演算原理■〜■で共通の指数部比較や桁合わせを
行なう。

入力１１．１２が入力すると、まず減算器１４が１Ｅａ
−Ｅｂｌを演算してバレルシフタ２０に出力し、同時に
Ｅａ＜Ｅｂがとうかを信号１５に出力する。この信号１
５によって、セレクタ１６〜１９が指数部の大きい方ま
たは小さい方の値を選択する。

ＩＥＥＥ７５４基準では仮数部の整数ビットは常に１で
あるため数値表現では省略されているため、セレクタ１
８．１９は、入力した仮数部の値のＭＳＢ側に“ｌ”を
付加してバレルシフタ２０゜演算器２１．２２に出力し
ている。バレルシフタ２０は入力５３ビツトであるが、
出力は第８図（ｂ）のように下位側に３ビツト拡張され
て５６ビツトであり、指数部の　　い方の仮数部Ｍ２　
（セレクタ１８）を右シフトしてＭＳ：　２”’−”’
ＸＭ２を出力する。

演算器２１ではゲート１３がＯ（同符号）ならば仮数部
加算（Ｍ　１　＋Ｍ　ｓ　）を、１　（異符号）ならば
絶対値減算（Ｍ　１−Ｍ　ｓ　）を（丸め処理を含めて
）行ない出力する。

第２図で桁上げ伝播加算器４６は、加算しか行なわない
が、減算時にはゲート４１によってバレルシフタ２０の
出力（Ｍｓ）を反転し、第５図の丸めデコーダの加算器
６５のＬＳＢに１を加えることで減算を行なっている。

丸め処理は、桁上げ保存加算器４２で行なう。仮数部の
ＬＳＢに１または０を加えればよいので、桁上げ保存加
算器４２は全加算器ではなく半加算器（ＨＡ）でよい。

第２図の丸めデコーダ４３は、仮数部加減算を行なった
後で丸めのデコードをしたのと同じ論理で、桁上げ信号
４４と切上げ／切捨て指定信号４５とを生成する。桁上
げ伝播加算器４６は、桁上げ保存加算器４２の出力を加
算する際に丸めデコーダ４３の桁上げ信号４４．４５を
ピッ）０（丸め位置）に加算する。ゲート５０は、イン
クリメンタ５１での丸めによる桁上げを加算時だけ有効
にしている。

演算器２２ではゲート１３の出力が０（同符号）ならば
仮数部加算（Ｍ１＋Ｍａ）／２を、１（異符号）ならば
絶対値減算（Ｍｌ−Ｍｓ）　Ｘ　２を（丸め処理を含め
て）行ない出力する。

第３図では、桁上げ伝播加算器４６ａは加算しか行なわ
ないが、減算時にはゲート４１によってバレルシフタ２
０の出力（Ｍｓ）を反転し、第６図（ｂ）の丸めデコー
ダの加算器６９のＬＳＢに１を加えることで減算を行な
っている。丸め処理は、桁上げ保存加算器４２で行なう
。仮数部のＬＳＨに１または０を加えればよいので、桁
上げ保存加算器４６は全加算器ではなく半加算器（ＨＡ
）でよい。

第３図の丸めデコーダ４３ａは、仮数部加減算と正規化
を行なった後で丸めのデコードをしたのと同じ論理で、
桁上げ信号４４と切上げ／切捨て指定信号４５を生成す
る。桁上げ伝播加算器４６ａは、桁上げ保存加算器４２
の出力を加算する際に丸めデコーダ４３ａの桁上げ信号
４４．４５をビット１（加算時の丸め位置）に加算する
。

減算時の丸め位置への桁上げ信号の加算は、第６図（ｂ
）の減算器６８で行なわれている。桁上げ伝播加算器５
８は、正規化による指数部補正、つまり加算時は＋１を
減算時は−１を加算する。

ケー）５０ａは、桁上げ伝播加算器５８ての丸めによる
桁上げを減算時だけ有効にしている。

演算器２３は正規化で左２ビット以上シフトする場合の
桁合わせと仮数部減算を行なう。第３表に演算器２３の
演算論理を示す。

第　　３　　表 指数部の差が−１，Ｏ，＋１の３通りの場合たけ演算す
ればよいので、デコーダ６１には指数部の下位２ビツト
だけを入力すればよい。指数部の差が０の場合、Ｍａ−
Ｍｂが負になるが、このときだけ信号２７が１となり、
指数部比較結果１５を補正する。セレクタ６３で行なわ
れる桁合わせの右シフトは、１ビツトまでなので、減算
器６４はカードビットまで拡張すればよく５４ビツト長
である。

先行０検出回路２４は、演算器２３出力値について最上
位ビットから“０”の数を数え、小数点位置を基準とし
た数値゛＋２〜５３”を出力する。

減算器２３では大きい方の指数部セレクタ１７から先行
Ｏ検出器２４の出力値を減算し、バレルシフタ２６では
先行Ｏ検出器２４の出力値だけ演算器２３の出力値を左
シフトし、正規化が完了する。

正規化後の整数ビット必ず１なので、バレルシフタ２６
の出力は小数点以下だけ（５２ビツト）でよい。

信号２８は、演算器２３の出力が１／２未満であること
を示す。デコーダ２９は演算器２１，２２．２５．２６
での演算が有効である場合（演算原理の■）を検出する
。デコーダ２９の論理を（８）式に示す。

デコーダ２９＝（減算器１４≦１） かつ（信号２８＝１）　　　　・・・・・・（８）セレ
クタ３１は、デコーダ２９．ゲート１３゜信号３０（第
２図では信号４８．４９）の指示で、演算器２１，２２
．２５．２６を選択する。このセレクタ３１の論理を第
４表に示す。

第　　４　　表 ゲート３２は、セレクタ１６と信号２７とデコーダ２９
の出力から演算結果の符号を生成する。

ゲート３２の論理を（９）式に示す。

ゲート３２＝ｉｆ　（２９＝１）かつ（２７＝ｌ）ｔｈ
ｅｎセレクタ１６の反転値 ｅｌｓｅセレクタ１６の値　　・・・・・・（９）ここ
で第１の実施例の浮動小数点加算器の性能を試算してみ
る。ＩＥＥＥ７５４規格の倍精度データを扱うものとす
ると、ｅ＝１１．ｎ＝＝５３である。第１図においてク
リティカル・バスを第７図（ｂ）に示す。各パスの実行
時間は以下の通り。

１１ヒツト減算器１４　　　　　　　１５ｎｓｅｃセレ
クタ１８．　１９　　　　　　　　　　５ｎｓｅｃバレ
ルンフタ２０　　　　　　　　　　３Ｑｎｓｅｃ丸めデ
コーダ４３　ａ　　　　　　　　　　　５ｎｓｅｃ５２
ヒツト加算器４６　　　　　　　３０ｎｓｅｃ１１ヒツ
トインクリメンタ５１ａ　　　１５ｎｓｅｃセレクタ５
６　　　　　　　　　　、、　　　．５ｒｒｓｅｃセレ
クタ３１　　　　　　　　　　　　　５ｎｓｅｃ合　　
計　　　　　　　　　　１１０ｎｓｅｃまたは、 デコーダ６１　　　　　　　　　　　５ｎｓｅｃセレク
タ６２．　６３　　　　　　　　　　５ｎｓｅｃ５４ヒ
ツト減算器６４　　　　　　　３０ｎｓｅｃ先行０検出
器２４　　　　　　　　　３０ｎｓｅｃバレルシフタ２
６　　　　　　’　　　　　３０ｎｓｅｃセレクタ３１
　　　　　　　　　　　　　　５ｎｓｅｃ合　　計　　
　　　　　　　　１０５ｎｓｅｃ従って、第１の実施例
の浮動小数点演算装置の実行時間は１１０ｎｓｅｃとな
る。

第１の実施例では、演算器２１と演算器２２て別々の桁
上げ保存加算器を用意した。しかし、第２図と第３図で
明らかなように、ゲート４１と桁上げ保存加算器４２は
共有できるので、桁上げ伝播加算器４６．４６ａの入力
は最下位ビットを除いて共通となり、これら桁上げ伝播
加算器２の入力にあるゲートは共有でき、更にハードウ
ェアを削減できる。

第２の実施例での演算時間は、第１の実施例と同一であ
る。しかし、排他的論理和ゲートと反加算器と桁上げ伝
播加算器の前半が５２ビット分削減することができる。

これら実施例の桁上げ伝播加算器は、桁上げ先見機構を
用いた加算器（Ｃａｒｒｙ　Ｌｏｏｋ−Ａｈｅａｄ　Ａ
ｄｄｅｒ）でもよいし、桁上げ選択加算器（Ｃａｒｒｙ
　５ｅｌｅｃｔ　Ａｄｄｅｒ）でもよいことは明らかで
ある。桁上げ選択加算器は、通常の桁上げ伝播加算器よ
りも・・−ドウエア量が２倍程度になるが、加算器の入
力ゲートを共有する場合は、互いの加算器を共有するこ
とによって、ハードウェア量の増加を抑えることもでき
る。

また、丸めデコーダ４３，４３ａは、第５図と第６図に
示すようなハードウェア構成にする必要はなく、同一の
論理を最適化して、丸めデコーダを作成すれば良い。

なお、これら実施例では、浮動小数点加算を１ステツプ
で行なっているが、第１図の演算装置にパイプラインレ
ジスタを挿入することで、パイプライン演算を行なう浮
動小数点加算装置が可能となる。

〔発明の効果〕

以上説明したように、本発明の浮動小数点加算装置は、
次の２つの効果を有する。

（１）演算時間が短い。

従来例と実施例の演算時間の差は、第７図によって明ら
かである。従来例の浮動小数点加算器が桁上げ伝播を伴
う加算を２回行ない、バレルシフタを２回用いるのに対
し、本発明では１回の加算と１回のバレルシフタを用い
るだけで済むため、従来例で１８０ｎｓｅｃかかった処
理を、本実施例ではｌ　１０ｎｓｅｃで行ない、約１．
６倍の高速化がなされたことになる。

（２）ハードウェア量はほとんど増加しない。

ハードウェア量の８０％以上を占める仮数部の演算器は
、従来例から仮数部加減算器が追加されただけであり、
バレルシフタや先行０検出器の数は増えていない。第２
の実施例のようにすれば、ハードウェア量の増加は２０
％程度に押さえられる。

【図面の簡単な説明】

第１図は本発明の一実旅例のハードウェア構成を示すブ
ロック図、第２図、第３図、第４図は本実施例の演算器
２１〜２３の各構成を示すブロック図、第５図、第６図
は第２図２第３図の丸めデコーダ４３．４３ａの各ブロ
ック図、第７図（ａ）。 （ｂ）は従来例および本実施例の処理時間を説明する図
、第８図（ａ）、　（ｂ）は浮動小数点データ形成を示
すデータ処理図、第９図は従来の浮動小数点加算装置の
一例のブロック図である。 １１．１２・・・・・・入力信号Ａ、Ｂ、１３．３８゜
号、１６〜１，９，３１．５６，６２．６３・・・・・
・セレクタ、２０，２６．２６ａバレルシフタ、２１゜
２２．２３・・・・・・演算器、２４・・・・・・先行
Ｏ検出器、２７・・・・・・補数化信号、２８・・・・
・・０検出出力信号、２９．６１．６７・・・・・・デ
コーダ、３０・・・・・・２ビット信号、３２，５０，
６６．６６ａ・・・・・・ゲート回路、３３・・・・・
・出力信号ｃ、３５，６５・・・・・・加減算器、３６
，４３．４３ａ・・・・・・丸めデコーダ、３７゜５１
・・・・・・インクリメンタ、４２・・・・・・桁上げ
保存加算器、４４．４５・・・・・・制御信号、４６．
４６ａ。 ５８・・・・・・桁上げ伝播加算器（ＣＰＡ）、４７，
４８゜５２・・・・・・出力信号、６５ａ・・・・・・
加算器。 代理人　弁理士　　内　原　　　晋 第　５　目 尤　６　図

Claims (1)

1. 【特許請求の範囲】 １、指数部、絶対値表現の仮数部、仮数部の符号を示す
   符号部から構成される正規化浮動小数点データ２つを入
   力して丸め処理を含んだ浮動小数点加算を行なう浮動小
   数点加算装置において、前記仮数部加減算後の正規化に
   よるシフトが必要ない場合について浮動小数点加算をす
   る第１の演算手段と、前記仮数部加減算後の正規化によ
   るシフト量が左１桁または右１桁である場合について浮
   動小数点加算をする第２の演算手段と、前記仮数部加減
   算後の正規化によるシフト量が左２桁以上の場合につい
   て浮動小数点加算をする第３の演算手段と、これら第１
   、第２、第３の各演算手段の出力を選択して出力とする
   セレクタ手段とから構成され、前記入力した２つの浮動
   小数点データに対する浮動小数点加算を前記第１、第２
   、第３の各演算手段で同時に行なうと共に、前記セレク
   タ手段が前記第１の演算手段の仮数部演算結果の上位桁
   の値に基づいて選択されるものであることを特徴とする
   浮動小数点加算装置。 ２、第２の演算手段が、入力した２つの浮動小数点デー
   タの符号部が等しい場合は正規化シフトが右１桁の浮動
   小数点加算を行ない、その符号部が異なる場合は正規化
   シフトが左１桁の浮動小数点加算を行なうものである請
   求項（１）記載の浮動小数点加算装置。 ３、第１、第２の各演算手段が、２桁以上の任意桁左シ
   フトできるシフト手段を持たないものである請求項（１
   ）記載の浮動小数点加算装置。 ４、第１、第２の演算手段が、仮数部加減算器の前段で
   切上げ／切捨ての判断を行なうことにより、丸め処理と
   仮数部加減算とを同時に行なうものである請求項（１）
   記載の浮動小数点加算装置。 ５、第１、第２の演算手段が、入力された２つの浮動小
   数点データについて大小判定を行なう手段と任意桁右シ
   フトできるシフト手段を共有するものである請求項（１
   ）記載の浮動小数点加算装置。 ６、第３の演算手段が２桁以上の任意桁右シフトできる
   シフト手段を持たないものである請求項（１）記載の浮
   動小数点加算装置。 ７、第３の演算手段が、丸め処理を行なう手段を持たな
   いものである請求項（１）記載の浮動小数点加算装置。 ８、セレクタ手段が、入力された２つの浮動小数点デー
   タの指数部の差と、符号部の排他的論理和と、第１の演
   算手段が出力する仮数部の一部とによって制御されるも
   のである請求項（１）記載の浮動小数点加算装置。