JP2752564B2 - 先行１予測装置及び浮動小数点加減算装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、浮動小数点演算の加算
正規化の実行装置に関するものであり、更に詳しくは、
浮動小数点演算の加減算によって生じる桁落ち量を予測
する先行１予測装置、及びこの先行１予測装置を用いた
浮動小数点加減算装置に関するものである。

【０００２】

【従来の技術】浮動小数点演算の加減算は、２つのオペ
ランドの符号と加減算の処理の組み合わせによって、仮
数値を減算する場合が発生する。この仮数値の減算によ
って、２つのオペランドの指数値の差の絶対値が１以下
である場合には、仮数値の桁落ちが２桁以上発生する場
合がある。前記桁落ちが発生した場合は、仮数値減算結
果を正規化するために桁落ち量を算出する過程と、前記
桁落ち量をもとに減算結果を正規化する過程が必要とな
る。ところが、前記仮数値減算結果の出力を待ってから
桁落ち量を算出し正規化していると加算正規化の実行時
間が長くなる。よって加算演算と独立した手段によっ
て、仮数値の減算の実行に先んじてまたは並列に、正規
化する際の桁落ち量を予測すれば、加算正規化の実行時
間が削減されることが知られていた。

【０００３】従来例として、特開平２−１４４６２４号
公報がある。以下、この従来例（従来例１）について図
を用いて説明する。図８は、従来例１での桁落ち量予測
のアルゴリズムを、状態遷移図を用いて表した図であ
る。２の補数表現の２つのオペランドの対応ビット位置
のビット比較から生じるＸＯＲ（P,Propagate ＝伝
搬）、ＡＮＤ（G,Generate＝発生）、ＮＯＲ（Z,Zero＝
ゼロ）状態信号を処理するネットワークの組み合わせを
最上位ビットの側から見ていくことによって、桁落ち量
を予測するものである。まず最上位ビットの状態（ＧMS
B,ＺMSB,ＰMSB ）が判別され、もし状態がＧあるいはＺ
であればシフト数を表す信号が発生される。この数は判
別された各連続状態信号のカウントであり、状態が真で
ある限りにおいて発生される。状態が偽になるとシフト
量信号の発生は停止され調整信号が発せられる。調整信
号は偽ビット位置における下位ビットからのキャリーに
基づいており、偽ビット位置の状態が加算結果の正負を
決定するのに使用される。

【０００４】最上位ビットの状態がＰ（ＰMSB ）である
と、シフト数信号の停止は偽ビット位置に続くビット位
置における状態信号の状態によることとなる。偽ビット
位置における第２状態（Ｇj またはＺj ）が第３状態の
状態信号（Ｐ→ＧならＺ、Ｐ→ＺならＧ）を伴うもので
ある場合にはシフト信号の発生は第３状態が偽となるま
で続く、あるいは、シフト信号は偽ビット位置に続くビ
ット位置で停止される。これらの場合において調整信号
はシフト信号が停止されたビット位置における下位ビッ
トからのキャリーに基づくこととなり、この位置におけ
る状態が加算結果の正負を決定することとなる。

【０００５】この機構によって加減算回路とは別の手段
で、仮数値の加減算によって生じる最上位ビットから数
えて連続する０または１のビット数を、すなわち仮数値
の加減算結果が正になる時は連続する０の数、仮数値の
減算結果が負になる時は２の補数表現での連続する１の
数を求めることができる。

【０００６】また、従来例として特開平５−５３７６５
号公報がある。以下この従来例（従来例２）について図
を用いて説明する。

【０００７】図９は従来例２の先行１検出回路のブロッ
ク図である。同図中の８０４は、先行１検出回路の１桁
要素を表わす。

【０００８】被減数Ｘと減数Ｙを各ビット毎に冗長２進
数値生成回路９０１に入力し、冗長２進数値Ｚsdが生成
される。ｋビット目に注目して説明すると、この冗長２
進回路では被減数Ｘk −減数Ｙk を実行し、冗長２進数
値Ｚsdk ＝１、０、−１が出力される。次にＺsdk は中
間和中間桁上げ生成回路９０２に入力され、１ビット上
位のＺsdk+1 を参照にして表１の規則に従って中間和Ｓ
k 、中間桁上げＣk を生成する。

【０００９】

【表１】

【００１０】次に中間和Ｓk と１ビット下位ビットから
の中間桁上げＣk-1 を用いてスキャン値生成回路９０３
において表２の規則に従ってスキャン値Ｚk を生成す
る。

【００１１】

【表２】

【００１２】この時、Ｚの最上位ビットから数えて初め
て１が現われるまでの０の数は、正規化の際のビットシ
フト量か、それよりも１ビット少ない値を示しているの
で、このＺをプライオリティエンコーダに入力すれば、
正規化の際のビットシフト量か１ビット少ない数を求め
ることができた。さらにはこの機構によって、加減算回
路と独立に、仮数値の減算結果の正負に関わらず、正規
化の際のビットシフト量か１ビット少ない数を求めるこ
とができる。

【００１３】次に、従来例２の先行１検出回路を用いた
浮動小数点加減算装置の仮数演算部のブロック図を図１
０に示す。仮数部、指数部、符号部からなる２つの浮動
小数点データＸ，Ｙに於て減算を実行する場合、桁合わ
せ処理、仮数部加減算処理、正規化処理の順で実行され
る。以下に図１０に示す従来例２の先行１検出回路を使
用した浮動小数点加減算装置を例にして説明する。

【００１４】まず第１に桁合わせ処理は以下のように実
行される。２つの入力オペランド指数部（Ｘe 、Ｙe ）
は減算回路３０５、シフト信号生成回路３０４、セレク
タ回路３０６に入力される。また、同時に、オペランド
仮数部（１．Ｘf または０．Ｘf 、１．Ｙf または０．
Ｙf ）も、左右１桁シフト回路３０１に入力される。こ
のとき、減算回路３０５では、オペランド指数値Ｘe 、
Ｙe を減算し、絶対値（Ｘe −Ｙe ）と符号値（Ｘe −
Ｙe ）とを生成する。また同時に、シフト信号生成回路
３０４では、それぞれの入力オペランドが、正規化数で
あるか否かを検出し、オペランドの符号値（Ｘs 、Ｙs
）と、減算実行信号ＳＵＢを使用し、２つの入力オペ
ランド仮数値を左右にシフトする制御信号をつくる。左
右シフト回路３０１では、シフト信号生成回路３０４か
らの制御信号を基に、２つの入力オペランド仮数値を右
または左にシフトする。左右シフト回路３０１の出力
は、スワップ回路３０２に入力され、ここで減算回路３
０５から出力される符号値（Ｘe −Ｙe ）に基づいて、
入力データがスワップされ、指数値の小さいオペランド
の仮数値は右バレルシフト回路３０３に入力され、もう
一方の指数値の小さくないオペランド仮数値は加減算回
路３０７に入力される。右バレルシフト回路３０３で
は、減算回路３０５から出力されるオペランド指数値の
差の絶対値（Ｘe −Ｙe ）だけ入力値が右にシフトされ
る。このようにして、桁合わせ処理が実行される。

【００１５】第２に、加減算処理と丸め処理を加減算回
路３０７で実行する。

【００１６】第３に、正規化処理について説明する。前
記第２の加算処理、丸め処理と並行して、桁落ち量の予
測が先行１検出回路３１１、プライオリティエンコーダ
３０８を使用し実行される。そして予測された桁落ち量
は、プライオリティエンコーダ３０８よりＺaeとして出
力される。

【００１７】左バレルシフト回路３０９では、プライオ
リティエンコーダ３０８より出力される予測された桁落
ち量Ｚaeを使用し、加減算回路３０７の出力値を左シフ
トし出力する。また、同時に小数点より上位１桁目の値
を信号線Ｌ1 に出力する。Ｌ1 は、左シフトした後の値
が正規化されていなければ“０”であり、正規化されて
いれば“１”になる。もしＬ1 が“０”であれば、予測
された桁落ち量Ｚaeは１だけ小さかったということであ
るから１桁左シフトする必要がある。これはアライメン
ト回路３１２で実行される。

【００１８】また、同時に、予測された桁落ち量Ｚae
は、減算回路３１０にも入力され、減算回路３１０にお
いてＺe ’−ＺaeとＺe ’−Ｚae−１の２つの減算が同
時に実行され、データ線Ｌ2 、Ｌ3 に出力される。そし
て、セレクタ回路３１３では、信号線Ｌ1 の値が“０”
であればＺe ’−Ｚaeの減算結果を、信号線Ｌ1 の値が
“１”であればＺe ’−Ｚae−１の減算結果Ｚe を出力
し、正規化処理が実現されていた。

【００１９】

【発明が解決しようとする課題】しかしながら上記従来
例１のような構成では、仮数値の減算結果が負になる場
合には２の補数表現での最上位ビットから連続する１の
数を求めることになるが、一般に浮動小数点フォーマッ
トでは仮数値は絶対値表現で表わすことになっているの
で、その変換を実行する際に、連続する１の数と正規化
の際のビットシフト量で１ビット誤差を生じる可能性が
あった。

【００２０】また、上記従来例２のような構成では、出
力するビットシフト量が正規化の際のビットシフト量か
正規化の際のビットシフト量よりも１ビット少ないビッ
トシフト量を出力するので、求まったビットシフト量で
仮数値減算結果を桁合わせする過程に加えてさらに１ビ
ットの誤差を修正するという過程が必要であった。

【００２１】従って、本発明は上記問題点に鑑み、仮数
値の減算と並行して、または先んじて正規化の際のビッ
トシフト量を減算結果の正負にかかわらず正確に予測す
る先行１予測装置を提供すると同時に、この先行１予測
装置を使用して、仮数値の減算と正規化の際の正確なビ
ットシフト量の予測とを同時に実行することにより、高
速に演算処理ができる浮動小数点加減算器を提供するこ
とを目的とするものである。

【００２２】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の先行１予測装置は、１ビットの誤差範囲で
前記桁落ち予測量を生成する手段と、下位ビット側から
のボロウの伝搬の情報を生成する手段とを備え、前記ボ
ロウの有無により、前記桁落ち予測量から正規化する際
に必要な正確なビットシフト量をセレクタで出力する構
成を備えたものである。

【００２３】さらに、本発明の浮動小数点加減算装置
は、浮動小数点演算の仮数値の加減算回路において、桁
合わせ処理された後の２つの仮数値オペランドを加減算
回路と前記先行１予測装置とに同時に入力し、前記加減
算回路では減算を実行してその減算結果をバレルシフタ
に入力し、前記先行１予測装置から出力されるビットシ
フト量を用い、前記バレルシフタに入力された減算結果
をシフトする構成を備えたものである。

【００２４】

【作用】本発明は上述した構成の先行１予測装置を用い
ることにより、仮数値減算時に生じる桁落ち量を、仮数
値の減算と並行してまたは先んじて減算結果の正負にか
かわらず正確に予測することができる。また、この先行
１予測装置を仮数値減算と同時に動作させることで、仮
数値減算結果が求められると同時に桁落ち量予測値を使
用し仮数値減算結果を正規化するため、高速な浮動小数
点加減算装置が実現できる。

【００２５】

【実施例】以下、本発明の一実施例の先行１予測装置及
び浮動小数点加減算装置について、まず従来例２と本発
明との比較を行いながら概略を説明する。

【００２６】従来例２では正規化の際のビットシフト量
を正しく示す場合と、１ビット少ない値を示す場合があ
ったが、これらの場合についてさらに詳しく例を用いて
説明する。

【００２７】例えば入力ビット数が被減数、減数共に８
ビットの場合について考える。被減数Ｘ（７：０）−減
数Ｙ（７：０）を実行して、Ｘ＞Ｙの場合で、最下位ビ
ットを０ビットとして第３ビットに初めてスキャン値Zk
＝１が現われる状況を考えると、 Ｚ＝００００１ααα ：α＝０または１ となる。

【００２８】この場合、Ｘ（７：０）−Ｙ（７：０）＝
差Ｓ（７：０）とし、この差Ｓの最大値をmaxS1 、最小
値をminS1 とすると、 maxS1 ＝００００１１１１ minS1 ＝０００００１０１ となる。さらに、正しいビットシフト量を示す場合の最
大値をmaxS2 、最小値をminS2 、１ビット少ないビット
シフト量を示す場合の最大値をmaxS3 、最小値をminS3
とすると、 maxS2 ＝００００１１１１ minS2 ＝００００１０００ maxS3 ＝０００００１１１ minS3 ＝０００００１０１ となる。

【００２９】１ビット少ないビットシフト量を示す場合
は初めてＺk ＝１となったビット（最下位ビットをｋ＝
０とし、この例の場合はｋ＝３）の１つ下位のビット
（この例の場合はｋ＝２）以下のビットによる減算Ｘ
（２：０）−Ｙ（２：０）が負になった場合に対応して
いることがわかる。

【００３０】同様にＹ＞Ｘの場合にはＸ（２：０）−Ｙ
（２：０）が正になった場合に対応していることがわか
る。

【００３１】この例では入力が８ビットの場合について
説明したが、一般の任意の入力ビット数についても、従
来例２では初めてＺk ＝１となったビットの１つ下位の
ビット以下の減算結果が、 Ｘ＞Ｙの場合：Ｘ（k-1 ：０）−Ｙ（k-1 ：０）＜０ Ｙ＞Ｘの場合：Ｘ（k-1 ：０）−Ｙ（k-1 ：０）＞０ の場合に１ビット少ないビットシフト量を示すことがわ
かる。

【００３２】本発明は、上で説明したような１ビット少
ないビットシフト量を示す場合にも対応して、正規化の
際の正しいビットシフト量に修正して出力するようにし
たものである。

【００３３】すなわち、 １） Ｘ＞Ｙ、 ２） Ｙ＞Ｘ、 ３） Ｘ（ｋ−１：０）＞Ｙ（ｋ−１：０）、 ４） Ｙ（ｋ−１：０）＞Ｘ（ｋ−１：０） の４つの情報を用いて従来例２の最上位ビットから数え
て初めて現われるスキャン値Ｚk ＝１の位置を修正して
出力することによって、減算結果が正負にかかわらず正
規化の際の正確なビットシフト量を出力することができ
るようにしたものである。

【００３４】上記した４つの情報をどのようにして得て
いるかというと、まず１）Ｘ＞Ｙと、２）Ｙ＞Ｘとを区
別するために、従来例２で作成する２進数値であるスキ
ャン値Ｚk を作成する代わりに、冗長２進数値ＺＺk を
表３に従って作成する。

【００３５】

【表３】

【００３６】こうすることにより、初めて現われるＺＺ
k ≠０がＺＺk ＝１の場合は１）Ｘ＞Ｙ、ＺＺk ＝−１
の場合は２）Ｙ＞Ｘとなることになる。なお、ＺＺk ＝
０は従来例２でのＺk ＝０に対応し、ＺＺK ≠０はＺk
＝１に対応している。

【００３７】次に、Ｘ（k-1 ：０）とＹ（k-1 ：０）と
の大小関係の情報をどのようにして得ているかを説明す
る。

【００３８】例えばＸ（k-1 ：０）＜Ｙ（k-1 ：０）の
場合には、Ｘ（ｎ：０）−Ｙ（ｍ：０）（ｎ≧ｋ、ｍ≧
ｋ）を実行した場合にＸ（k-1 ：０）−Ｙ（k-1 ：０）
＜０となるために、Ｘ（ｋ）の桁に、桁借り（ボロウＢ
x （ｋ））が発生することがわかる。同様にＸ（k-1 ：
０）＞Ｙ（k-1 ：０）の場合にはＹ（ｍ：０）−Ｘ
（ｎ：０）を実行した場合にＹ（k-1 ：０）−Ｘ（k-1
：０）＜０となるために、Ｙ（ｋ）の桁に、桁借り
（ボロウＢy （ｋ））が発生することがわかる。よって
本実施例ではボロウ伝搬装置を導入し、Ｂx （ｋ）とＢ
y （ｋ）を作成することにより、Ｘ（k-1 ：０）とＹ
（k-1 ：０）の大小関係の情報を得ている。

【００３９】さらに、１）Ｘ＞Ｙと４）Ｙ（k-1 ：０）
＞Ｘ（k-1 ：０）との組合せの場合と、２）Ｙ＞Ｘと
３）Ｘ（k-1 ：０）＞Ｙ（k-1 ：０）との組合せの場合
に最上位ビットから数えて初めて現われたＺＺk ≠０ま
でに連続するＺＺk ＝０の数を１つ増やす操作をするセ
レクタを備えており、これらの働きにより、本発明の実
施例では、減算結果の正負にかかわらず正確な正規化の
際のビットシフト量を求めている。こうしておいて、前
記出力をプライオリティエンコーダに入力すれば、減算
結果を正規化するためのビットシフト数を得ることがで
きる。

【００４０】このビットシフト数を用いて、バレルシフ
タで２進絶対値表現での仮数値減算結果をシフトするこ
とによって、仮数値減算及び正規化が完了する。

【００４１】以下、図面を参照して説明する。

【００４２】図１は、本発明である先行１予測装置を用
いた仮数値の加算系回路の構成図である。図１におい
て、１１は仮数値を加減算し、絶対値を出力をする加減
算回路、１２は桁落ち量を予測するための本発明の構成
を有する先行１予測装置、１３は正規化するために仮数
値をシフトさせるバレルシフタ、１４はプライオリティ
エンコーダである。

【００４３】図２は、本発明の入力オペランドが８ビッ
トの場合の先行１予測装置１２のブロック図である。図
２において、２１は加減算回路と独立に１ビットの誤差
範囲で桁落ち量を予測する桁落ち量予測装置である。こ
の装置で前述した冗長２進数であるスキャン値ＺＺk ＝
１、０、−１の値を出力する。２２は加減算回路と独立
に下位ビットからのボロウの伝搬を出力するボロウ伝搬
装置である。この装置で、任意のｋに対する前述したボ
ロウＢx （ｋ）、Ｂy （ｋ）を出力する。２３はボロウ
伝搬装置２２からの出力によって、桁落ち量予測装置２
１の出力から、正規化に必要なビットシフト量を操作す
るセレクタである。

【００４４】図３は、桁落ち量予測装置２１をゲートレ
ベルで書いた詳細図である。図３において３１、３２は
８ビットの入力オペランドであり、PLUS３３、MINUS ３
４はスキャン値ＺＺk を、ＺＺk ＝１の時はPLUS＝１か
つMINUS ＝０、ＺＺk ＝０の時はPLUS＝０かつMINUS ＝
０、ＺＺk ＝−１の時はPLUS＝０かつMINUS ＝１で出力
するための信号線である。このときPLUS＝１かつMINUS
＝１になる状態は存在しない。ここで、最上位ビットか
らみて初めてＺＺk ≠０が現われるまでに連続した０の
ビット数が、すなわち最上位ビットからみて初めてPLUS
＝“１”またはMINUS ＝“１”のどちらか早く現われる
方が現われるまでに連続したPLUS＝“０”またはMINUS
＝“０”の数が、下位ビットからのボロウを考慮に入れ
なかった場合の桁落ち量に相当する。ここで初めて現わ
れたＺＺk ＝０以外の数字がＺＺk ＝１の場合は仮数値
の減算結果が正、ＺＺK ＝−１の場合は負の場合に対応
している。

【００４５】Ｇx ３５、Ｇy ３６、Ｐ３７はボロウ伝搬
装置に出力するための各ビットに対するビット線で、Ｇ
x ３５は（NOT オペランドＸ）AND （オペランドＹ）す
なわち（Ｘk 、Ｙk ）＝（０、１）、Ｇy ３６は（オペ
ランドＸ）AND （NOT オペランドＹ）すなわち（Ｘk 、
Ｙk ）＝（１、０）、Ｐ３７は（オペランドＸ）XNOR
（オペランドＹ）すなわち（Ｘk 、Ｙk ）＝（０、０）
or（１、１）を示す。Ｇx （ｎ）３５は、オペランドＸ
の第ｎビットがボロウを発生したという信号で、Ｇy
（ｎ）３６はオペランドＹの第ｎビットがボロウを発生
したという信号で、Ｐ（ｎ）３７は下位ビットからのボ
ロウを伝搬する信号である。Ｇx （ｎ）３５及びＧy
（ｎ）３６において６ビット目を必要としていないの
は、７ビット目の冗長２進減算に於て、６ビット目を既
に考慮しているためである。

【００４６】図４は、ボロウ伝搬装置２２をゲートレベ
ルで書いた図である。図４において４１はプリチャージ
ラインをプリチャージ、ディスチャージし、プリチャー
ジラインの値を出力するための外部からのクロックの入
力（クロック１）で、４２はプリチャージラインの値を
出力するためのクロックの入力（クロック２）であり、
クロック１の位相と反転した位相を持っている。１３１
から１４４はプリチャージラインであり、このラインは
クロック１が“０”の時にプリチャージされ、クロック
１が“１”の時でグラウンドへのパスが開いてる場合デ
ィスチャージされる。Ｂx ３９はオペランドＸからのボ
ロウがｎビット目に伝搬しているという信号で、Ｂy ４
０はオペランドＹからのボロウがｎビット目に伝搬して
いるという信号である。Ｂx ３９及びＢy ４０において
０ビット目、１ビット目を共に必要としていないのは、
０ビット目に伝播するボロウはないこと、１ビット目に
伝播するボロウはすでにＺＺk を作成する際に考慮され
ているためである。

【００４７】一般に、ボロウの伝搬は、 B(n)＝G(n)＋P(n)＊G(n-1) ＝G(n)＋P(n)＊｛P(n-1)＊G(n-2)+P(n-1) ＊P(n-2)＊G(n-3)+ …｝ （１） で表される。

【００４８】式（１）が成り立つビットのプリチャージ
ラインは、クロック１が“１”の時にディスチャージさ
れるようになっている。よってこのディスチャージされ
たビットには下位ビットからのボロウがあるので、イン
バータを通して出力すれば、下位ビットからのボロウの
あるビットを立てることができるが、前記インバータを
クロック１が“０”の時にハイインピーダンスになるト
ライステートインバータを用いることにより、配線容量
等の浮遊容量を利用して、クロック信号が“０”の時に
もクロック信号が“１”の時の状態を保持することがで
きるようにしている。

【００４９】図５は、セレクタ２３をより詳しく書いた
図である。図５において５１はデマルチプレクサで、桁
落ち量予測装置２１の出力PLUS３３とMINUS ３４、すな
わちＺＺk ＝１、０、−１から、ボロウ伝搬装置２２か
らの出力Ｂx ３９とＢy ４０の情報、すなわちＹ（k-1
：０）＞Ｘ（k-1 ：０）、Ｘ（k-1 ：０）＞Ｙ（k-1：
０）により、正規化の際のビットシフト量を選択する。

【００５０】図６は、デマルチプレクサ５１をトランジ
スタレベルで書いた図である。出力PLUS（ｋ）３３に前
記ボロウ伝搬装置からの出力Ｂx （ｋ）３６が“０”な
らばPLUS（ｋ）の位置をそのままLZA （ｋ）として出力
し、“１”ならばPLUS（ｋ）の位置を１ビット下位ビッ
トに修正してLZA （k-1 ）として出力する。同様に、出
力MINUS （ｋ）３４にボロウ伝搬装置２２からの出力Ｂ
y （ｋ）３７が“０”ならばMINUS （ｋ）の位置をその
ままLZA （ｋ）として出力し、“１”ならばMINUS
（ｋ）の位置を１ビット下位ビットに修正してLZA （k-
1 ）として出力する。これは桁落ち量予測装置２１から
の出力に下位ビットからのボロウがあった場合、すなわ
ち１）Ｘ＞Ｙかつ４）Ｙ（k-1 ：０）＞Ｘ（k-1 ：
０）、または、２）Ｙ＞Ｘかつ３）Ｘ（k-1 ：０）＞Ｙ
（k-1 ：０）の場合に桁落ち量が１ビット多くなるよう
に修正することに対応している。この出力LZA （７：
０）をプライオリティエンコーダに入力して、最上位ビ
ットから連続するゼロの数を数えると、その数が正規化
する際のビットシフト量である。

【００５１】次に、上記構成による動作を例を使って説
明する。例として、仮数値桁合わせ後の入力として８ビ
ットのオペランドＸ（７：０）＝１１０１０１００、Ｙ
（７：０）＝１１００１１０１がＸ（７：０）−Ｙ
（７：０）として入力された場合を考える。まず桁落ち
量予測装置２１にオペランドＸ（７：０）＝１１０１０
１００、Ｙ（７：０）＝１１００１１０１が入力され
る。実際の２進減算では差ＳはＳ（７：０）＝００００
０１１１である。桁落ち量予測装置２１では、冗長２進
数であるスキャン値ＺＺk が生成され、その結果として
PLUS（７：０）３３＝００００１０００、MINUS （７：
０）３４＝０００００００１、すなわちＺＺk＝０００
０１００Ｔ（Ｔ＝−１）が出力される。この段階で最上
位から数えて初めて現われるＺＺk ≠０がＺＺk ＝１な
ので、Ｘ＞Ｙであることがわかる。

【００５２】ボロウ伝搬装置２２への出力として、オペ
ランドＸからボロウが発生する可能性があるビットを示
すＧx （５：０）３５＝００１００１、オペランドＹか
らボロウが発生する可能性があるビットを示すＧy
（５：０）３６＝０１００００、ボロウの伝搬を示すＰ
（６：１）３７＝１１００１１が出力される。

【００５３】次に、ボロウ伝搬装置２２でクロック１が
“０”の時にプリチャージライン１３１〜１４４をプリ
チャージしておき、クロック１が“１”の時に前記Ｇx
（５：０）３５＝００１００１、Ｇy （５：０）３６＝
０１００００、Ｐ（６：１）３７＝１１００１１を入力
する。すると、プリチャージライン１３１、１３２、１
３３、１３４、１４２、１４３、１４４からグラウンド
へのパスができて、ディスチャージされる。この段階で
クロック２を“０”にすると、ボロウ伝搬装置２２の出
力からＢx （７：２）３９＝０００１１１、Ｂy （７：
２）４０＝１１１０００が出力される。すなわち最上位
ビットから数えてＺＺ（４）で初めてＺＺk ≠０とな
り、しかもＺＺk ＝１なのでＸ＞Ｙである。この時のボ
ロウＢx （４）を見るとＢx （４）＝１となっており、
この場合には最上位ビットから数えて初めてＺＺk ≠０
となる所まで連続する０の数を１ビット増やす必要があ
る場合である。

【００５４】次に、セレクタ２３にPLUS（７：０）３３
＝００００１０００、MINUS （７：０）３４＝００００
０００１（すなわちＺＺ（７：０）＝（００００１００
Ｔ）（Ｔ＝−１））、Ｂx （７：２）３９＝０００１１
１、Ｂy （７：２）４０＝１１１０００を入力すると、
LZA （７：０）３８＝０００００１０１が出力される。
LZA （７：０）＝０００００１０１は、最上位ビットか
らみていって初めて１が現われたビットまで０が５ビッ
ト続いているので、正規化の際のビットシフト数は５ビ
ットである。よって、この結果を最上位ビットから見て
いくプライオリティエンコーダ２４に入力すれば、バレ
ルシフタに入力するデコードされた正規化の際のビット
シフト信号“１０１”が求められる。この２進数値“１
０１”は１０進数表現では５である。

【００５５】なお、この例ではＸ（７：０）がＹ（７：
０）よりも大きい場合について述べたが、Ｘ（７：０）
がＹ（７：０）よりも小さい場合についても同様の効果
が得られる。本実施例では先行１予測装置は仮数値加減
算回路と独立な構成となっているが、例えばボロウ伝搬
装置を仮数値加減算回路と共有する構成にすればボロウ
伝搬装置の部分を省略することもできる。８ビット構成
に限らず、一般に何ビットの構成にしても構わない。

【００５６】また、被減数と減数のうち必ずどちらか一
方が他方よりも大きいとわかっているようなシステムに
本発明を使用する場合は、減算結果が必ず正か負のどち
らか一方になるので、符号付き桁落ち量予測装置を単な
る桁落ち量予測装置に置き換えることができ、どちらの
オペランドから発生したボロウであるかという情報を生
成する装置は、被減数と減数のうち小さい方のオペラン
ドから発生したボロウのみを伝搬する装置に置き換える
ことができる。

【００５７】さらに、この実施例では仮数値減算によっ
て発生する最上位ビットから連続するゼロの数を求める
過程において冗長２進数表現を用いて処理したが、冗長
２進数表現を導入せずに２進数のみを用いて処理する構
成にすることもできる。

【００５８】次に、上記先行１予測回路を用いた浮動小
数点加減算装置の仮数演算部のブロック図を図７に示
す。従来例２と同じように、仮数部、指数部、符号部か
らなる２つの浮動小数点データＸ，Ｙに於て減算を実行
する場合、桁合わせ処理、仮数部加減算処理、正規化処
理の順で実行される。

【００５９】以下、図７に示す本発明である先行１予測
回路を使用した浮動小数点加減算装置を例にして説明す
る。桁合わせ処理と仮数部加減算処理とは従来例２と同
じ動作が行なわれる。この第１と第２の部分の説明は、
従来の技術の部分で説明済みである。ここまでの処理は
従来例２と同様であるが、正規化処理は、仮数値に関し
ては左バレルシフト回路３０９で、本発明である先行１
予測装置３２１の出力に基づいて予測された桁落ち量Ｚ
aeを使用し、加減算回路３０７の出力を左シフトし出力
することにより完了する。指数値に関しては予測された
桁落ち量Ｚaeを減算回路３１０に入力し、減算回路３１
０でＺe ’−Ｚae＝Ｚe を実行し、Ｚeを出力すること
により完了する。

【００６０】

【発明の効果】本発明によれば、上記した構成によっ
て、加算正規化する際に必要なビットシフト量の正確な
値が求まるので、加算結果を正規化する過程において、
従来の先行１予測装置の出力するビットシフト量で桁合
わせをし、最上位ビットをみて、前記最上位ビットが０
の場合はさらに１ビット多くシフトさせるという過程を
削減することができる。

【図面の簡単な説明】

【図１】本発明の実施例における仮数値加算系回路の構
成図である。

【図２】同実施例における先行１予測装置のブロック図
である。

【図３】同実施例における桁落ち量予測装置の詳細図で
ある。

【図４】同実施例におけるボロウ伝搬装置の詳細図であ
る。

【図５】同実施例におけるセレクタの詳細図である。

【図６】同実施例におけるデマルチプレクサの詳細図で
ある。

【図７】本発明の実施例における浮動小数点加減算装置
のブロック図である。

【図８】従来例１の桁落ち量予測の簡単なアルゴリズム
の図である。

【図９】従来例２の先行１検出回路のブロック図であ
る。

【図１０】従来例２の浮動小数点加減算装置のブロック
図である。

【符号の説明】

１２ 先行１予測装置 ２１ 桁落ち量予測装置 ２２ ボロウ伝搬装置 ２３ セレクタ

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 浮動小数点演算の加減算命令において仮
   数値の減算結果に桁落ちが発生する場合、前記桁落ち量
   を１ビットの誤差範囲内で桁落ち予測量を生成する第１
   の手段と、 仮数値減算時に発生する下位ビット側からのボロウの伝
   搬の情報を生成する第２の手段と、 前記ボロウの伝搬情報を用いて前記桁落ち予測量を操作
   する第３の手段とを備え、 前記ボロウの有無に従い、前記第１の手段によって得ら
   れた桁落ち予測量から、前記第３の手段が前記桁落ちの
   発生した仮数値を正規化するためのビットシフト量を出
   力することを特徴とする先行１予測装置。
2. 【請求項２】 浮動小数点演算の加減算命令において仮
   数値の減算結果に桁落ちが発生する場合、前記桁落ち量
   を１ビットの誤差範囲内で桁落ち予測量を生成しかつ、
   加減算命令の結果が正負どちらになるかを出力する第１
   の手段と、 仮数値減算時に発生する下位ビット側からのボロウの伝
   搬の情報を、前記オペランドの仮数値の減算の際に発生
   する、被減数−減数の際に発生するボロウと、減数−被
   減数の際に発生するボロウの２種類に区別して生成する
   第２の手段と、 前記ボロウの伝搬情報を用いて前記桁落ち予測量を操作
   する第３の手段とを備え、 減算結果が正の数になる場合には前記被減数−減数の際
   に発生するボロウの有無に従い、減算結果が負の数にな
   る場合には前記減数−被減数の際に発生するボロウの有
   無に従って、前記第１の手段によって得られた桁落ち予
   測量から、前記第３の手段が前記桁落ちの発生した仮数
   値を正規化するためのビットシフト量を出力することを
   特徴とする先行１予測装置。
3. 【請求項３】 請求項２記載の先行１予測装置におい
   て、 ｉ桁の２進数より構成される被減数Ｘとｊ桁の２進数よ
   り構成される減数Ｙ（ｉ，ｊは自然数）を、各桁毎に減
   算し、各桁が（１、０、−１）より構成される冗長２進
   数Ｚsdを生成する第１の手段と、 前記冗長２進数値Ｚsdの下位よりｋ桁目（ｋは最下位ビ
   ットがｋ＝０となる整数）の冗長２進数値Ｚsdk と下位
   よりｋ＋１桁目の冗長２進数値Ｚsdk+1 を用い、Ｚsdk+
   1 ＝“１”または“−１”であるときにＣk ＝Ｚsdk と
   なり、Ｚsdk+1＝“０”であるときにＣK ＝０となるよ
   うに、式Ｚsdk ＝２Ｃk ＋Ｓk に従い、中間桁上げＣk
   、中間和Ｓk を生成する第２の手段と、 下位桁からの中間桁上げＣk-1 と中間和Ｓk の各桁毎の
   加算結果が０の時に“０”、１の時に“１”、−１の時
   に“−１”という冗長２進数ＺＺk を生成する第３の手
   段とを備えた先行１予測装置。
4. 【請求項４】 仮数部オペランド、指数部オペランド、
   符号部オペランドを有する浮動小数点形式の２つの被演
   算データを加算または減算する浮動小数点加減算装置で
   あって、 桁合わせ処理された後の２つの仮数値オペランドがそれ
   ぞれ入力される加減算回路及び請求項１記載の先行１予
   測装置と、 前記加減算回路の出力が入力されるバレルシフタと、 前記先行１予測装置から出力される数値が入力されて最
   上位から連続するゼロの数を求めるプライオリティエン
   コーダとを備え、 前記プライオリティエンコーダの出力を用いて、前記バ
   レルシフタに入力された前記加減算回路の出力をシフト
   して出力することを特徴とする浮動小数点加減算装置。
5. 【請求項５】 仮数部オペランド、指数部オペランド、
   符号部オペランドを有する浮動小数点形式の２つの被演
   算データを加算または減算する浮動小数点加減算装置で
   あって、 桁合わせ処理された後の２つの仮数値オペランドがそれ
   ぞれ入力される加減算回路及び請求項２記載の先行１予
   測装置と、 前記加減算回路の出力が入力されるバレルシフタと、 前記先行１予測装置から出力される数値が入力されて最
   上位から連続するゼロの数を求めるプライオリティエン
   コーダとを備え、 前記プライオリティエンコーダの出力を用いて、前記バ
   レルシフタに入力された前記加減算回路の出力をシフト
   して出力することを特徴とする浮動小数点加減算装置。