JP7534590B2 - 放電制御回路 - Google Patents
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Description
本発明は、放電用の素子を備えた放電制御回路および電流源回路に関する。
複数の電源を必要とするＣＰＵ（マイクロプロセッサ）やＳｏＣ（システムオンチップ）、システムＬＳＩ等のデバイスでは、オン／オフのシーケンス（順序）が規定されている場合がある。例えば、Ｉ／Ｏ用とコア用の２つ電源（レギュレータ）を使用しているＣＰＵの場合、２つの電源の電位は、一般的には、Ｉ／Ｏ用電源＞コア用電源の関係にされる。このようなデバイスやシステムにおいては、Ｉ／Ｏ用電源とコア用電源の電位関係が逆転したとすると、コアとなるＣＰＵ内部の寄生素子がオンして破壊に至ることがある。そのため、複数の電源を使用するデバイスでは、オン／オフ時のシーケンスに制約を付与する必要がある。ここで、オン時の立ち上り時間は電源ＩＣの能力で決まるためシーケンスを制御することが容易であるが、オフ時のシーケンスは電源ＩＣの負荷容量と負荷抵抗で放電時間が決定されるため制御が難しい。
従来、上記のようなデバイスやシステムにおいて、オフ時のシーケンスを制御する場合、ディスクリート部品（インバータやＦＥＴ、抵抗等）によって、放電回路（ディスチャージ回路）を構成して、電源の供給停止（レギュレータのオフ）に際しては、２つの制御信号によって先ずコア用電源を放電させ、その後にＩ／Ｏ用電源を放電させるようにしていた。
一方、１つの制御信号によって複数の電源もしくは供給電圧のオフシーケンスを制御することができるとともに、放電時間を容易に変更することができるディスチャージ用半導体集積回路に関する発明として、例えば特許文献１に記載されているものが提案されている。
一方、１つの制御信号によって複数の電源もしくは供給電圧のオフシーケンスを制御することができるとともに、放電時間を容易に変更することができるディスチャージ用半導体集積回路に関する発明として、例えば特許文献１に記載されているものが提案されている。
また、オン／オフ時のシーケンス制御においては、遅延時間を規定する遅延回路が必要とされるが、そのような遅延回路は、定電流源とコンデンサとスイッチ素子を組み合わせた回路や、オシレータ（クロック生成回路）とカウンタ回路を組み合わせた回路で構成することができる。オン／オフ時のシーケンス制御における遅延時間を規定する遅延回路を設けた電源制御用半導体集積回路に関する発明として、例えば特許文献２に記載されているものがある。
特許文献２に開示されている電源制御用半導体集積回路においては、遅延回路を構成する容量が回路に内蔵されており、半導体製造時点で遅延時間が決定されている。また、遅延回路を構成する電流源の電流比も半導体製造時点で決定されており、固定である。そのため、制御入力の変化から一方の出力信号の変化までの遅延時間と、他方の出力信号の変化までの遅延時間の比は固定であるので、自由にオン／オフの制御シーケンスを設定することができないという課題がある。また、特許文献２に開示されている回路で使用されている電流源回路は、電源電圧が変動すると電流値が変化するため、遅延時間が電源電圧依存性を持つという課題がある。
なお、定電流源を半導体集積回路に内蔵させる場合、周囲温度によって電流が変化しないように、温度補償された回路であることが望まれる。温度補償された電流源回路に関する発明として、例えば特許文献３や４に開示されているものがある。
この発明は上記のような課題に着目してなされたもので、その目的とするところは、負荷に供給される複数の電源電圧の電位関係が逆転しないようにすることができる放電制御回路を提供することにある。
この発明は上記のような課題に着目してなされたもので、その目的とするところは、負荷に供給される複数の電源電圧の電位関係が逆転しないようにすることができる放電制御回路を提供することにある。
上記目的を達成するため、本発明は、
複数の放電素子と、外部から入力される制御信号によって前記複数の放電素子のオン、オフをそれぞれ制御する複数の論理回路と、を備え、前記複数の放電素子がオン状態にされることに応じて、対応する端子から電荷を引き抜くように構成された放電制御回路であって、
前記複数の論理回路のいずれかの論理回路の出力信号を遅延する１または２以上の遅延回路を備え、
前記遅延回路で遅延された信号が他の論理回路に入力され、１つの制御信号によって前記複数の放電素子が所定の順序で制御されるように構成されており、
前記複数の論理回路のうち前記遅延回路で遅延された信号が入力される論理回路の初段には、エンハンスメント型ＰチャネルＭＯＳトランジスタと、ゲート端子とソース端子が共通接続されたデプレッション型ＮチャネルＭＯＳトランジスタと、エンハンスメント型ＮチャネルＭＯＳトランジスタとが直列に接続された論理しきい値が周囲温度および電源電圧の影響を受けない回路が設けられ、前記エンハンスメント型ＰチャネルＭＯＳトランジスタと前記エンハンスメント型ＮチャネルＭＯＳトランジスタのゲート端子に前記遅延回路で遅延された信号が入力されており、
前記遅延回路は、デプレッション型ＭＯＳトランジスタを備え当該遅延回路において使用される定電流を流す電流源回路を有し、
前記デプレッション型ＭＯＳトランジスタのソース端子と電源電圧端子または接地端子との間に正の温度特性を有する抵抗素子が接続され、
前記デプレッション型ＭＯＳトランジスタのゲート端子は前記電源電圧端子または接地端子に接続されているように構成したものである。
あるいは、複数の放電素子と、外部から入力される制御信号によって前記複数の放電素子のオン、オフをそれぞれ制御する複数の論理回路と、を備え、前記複数の放電素子がオン状態にされることに応じて、対応する端子から電流を引き抜くように構成された放電制御回路において、
前記制御信号を遅延する１または２以上の遅延回路を備え、前記複数の論理回路には、前記制御信号または前記遅延回路で遅延された信号が入力され、１つの制御信号によって前記複数の放電素子が所定の順序で制御されるように構成する。
上記構成の放電制御回路によれば、負荷に供給される複数の電源電圧の電位関係が逆転しないようにすることができ、それによって負荷が半導体集積回路である場合に、電位関係が逆転で内部の寄生素子がオンして破壊に至るのを防止することができる。
複数の放電素子と、外部から入力される制御信号によって前記複数の放電素子のオン、オフをそれぞれ制御する複数の論理回路と、を備え、前記複数の放電素子がオン状態にされることに応じて、対応する端子から電荷を引き抜くように構成された放電制御回路であって、
前記複数の論理回路のいずれかの論理回路の出力信号を遅延する１または２以上の遅延回路を備え、
前記遅延回路で遅延された信号が他の論理回路に入力され、１つの制御信号によって前記複数の放電素子が所定の順序で制御されるように構成されており、
前記複数の論理回路のうち前記遅延回路で遅延された信号が入力される論理回路の初段には、エンハンスメント型ＰチャネルＭＯＳトランジスタと、ゲート端子とソース端子が共通接続されたデプレッション型ＮチャネルＭＯＳトランジスタと、エンハンスメント型ＮチャネルＭＯＳトランジスタとが直列に接続された論理しきい値が周囲温度および電源電圧の影響を受けない回路が設けられ、前記エンハンスメント型ＰチャネルＭＯＳトランジスタと前記エンハンスメント型ＮチャネルＭＯＳトランジスタのゲート端子に前記遅延回路で遅延された信号が入力されており、
前記遅延回路は、デプレッション型ＭＯＳトランジスタを備え当該遅延回路において使用される定電流を流す電流源回路を有し、
前記デプレッション型ＭＯＳトランジスタのソース端子と電源電圧端子または接地端子との間に正の温度特性を有する抵抗素子が接続され、
前記デプレッション型ＭＯＳトランジスタのゲート端子は前記電源電圧端子または接地端子に接続されているように構成したものである。
あるいは、複数の放電素子と、外部から入力される制御信号によって前記複数の放電素子のオン、オフをそれぞれ制御する複数の論理回路と、を備え、前記複数の放電素子がオン状態にされることに応じて、対応する端子から電流を引き抜くように構成された放電制御回路において、
前記制御信号を遅延する１または２以上の遅延回路を備え、前記複数の論理回路には、前記制御信号または前記遅延回路で遅延された信号が入力され、１つの制御信号によって前記複数の放電素子が所定の順序で制御されるように構成する。
上記構成の放電制御回路によれば、負荷に供給される複数の電源電圧の電位関係が逆転しないようにすることができ、それによって負荷が半導体集積回路である場合に、電位関係が逆転で内部の寄生素子がオンして破壊に至るのを防止することができる。
ここで、前記デプレッション型ＭＯＳトランジスタは半導体チップ上に形成された素子であり、前記抵抗素子は前記トランジスタの基体を構成するウェル領域と同時に形成されるウェル領域により構成する。
さらに、前記デプレッション型ＭＯＳトランジスタは半導体チップ上に形成された素子であり、前記抵抗素子はトランジスタのソース領域およびドレイン領域を構成する活性領域と同時に形成される活性領域により構成する。
さらに、前記デプレッション型ＭＯＳトランジスタは半導体チップ上に形成された素子であり、前記抵抗素子はトランジスタのソース領域およびドレイン領域を構成する活性領域と同時に形成される活性領域により構成する。
また、前記抵抗素子は、ゲート端子に所定の電圧が印加されたエンハンスメント型ＭＯＳトランジスタにより構成する。
さらに、前記デプレッション型ＭＯＳトランジスタは、Ｎチャネル形であり、ゲート端子が接地端子に接続されており、前記抵抗素子は前記デプレッション型ＭＯＳトランジスタのソース端子と接地端子との間に接続されているようにする。
あるいは、前記デプレッション型ＭＯＳトランジスタは、Ｐチャネル形であり、ゲート端子が電源電圧端子に接続されており、前記抵抗素子は前記デプレッション型ＭＯＳトランジスタのソース端子と電源電圧端子との間に接続されているようにする。
さらに、前記デプレッション型ＭＯＳトランジスタは、Ｎチャネル形であり、ゲート端子が接地端子に接続されており、前記抵抗素子は前記デプレッション型ＭＯＳトランジスタのソース端子と接地端子との間に接続されているようにする。
あるいは、前記デプレッション型ＭＯＳトランジスタは、Ｐチャネル形であり、ゲート端子が電源電圧端子に接続されており、前記抵抗素子は前記デプレッション型ＭＯＳトランジスタのソース端子と電源電圧端子との間に接続されているようにする。
さらに、前記デプレッション型ＭＯＳトランジスタと並列または直列に、デプレッション型ＭＯＳトランジスタ、および、ヒューズ素子またはスイッチ素子を含む調整用回路が接続されているようにする。
また、前記遅延回路は、当該電流源回路により流される電流により充電もしくは放電されるコンデンサと、該コンデンサの充電電圧を検知する電圧比較回路とを含むようにする。
また、前記遅延回路は、当該電流源回路により流される電流により充電もしくは放電されるコンデンサと、該コンデンサの充電電圧を検知する電圧比較回路とを含むようにする。
あるいは、前記遅延回路は、
当該電流源回路により流される電流により充電もしくは放電されるコンデンサおよび該コンデンサの充電電圧を検知する電圧比較回路またはインバータを含む発振回路と、
前記発振回路により生成される所定周波数の信号を計数するカウンタ回路と、
を備えるようにする。
当該電流源回路により流される電流により充電もしくは放電されるコンデンサおよび該コンデンサの充電電圧を検知する電圧比較回路またはインバータを含む発振回路と、
前記発振回路により生成される所定周波数の信号を計数するカウンタ回路と、
を備えるようにする。
本発明によれば、負荷に供給される複数の電源電圧の電位関係が逆転しないようにすることができる放電制御回路を提供することができるという効果がある。
以下、本発明の好適な実施の形態を図面に基づいて説明する。
図１（Ａ）は、本発明に係る放電制御回路の第１の実施形態を示す。
この実施形態の放電制御回路１０は、外部から入力される制御信号ＣＥを受ける第１の論理回路１１Ａおよび該論理回路１１Ａの出力信号によってオンオフ制御される第１のディスチャージ回路１２Ａと、第１の論理回路１１Ａの出力信号を遅延する遅延回路１３と、遅延回路１３の出力信号が入力される第２の論理回路１１Ｂおよび該論理回路１１Ｂの出力信号によってオンオフ制御される第２のディスチャージ回路１２Ｂとを備えて構成されている。これらの回路は、１個の半導体チップ上に半導体集積回路（ＩＣ）として構成されても良いし、ディスチャージ回路１２Ａと１２Ｂとそれ以外の回路がそれぞれ別個の半導体集積回路（ＩＣ）として構成されても良い。
図１（Ａ）は、本発明に係る放電制御回路の第１の実施形態を示す。
この実施形態の放電制御回路１０は、外部から入力される制御信号ＣＥを受ける第１の論理回路１１Ａおよび該論理回路１１Ａの出力信号によってオンオフ制御される第１のディスチャージ回路１２Ａと、第１の論理回路１１Ａの出力信号を遅延する遅延回路１３と、遅延回路１３の出力信号が入力される第２の論理回路１１Ｂおよび該論理回路１１Ｂの出力信号によってオンオフ制御される第２のディスチャージ回路１２Ｂとを備えて構成されている。これらの回路は、１個の半導体チップ上に半導体集積回路（ＩＣ）として構成されても良いし、ディスチャージ回路１２Ａと１２Ｂとそれ以外の回路がそれぞれ別個の半導体集積回路（ＩＣ）として構成されても良い。
図１（Ｂ）は、本発明に係る放電制御回路の第２の実施形態を示す。
この実施形態の放電制御回路は、外部から入力される制御信号ＣＥを受ける第１の論理回路１１Ａおよび該論理回路１１Ａの出力信号によってオンオフ制御される第１のディスチャージ回路１２Ａと、制御信号ＣＥを遅延する遅延回路１３と、遅延回路１３の出力信号が入力される第２の論理回路１１Ｂおよび該論理回路１１Ｂの出力信号によってオンオフ制御される第２のディスチャージ回路１２Ｂとを備えて構成されている。
この実施形態の放電制御回路は、外部から入力される制御信号ＣＥを受ける第１の論理回路１１Ａおよび該論理回路１１Ａの出力信号によってオンオフ制御される第１のディスチャージ回路１２Ａと、制御信号ＣＥを遅延する遅延回路１３と、遅延回路１３の出力信号が入力される第２の論理回路１１Ｂおよび該論理回路１１Ｂの出力信号によってオンオフ制御される第２のディスチャージ回路１２Ｂとを備えて構成されている。
図１（Ａ）および（Ｂ）の実施例においては、第１のディスチャージ回路１２Ａと第２のディスチャージ回路１２Ｂは、それぞれ対応する論理回路１１Ａまたは１１Ｂの出力信号がゲート端子に印加された複数の放電素子としてのディスチャージ用ＮチャネルＭＯＳトランジスタＭ１１，Ｍ１２……Ｍ１ｎとＭ２１，Ｍ２２……Ｍ２ｎを有しているが、それぞれ少なくとも１つのディスチャージ用ＭＯＳトランジスタを有していれば良い。各ＭＯＳトランジスタＭ１１，Ｍ１２……Ｍ１ｎとＭ２１，Ｍ２２……Ｍ２ｎのソース端子は、それぞれ接地電位が印加されるグランド端子ＧＮＤに接続され、ドレイン端子は外部端子Ｖo11，Ｖo12，……Ｖo1nとＶo21，Ｖo22，……Ｖo2nに接続される。
また、図１（Ａ）および（Ｂ）の実施例においては、２つの論理回路１１Ａ，１１Ｂと２つのディスチャージ回路１２Ａ，１２Ｂを備えたものを示したが、３つ以上の論理回路と３つ以上のディスチャージ回路を備えるように構成しても良い。その場合、図１（Ａ）の実施例では、各論理回路間にそれぞれ遅延回路を設けられ、図１（Ｂ）の実施例では、制御信号ＣＥの入力端子と複数の論理回路のうち論理回路１１Ａを除く論理回路と入力端子との間にそれぞれ遅延回路を設けられる。
図２（Ａ）と（Ｂ）には、図１（Ａ）と（Ｂ）の実施例の放電制御回路を使用したシステムの構成例が示されている。図２（Ａ）,（Ｂ）において、破線で囲まれた部分が放電制御回路１０であり、例えば１つのシリコン半導体基板上に半導体集積回路として構成される。ただし、ディスクリートの部品を使用して構成しても良い。
図２（Ａ）と（Ｂ）に示すシステムは、それぞれ異なる電位（例えば３.３Ｖと１.５Ｖ）の電源電圧Ｖreg1，Ｖreg2を生成するとレギュレータやＤＣ／ＤＣコンバータのような電源回路２１Ａ，２１Ｂと、これらの電源回路２１Ａ，２１Ｂから電流の供給を受ける例えばＣＰＵ（マイクロプロセッサ）やＳｏＣ（システムオンチップ）、システムＬＳＩ等のデバイスからなる負荷回路２２と、図１（Ａ）または（Ｂ）の実施例の放電制御回路１０とを備えている。
図２（Ａ）と（Ｂ）に示すシステムは、それぞれ異なる電位（例えば３.３Ｖと１.５Ｖ）の電源電圧Ｖreg1，Ｖreg2を生成するとレギュレータやＤＣ／ＤＣコンバータのような電源回路２１Ａ，２１Ｂと、これらの電源回路２１Ａ，２１Ｂから電流の供給を受ける例えばＣＰＵ（マイクロプロセッサ）やＳｏＣ（システムオンチップ）、システムＬＳＩ等のデバイスからなる負荷回路２２と、図１（Ａ）または（Ｂ）の実施例の放電制御回路１０とを備えている。
図２（Ａ）では制御信号ＣＥをインバータで反転した信号が遅延回路１３に入力されているとともに論理回路１１Ｂが２個のインバータで構成されているのに対し、図２（Ｂ）では制御信号ＣＥが直接遅延回路１３に入力されるとともに論理回路１１Ｂが１個のインバータで構成されている。
なお、放電制御回路１０を構成する遅延回路１３は、後述のように遅延時間を設定するための外付けのコンデンサＣを備えており、図２においては、このコンデンサＣが図示されている。また、放電制御回路１０を構成する論理回路１１Ａにおけるインバータ（論理ゲート）の数は、図示されているような数に限定されず、適用する回路に応じて適切な数が設定される。
なお、放電制御回路１０を構成する遅延回路１３は、後述のように遅延時間を設定するための外付けのコンデンサＣを備えており、図２においては、このコンデンサＣが図示されている。また、放電制御回路１０を構成する論理回路１１Ａにおけるインバータ（論理ゲート）の数は、図示されているような数に限定されず、適用する回路に応じて適切な数が設定される。
図２（Ａ）と（Ｂ）のシステムにおいては、制御信号ＣＥがハイレベルからロウレベルに変化されると、電源回路２１Ａ，２１Ｂの動作が停止するとともに、放電素子としてのＭＯＳトランジスタＭ１１がオンされて、電源回路２１Ａから負荷回路２２へ電源電圧Ｖreg1を供給する電源ラインＬ１の電荷が引き抜かれて先ず電源電圧Ｖreg1が立ち下がる。そして、遅延回路１３による遅延時間後にＭＯＳトランジスタＭ２１がオンされて、電源回路２１Ｂから負荷回路２２へ電源電圧Ｖreg2を供給する電源ラインＬ２の電荷が引き抜かれて電源電圧Ｖreg2が立ち下がることとなる。
上記実施例の放電制御回路１０によれば、上述したような動作により、負荷回路２２がオフシーケンス（電源オフの順序）に制約のあるデバイスである場合に、電源電圧Ｖreg1をＶreg2よりも先に立ち下げることができ、それにより内部素子が破壊される現象が発生するのを防止することができる。また、外付けのコンデンサＣの容量値を変えることで遅延時間を変更することができるため、負荷容量の大きさ等に応じて容易に最適な遅延時間を設定することができるという利点も有する。
［遅延回路の具体例］
次に、上記放電制御回路１０を構成する遅延回路１３の具体的な回路の例について説明する。図３には、遅延回路１３の第１の実施例が示されている。
図３に示すように、第１実施例の遅延回路１３は、入力信号（論理回路１１Ａの出力信号Ｄ＿ＩＮまたは制御信号ＣＥ）がゲート端子に印加されるＭＯＳトランジスタＭ３１と、該トランジスタＭ３１のソース端子と接地点ＧＮＤとの間に接続された定電流源ＣＣ０と、トランジスタＭ３１のドレイン端子側に設けられたＭＯＳトランジスタＭ３２，Ｍ３３からなるカレントミラー回路３２と、ＭＯＳトランジスタＭ３３と直列に接続されたＭＯＳトランジスタＭ３４と、トランジスタＭ３３とＭ３４との接続ノードＮ１と接地点ＧＮＤとの間に接続された外付けのコンデンサＣと、入力信号を反転してＭＯＳトランジスタＭ３４のゲート端子へ供給するインバータＩＮＶ１とから構成されている。符号ＣＤはコンデンサＣが接続される外部端子、符号１１Ｂは次段の論理回路である。
次に、上記放電制御回路１０を構成する遅延回路１３の具体的な回路の例について説明する。図３には、遅延回路１３の第１の実施例が示されている。
図３に示すように、第１実施例の遅延回路１３は、入力信号（論理回路１１Ａの出力信号Ｄ＿ＩＮまたは制御信号ＣＥ）がゲート端子に印加されるＭＯＳトランジスタＭ３１と、該トランジスタＭ３１のソース端子と接地点ＧＮＤとの間に接続された定電流源ＣＣ０と、トランジスタＭ３１のドレイン端子側に設けられたＭＯＳトランジスタＭ３２，Ｍ３３からなるカレントミラー回路３２と、ＭＯＳトランジスタＭ３３と直列に接続されたＭＯＳトランジスタＭ３４と、トランジスタＭ３３とＭ３４との接続ノードＮ１と接地点ＧＮＤとの間に接続された外付けのコンデンサＣと、入力信号を反転してＭＯＳトランジスタＭ３４のゲート端子へ供給するインバータＩＮＶ１とから構成されている。符号ＣＤはコンデンサＣが接続される外部端子、符号１１Ｂは次段の論理回路である。
図４には、図３に示す遅延回路１３の入力信号Ｄ＿ＩＮと出力信号Ｄ＿ＯＵＴと論理回路１１Ｂの出力信号ＯＵＴの変化の様子が示されている。
図４から分かるように、本実施例の遅延回路１３は、タイミングｔ１で入力信号Ｄ＿ＩＮが立ち上がると、ＭＯＳトランジスタＭ３４がオフされかつＭ３１がオンされて、定電流源ＣＣ０で決まる所定の電流Ｉ１がＭＯＳトランジスタＭ３２に流される。これにより、カレントミラー比で決まる電流Ｉ２がＭＯＳトランジスタＭ３３に流されてコンデンサＣが充電され、出力信号Ｄ＿ＯＵＴの電位が次第に上昇する。そして、出力信号Ｄ＿ＯＵＴの電位が後段の論理回路１１Ｂの論理しきい値電圧ＶＬに達したタイミングｔ２で、論理回路１１Ｂの出力信号ＯＵＴがロウレベルからハイレベルに変化することとなる。つまり、タイミングｔ１からｔ２までの時間が、当該遅延回路１３の遅延時間Ｔｄである。
図４から分かるように、本実施例の遅延回路１３は、タイミングｔ１で入力信号Ｄ＿ＩＮが立ち上がると、ＭＯＳトランジスタＭ３４がオフされかつＭ３１がオンされて、定電流源ＣＣ０で決まる所定の電流Ｉ１がＭＯＳトランジスタＭ３２に流される。これにより、カレントミラー比で決まる電流Ｉ２がＭＯＳトランジスタＭ３３に流されてコンデンサＣが充電され、出力信号Ｄ＿ＯＵＴの電位が次第に上昇する。そして、出力信号Ｄ＿ＯＵＴの電位が後段の論理回路１１Ｂの論理しきい値電圧ＶＬに達したタイミングｔ２で、論理回路１１Ｂの出力信号ＯＵＴがロウレベルからハイレベルに変化することとなる。つまり、タイミングｔ１からｔ２までの時間が、当該遅延回路１３の遅延時間Ｔｄである。
図３に示す遅延回路１３においては、遅延時間Ｔｄは、次式
Ｔｄ＝ＶＬ×Ｃ／Ｉ２ ……（１）
で与えられる。従って、外付けのコンデンサＣの容量値で遅延時間Ｔｄを任意に設定することができる。また、式（１）より、論理回路１１Ｂの論理しきい値電圧ＶＬとコンデンサＣを充電する電流Ｉ２の電源電圧依存性および温度依存性を低減することで、一定の安定した遅延時間Ｔｄを得ることができることが分かる。そこで、本実施形態においては、後述のように、論理回路１１Ｂの論理しきい値電圧ＶＬと定電流源ＣＣ０の電流Ｉ２の電源電圧依存性および温度依存性を低減、つまり電源電圧や周囲温度が変動しても論理しきい値電圧ＶＬと電流Ｉ２が一定となるように工夫を行なっている。
なお、図３の遅延回路１３は、入力信号Ｄ＿ＩＮが立ち下がると、ＭＯＳトランジスタＭ３１がオフされかつＭ３４がオンされるため、コンデンサＣの電荷が即座に放電され、出力信号Ｄ＿ＯＵＴの電位が速やかに立ち下がる。
Ｔｄ＝ＶＬ×Ｃ／Ｉ２ ……（１）
で与えられる。従って、外付けのコンデンサＣの容量値で遅延時間Ｔｄを任意に設定することができる。また、式（１）より、論理回路１１Ｂの論理しきい値電圧ＶＬとコンデンサＣを充電する電流Ｉ２の電源電圧依存性および温度依存性を低減することで、一定の安定した遅延時間Ｔｄを得ることができることが分かる。そこで、本実施形態においては、後述のように、論理回路１１Ｂの論理しきい値電圧ＶＬと定電流源ＣＣ０の電流Ｉ２の電源電圧依存性および温度依存性を低減、つまり電源電圧や周囲温度が変動しても論理しきい値電圧ＶＬと電流Ｉ２が一定となるように工夫を行なっている。
なお、図３の遅延回路１３は、入力信号Ｄ＿ＩＮが立ち下がると、ＭＯＳトランジスタＭ３１がオフされかつＭ３４がオンされるため、コンデンサＣの電荷が即座に放電され、出力信号Ｄ＿ＯＵＴの電位が速やかに立ち下がる。
図５には、遅延回路１３の第２の実施例が示されている。第１実施例の遅延回路では遅延時間経過後も定電流Ｉ１及びカレントミラー回路３２で転写された電流Ｉ２が定常的に流れてしまうため、第２実施例の遅延回路１３では、一定時間経過後にＭＯＳトランジスタＭ３１をオフさせて消費電流を低減する機能を持たせるようにしたものである。
図５に示すように、第２実施例の遅延回路１３は、図３に示す第１実施例の遅延回路において、ＭＯＳトランジスタＭ３１の前段に、Ｄ＿ＩＮを一方の入力信号とし出力信号Ｄ＿ＯＵＴをインバータＩＮＶ２で反転した信号を他方の入力信号とするＡＮＤゲートＧ１を設けている。これとともに、遅延回路１３の出力ノードＮ１と電源電圧端子ＶＤＤとの間にプルアップ用のＭＯＳトランジスタＭ３５を設け、Ｍ３５のゲート端子に上記インバータＩＮＶ２で反転した信号を印加した構成としている。そして、インバータＩＮＶ２は、その入力が電源に近い電位（例えばＶＤＤからＰＭＯＳトランジスタのしきい値電圧Ｖth分降下した電位）の論理しきい値を有するように設計される。
図５に示すように、第２実施例の遅延回路１３は、図３に示す第１実施例の遅延回路において、ＭＯＳトランジスタＭ３１の前段に、Ｄ＿ＩＮを一方の入力信号とし出力信号Ｄ＿ＯＵＴをインバータＩＮＶ２で反転した信号を他方の入力信号とするＡＮＤゲートＧ１を設けている。これとともに、遅延回路１３の出力ノードＮ１と電源電圧端子ＶＤＤとの間にプルアップ用のＭＯＳトランジスタＭ３５を設け、Ｍ３５のゲート端子に上記インバータＩＮＶ２で反転した信号を印加した構成としている。そして、インバータＩＮＶ２は、その入力が電源に近い電位（例えばＶＤＤからＰＭＯＳトランジスタのしきい値電圧Ｖth分降下した電位）の論理しきい値を有するように設計される。
図６には、図５に示す遅延回路１３の各部の電圧の変化が示されている。図６において、「電流Ｉ２」は図５の遅延回路１３のカレントミラー回路３２を構成するトランジスタＭ３３の電流で、この電流Ｉ２の電流値がＩdelayであり、タイミングｔ１でトランジスタＭ３１がオンされるとＭ３２に定電流源ＣＣ０の電流Ｉ１が流れ、カレントミラー回路３２で折り返されて、Ｍ３３の電流Ｉ２がＩdelayまで増加し、最終的にはタイミングｔ３でトランジスタＭ３１がオフされることでＩ２も０になる。
図６に示されているように、図５の遅延回路１３は、タイミングｔ１で入力信号Ｄ＿ＩＮがハイレベルに変化すると、この時点では出力ノードＮ１の電位がロウレベルでインバータＩＮＶ２の出力がハイレベルであるため、ＡＮＤゲートＧ１の出力がハイレベルとなってＭＯＳトランジスタＭ３１がオンされる。すると、カレントミラー回路（Ｍ３２，Ｍ３３）に電流が流れ、コンデンサＣが充電されてノードＮ１の電位Ｄ＿ＯＵＴが徐々に上昇し、後段の論理回路１１Ｂの論理しきい値電圧ＶＬに達したタイミングｔ２で論理回路１１Ｂの出力信号ＯＵＴがロウレベルからハイレベルに変化する。
図６に示されているように、図５の遅延回路１３は、タイミングｔ１で入力信号Ｄ＿ＩＮがハイレベルに変化すると、この時点では出力ノードＮ１の電位がロウレベルでインバータＩＮＶ２の出力がハイレベルであるため、ＡＮＤゲートＧ１の出力がハイレベルとなってＭＯＳトランジスタＭ３１がオンされる。すると、カレントミラー回路（Ｍ３２，Ｍ３３）に電流が流れ、コンデンサＣが充電されてノードＮ１の電位Ｄ＿ＯＵＴが徐々に上昇し、後段の論理回路１１Ｂの論理しきい値電圧ＶＬに達したタイミングｔ２で論理回路１１Ｂの出力信号ＯＵＴがロウレベルからハイレベルに変化する。
そして、出力信号ＯＵＴがハイレベルに変化した後もノードＮ１の電位Ｄ＿ＯＵＴがさらに上昇を続け、インバータＩＮＶ２の論理しきい値（ＶＤＤ－Ｖth）に達すると、タイミングｔ３でインバータＩＮＶ２の出力が反転してＭＯＳトランジスタＭ３１がオフされて、カレントミラー回路（Ｍ３２，Ｍ３３）の電流が遮断され、コンデンサＣの充電が停止される。一方、Ｍ３１のオフと同時にプルアップ用のＭＯＳトランジスタＭ３５がオンされて、ノードＮ１の電位Ｄ＿ＯＵＴを電源電圧ＶＤＤへ吊り上げる。これにより、インバータＩＮＶ２が反転を繰り返してチャタリングを起こすのを回避することができる。ＭＯＳトランジスタＭ３５はＭＯＳトランジスタＭ３４よりも駆動能力が低くなるように設計され、入力信号Ｄ＿ＩＮがロウレベルに変化した場合、ＭＯＳトランジスタＭ３４がオンする事によりノードＮ１の電位はロウレベルとなる。
なお、上記第１実施例および第２実施例においては、上記の例では入力信号Ｄ＿ＩＮがロウレベルからハイレベルに遷移した場合に、定電流でコンデンサＣをチャージして遅延時間を作る方法を図示したが、同様にしてＭＯＳトランジスタＭ３４と直列に定電流源等を接続することで、コンデンサＣから電荷をディスチャージする電流を制御して、入力信号Ｄ＿ＩＮがハイレベルからロウレベルに遷移した場合に遅延時間を作ることが可能である。また、入力信号Ｄ＿ＩＮのロウレベルからハイレベルへの変化時とハイレベルからロウレベルへの変化時の双方に遅延時間を持たせることも可能である。
さらに、上記実施例ではコンデンサＣを充電する電流源としてカレントミラー回路を使用したものを説明したが、遅延時間に高い精度が必要でない場合には、カレントミラー回路を抵抗素子に置き替えたようなＲＣ遅延回路を使用しても良い。また、より高精度な遅延時間が要求される場合や、より遅延時間を長くしたい場合などにおいては、以下に説明するようなタイマー回路を遅延回路として使用することも可能である。
さらに、上記実施例ではコンデンサＣを充電する電流源としてカレントミラー回路を使用したものを説明したが、遅延時間に高い精度が必要でない場合には、カレントミラー回路を抵抗素子に置き替えたようなＲＣ遅延回路を使用しても良い。また、より高精度な遅延時間が要求される場合や、より遅延時間を長くしたい場合などにおいては、以下に説明するようなタイマー回路を遅延回路として使用することも可能である。
図７には、遅延回路１３の第３の実施例が示されている。この実施例はタイマー回路を遅延回路として使用したものである。
図７に示すように、第３実施例の遅延回路１３は、発振回路３３と、複数個（図では２個）のインバータが直列に接続されてなる波形整形回路３４と、複数個のフリップフロップが直列に接続されてなるカウンタ回路３５とから構成されている。
発振回路３３は、三角波形成回路３３Ａとリングオシレータを組み合わせた形式の回路であり、三角波形成回路３３Ａは、電源電圧端子ＶＤＤと接地点との間に直列に接続された定電流源ＣＣ１およびＭＯＳトランジスタＭ３６，Ｍ３７と、Ｍ３６，Ｍ３７の接続ノードＮ２と接地点との間に接続されたコンデンサＣとから構成されている。
図７に示すように、第３実施例の遅延回路１３は、発振回路３３と、複数個（図では２個）のインバータが直列に接続されてなる波形整形回路３４と、複数個のフリップフロップが直列に接続されてなるカウンタ回路３５とから構成されている。
発振回路３３は、三角波形成回路３３Ａとリングオシレータを組み合わせた形式の回路であり、三角波形成回路３３Ａは、電源電圧端子ＶＤＤと接地点との間に直列に接続された定電流源ＣＣ１およびＭＯＳトランジスタＭ３６，Ｍ３７と、Ｍ３６，Ｍ３７の接続ノードＮ２と接地点との間に接続されたコンデンサＣとから構成されている。
そして、上記接続ノードＮ２に奇数個（図では３個）のインバータからなるインバータ列３３Ｂが接続され、このインバータ列３３Ｂの出力信号が上記三角波形成回路３３Ａを構成するＭＯＳトランジスタＭ３６，Ｍ３７のゲート端子に帰還されることでリングオシレータが構成されている。また、帰還経路の途中に例えばＮＯＲゲートＧ２が設けられ、一方の端子にインバータ列３３Ｂの出力信号が入力され、他方の入力端子に遅延したい信号Ｄ＿ＩＮが入力されている。そして、発振回路３３の出力が波形整形回路３４によって波形整形されてパルス信号となり、カウンタ回路３５に入力されることでパルス数が計数され、カウンタ回路３５がパルス信号を所定数だけ計数すると出力がハイレベルに変化することで入力信号Ｄ＿ＩＮを遅延した信号Ｄ＿ＯＵＴを出力する遅延回路として動作する。なお、インバータ列３３Ｂのインバータの数を偶数個とし、Ｇ２としてＯＲゲートを使用するようにしても良い。
図８には、図７に示す遅延回路１３の各部の電圧の変化が示されている。
図８に示されているように、図７の遅延回路１３は、入力信号Ｄ＿ＩＮがハイレベルに変化したタイミングｔ１で発振回路３３が動作を開始して、カウンタ回路３５が所定数（図では４個）だけパルス信号を計数するとカウンタ出力すなわちＤ＿ＯＵＴがハイレベルに変化する（タイミングｔ２）。カウンタ回路３５が計数するパルスの数は、直列に接続されるフリップフロップの段数ｎによって決定され、ｎの２乗だけカウントすることとなる。従って、発振回路３３の発振周波数と必要な遅延時間に応じてフリップフロップの段数を設定すればよい。
図８に示されているように、図７の遅延回路１３は、入力信号Ｄ＿ＩＮがハイレベルに変化したタイミングｔ１で発振回路３３が動作を開始して、カウンタ回路３５が所定数（図では４個）だけパルス信号を計数するとカウンタ出力すなわちＤ＿ＯＵＴがハイレベルに変化する（タイミングｔ２）。カウンタ回路３５が計数するパルスの数は、直列に接続されるフリップフロップの段数ｎによって決定され、ｎの２乗だけカウントすることとなる。従って、発振回路３３の発振周波数と必要な遅延時間に応じてフリップフロップの段数を設定すればよい。
なお、図７の実施例の遅延回路においても、コンデンサＣを外付素子として接続するように構成することによって、任意の遅延時間を設定できるようにしても良い。
以上説明したように、上記実施例によれば、外付けのコンデンサＣの容量値を変えることによって、遅延時間を調整（変更）することが可能な遅延回路を得ることができる。コンデンサＣの容量値を変える代わりに、電流源回路の電流値を変えることによって、遅延時間を調整（変更）することができる遅延回路とすることも可能である。
以上説明したように、上記実施例によれば、外付けのコンデンサＣの容量値を変えることによって、遅延時間を調整（変更）することが可能な遅延回路を得ることができる。コンデンサＣの容量値を変える代わりに、電流源回路の電流値を変えることによって、遅延時間を調整（変更）することができる遅延回路とすることも可能である。
［論理回路の具体例］
次に、図９を用いて、電源電圧や周囲温度が変動しても論理しきい値電圧ＶＬが一定となる論理回路１１Ｂを実現する方法について説明する。
従来、基準電圧回路として、図９（Ａ）に示すように、デプレッション型ＮチャネルＭＯＳトランジスタＭ３とエンハンスメント型ＮチャネルＭＯＳトランジスタＭ２を直列に接続し、チャネル長の比を適切に設定した回路を用いて電源電圧依存性および温度依存性のない基準電圧を発生する技術が知られている。この技術を応用して、図９（Ｂ）のように、ＣＭＯＳインバータのＰ－ＭＯＳ（Ｍ１）とＮ－ＭＯＳ（Ｍ２）との間に、ゲートとソースが結合されたデプレッション型ＮチャネルＭＯＳトランジスタＭ３を設けた回路とすることで、基準電圧に近い電圧を論理しきい値とする論理回路を実現することができる。
次に、図９を用いて、電源電圧や周囲温度が変動しても論理しきい値電圧ＶＬが一定となる論理回路１１Ｂを実現する方法について説明する。
従来、基準電圧回路として、図９（Ａ）に示すように、デプレッション型ＮチャネルＭＯＳトランジスタＭ３とエンハンスメント型ＮチャネルＭＯＳトランジスタＭ２を直列に接続し、チャネル長の比を適切に設定した回路を用いて電源電圧依存性および温度依存性のない基準電圧を発生する技術が知られている。この技術を応用して、図９（Ｂ）のように、ＣＭＯＳインバータのＰ－ＭＯＳ（Ｍ１）とＮ－ＭＯＳ（Ｍ２）との間に、ゲートとソースが結合されたデプレッション型ＮチャネルＭＯＳトランジスタＭ３を設けた回路とすることで、基準電圧に近い電圧を論理しきい値とする論理回路を実現することができる。
また、図９（Ｂ）の回路においては、Ｍ１はＰチャネルＭＯＳトランジスタであり、入力Ｖｉｎが電源電圧ＶＤＤ付近になった場合、ノンアクティブ（オフ）状態になり貫通電流を遮断する機能を有する。ただし、図９（Ｂ）の回路では、構造上出力電圧ＶoutとしてＶＤＤを得ることができないので、図９（Ｃ）に示すように、後段に例えば２個のＣＭＯＳインバータＩＮＶ３，ＩＮＶ４を直列に接続したものを、図１の放電制御回路１０を構成する論理回路１１Ｂとして使用することで、精度の高いタイミングで動作して放電素子をオンさせることができる論理回路を実現することができる。
［定電流源回路の具体例］
次に、図１０、図１１及び図１２を用いて、周囲温度が変動しても一定の電流を流すことができる、温度補償された定電流源回路について説明する。
従来、温度補償された定電流源回路としては、例えば特許文献３に記載されている発明のように、基準電圧源の基準電圧が入力端子に印加された差動増幅器と、該差動増幅器の出力電圧がベース端子に印加されたトランジスタと、該トランジスタと直列に接続されたエミッタ抵抗とからなり、エミッタ抵抗の温度特性により定電流出力が温度特性を持つのを補償するため、基準電圧源にダイオードもしくはダイオード接続されたトランジスタの温度特性を利用して補償電圧特性を持たせるようにしたものがある。
次に、図１０、図１１及び図１２を用いて、周囲温度が変動しても一定の電流を流すことができる、温度補償された定電流源回路について説明する。
従来、温度補償された定電流源回路としては、例えば特許文献３に記載されている発明のように、基準電圧源の基準電圧が入力端子に印加された差動増幅器と、該差動増幅器の出力電圧がベース端子に印加されたトランジスタと、該トランジスタと直列に接続されたエミッタ抵抗とからなり、エミッタ抵抗の温度特性により定電流出力が温度特性を持つのを補償するため、基準電圧源にダイオードもしくはダイオード接続されたトランジスタの温度特性を利用して補償電圧特性を持たせるようにしたものがある。
しかしながら、上記特許文献３に記載されている定電流源回路は、差動増幅器やダイオードなどを有するため素子数が多いので回路の専有面積が大きいとともに、出力電流の精度を上げるためには基準電圧源、ダイオード、抵抗、それぞれの精度を上げる必要があり、回路設計が難しいという課題がある。そこで、本発明者らは、デプレッション型ＭＯＳトランジスタを使用することで、少ない素子数で温度補償された定電流を出力することができる定電流源回路として、以下に説明するような回路を開発した。
従来、デプレッション型ＭＯＳトランジスタを電流源回路として用いる技術が提案されている。図１０にそのような電流源回路の例が示されている。このうち、（Ａ）はデプレッション型ＮチャネルＭＯＳトランジスタＭｎ０を使用した例、（Ｂ）はデプレッション型ＰチャネルＭＯＳトランジスタＭｐ０を使用した例であり、それぞれゲート端子がソース端子に共通接続されている。
図１０の回路は、ゲート・ソース間電圧Ｖgsが０Ｖであるため、ドレイン・ソース間電流Ｉdsは、次式
Ｉds＝{(μeff×Ｃox×Ｗ)／(２×Ｌ)}×(Ｖgs－Ｖth)2
＝{(μeff×Ｃox×Ｗ)／(２×Ｌ)}×(－Ｖth)2 ……（２）
で表わされる。μeffはキャリア移動度、Ｃoxはゲート絶縁膜の単位面積当たりの容量値、Ｗはチャネル幅、Ｌはチャネル長、ＶthはＭＯＳトランジスタのしきい値電圧である。
図１０の回路は、ゲート・ソース間電圧Ｖgsが０Ｖであるため、ドレイン・ソース間電流Ｉdsは、次式
Ｉds＝{(μeff×Ｃox×Ｗ)／(２×Ｌ)}×(Ｖgs－Ｖth)2
＝{(μeff×Ｃox×Ｗ)／(２×Ｌ)}×(－Ｖth)2 ……（２）
で表わされる。μeffはキャリア移動度、Ｃoxはゲート絶縁膜の単位面積当たりの容量値、Ｗはチャネル幅、Ｌはチャネル長、ＶthはＭＯＳトランジスタのしきい値電圧である。
上式（２）において、Ｉdsの温度特性に影響を与えるのは、主にμeffとＶthである。μeffは負の温度係数を持ち、ドレイン・ソース間電流の温度依存性に負の影響を与える。一方、Ｖthは負の温度係数を持ち、デプレッション型ＭＯＳトランジスタのドレイン・ソース間電流の温度依存性に正の影響を与える。上記二つの温度係数による影響に関しては、μeffによる負の影響よりも、Ｖthによる正の影響が打ち勝つため、ドレイン・ソース間電流Ｉdsは、高温になる程増加するという正の温度依存性を持つこととなる。
ドレイン・ソース間電流Ｉdsが持つ上記正の温度依存性を補償するため、デプレッション型ＭＯＳトランジスタが一次側に接続されたエンハンスメント型ＭＯＳトランジスタからなるカレントミラー回路内に負の温度特性を有する抵抗を設けるようにした発明がある（特許文献４）。しかし、特許文献４の電流源回路は、カレントミラー回路を有するため素子数が多く回路の専有面積が大きくなるという課題がある。
ドレイン・ソース間電流Ｉdsが持つ上記正の温度依存性を補償するため、デプレッション型ＭＯＳトランジスタが一次側に接続されたエンハンスメント型ＭＯＳトランジスタからなるカレントミラー回路内に負の温度特性を有する抵抗を設けるようにした発明がある（特許文献４）。しかし、特許文献４の電流源回路は、カレントミラー回路を有するため素子数が多く回路の専有面積が大きくなるという課題がある。
図１１に、本発明者らが開発した定電流源回路の具体例が示されている。
このうち、（Ａ）はデプレッション型ＮチャネルＭＯＳトランジスタＭｎ０を使用した例、（Ｂ）はデプレッション型ＰチャネルＭＯＳトランジスタＭｐ０を使用した例であり、それぞれソース端子と接地点または電源電圧端子との間に温度補償用の抵抗Ｒｃが接続され、ゲート端子とソース端子が共通接続されている。また、Ｍｎ０とＭｐ０のゲート端子には、接地電位ＧＮＤ（０Ｖ）または電源電圧ＶＤＤが印加されている。抵抗Ｒｃには、正の温度特性を有する素子を使用する。
このうち、（Ａ）はデプレッション型ＮチャネルＭＯＳトランジスタＭｎ０を使用した例、（Ｂ）はデプレッション型ＰチャネルＭＯＳトランジスタＭｐ０を使用した例であり、それぞれソース端子と接地点または電源電圧端子との間に温度補償用の抵抗Ｒｃが接続され、ゲート端子とソース端子が共通接続されている。また、Ｍｎ０とＭｐ０のゲート端子には、接地電位ＧＮＤ（０Ｖ）または電源電圧ＶＤＤが印加されている。抵抗Ｒｃには、正の温度特性を有する素子を使用する。
なお、シリコン半導体デバイスにおいて、温度依存性が正となる抵抗にはウェル抵抗や拡散抵抗等があり、現行のシリコン半導体の製造プロセスにより半導体チップ上において容易に形成することが可能である。具体的には、ウェル抵抗は、ＭＯＳトランジスタのソース領域およびドレイン領域が形成されるウェル領域と同時に形成される領域を利用して、また拡散抵抗はソース領域やドレイン領域を構成する拡散層と同時に形成される活性領域（拡散層）を利用して構成することができる。
図１１の定電流源回路においては、抵抗Ｒｃに電流が流れることでＲｃ×Ｉdsの電位降下を生じ、ドレイン・ソース間電流Ｉdsは、次式
Ｉds＝{(μeff×Ｃox×Ｗ)／(２×Ｌ)}×(Ｖgs－Ｖth)2
＝{(μeff×Ｃox×Ｗ)／(２×Ｌ)}×(－Ｒc×Ｉds－Ｖth)2 ……（３）
で表わされるようになる。
デプレッション型ＭＯＳトランジスタは、しきい値電圧Ｖthが負であるため、抵抗Ｒｃを設けたことで、Ｒc×Ｉds分だけゲート・ソース間電圧Ｖgsを小さくし、ドレイン・ソース間電流Ｉdsを低減することができる。
Ｉds＝{(μeff×Ｃox×Ｗ)／(２×Ｌ)}×(Ｖgs－Ｖth)2
＝{(μeff×Ｃox×Ｗ)／(２×Ｌ)}×(－Ｒc×Ｉds－Ｖth)2 ……（３）
で表わされるようになる。
デプレッション型ＭＯＳトランジスタは、しきい値電圧Ｖthが負であるため、抵抗Ｒｃを設けたことで、Ｒc×Ｉds分だけゲート・ソース間電圧Ｖgsを小さくし、ドレイン・ソース間電流Ｉdsを低減することができる。
また、温度特性が正である抵抗を用いることで、Ｒc×Ｉdsの項の温度依存性を低温では小さく、高温では大きく設定することができ、それによってドレイン・ソース間電流Ｉdsの低減量も低温では小さく、高温では大きくなるため、Ｒc×Ｉdsの項はドレイン・ソース間電流Ｉdsの温度依存性に負の影響を与える。
また、抵抗Ｒcの値を調整して、Ｒc×Ｉds項の影響度合いを調整することが可能であり、移動度μeffによる負の温度依存性と相殺させることで、温度特性が良好となり周囲温度の変動にかかわらず一定の電流を出力することができる。
また、抵抗Ｒcの値を調整して、Ｒc×Ｉds項の影響度合いを調整することが可能であり、移動度μeffによる負の温度依存性と相殺させることで、温度特性が良好となり周囲温度の変動にかかわらず一定の電流を出力することができる。
図１３（Ａ）に、図１１に示す実施例の定電流源回路において抵抗Ｒcの値を５kΩ、１０kΩ、２０kΩのように変えて、補正量を大小変化させた場合における出力電流Ｉo（ドレイン・ソース間電流Ｉds）の温度特性が、また図１３（Ｂ）に、実施例の定電流源回路において補正量を大小変化させた場合におけるＶgs－Ｖthで表わされるオーバードライブ電圧ΔＶの温度特性が示されている。なお、図１３（Ａ）, （Ｂ）には、図１０に示す従来の定電流源回路の出力電流Ｉoとオーバードライブ電圧ΔＶの温度特性も、「補正無し」の場合の例としてそれぞれ示されている。
図１３（Ａ）より、温度補償用の抵抗Ｒcが無い場合つまり従来の定電流源回路では、ドレイン・ソース間電流は－５０℃において４.３μＡ、１５０℃において５.１μＡという大きな値を取るのに対し、１０kΩの抵抗Ｒcで適正に補正を行った場合には、太線で示すような特性となり、１５０℃において３.７μａ、最大でも約５０℃で３.９μＡとなり、温度依存性が小さくなっていることが分かる。
図１３（Ａ）より、温度補償用の抵抗Ｒcが無い場合つまり従来の定電流源回路では、ドレイン・ソース間電流は－５０℃において４.３μＡ、１５０℃において５.１μＡという大きな値を取るのに対し、１０kΩの抵抗Ｒcで適正に補正を行った場合には、太線で示すような特性となり、１５０℃において３.７μａ、最大でも約５０℃で３.９μＡとなり、温度依存性が小さくなっていることが分かる。
また、図１３（Ａ）より、抵抗Ｒcの値が５kΩでは補正量が不足しており、ドレイン・ソース間電流は－５０℃より１５０℃の値の方が大きくなることが分かる。
一方、図１３（Ｂ）は、補正量を大きくすることでオーバードライブ電圧ΔＶが減少することを示しており、抵抗Ｒcの値を大きくするほど減少幅が大きくなることが分かる。また、正の温度特性を持つ抵抗を用いることで、低温での減少幅より、高温での減少幅を大きくできることが分かる。
ところで、前述の式（３）より、ドレイン・ソース間電流Idsはデプレッション型ＭＯＳトランジスタや抵抗Ｒcのバラツキに影響を受けることが分かる。このバラツキは半導体の製造プロセスにより生じるものであり、定電流源回路に要求される精度に合致しない場合、電流調整手段を講じる必要がある。そこで、以下に、前記遅延回路１３に使用されている定電流源回路に電流調整機能を持たせるようにした回路の具体例を説明する。
一方、図１３（Ｂ）は、補正量を大きくすることでオーバードライブ電圧ΔＶが減少することを示しており、抵抗Ｒcの値を大きくするほど減少幅が大きくなることが分かる。また、正の温度特性を持つ抵抗を用いることで、低温での減少幅より、高温での減少幅を大きくできることが分かる。
ところで、前述の式（３）より、ドレイン・ソース間電流Idsはデプレッション型ＭＯＳトランジスタや抵抗Ｒcのバラツキに影響を受けることが分かる。このバラツキは半導体の製造プロセスにより生じるものであり、定電流源回路に要求される精度に合致しない場合、電流調整手段を講じる必要がある。そこで、以下に、前記遅延回路１３に使用されている定電流源回路に電流調整機能を持たせるようにした回路の具体例を説明する。
［電流調整手段を有する定電流源回路］
図１４には、電流調整手段を有する定電流源回路の第１の具体例が示されている。
図１４に示す定電流源回は、デプレッション型ＭＯＳトランジスタＭｎ０と並列に、複数組のデプレッション型ＭＯＳトランジスタＭn1～ＭnmとヒューズＦ11～Ｆ1ｍからなる電流調整手段を設けるとともに、Ｍｎ０と直列に、複数組の補償用抵抗Ｒc1～ＲcｍとヒューズＦ21～Ｆ2ｍとからなる温度補償量調整手段を接続したものである。
Ｍｎ０と並列に設けられた複数のヒューズＦ11～Ｆ1ｍのうち幾つかを切断して開放状態にすることで、出力電流Ｉoを減らすことができる。また、電流の減少により、前記式（２）のＲc×Ｉds項による影響も変わるので、抵抗Ｒcと直列に接続したヒューズＦ21～Ｆ2ｍのうち幾つかを切断して開放状態にすることで抵抗値を増加させ、フラットな温度特性を有する電流Ｉoを生成して出力する定電流源回路を得ることができる。
図１４には、電流調整手段を有する定電流源回路の第１の具体例が示されている。
図１４に示す定電流源回は、デプレッション型ＭＯＳトランジスタＭｎ０と並列に、複数組のデプレッション型ＭＯＳトランジスタＭn1～ＭnmとヒューズＦ11～Ｆ1ｍからなる電流調整手段を設けるとともに、Ｍｎ０と直列に、複数組の補償用抵抗Ｒc1～ＲcｍとヒューズＦ21～Ｆ2ｍとからなる温度補償量調整手段を接続したものである。
Ｍｎ０と並列に設けられた複数のヒューズＦ11～Ｆ1ｍのうち幾つかを切断して開放状態にすることで、出力電流Ｉoを減らすことができる。また、電流の減少により、前記式（２）のＲc×Ｉds項による影響も変わるので、抵抗Ｒcと直列に接続したヒューズＦ21～Ｆ2ｍのうち幾つかを切断して開放状態にすることで抵抗値を増加させ、フラットな温度特性を有する電流Ｉoを生成して出力する定電流源回路を得ることができる。
図１５には、電流調整手段を有する定電流源回路の第２の具体例が示されている。
図１５に示す定電流源回は、デプレッション型ＭＯＳトランジスタＭｎ０と直列に、複数組のデプレッション型ＭＯＳトランジスタＭn1～ＭnmとヒューズＦ11～Ｆ1ｍからなる電流調整手段を設けるとともに、抵抗Ｒcと並列に、複数組の補償用抵抗Ｒc1～ＲcｍとヒューズＦ21～Ｆ2ｍとからなる温度補償量調整手段を接続したものである。
Ｍｎ０と直列に設けられた複数のヒューズＦ11～Ｆ1ｍのうち幾つかを切断して開放状態にすることで、出力電流Ｉoを減らすことができる。また、電流の減少により、前記式（２）のＲc×Ｉds項による影響も変わるので、抵抗Ｒcと並列に接続したヒューズＦ21～Ｆ2ｍのうち幾つかを切断して開放状態にすることで抵抗値を増加させ、フラットな温度特性を有する電流Ｉoを生成して出力する定電流源回路を得ることができる。
図１５に示す定電流源回は、デプレッション型ＭＯＳトランジスタＭｎ０と直列に、複数組のデプレッション型ＭＯＳトランジスタＭn1～ＭnmとヒューズＦ11～Ｆ1ｍからなる電流調整手段を設けるとともに、抵抗Ｒcと並列に、複数組の補償用抵抗Ｒc1～ＲcｍとヒューズＦ21～Ｆ2ｍとからなる温度補償量調整手段を接続したものである。
Ｍｎ０と直列に設けられた複数のヒューズＦ11～Ｆ1ｍのうち幾つかを切断して開放状態にすることで、出力電流Ｉoを減らすことができる。また、電流の減少により、前記式（２）のＲc×Ｉds項による影響も変わるので、抵抗Ｒcと並列に接続したヒューズＦ21～Ｆ2ｍのうち幾つかを切断して開放状態にすることで抵抗値を増加させ、フラットな温度特性を有する電流Ｉoを生成して出力する定電流源回路を得ることができる。
なお、上記ヒューズＦ11～Ｆ1ｍおよびＦ21～Ｆ2ｍは、ポリシリコン層あるいはポリシリコン膜と金属膜からなるポリメタル層などにより構成することができ、レーザ照射による切断処理や電流を流して発生した熱で切断する処理を適用することができる。
また、図１４および図１５に示す定電流源回路において、ヒューズＦ11～Ｆ1ｍおよびＦ21～Ｆ2ｍは、スイッチとして機能する素子であるので、ＭＯＳトランジスタあるいはＥＰＲＯＭ（不揮発性半導体メモリ）を構成するメモリ素子を使用したスイッチに置き替えることも可能である。
上記第１および第２の具体例の他、図１４に示す電流調整手段および温度補償量調整手段と図１５に示す電流調整手段および温度補償量調整手段とを組み合わせたものを備えた定電流源回路を構成することも可能である。
また、図１４および図１５に示す定電流源回路において、ヒューズＦ11～Ｆ1ｍおよびＦ21～Ｆ2ｍは、スイッチとして機能する素子であるので、ＭＯＳトランジスタあるいはＥＰＲＯＭ（不揮発性半導体メモリ）を構成するメモリ素子を使用したスイッチに置き替えることも可能である。
上記第１および第２の具体例の他、図１４に示す電流調整手段および温度補償量調整手段と図１５に示す電流調整手段および温度補償量調整手段とを組み合わせたものを備えた定電流源回路を構成することも可能である。
［変形例］
次に、上記実施例の変形例について説明する。
図１２に、定電流源回路の変形例が示されている。図１２に示す定電流源回路は、それぞれ図１１に示す定電流源回路を構成する温度補償用の抵抗Ｒcの代わりに、ゲート端子に定電圧を印加したエンハンスメント型ＭＯＳトランジスタＭｃを接続したものである。
図１２（Ａ）の定電流源回路においてＭＯＳトランジスタＭｃのゲート端子に電源電圧ＶDDを印加することで、Ｖds＜Ｖgs－Ｖthの状態を作り、線形領域で動作させるようにしている。ＭＯＳトランジスタの線形領域においてドレイン・ソース間電流Ｉdsは次式
Ｉds＝{(μeff×Ｃox×Ｗ)／Ｌ}×{(Ｖgs－Ｖth)×Ｖds－Ｖds2／２} ……（４）
で表わされる。
次に、上記実施例の変形例について説明する。
図１２に、定電流源回路の変形例が示されている。図１２に示す定電流源回路は、それぞれ図１１に示す定電流源回路を構成する温度補償用の抵抗Ｒcの代わりに、ゲート端子に定電圧を印加したエンハンスメント型ＭＯＳトランジスタＭｃを接続したものである。
図１２（Ａ）の定電流源回路においてＭＯＳトランジスタＭｃのゲート端子に電源電圧ＶDDを印加することで、Ｖds＜Ｖgs－Ｖthの状態を作り、線形領域で動作させるようにしている。ＭＯＳトランジスタの線形領域においてドレイン・ソース間電流Ｉdsは次式
Ｉds＝{(μeff×Ｃox×Ｗ)／Ｌ}×{(Ｖgs－Ｖth)×Ｖds－Ｖds2／２} ……（４）
で表わされる。
上式（４）よりドレイン・ソース間電圧Ｖdsが小さい領域においては、
Ｒds＝Ｖds／Ｉds＝Ｌ／{(μeff×Ｃox×Ｗ)×(Ｖgs－Ｖth)} ……（５）
の関係が得られるので、抵抗として動作することが分かる。
また、上記式（５）において、Ｖgs＝ＶDDであることから、Ｖgsの値がＶthの温度変化に対し非常に大きく、Ｖgs－Vthの項は温度依存性が非常に小さいのに対してμeffの値は高温になるほど小さくなることから、抵抗Ｒdsは高温で大きくなり、正の温度依存性を示すこととなる。ただし、式（５）は抵抗ＲdsがＶDDに依存するということを示しているため、ＶDDが一定の条件で使用されることが望ましい。図１２（Ｂ）の定電流源回路においても、上記と同様である。
Ｒds＝Ｖds／Ｉds＝Ｌ／{(μeff×Ｃox×Ｗ)×(Ｖgs－Ｖth)} ……（５）
の関係が得られるので、抵抗として動作することが分かる。
また、上記式（５）において、Ｖgs＝ＶDDであることから、Ｖgsの値がＶthの温度変化に対し非常に大きく、Ｖgs－Vthの項は温度依存性が非常に小さいのに対してμeffの値は高温になるほど小さくなることから、抵抗Ｒdsは高温で大きくなり、正の温度依存性を示すこととなる。ただし、式（５）は抵抗ＲdsがＶDDに依存するということを示しているため、ＶDDが一定の条件で使用されることが望ましい。図１２（Ｂ）の定電流源回路においても、上記と同様である。
図１６（Ａ）, （Ｂ）には、遅延回路１３の変形例が示されている。
このうち、図１６（Ａ）の遅延回路１３は、電源電圧端子ＶＤＤと接地点との間に、定電流源回路ＣＣ１とスイッチＭＯＳトランジスタＭｓとコンデンサＣを直列に接続し、トランジスタＭｓとコンデンサＣとの接続ノードＮ３の電位を、反転入力端子に参照電圧Ｖrefが印加された電圧比較回路としてのコンパレータＣＭＰの非反転入力端子に入力させるように構成したものである。また、トランジスタＭｓのゲート端子に前段の論理回路１１Ａの出力信号Ｄ＿ＩＮまたは制御信号ＣＥが入力されており、Ｄ＿ＩＮまたはＣＥがハイレベルに変化するとトランジスタＭｓがオンされて、コンデンサＣが定電流源回路ＣＣ１の電流で充電されてノードＮ３の電位が徐々に高くなり、参照電圧Ｖrefを越えるとコンパレータＣＭＰの出力が反転することで遅延時間を得るものである。
このうち、図１６（Ａ）の遅延回路１３は、電源電圧端子ＶＤＤと接地点との間に、定電流源回路ＣＣ１とスイッチＭＯＳトランジスタＭｓとコンデンサＣを直列に接続し、トランジスタＭｓとコンデンサＣとの接続ノードＮ３の電位を、反転入力端子に参照電圧Ｖrefが印加された電圧比較回路としてのコンパレータＣＭＰの非反転入力端子に入力させるように構成したものである。また、トランジスタＭｓのゲート端子に前段の論理回路１１Ａの出力信号Ｄ＿ＩＮまたは制御信号ＣＥが入力されており、Ｄ＿ＩＮまたはＣＥがハイレベルに変化するとトランジスタＭｓがオンされて、コンデンサＣが定電流源回路ＣＣ１の電流で充電されてノードＮ３の電位が徐々に高くなり、参照電圧Ｖrefを越えるとコンパレータＣＭＰの出力が反転することで遅延時間を得るものである。
一方、図１６（Ｂ）の遅延回路１３は、発振回路３３を備えた図７の遅延回路の変形例であり、インバータ列３３Ｂの前段にコンパレータＣＭＰを設けるとともに、コンパレータＣＭＰの反転入力端子に印加される参照電圧が、切替えスイッチＳＷによってＶref1またはＶref2（＜Ｖref1）に切り替え可能されている。また、コンデンサＣを充電する電流を流す定電流源回路ＣＣ１の他に、コンデンサＣの電荷を放電する電流を流す定電流源回路ＣＣ０が設けられているとともに、定電流源回路ＣＣ１，ＣＣ０とコンデンサＣが接続されているノードＮ４との間に、スイッチＭＯＳトランジスタＭｐｓとＭｎｓが設けられ、コンパレータＣＭＰの後段のインバータ列３３Ｂの出力の帰還信号によってＭｐｓ，Ｍｎｓがオン、オフ制御されるように構成されている。定電流源回路ＣＣ１，ＣＣ０とコンデンサＣとトランジスタＭｐｓ，Ｍｎｓによって、三角波形成回路３３Ａが構成される。
また、切替えスイッチＳＷもコンパレータＣＭＰの後段のインバータ列３３Ｂの出力信号によって切替え制御される。これにより、コンデンサＣの充電電圧が表われるノードＮ４の電位は、定電流源回路ＣＣ１，ＣＣ０の電流とコンデンサＣの容量値によって決まる所定の周期を有しＶref1をピーク、Ｖref2をボトムとする三角波状に変化することとなる。そして、インバータ列３３Ｂの出力信号（パルス）がＡＮＤゲートＧ３を介してカウンタ回路３５に入力される。
ＡＮＤゲートＧ３に他方の入力端子には、前段の論理回路の出力Ｄ＿ＩＮまたは制御信号ＣＥが入力されており、Ｄ＿ＩＮまたはＣＥがハイレベルに変化すると、カウンタ回路３５が発振回路３３から出力されるパルスの計数を開始して、所定数を計数することで所定の遅延時間を経過するとその出力Ｄ＿ＯＵＴがハイレベルに変化する。
ＡＮＤゲートＧ３に他方の入力端子には、前段の論理回路の出力Ｄ＿ＩＮまたは制御信号ＣＥが入力されており、Ｄ＿ＩＮまたはＣＥがハイレベルに変化すると、カウンタ回路３５が発振回路３３から出力されるパルスの計数を開始して、所定数を計数することで所定の遅延時間を経過するとその出力Ｄ＿ＯＵＴがハイレベルに変化する。
図１６（Ａ）, （Ｂ）に示す構成を有する遅延回路においては、発振回路の周期の大部分をコンデンサＣの充放電時間が占め、充放電時間は定電流源回路の電流値に依存することから、定電流源回路の温度依存性を改善することは、遅延時間の温度依存性を改善することと同じ効果をもたらす。従って、発振回路の定電流源回路として、前述した実施例（図１１）のように温度依存性を改善した定電流源回路を使用するのが望ましく、それにより精度の高い遅延時間が得られる。
なお、図１６（Ａ）, （Ｂ）に示す遅延回路は、高い精度が不要な場合、定電流源回路ＣＣ１，ＣＣ０の代わりに抵抗素子を使用した構成も可能である。
なお、図１６（Ａ）, （Ｂ）に示す遅延回路は、高い精度が不要な場合、定電流源回路ＣＣ１，ＣＣ０の代わりに抵抗素子を使用した構成も可能である。
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではない。
また、前記実施形態では、放電制御用のＩＣとして構成した場合について説明したが、本発明は、レギュレータ制御機能など他の機能を有する電源用ＩＣ等の一部として構成する場合にも利用することが可能である。また、前記実施形態で使用されている定電流源回路を備えた発振回路は、遅延回路以外の回路（例えばタイマー回路）やＩＣにも利用することができる。
また、前記実施形態では、放電制御用のＩＣとして構成した場合について説明したが、本発明は、レギュレータ制御機能など他の機能を有する電源用ＩＣ等の一部として構成する場合にも利用することが可能である。また、前記実施形態で使用されている定電流源回路を備えた発振回路は、遅延回路以外の回路（例えばタイマー回路）やＩＣにも利用することができる。
１０……放電制御回路、１１Ａ，１１Ｂ……論理回路、１２Ａ，１２Ｂ……放電回路、１３……遅延回路、３２……カレントミラー回路、３３……発振回路、３４……波形整形回路、３５……カウンタ回路、Ｍ１１～Ｍ１ｎ，Ｍ２１～Ｍ２ｎ……ディスチャージ用ＭＯＳトランジスタ（放電素子）
Claims (10)
- 複数の放電素子と、外部から入力される制御信号によって前記複数の放電素子のオン、オフをそれぞれ制御する複数の論理回路と、を備え、前記複数の放電素子がオン状態にされることに応じて、対応する端子から電荷を引き抜くように構成された放電制御回路であって、
前記複数の論理回路のいずれかの論理回路の出力信号を遅延する１または２以上の遅延回路を備え、
前記遅延回路で遅延された信号が他の論理回路に入力され、１つの制御信号によって前記複数の放電素子が所定の順序で制御されるように構成されており、
前記複数の論理回路のうち前記遅延回路で遅延された信号が入力される論理回路の初段には、エンハンスメント型ＰチャネルＭＯＳトランジスタと、ゲート端子とソース端子が共通接続されたデプレッション型ＮチャネルＭＯＳトランジスタと、エンハンスメント型ＮチャネルＭＯＳトランジスタとが直列に接続された論理しきい値が周囲温度および電源電圧の影響を受けない回路が設けられ、前記エンハンスメント型ＰチャネルＭＯＳトランジスタと前記エンハンスメント型ＮチャネルＭＯＳトランジスタのゲート端子に前記遅延回路で遅延された信号が入力されており、
前記遅延回路は、デプレッション型ＭＯＳトランジスタを備え当該遅延回路において使用される定電流を流す電流源回路を有し、
前記デプレッション型ＭＯＳトランジスタのソース端子と電源電圧端子または接地端子との間に正の温度特性を有する抵抗素子が接続され、
前記デプレッション型ＭＯＳトランジスタのゲート端子は前記電源電圧端子または接地端子に接続されている
ことを特徴とする放電制御回路。 - 複数の放電素子と、外部から入力される制御信号によって前記複数の放電素子のオン、オフをそれぞれ制御する複数の論理回路と、を備え、前記複数の放電素子がオン状態にされることに応じて、対応する端子から電流を引き抜くように構成された放電制御回路において、
前記制御信号を遅延する１または２以上の遅延回路を備え、前記複数の論理回路には、前記制御信号または前記遅延回路で遅延された信号が入力され、１つの制御信号によって前記複数の放電素子が所定の順序で制御されるように構成されており、
前記複数の論理回路のうち前記遅延回路で遅延された信号が入力される論理回路の初段には、エンハンスメント型ＰチャネルＭＯＳトランジスタと、ゲート端子とソース端子が共通接続されたデプレッション型ＮチャネルＭＯＳトランジスタと、エンハンスメント型ＮチャネルＭＯＳトランジスタとが直列に接続された論理しきい値が周囲温度および電源電圧の影響を受けない回路が設けられ、前記エンハンスメント型ＰチャネルＭＯＳトランジスタと前記エンハンスメント型ＮチャネルＭＯＳトランジスタのゲート端子に前記遅延回路で遅延された信号が入力されており、
前記遅延回路は、デプレッション型ＭＯＳトランジスタを備え当該遅延回路において使用される定電流を流す電流源回路を有し、
前記デプレッション型ＭＯＳトランジスタのソース端子と電源電圧端子または接地端子との間に正の温度特性を有する抵抗素子が接続され、
前記デプレッション型ＭＯＳトランジスタのゲート端子は前記電源電圧端子または接地端子に接続されている
ことを特徴とする放電制御回路。 - 前記デプレッション型ＭＯＳトランジスタは半導体チップ上に形成された素子であり、前記抵抗素子は前記トランジスタの基体を構成するウェル領域と同時に形成されるウェル領域により構成されていることを特徴とする請求項１または２に記載の放電制御回路。
- 前記デプレッション型ＭＯＳトランジスタは半導体チップ上に形成された素子であり、前記抵抗素子はトランジスタのソース領域およびドレイン領域を構成する活性領域と同時に形成される活性領域により構成されていることを特徴とする請求項１または２に記載の放電制御回路。
- 前記抵抗素子は、ゲート端子に所定の電圧が印加されたエンハンスメント型ＭＯＳトランジスタにより構成されていることを特徴とする請求項１または２に記載の放電制御回路。
- 前記デプレッション型ＭＯＳトランジスタは、Ｎチャネル形であり、ゲート端子が接地端子に接続されており、前記抵抗素子は前記デプレッション型ＭＯＳトランジスタのソース端子と接地端子との間に接続されていることを特徴とする請求項１～５のいずれかに記載の放電制御回路。
- 前記デプレッション型ＭＯＳトランジスタは、Ｐチャネル形であり、ゲート端子が電源電圧端子に接続されており、前記抵抗素子は前記デプレッション型ＭＯＳトランジスタのソース端子と電源電圧端子との間に接続されていることを特徴とする請求項１～５のいずれかに記載の放電制御回路。
- 前記デプレッション型ＭＯＳトランジスタと並列または直列に、デプレッション型ＭＯＳトランジスタ、および、ヒューズ素子またはスイッチ素子を含む調整用回路が接続されていることを特徴とする請求項１～７のいずれかに記載の放電制御回路。
- 前記遅延回路は、当該電流源回路により流される電流により充電もしくは放電されるコンデンサと、該コンデンサの充電電圧を検知する電圧比較回路とを含むことを特徴とする請求項１～８のいずれかに記載の放電制御回路。
- 前記遅延回路は、
当該電流源回路により流される電流により充電もしくは放電されるコンデンサおよび該コンデンサの充電電圧を検知する電圧比較回路またはインバータを含む発振回路と、
前記発振回路により生成される所定周波数の信号を計数するカウンタ回路と、
を備えることを特徴とする請求項１～８のいずれかに記載の放電制御回路。
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