CN119051635A - 信号延时模块、电子电路及电路系统 - Google Patents

Abstract

本发明提供一种信号延时模块、电子电路及电路系统，信号延时模块包括：转换调节单元，用于对输入信号进行电压到电流的转换；电容充/放电单元，与转换调节单元相连，用于根据转换后的输入信号进行电容充/放电操作得到电容电压和充/放电电流；电压比较单元，与电容充/放电单元相连，用于比较电容电压和参考电压得到电压比较结果；电流比较单元，与电容充/放电单元相连，用于比较充/放电电流和参考电流得到电流比较结果；逻辑处理单元，分别与电压比较单元和电流比较单元相连，用于对电压比较结果和电流比较结果进行逻辑运算得到输出信号，实现于输出信号中增加延时。通过本发明解决了现有信号延时设计因增设无源器件导致电路板体积大的问题。

Description

信号延时模块、电子电路及电路系统

技术领域

本发明涉及电子电路设计技术领域，特别是涉及一种信号延时模块、电子电路及电路系统。

背景技术

集成电路的设计和应用中，可以通过调节电路的元器件参数来对信号做延时处理，保证电路工作的稳定性和可靠性。

通常情况下，带有信号端口的集成电路都会在芯片内部集成比较器和参考电压源，比较器的正输入端连接信号端口、负输入端连接参考电压源，如图1所示；当信号端口的输入电压VIN大于参考电压VREF时，比较器输出高电平，当信号端口的输入电压VIN小于参考电压VREF时，比较器输出低电平。由于比较器响应延时较小，输入电压的上升和下降速度较快，因此，从输入电压到比较器输出基本无延时。

实际应用中，集成电路内部不会预留信号延时电路。当需要对信号做延时处理时，可以在芯片外围增加由电阻R0、二极管D0和电容C0组成的信号延时电路，如图2所示；通过改变电阻R0和电容C0的值来调节电容的充电时间和放电时间，从而改变输入电压到比较器输出的延迟时间；但是，此种设计的缺点是电路板上需要增加几个无源器件，这会导致电路板体积增大，成本增加。

应该注意，上面对技术背景的介绍只是为了方便对本发明的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本发明的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种信号延时模块、电子电路及电路系统，用于解决现有信号延时设计因增设无源器件导致电路板体积大的问题。

为实现上述目的及其他相关目的，本发明提供一种信号延时模块，包括：

转换调节单元、电容充/放电单元、电压比较单元、电流比较单元及逻辑处理单元；

所述转换调节单元用于对输入信号进行电压到电流的转换；

所述电容充/放电单元与所述转换调节单元相连，用于根据转换后的输入信号进行电容充/放电操作并得到电容电压和充/放电电流；

所述电压比较单元与所述电容充/放电单元相连，用于比较所述电容电压和参考电压并得到电压比较结果；

所述电流比较单元与所述电容充/放电单元相连，用于比较所述充/放电电流和参考电流并得到电流比较结果；

所述逻辑处理单元分别与所述电压比较单元和所述电流比较单元相连，用于对所述电压比较结果和所述电流比较结果进行逻辑运算并得到输出信号，实现于所述输出信号中增加延时。

可选地，所述转换调节单元还用于调节所述输出信号的延时时间。

可选地，所述转换调节单元包括电阻，第一端接收所述输入信号，第二端输出转换后的输入信号；其中，通过调节所述电阻的阻值，来调节所述输出信号的延时时间。

可选地，所述电容充/放电单元包括电容、第一NMOS管及恒流源；所述电容的第一端接收转换后的输入信号并输出所述电容电压，第二端连接所述第一NMOS管的漏极端；所述第一NMOS管的栅极端连接所述恒流源并输出偏置电压，漏极端与其栅极端短接，源极端接地；其中，所述偏置电压与所述电容的充/放电电流相关。

可选地，所述电容充/放电单元还包括二极管，阴极端连接所述电容的第二端，阳极端接地。

可选地，所述电压比较单元包括比较器及参考电压源；所述比较器的第一输入端接收所述电容电压，第二输入端连接所述参考电压源，输出端输出所述电压比较结果。

可选地，所述电流比较单元包括第二NMOS管、参考电流源及施密特触发器；所述第二NMOS管的栅极端接收偏置电压，漏极端连接所述参考电流源并连接所述施密特触发器的输入端，源极端接地；所述施密特触发器的输出端输出所述电流比较结果；其中，所述偏置电压与所述充/放电电流相关。

可选地，所述逻辑处理单元包括或门，第一输入端接收所述电压比较结果，第二输入端接收所述电流比较结果，输出端输出所述输出信号。

本发明还提供一种电子电路，包括：如上任意一项所述的信号延时模块，其中，所述电容充/放电单元、所述电压比较单元、所述电流比较单元及所述逻辑处理单元集成于芯片中，所述转换调节单元设置于所述芯片外并通过所述芯片的信号端口与所述电容充/放电单元相连。

本发明还提供一种电路系统，包括：如上所述的电子电路。

如上所述，本发明的信号延时模块、电子电路及电路系统，提出一种全新的信号延时设计，将其应用于集成电路设计中时，由于仅有一个电阻设置在芯片外部，有利于降低电路体积，而且，改变电阻值还能够调节输出信号的延时时间，特别是输出信号由高电平变为低电平的延时时间；另外，通过在芯片外部选择是否串联电阻，能够实现集成电路中信号延时功能的添加与否，有利于增加应用灵活性。

附图说明

图1显示为现有集成电路的示意图。

图2显示为在现有集成电路外围增设信号延时电路的示意图。

图3显示为本发明信号延时模块的示意图。

图4显示为本发明电子电路的示意图。

图5显示为本发明信号延时模块中相关信号的波形图。

元件标号说明：100电子电路，110信号延时模块，111转换调节单元，112电容充/放电单元，113电压比较单元，114电流比较单元，115逻辑处理单元，120芯片。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图3至图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

如图3所示，本实施例提供一种信号延时模块110，包括转换调节单元111、电容充/放电单元112、电压比较单元113、电流比较单元114及逻辑处理单元115。

转换调节单元111用于对输入信号IN进行电压到电流的转换；进一步的，转换调节单元111还用于调节输出信号OUTPUT的延时时间。

在一种实施方式中，转换调节单元111包括电阻R1；其中，电阻R1的第一端接收输入信号IN，电阻R1的第二端输出转换后的输入信号IN。本实施方式中，可以通过调节电阻R1的阻值，来调节输出信号OUTPUT的延时时间。实际应用中，电阻R1可以采用单个电阻实现，也可以采用至少两个电阻实现，其中，在采用至少两个电阻实现时，各电阻可以是串联连接，也可以是并联连接，还可以是混联连接（既包括串联连接又包括并联连接）。输入信号IN通常为控制信号，其电压的上升和下降速度比较快，切换时间一般小于10ns；另外，控制信号具有较大的输出电流能力，一般大于1mA。

电容充/放电单元112与转换调节单元111相连，用于根据转换后的输入信号IN进行电容充/放电操作并得到电容电压VC1和充/放电电流IC1（包括充电电流和放电电流）。

在一种实施方式中，电容充/放电单元112包括电容C1、第一NMOS管N1及恒流源I0；其中，电容C1的第一端接收转换后的输入信号IN并输出电容电压VC1，电容C1的第二端连接第一NMOS管N1的漏极端，第一NMOS管N1的栅极端连接恒流源I0并输出偏置电压，第一NMOS管N1的漏极端与其栅极端短接，第一NMOS管N1的源极端接地。本实施方式中，通过对电容C1进行充/放电操作得到电容电压VC1和充/放电电流IC1，其中，偏置电压与电容C1的充/放电电流IC1相关。实际应用中，也可以通过调节电容C1的容值来调节输出信号OUTPUT的延时时间，只是，基于本实施例的信号延时模块110进行集成电路设计时，电容C1通常集成于芯片中，不便于调节容值，因此，一般仅通过调节电阻R1的阻值来调节输出信号OUTPUT的延时时间。

进一步的，电容充/放电单元112还包括二极管D1；其中，二极管D1的阴极端连接电容C1的第二端，二极管D1的阳极端接地；二极管D1用于对电容C1第二端的最低电压进行钳位，通常情况下，二极管D1的正向导通电压一般约为0.7V，当电容C1的第二端电位下降到低于-0.7V时，二极管D1导通，将电容C1第二端的最低电位钳位在-0.7V。实际应用中，也可以采用其他具有钳位功能的结构来替换二极管D1，这对本实施例方案的实施没有实质影响。

电压比较单元113与电容充/放电单元112相连，用于比较电容电压VC1和参考电压VREF并得到电压比较结果OUT1。

在一种实施方式中，电压比较单元113包括比较器CMP及参考电压源VREF；其中，比较器CMP的第一输入端接收电容电压VC1，比较器CMP的第二输入端连接参考电压源VREF，比较器CMP的输出端输出电压比较结果OUT1。本实施方式中，比较器CMP的第一输入端为正输入端，比较器CMP的第二输入端为负输入端；当电容电压VC1大于参考电压VREF时，比较器CMP输出的电压比较结果OUT1为高电平；当电容电压VC1小于参考电压VREF时，比较器CMP输出的电压比较结果OUT1为低电平。

电流比较单元114与电容充/放电单元112相连，用于比较充/放电电流IC1和参考电流IREF并得到电流比较结果OUT2。

在一种实施方式中，电流比较单元114包括第二NMOS管N2、参考电流源IREF及施密特触发器SMIT；其中，第二NMOS管N2的栅极端接收偏置电压，第二NMOS管N2的漏极端连接参考电流源IREF并连接施密特触发器SMIT的输入端，第二NMOS管N2的源极端接地，施密特触发器SMIT的输出端输出电流比较结果OUT2。本实施方式中，第二NMOS管N2的栅极端与第一NMOS管N1的栅极端相连，第一NMOS管N1与第二NMOS管N2构成电流镜结构，其中，第一NMOS管N1和第二NMOS管N2的宽长比为1:M（M为大于或等于1的自然数），因此，第一NMOS管N1和第二NMOS管N2的漏极电流之比为1:M，即，ID1=ID2/M，而第一NMOS管N1的漏极电流又满足ID1=IC1+I0，如此，可将电容C1的充/放电电流IC1引入至电流比较单元114中，即，ID2=M(IC1+I0)；当充/放电电流IC1和参考电流IREF满足IC1<(IREF/M-I0)时，即，IREF>ID2时，施密特触发器SMIT输出的电流比较结果OUT2为低电平，当充/放电电流IC1和参考电流IREF满足IC1>(IREF/M-I0)时，即，IREF<ID2时，施密特触发器SMIT输出的电流比较结果OUT2为高电平；其中，ID1为第一NMOS管的漏极电流，ID2为第二NMOS管的漏极电流，I0为恒流源的电流值，IREF为参考电流源的电流值。实际应用中，进行模块设计时，需要保证IREF/M>I0，使得IC1≤0时，施密特触发器SMIT输出低电平；还需要保证△VIN/R1+I0>IREF/M，使得电容C1的充电电流大于一定值时，施密特触发器SMIT的输出能够翻转为高电平，其中，△VIN为输入信号IN的最大电压与最小电压的差值。

逻辑处理单元115分别与电压比较单元113和电流比较单元114相连，用于对电压比较结果OUT1和电流比较结果OUT2进行逻辑运算并得到输出信号OUTPUT，实现于输出信号OUTPUT中增加延时。

在一种实施方式中，逻辑处理单元115包括或门OR；其中，或门OR的第一输入端接收电压比较结果OUT1，或门OR的第二输入端接收电流比较结果OUT2，或门OR的输出端输出输出信号OUTPUT。本实施方式中，电压比较结果OUT1和电流比较结果OUT2都为低电平时，输出信号OUTPUT为低电平；电压比较结果OUT1和电流比较结果OUT2中至少一个为高电平时，输出信号OUTPUT为高电平。

相应的，如图4所示，本实施例还提供一种电子电路100，包括如上记载的信号延时模块110；其中，电容充/放电单元112、电压比较单元113、电流比较单元114及逻辑处理单元115集成于芯片120中，转换调节单元111设置于芯片120外并通过芯片120的信号端口PORT与电容充/放电单元112相连。

实际应用中，如果不需要信号延时功能，可以去掉转换调节单元111并将输入信号IN直接连接到芯片120的信号端口PORT，此时，信号端口PORT的电压即为输入信号的电压VIN；当输入信号IN的电压大于参考电压VREF时，比较器CMP输出高电平，输出信号OUTPUT为高电平，当输入信号IN的电压小于参考电压VREF时，比较器CMP输出低电平，输出信号OUTPUT为低电平。由于比较器响应延时较小，输入信号IN的电压上升和下降速度较快，因此，从输入信号IN到输出信号OUTPUT基本无延时。

相应的，本实施例还提供一种电路系统（图中未示出），包括如上记载的电子电路100；当然，该电路系统还可以包括其他功能电路，电路类型具体由系统功能决定，本实施例对此不做限制。

下面，请结合图3和图4，参阅图5，对本实施例的信号延时模块110的工作原理进行详细说明。

在t0时刻，输入信号IN由低电平变为高电平，输入信号的电压VIN从最小电压开始上升，此时，输入信号IN通过电阻R1对电容C1充电，充电电流满足IC1=(VIN-VC1)/R1；由于VIN的上升速度较快，随着VIN上升，VIN和VC1之间的电压差值增大，电容C1的充电电流增大。该时刻下，由于电容C1的电容电压VC1<VREF，比较器CMP输出低电平，又由于IC1<IREF/M-I0，施密特触发器SMIT输出低电平，输出信号OUTPUT为低电平。

在t1时刻，充电电流增大到使得IC1>IREF/M-I0>0，由于ID1=IC1+I0=ID2/M，故ID2>IREF，此时，施密特触发器SMIT的输出由低电平变为高电平，输出信号OUTPUT由低电平变为高电平。

在t2时刻，电容C1被充电到满足VC1>VREF，此时，比较器CMP的输出由低电平变为高电平，输出信号OUTPUT维持高电平。

在t3时刻，输入信号的电压VIN上升到最大值，VIN和VC1之间的电压差值达到最大；在t3时刻之后，由于VIN不再上升，而VC1继续上升，因此，VIN和VC1之间的电压差值逐渐下降，电容C1的充电电流逐渐下降。

在t4时刻，电容C1的充电电流下降到使得IC1<IREF/M-I0，由于ID1=IC1+I0=ID2/M，故ID2<IREF，此时，施密特触发器SMIT的输出由高电平变为低电平；但由于比较器CMP的输出为高电平，故输出信号OUTPUT维持高电平。

在t5时刻，电容C1被充电到电压基本与输入信号IN的最大电压相等，此时，电容C1的充电电流下降到0。

在t6时刻，输入信号IN由高电平变为低电平，输入信号的电压VIN从最大电压开始下降，此时，VIN的电压值低于电容C1的电压值，输入信号IN通过电阻R1对电容C1放电，放电电流满足IC1=(VIN-VC1)/R1，IC1<0；由于ID1=IC1+I0=ID2/M，IC1<0，故ID2<IREF，施密特触发器SMIT的输出维持低电平，又由于VC1>VREF，比较器CMP的输出维持高电平，故输出信号OUTPUT维持高电平。

在t7时刻，输入信号IN下降到最小电压，输入信号IN仍然通过电阻R1对电容C1放电，电容C1的电压值继续下降；由于ID1=IC1+I0=ID2/M，IC1<0，故ID2<IREF，施密特触发器SMIT的输出维持低电平，又由于VC1>VREF，比较器CMP的输出维持高电平，故输出信号OUTPUT维持高电平。

在t8时刻，电容C1继续被放电，电压值下降到VC1<VREF，此时，比较器CMP的输出由高电平变为低电平，输出信号OUTPUT由高电平变为低电平。

在t9时刻，电容C1被放电到电压基本与输入信号IN的最小电压相等，此时，电容C1的放电电流变为0。

由以上t0～t9时刻的过程分析可以看出：

输入信号IN由低电平变为高电平时，输出信号OUTPUT经过一段延迟时间后由低电平变为高电平，该延迟时间取决于施密特触发器SMIT输出由低电平变为高电平的时间。其中：输入信号IN由低电平变为高电平时，电容C1的充电电流增大到大于（IREF/M-I0）后，施密特触发器SMIT的输出由低电平变为高电平，此时的延迟时间为(t1-t0)，该延时时间与输入信号IN的电压值上升速度和电阻R1阻值有关；输入信号IN的电压值上升速度越快，VIN和VC1之间的电压差值越大，电容C1的充电电流的增大速度越快，该延时时间越短；另外，电阻R1的阻值越小，电容C1的充电电流越大，该延时时间越短。实际应用中，输入信号IN由低电平变为高电平的上升速度很快，一般小于10ns，这使得电容C1的充电电流快速增大到使得施密特触发器SMIT的输出由低电平变为高电平，此时，输出信号OUTPUT由低电平变为高电平的延迟时间可以忽略不计。

输入信号IN由高电平变为低电平时，输出信号OUTPUT经过一段延迟时间后由高电平变为低电平，该延迟时间取决于比较器CMP输出由高电平变为低电平的时间。其中：输入信号IN由高电平变为低电平时，电容电压VC1下降到低于参考电压VREF后，比较器CMP的输出由高电平变为低电平，此时的延迟时间为(t8-t6)，该延时时间与时间常数τ（τ=R1*C1）有关，τ越大，电容C1的放电速度越慢，比较器CMP输出由高电平变为低电平的时间越长，该延时时间越长。实际应用中，可以通过增大R1*C1，即，增大R1和C1中的至少一个，来增大输出信号OUTPUT由高电平变为低电平的延迟时间。

将信号延时模块110应用于集成电路设计时，电容C1集成在芯片内部，此时，可以设置电容C1的值尽量大一些；增大电容C1的值，基本不影响延迟时间(t1-t0)，同时可以增大延迟时间(t8-t6)。另外，电阻R1设置在芯片外部，可以通过调节电阻R1的值来改变输入信号IN由高电平变为低电平的延迟时间，其中，电阻R1的值越大，该延迟时间越大；同时，输入信号IN由低电平变为高电平的延迟时间受电阻R1值的影响基本可以忽略。

综上所述，本发明的一种信号延时模块、电子电路及电路系统，提出一种全新的信号延时设计，将其应用于集成电路设计中时，由于仅有一个电阻设置在芯片外部，有利于降低电路体积，而且，改变电阻值还能够调节输出信号的延时时间，特别是输出信号由高电平变为低电平的延时时间；另外，通过在芯片外部选择是否串联电阻，能够实现集成电路中信号延时功能的添加与否，有利于增加应用灵活性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种信号延时模块，其特征在于，包括：

转换调节单元、电容充/放电单元、电压比较单元、电流比较单元及逻辑处理单元；

所述转换调节单元用于对输入信号进行电压到电流的转换；

所述电容充/放电单元与所述转换调节单元相连，用于根据转换后的输入信号进行电容充/放电操作并得到电容电压和充/放电电流；

所述电压比较单元与所述电容充/放电单元相连，用于比较所述电容电压和参考电压并得到电压比较结果；

所述电流比较单元与所述电容充/放电单元相连，用于比较所述充/放电电流和参考电流并得到电流比较结果；

所述逻辑处理单元分别与所述电压比较单元和所述电流比较单元相连，用于对所述电压比较结果和所述电流比较结果进行逻辑运算并得到输出信号，实现于所述输出信号中增加延时；

其中，所述电容充/放电单元包括电容、第一NMOS管及恒流源；所述电容的第一端接收转换后的输入信号并输出所述电容电压，第二端连接所述第一NMOS管的漏极端；所述第一NMOS管的栅极端连接所述恒流源并输出偏置电压，漏极端与其栅极端短接，源极端接地；其中，所述偏置电压与所述电容的充/放电电流相关。

2.根据权利要求1所述的信号延时模块，其特征在于，所述转换调节单元还用于调节所述输出信号的延时时间。

3.根据权利要求2所述的信号延时模块，其特征在于，所述转换调节单元包括电阻，第一端接收所述输入信号，第二端输出转换后的输入信号；其中，通过调节所述电阻的阻值，来调节所述输出信号的延时时间。

4.根据权利要求1所述的信号延时模块，其特征在于，所述电容充/放电单元还包括二极管，阴极端连接所述电容的第二端，阳极端接地。

5.根据权利要求1所述的信号延时模块，其特征在于，所述电压比较单元包括比较器及参考电压源；所述比较器的第一输入端接收所述电容电压，第二输入端连接所述参考电压源，输出端输出所述电压比较结果。

6.根据权利要求1所述的信号延时模块，其特征在于，所述电流比较单元包括第二NMOS管、参考电流源及施密特触发器；所述第二NMOS管的栅极端接收偏置电压，漏极端连接所述参考电流源并连接所述施密特触发器的输入端，源极端接地；所述施密特触发器的输出端输出所述电流比较结果；其中，所述偏置电压与所述充/放电电流相关。

7.根据权利要求1所述的信号延时模块，其特征在于，所述逻辑处理单元包括或门，第一输入端接收所述电压比较结果，第二输入端接收所述电流比较结果，输出端输出所述输出信号。

8.一种电子电路，其特征在于，包括：如权利要求1~7任意一项所述的信号延时模块，其中，所述电容充/放电单元、所述电压比较单元、所述电流比较单元及所述逻辑处理单元集成于芯片中，所述转换调节单元设置于所述芯片外并通过所述芯片的信号端口与所述电容充/放电单元相连。

9.一种电路系统，其特征在于，包括：如权利要求8所述的电子电路。