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JP7532755B2 - 集積回路、電源回路 - Google Patents

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Description

特許法第３０条第２項適用 刊行物名：富士電機技報，Ｖｏｌ．９１ Ｎｏ．４ 発行日：平成３０年１２月３０日 発行所：富士電機株式会社 技術開発本部 該当頁：第２３０頁～２３５頁 公開のタイトル：第４世代臨界モードＰＦＣ制御ＩＣ「ＦＡ１Ｂ００シリーズ」 刊行物名：ＦＵＪＩ ＥＬＥＣＴＲＩＣ ＲＥＶＩＥＷ，Ｖｏｌ．６４ Ｎｏ．４ 発行日：平成３０年１２月３０日 発行所：ＦＵＪＩ ＥＬＥＣＴＲＩＣ Ｃｏ．，Ｌｔｄ Ｃｏｒｐｏｒａｔｅ Ｒ＆Ｄ Ｈｅａｄｑｕａｒｔｅｒｓ 該当頁：第２０５頁～２１０頁 公開のタイトル：“ＦＡ１Ｂ００ Ｓｅｒｉｅｓ” ４ｔｈ－Ｇｅｎｅｒａｔｉｏｎ Ｃｒｉｔｉｃａｌ Ｃｏｎｄｕｃｔｉｏｎ Ｍｏｄｅ，Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｎｔｒｏｌ ＩＣｓ
本発明は、集積回路及び電源回路に関する。
交流電圧から目的レベルの出力電圧を生成しつつ、力率を改善する電源回路として、力率改善回路がある（例えば、特許文献１）。
特開２０１９－５４５７３号公報
ところで、一般的な力率改善回路は、予め定められた条件下で、電源回路を安定に動作させつつ、インダクタ電流の波形と、交流電圧の波形とを相似形にすることを主目的とする。このため、例えば、交流電圧の遮断や負荷急変等が発生し、力率改善回路が動作する条件が大きく変化した際に、電源回路に所望の動作をさせることは難しい。
本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、動作条件が変化した際であっても電源回路に所望の動作をさせることができる集積回路を提供することにある。
前述した課題を解決する本発明の第１の態様は、交流電圧を整流する整流回路からの整流電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをスイッチングする集積回路であって、前記出力電圧に応じた帰還電圧と、基準電圧との誤差を出力する誤差出力回路と、前記誤差に基づいて、前記インダクタ電流の目標値を生成する目標値生成回路と、前記目標値生成回路に接続され、前記目標値を調整する調整回路と、前記インダクタ電流と、前記目標値より小さい所定値と、を比較する第１比較回路と、前記インダクタ電流と、前記目標値と、を比較する第２比較回路と、前記インダクタ電流が前記所定値となると、前記トランジスタをオンし、前記インダクタ電流が前記目標値となると、前記トランジスタをオフする駆動回路と、を備える。
また、本発明の第２の態様は、交流電圧を整流する整流回路からの整流電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをスイッチングする集積回路であって、前記出力電圧に応じた帰還電圧と、基準電圧との誤差を出力する誤差出力回路と、前記誤差に基づいて、前記インダクタ電流の目標値を生成する目標値生成回路と、前記インダクタ電流と、前記目標値より小さい所定値と、を比較する第１比較回路と、前記インダクタ電流と、前記目標値と、を比較する第２比較回路と、前記インダクタ電流が前記所定値となると、前記トランジスタをオンし、前記インダクタ電流が前記目標値となると、前記トランジスタをオフする駆動回路と、前記整流回路に前記交流電圧が入力されていない場合、前記目標値を小さくする第１調整回路と、前記整流回路に前記交流電圧が入力されつつ、前記帰還電圧が所定レベルまで低下した場合、前記目標値を大きくする第２調整回路と、を備える。
また、本発明の第３の態様は、交流電圧を整流する整流回路からの整流電圧が印加されるインダクタに流れるインダクタ電流と、前記交流電圧から生成される出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをスイッチングする集積回路であって、前記出力電圧に応じた帰還電圧と、基準電圧との誤差を出力する誤差出力回路と、前記誤差に基づいて、前記インダクタ電流の目標値を生成する目標値生成回路と、前記インダクタ電流と、前記目標値より小さい所定値と、を比較する第１比較回路と、前記インダクタ電流と、前記目標値と、を比較する第２比較回路と、前記インダクタ電流が前記所定値となると、前記トランジスタをオンし、前記インダクタ電流が前記目標値となるか、前記トランジスタがオンされてから所定期間経過すると、前記トランジスタをオフする駆動回路と、を備える。
また、本発明の第４の態様は、交流電圧から出力電圧を生成する電源回路であって、前記交流電圧を整流する整流回路と、前記整流回路からの整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流と、前記出力電圧と、に基づいて、前記インダクタ電流を制御するトランジスタをスイッチングする集積回路と、を含み、前記集積回路は、前記出力電圧に応じた帰還電圧と、基準電圧との誤差を出力する誤差出力回路と、前記誤差に基づいて、前記インダクタ電流の目標値を生成する目標値生成回路と、前記目標値生成回路に接続され、前記目標値を調整する調整回路と、前記インダクタ電流と、前記目標値より小さい所定値と、を比較する第１比較回路と、前記インダクタ電流と、前記目標値と、を比較する第２比較回路と、前記インダクタ電流が前記所定値となると、前記トランジスタをオンし、前記インダクタ電流が前記目標値となると、前記トランジスタをオフする駆動回路と、を備える。
本発明によれば、動作条件が変化した際であっても電源回路に所望の動作をさせることができる集積回路を提供することができる。
ＡＣ－ＤＣコンバータ１０の一例を示す図である。 力率改善ＩＣ２５の一例を示す図である。 レベルシフト回路５０の動作を説明するための図である。 入力検出回路５１の一例を示す図である。 目標値生成回路８１の一例を示す図である。 ターンオフ回路８３の一例を示す図である。 力率改善ＩＣ２５の動作を説明するための図である。 力率改善ＩＣ２５の動作を説明するための図である。 力率改善ＩＣ２５の動作を説明するための図である。 調整回路８５の一例を示す図である。 制御回路１２０の一例を示す図である。 制御回路１２２の一例を示す図である。 力率改善ＩＣ２５の動作を説明するための図である。 力率改善ＩＣ２５の動作を説明するための図である。
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝＝＝本実施形態＝＝＝＝＝
図１は、本発明の一実施形態であるＡＣ－ＤＣコンバータ１０の構成を示す図である。ＡＣ－ＤＣコンバータ１０は、商用電源の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成する昇圧チョッパー型の電源回路である。負荷１１は、例えば、ＤＣ－ＤＣコンバータや直流電圧で動作する電子機器である。
＜＜＜ＡＣ－ＤＣコンバータ１０の概要＞＞＞
ＡＣ－ＤＣコンバータ１０は、全波整流回路２０、コンデンサ２１，２２，３５，３６、インダクタ２３、ダイオード２４、力率改善ＩＣ２５、ＮＭＯＳトランジスタ２６、及び抵抗３０～３４を含んで構成される。
全波整流回路２０は、印加される所定の交流電圧Ｖａｃを全波整流し、整流電圧Ｖｒｅｃとして、コンデンサ２１及びインダクタ２３に出力する。なお、交流電圧Ｖａｃは、例えば、１００～２４０Ｖ、周波数が５０～６０Ｈｚの電圧である。
コンデンサ２１は、整流電圧Ｖｒｅｃを平滑化し、コンデンサ２２は、インダクタ２３、ダイオード２４、及びＮＭＯＳトランジスタ２６とともに昇圧チョッパー回路を構成する。このため、コンデンサ２２の充電電圧が直流の出力電圧Ｖｏｕｔとなる。なお、出力電圧Ｖｏｕｔは、例えば、４００Ｖである。
力率改善ＩＣ２５は、ＡＣ－ＤＣコンバータ１０の力率を改善しつつ、出力電圧Ｖｏｕｔのレベルが目的レベル（例えば、４００Ｖ）となるよう、ＮＭＯＳトランジスタ２６のスイッチングを制御する集積回路である。具体的には、力率改善ＩＣ２５は、インダクタ２３に流れるインダクタ電流ＩＬ、及び出力電圧Ｖｏｕｔに基づいて、ＮＭＯＳトランジスタ２６を駆動する。
力率改善ＩＣ２５の詳細については後述するが、力率改善ＩＣ２５には、端子ＶＣＣ，ＣＳ，ＦＢ，ＣＯＭＰ，ＧＮＤ，ＯＵＴが設けられている。なお、力率改善ＩＣ２５には、上述した６つの端子以外にも端子が設けられているが、ここでは便宜上省略されている。また、力率改善ＩＣ２５は、「集積回路」に相当し、ＡＣ－ＤＣコンバータ１０は、「電源回路」に相当する。
ＮＭＯＳトランジスタ２６は、ＡＣ－ＤＣコンバータ１０の負荷１１への電力を制御するためのスイッチング素子である。なお、本実施形態では、ＮＭＯＳトランジスタ２６は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタであることとしたがこれに限られない。ＮＭＯＳトランジスタ２６は、電力を制御できるパワートランジスタであれば、例えば、ＰＭＯＳトランジスタやバイポーラトランジスタであっても良い。
なお、ＮＭＯＳトランジスタ２６のゲート電極と、端子ＯＵＴとの間には、スイッチングノイズを抑制するための抵抗３０が接続されている。
抵抗３１，３２は、出力電圧Ｖｏｕｔを分圧する分圧回路を構成し、ＮＭＯＳトランジスタ２６をスイッチングする際に用いられる帰還電圧Ｖｆｂを生成する。なお、抵抗３１，３２が接続されるノードに生成される帰還電圧Ｖｆｂは、端子ＦＢに印加される。
抵抗３３は、インダクタ電流ＩＬを検出するための抵抗であり、一端は、ＮＭＯＳトランジスタ２６のソース電極に接続され、他端は、端子ＣＳに接続されている。本実施形態では、端子ＣＳに入力される、インダクタ電流ＩＬを示す電圧を電圧Ｖｃｓとする。
抵抗３４及びコンデンサ３５，３６は、フィードバック制御される力率改善ＩＣ２５の位相補償用の素子である。端子ＣＯＭＰと、接地との間には、抵抗３４及びコンデンサ３５が直列に設けられ、これらに対し並列にコンデンサ３６が設けられている。
端子ＶＣＣには、力率改善ＩＣ２５を動作させるための電源電圧Ｖｃｃが印加される。なお、電源電圧Ｖｃｃは、例えば、インダクタ２３と磁気結合された補助インダクタ（不図示）の電圧に基づいて生成される。また、端子ＧＮＤは、ＡＣ－ＤＣコンバータ１０の基準（０Ｖ）となる配線（不図示）に接続される端子である。
＝＝＝力率改善ＩＣ２５＝＝＝
図２は、力率改善ＩＣ２５の構成の一例を示す図である。力率改善ＩＣ２５は、出力電圧Ｖｏｕｔが目的レベルとなるよう、インダクタ電流ＩＬのピーク値を制御する電流モードの制御ＩＣである。力率改善ＩＣ２５は、レベルシフト回路５０、入力検出回路５１、オン信号生成回路５２、オフ信号生成回路５３、及び駆動回路５４を含んで構成される。
＜＜レベルシフト回路５０＞＞
レベルシフト回路５０は、“０Ｖ”より小さい、負の電圧Ｖｃｓのレベルを、所定の電圧Ｖ１（＞０）だけシフトして、正の電圧Ｖｌｓを出力する。図３は、電圧Ｖｃｓ（一点鎖線）と、レベルシフトされた電圧Ｖｌｓ（実線）と、の関係を示す図である。
例えば、時刻ｔ０より前の期間において、図１のＮＭＯＳトランジスタ２６がオフされている場合、抵抗３３に流れるインダクタ電流ＩＬは“０”であるため、電圧Ｖｃｓも“０Ｖ”である。この結果、電圧Ｖｌｓは、電圧Ｖ１となる。
そして、時刻ｔ０にＮＭＯＳトランジスタ２６がオンとなると、インダクタ電流ＩＬは、増加するため、電圧Ｖｃｓは、“０Ｖ”から低下する。したがって、電圧Ｖｃｓがレベルシフトされた電圧Ｖｌｓも、電圧Ｖ１から低下する。
また、時刻ｔ１にＮＭＯＳトランジスタ２６がオフとなると、インダクタ電流ＩＬは小さくなるため、電圧Ｖｃｓは大きくなり、例えば、時刻ｔ２には“０Ｖ”となる。このため、電圧Ｖｌｓも、時刻ｔ２には、電圧Ｖ１となる。
このように、本実施形態の電圧Ｖｌｓは、インダクタ電流ＩＬが“０”の場合、電圧Ｖ１となり、インダクタ電流ＩＬが増加すると、電圧Ｖ１から低下する。
＜＜入力検出回路５１＞＞
入力検出回路５１は、ＡＣ－ＤＣコンバータ１０に、交流電圧Ｖａｃが入力されているか否かを検出するための回路である。なお、本実施形態では、「交流電圧Ｖａｃが入力されている状態」とは、例えば、交流電圧ＶａｃがＡＣ－ＤＣコンバータ１０（ここでは、全波整流回路２０）に供給されている状態である。また、「交流電圧Ｖａｃが入力されていない状態」とは、例えば、交流電圧Ｖａｃが遮断され、ＡＣ－ＤＣコンバータ１０に対し交流電圧Ｖａｃの供給が停止されている状態である。
ところで、交流電圧Ｖａｃが遮断されると、全波整流回路２０への交流電圧Ｖａｃは、“０Ｖ”となる。この状態では、ＮＭＯＳトランジスタ２６がスイッチングされた場合であっても、インダクタ電流ＩＬは“０”である。
そこで、入力検出回路５１は、図４に示すように、インダクタ電流ＩＬの電流値が、“０”であるかを検出するコンパレータ６０と、インダクタ電流ＩＬが“０”である期間を計時するタイマ回路６１と、を含む。
コンパレータ６０は、電圧Ｖｌｓと、ゼロよりやや大きい所定の電流値Ｉａ（例えば、数ｍＡ）に応じた基準電圧Ｖｒｅｆ０（例えば、数１０ｍＶ）との大小を比較し、インダクタ電流ＩＬがほぼゼロ（以下、適宜「ほぼゼロ」を単に“０”（ゼロ）と称する。）であるかを検出する。
具体的には、コンパレータ６０は、電圧Ｖｌｓが、基準電圧Ｖｒｅｆ０より大きい場合、つまり、インダクタ電流ＩＬが“０”である場合、ハイレベル（以下、“Ｈ”レベル）の信号Ｖｃ１を出力する。一方、コンパレータ６０は、電圧Ｖｌｓが、基準電圧Ｖｒｅｆ０より小さい場合、つまり、インダクタ電流ＩＬが“０”より大きい場合、ローレベル（以下、“Ｌ”レベル）の信号Ｖｃ１を出力する。
タイマ回路６１は、インダクタ電流ＩＬが“０”であることを示す“Ｈ”レベルの信号Ｖｃ１が、Ｒ入力に入力されている期間を計時し、“Ｌ”レベルの信号Ｖｃ１がＲ入力に入力されると、計時した時間をリセットする。
タイマ回路６１は、“Ｈ”レベルの信号Ｖｃ１が入力されてから“所定期間Ｔａ”だけ計時すると、交流電圧Ｖａｃの遮断を検出し、Ｑ出力から出力される電圧Ｖａｃｓを“Ｌ”レベルから“Ｈ”レベルに変化させる。なお、タイマ回路６１は、遮断された交流電圧Ｖａｃが復帰すると、電圧Ｖａｃｓを“Ｈ”レベルから“Ｌ”レベルに変化させる。
なお、タイマ回路６１には、信号Ｖｃ１が“Ｈ”レベルの期間を計時することとしたが、これに限られない。例えば、交流電圧Ｖａｃが遮断されると、出力電圧Ｖｏｕｔ及び帰還電圧Ｖｆｂは低下する。このため、タイマ回路６１は、信号Ｖｃ１が“Ｈ”レベル、かつ、帰還電圧Ｖｆｂが低下し所定レベルとなる期間を計時しても良い。このような構成であっても、交流電圧Ｖａｃの遮断を適切に検出することができる。
＜＜オン信号生成回路５２＞＞
オン信号生成回路５２は、インダクタ電流ＩＬが“０”となると、ＮＭＯＳトランジスタ２６をオンさせるための信号Ｖｐ１を出力する回路である。オン信号生成回路５２は、コンパレータ７０、遅延回路７１、及びパルス回路７２を含んで構成される。
コンパレータ７０は、コンパレータ６０と同様に、インダクタ電流ＩＬの電流値が、“０”であるかを検出する回路である。具体的には、コンパレータ７０は、電圧Ｖｌｓと、ゼロよりやや大きい電流値に応じた基準電圧Ｖｒｅｆ０との大小を比較し、インダクタ電流ＩＬの電流値が“０”であるかを検出する。
なお、コンパレータ７０は、インダクタ電流ＩＬが減少し、電圧Ｖｌｓが基準電圧Ｖｒｅｆ０より高くなると、インダクタ電流ＩＬが“０”であることを示す“Ｈ”レベルの信号Ｖｚを出力する。また、コンパレータ７０は、「第１比較回路」に相当する、インダクタ電流ＩＬと比較される電流値Ｉａは、「所定値」に相当する。
遅延回路７１は、コンパレータ“Ｈ”レベルの信号Ｖｚが出力されると、所定時間だけ遅延させて出力する。
パルス回路７２は、遅延回路７１から“Ｈ”レベルの信号Ｖｚが出力されると、“Ｈ”レベルのパルス信号Ｖｐ１を出力する。
＜＜オフ信号生成回路５３＞＞
オフ信号生成回路５３は、インダクタ電流ＩＬのピーク値が目標値となるか、ＮＭＯＳトランジスタ２６がオンされてから所定時間経過すると、ＮＭＯＳトランジスタ２６をオフするための信号Ｖｐ２を出力する回路である。オフ信号生成回路５３は、トランスコンダクタンスアンプ（以下、“ＯＴＡ”とする。）８０、目標値生成回路８１、コンパレータ８２、ターンオフ回路８３、ＯＲ回路８４、及び調整回路８５を含んで構成される。
ＯＴＡ８０は、端子ＦＢに印加される帰還電圧Ｖｆｂと、所定の基準電圧Ｖｒｅｆ１との誤差を出力する「誤差出力回路」である。なお、基準電圧Ｖｒｅｆ１は、目的レベルの出力電圧Ｖｏｕｔに応じて定められる電圧である。また、ＯＴＡ８０の出力と、接地と、の間には、端子ＣＯＭＰを介して、位相補償用の抵抗３４及びコンデンサ３５，３６が接続されている。ここで、ＯＴＡ８０の出力と、端子ＣＯＭＰと、が接続されたノードの電圧を、電圧Ｖｃｏｍｐとする。
目標値生成回路８１は、電圧Ｖｃｏｍｐに基づいて、出力電圧Ｖｏｕｔを目的レベルとするためのインダクタ電流ＩＬの“目標値”を生成する回路である。目標値生成回路８１は、図５に示すように、反転増幅回路７３、分圧抵抗回路７４を含んで構成される。
反転増幅回路７３は、電圧Ｖｃｏｍｐを反転し、所定のゲインで増幅して、電圧Ｖａとして出力する。分圧抵抗回路７４は、電圧Ｖａを、抵抗Ｒ１，Ｒ２で分圧した電圧Ｖｘを出力する。なお、本実施形態では、抵抗Ｒ１と、抵抗Ｒ２とが接続され、電圧Ｖｘが発生するノードを、“ノードＸ”とする。なお、反転増幅回路７３は、「電圧生成回路」に相当する。
コンパレータ８２は、電圧Ｖｌｓと、電圧Ｖｘとを比較して、インダクタ電流ＩＬが“目標値”となったか否かを示す信号Ｖｃ１を出力する。ここでは、電圧Ｖｘがコンパレータ８２の非反転入力端子に印加され、電圧Ｖｌｓがコンパレータ８２の反転入力端子に印加されている。このため、電圧Ｖｌｓのレベルが電圧Ｖｘのレベルより高い場合、信号Ｖｃ１は“Ｌ”レベルとなり、電圧Ｖｌｓのレベルが電圧Ｖｘのレベルより低くなると、信号Ｖｃ１は“Ｈ”レベルとなる。
なお、“Ｈ”レベルの信号Ｖｃ１は、インダクタ電流ＩＬが“目標値”となったことを示す信号である。また、コンパレータ８２は、「第２比較回路」に相当する。
ターンオフ回路８３は、ＮＭＯＳトランジスタ２６の最大オン期間を定めるための回路である。具体的には、ターンオフ回路８３は、ＮＭＯＳトランジスタ２６がオンされてから“所定期間Ｔｂ”、“Ｈ”レベルの信号Ｖｃ１が出力されないと、ＮＭＯＳトランジスタ２６をオフするための“Ｈ”レベルの信号Ｖｃ２（後述）を出力する回路である。
ターンオフ回路８３は、図６に示すように、ＯＲ回路７５、発振回路７６、及びコンパレータ７７を含んで構成される。
ＯＲ回路７５は、信号Ｖｃ１と、信号Ｖｃ２との論理和を演算して出力する。発振回路７６は、ＮＭＯＳトランジスタ２６をオンするための“Ｈ”レベルのパルス信号Ｖｐ１が出力されると、振幅が“０”から徐々に大きくなるランプ波Ｖｒを出力する。また、発振回路７６は、ＯＲ回路７５から“Ｈ”レベルの信号が出力されると、ランプ波Ｖｒの振幅を“０”にする。
コンパレータ７７は、“所定期間Ｔｂ”に応じた基準電圧Ｖｒｅｆ２と、ランプ波Ｖｒとの大小を比較して、比較結果として信号Ｖｃ２を出力する。コンパレータ７７は、ランプ波Ｖｒのレベルが基準電圧Ｖｒｅｆ２のレベルより低い場合、“Ｌ”レベルの信号Ｖｃ２を出力し、ランプ波Ｖｒのレベルが基準電圧Ｖｒｅｆ２のレベルより高くなると“Ｈ”レベルの信号Ｖｃ２を出力する。
したがって、ターンオフ回路８３は、ＮＭＯＳトランジスタ２６をオンするための“Ｈ”レベルの信号Ｖｐ１が入力されてから、“所定期間Ｔｂ”経過した場合に限り、“Ｈ”レベルの信号Ｖｃ２を出力する。
ＯＲ回路８４は、信号Ｖｃ１と、信号Ｖｃ２との論理和を演算し、信号Ｖｐ２として出力する。このため、インダクタ電流ＩＬに応じた電圧Ｖｌｓが、“目標値”を示す電圧Ｖｘとなったことを示す“Ｈ”レベルの信号Ｖｃ１を、コンパレータ８２が出力するか、“Ｈ”レベルの信号Ｖｃ２を、ターンオフ回路８３が出力すると、信号Ｖｐ２は、“Ｈ”レベルとなる。
調整回路８５は、電圧Ｖａｃｓと、帰還電圧Ｖｆｂと、に基づいて、交流電圧Ｖａｃ及び帰還電圧Ｖｆｂのいずれかが所定の条件を満たすと、インダクタ電流ＩＬの“目標値”を示す電圧Ｖｘを調整する。なお、調整回路８５の詳細については後述するが、調整回路８５は、交流電圧Ｖａｃが入力され、目的レベルの出力電圧Ｖｏｕｔが生成されている際には動作しない。
＜＜駆動回路５４＞＞
駆動回路５４は、オン信号生成回路５２からの信号Ｖｐ１と、オフ信号生成回路５３からの信号Ｖｐ２と、に基づいて、ＮＭＯＳトランジスタ２６をスイッチングするための信号Ｖｏｕｔを出力する。駆動回路５４は、ＳＲフロップフロップ７８、及びバッファ７９を含む。
ＳＲフロップフロップ７８のＳ入力には、信号Ｖｐ１が入力され、Ｒ入力には、信号Ｖｐ２が入力される。このため、ＳＲフロップフロップ７８のＱ出力である駆動信号Ｖｑは、信号Ｖｐ１が“Ｈ”レベルになると“Ｈ”レベルとなる。一方、駆動信号Ｖｑは、信号Ｖｐ２が“Ｈ”レベルになると、“Ｌ”レベルになる。
バッファ７９は、入力される駆動信号Ｖｑと同じ論理レベルの信号Ｖｏｕｔで、ゲート容量等の大きいＮＭＯＳトランジスタ２６を駆動する。
＝＝＝出力電圧Ｖｏｕｔが目的レベルの際の力率改善ＩＣ２５の動作＝＝＝
ここで、ＡＣ－ＤＣコンバータ１０が所定の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成し、負荷１１に一定の電力を供給している際の力率改善ＩＣ２５の動作を説明する。
なお、ここでは、交流電圧Ｖａｃは入力され、出力電圧Ｖｏｕｔは目的レベルであるため、上述した調整回路８５（詳細は後述）は動作しない。このため、調整回路８５は、インダクタ電流ＩＬの目標値となる電圧Ｖｘを調整することはない。
また、インダクタ電流ＩＬは、ＮＭＯＳトランジスタ２６がオンした際の交流電圧Ｖａｃのレベルに応じて変化する。具体的には、ＮＭＯＳトランジスタ２６がオンした際の交流電圧Ｖａｃのレベルが高いと、インダクタ電流ＩＬは大きく増加し、例えば“目標値”まで達する。一方、ＮＭＯＳトランジスタ２６がオンした際の交流電圧Ｖａｃのレベルが低いと、インダクタ電流ＩＬは“０”からあまり変化せず、“目標値”まで達することはない。
したがって、交流電圧Ｖａｃのレベルが低いと、ＮＭＯＳトランジスタ２６をオフするためのターンオフ回路８３が動作することになる。以下、交流電圧Ｖａｃのレベルが高い場合、交流電圧Ｖａｃのレベルが低い場合のそれぞれに対しする力率改善ＩＣ２５の動作について説明する。
＜＜交流電圧Ｖａｃのレベルが高い場合＞＞
図７は、交流電圧Ｖａｃのレベルが高い場合の力率改善ＩＣ２５の各波形の一例である。まず、時刻ｔ１０にインダクタ電流ＩＬが減少し、電流値Ｉａになると、つまり、電圧Ｖｌｓが上昇し、基準電圧Ｖｒｅｆ０となると、コンパレータ７０は、信号Ｖｚを“Ｈ”レベルに変化させる（図７では不図示）。また、時刻ｔ１０から遅延回路７１の遅延時間だけ経過した時刻ｔ１１になると、パルス回路７２は、パルス信号Ｖｐ１を出力する。
そして、パルス信号Ｖｐ１が出力されると、ＳＲフロップフロップ７８は、“Ｈ”レベルの駆動信号Ｖｑを出力するため、信号Ｖｏｕｔも“Ｈ”レベルとなる。この結果、ＮＭＯＳトランジスタ２６はオンし、インダクタ電流ＩＬは増加することになる。また、パルス信号Ｖｐ１が出力されると、ターンオフ回路８３の発振回路７６のランプ波Ｖｒの振幅は、増加する。
そして、時刻ｔ１２に、電圧Ｖｌｓが電圧Ｖｘとなると、つまり、インダクタ電流ＩＬが“目標値”となると、コンパレータ８２は、信号Ｖｃ１を“Ｈ”レベルに変化させるため、信号Ｖｐ２も“Ｈ”レベルになる。
この結果、ランプ波Ｖｒの振幅は“０”となるとともに、ＳＲフロップフロップ７８はリセットされる。したがって、駆動信号Ｖｑ及び信号Ｖｏｕｔは、“Ｌ”レベルとなり、ＮＭＯＳトランジスタ２６はオフするため、インダクタ電流ＩＬは徐々に減少する。また、時刻ｔ１３にインダクタ電流ＩＬが減少し、電流値Ｉａになると、時刻ｔ１０の動作が繰り返される。
このように、交流電圧Ｖａｃのレベルが高い場合、インダクタ電流ＩＬのピーク値は、目的レベルの出力電圧Ｖｏｕｔに応じた“目標値”となるよう、制御される。
＜＜交流電圧Ｖａｃのレベルが低い場合＞＞
図８は、交流電圧Ｖａｃのレベルが低い場合の力率改善ＩＣ２５の各波形の一例である。まず、時刻ｔ２０にインダクタ電流ＩＬが減少し、電流値Ｉａになると、つまり、電圧Ｖｌｓが上昇し、基準電圧Ｖｒｅｆ０となると、コンパレータ７０は、信号Ｖｚを“Ｈ”レベルに変化させる（図８では不図示）。また、時刻ｔ２０から遅延回路７１の遅延時間だけ経過した時刻ｔ２１になると、パルス回路７２は、パルス信号Ｖｐ１を出力する。
そして、パルス信号Ｖｐ１が出力されると、ＳＲフロップフロップ７８は、“Ｈ”レベルの駆動信号Ｖｑを出力するため、信号Ｖｏｕｔも“Ｈ”レベルとなる。この結果、ＮＭＯＳトランジスタ２６はオンし、インダクタ電流ＩＬは増加することになる。また、パルス信号Ｖｐ１が出力されると、ターンオフ回路８３の発振回路７６のランプ波Ｖｒの振幅は、増加する。
ここで、時刻ｔ２１においてＮＭＯＳトランジスタ２６がオンしても、上述のように交流電圧Ｖａｃのレベルが低いため、インダクタ電流ＩＬはあまり増加しない。このため、電圧Ｖｌｓが、電圧Ｖｘまで低下するより前の時刻ｔ２２において、ランプ波Ｖｒが、基準電圧Ｖｒｅｆ２となる。なお、時刻ｔ２２は、ＮＭＯＳトランジスタ２６がオンした時刻ｔ２１から、“所定期間Ｔｂ”だけ経過したタイミングである。
この結果、コンパレータ７７は、信号Ｖｃ２を“Ｈ”レベルに変化させるため、信号Ｖｐ２は“Ｈ”レベルになり、ＳＲフロップフロップ７８はリセットされる。したがって、駆動信号Ｖｑ及び信号Ｖｏｕｔは、“Ｌ”レベルとなり、ＮＭＯＳトランジスタ２６はオフするため、インダクタ電流ＩＬは徐々に減少する。また、時刻ｔ２３にインダクタ電流ＩＬが減少し、電流値Ｉａになると、時刻ｔ２０の動作が繰り返される。
このように、交流電圧Ｖａｃのレベルが低い場合、ＮＭＯＳトランジスタ２６は、“所定期間Ｔｂ”オンするよう、制御される。
＜＜交流電圧Ｖａｃが１周期入力される際の波形＞＞
図９は、交流電圧Ｖａｃが１周期入力された際のＡＣ－ＤＣコンバータ１０の主要な波形の一例である。ここで、ＡＣ－ＤＣコンバータ１０が、交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成し、負荷１１に一定の電力を供給している際、帰還電圧Ｖｆｂは一定となる。この結果、インダクタ電流ＩＬの“目標値”を示す電圧Ｖｘのレベルも一定になる。
時刻ｔ４０～時刻ｔ４１まで期間においては、交流電圧Ｖａｃのレベルが低いため、インダクタ電流ＩＬは、“目標値”まで増加しない。そして、この期間においては、ＮＭＯＳトランジスタ２６は、“所定期間Ｔｂ”でオンするよう制御されるため、インダクタ電流ＩＬのピーク値は、交流電圧Ｖａｃのレベルが高くなるにつれて、増加する。
時刻ｔ４１～時刻ｔ４２までの期間においては、交流電圧Ｖａｃのレベルが高いため、インダクタ電流ＩＬは、“目標値”まで増加する。この結果、この期間において、インダクタ電流ＩＬのピーク値は、目的レベルの出力電圧Ｖｏｕｔに応じた“目標値”となるよう、制御される。
そして、時刻ｔ４２～時刻ｔ４３までの期間は、時刻ｔ４０～ｔ４１までの期間と同様であるため、インダクタ電流ＩＬのピーク値は、交流電圧Ｖａｃのレベルが低くなるにつれて、減少する。なお、時刻ｔ４３以降、時刻ｔ４０と同様であるため、詳細な説明は省略する。
このように、本実施形態のＡＣ－ＤＣコンバータ１０では、インダクタ電流ＩＬのピークは、整流電圧Ｖｒｅｃと同様に変化する“台形”の波形となるため、力率が改善される。
＝＝＝調整回路８５の詳細＝＝＝
図７～図９では、出力電圧Ｖｏｕｔは目的レベルであることとしたが、例えば、出力電圧Ｖｏｕｔが目的レベルから低下すると、電圧Ｖｃｏｍｐは増加し、電圧Ｖｘは低下する。この結果、インダクタ電流ＩＬのピーク値は増加するため、出力電圧Ｖｏｕｔは上昇することになる。
一方、出力電圧Ｖｏｕｔが目的レベルから上昇すると、電圧Ｖｃｏｍｐは低下し、電圧Ｖｘは上昇する。この結果、インダクタ電流ＩＬのピーク値は低下するため、出力電圧Ｖｏｕｔは低下することになる。したがって、力率改善ＩＣ２５は、電圧Ｖｘ（つまり、インダクタ電流ＩＬのピーク値の“目標値”）を調整することにより、出力電圧Ｖｏｕｔのレベルを調整できる。
ここで、力率改善ＩＣ２５の電圧Ｖｘは、電圧Ｖｃｏｍｐに基づいて生成されるが、電圧Ｖｃｏｍｐを生成するＯＴＡ８０の出力には、容量の大きいコンデンサ３５，３６が接続されている。このため、ＯＴＡ８０は、例えば、負荷急変が発生した際に、電圧Ｖｃｏｍｐを直ちに変化させることはできない。
また、例えば、交流電圧Ｖａｃが遮断されると、出力電圧Ｖｏｕｔは低下するため、電圧Ｖｃｏｍｐは上昇する。そして、目標値生成回路８１は、インダクタ電流ＩＬのピーク値が大きくなるよう、インダクタ電流ＩＬの目標値（つまり、電圧Ｖｘ）を生成する。このような状況で、交流電圧Ｖａｃが復帰すると、交流電圧Ｖａｃのレベルが高い状態で、大きいインダクタ電流ＩＬがＮＭＯＳトランジスタ２６に流れることがある。このため、ＮＭＯＳトランジスタ２６がオフする際に、“サージ電圧”が発生してしまうことがある。
そこで、本実施形態の力率改善ＩＣ２５は、例えば、交流電圧Ｖａｃが復帰した際（または、入力した際）には、インダクタ電流ＩＬの急激な増加を抑制し、出力電圧Ｖｏｕｔが低下した際には、出力電圧Ｖｏｕｔを短時間で目的レベルとするために調整回路８５を設けている。
＜＜調整回路８５の構成＞＞
図１０は、調整回路８５の構成の一例を示す図である。調整回路８５は、ＯＴＡ１１０，１１２、スイッチ１１１、及び制御回路１２０～１２２を含んで構成される。なお、ＯＴＡ１１０、スイッチ１１１、制御回路１２０，１２１は、「第１調整回路」に相当し、ＯＴＡ１１２、及び制御回路１２０は、「第２調整回路」に相当する。
＜＜ＯＴＡ１１０及び制御回路１２０＞＞
ＯＴＡ１１０は、交流電圧Ｖａｃが入力した際（または、復帰した際）に、インダクタ電流ＩＬが大きくなり過ぎることを防ぐための回路である。ＯＴＡ１１０は、帰還電圧Ｖｆｂと、所定の基準電圧Ｖｒｅｆ３との差に応じた電流を、抵抗Ｒ１，Ｒ２の間の“ノードＸ”に供給する。ここで、基準電圧Ｖｒｅｆ３のレベルは、例えば、目的レベルの出力電圧Ｖｏｕｔを生成するために用いられる基準電圧Ｖｒｅｆ１のレベルと同じである。
また、詳細は後述するが、ＯＴＡ１１０が動作する前には、交流電圧Ｖａｃの供給が停止されているため、帰還電圧Ｖｆｂは、基準電圧Ｖｒｅｆ３（＝Ｖｒｅｆ１）より低くなっている。この状態では、ＯＴＡ１１０は、“ノードＸ”に電流を吐き出すため、電圧Ｖｘは上昇する。したがって、ＯＴＡ１１０は、交流電圧Ｖａｃが入力した際に、インダクタ電流ＩＬのピーク値が小さくなるよう、電圧Ｖｘを調整する。なお、ＯＴＡ１１０は、「第１電流調整回路」に相当する。
制御回路１２０は、入力検出回路５１から出力される電圧Ｖａｃｓに基づいて、交流電圧Ｖａｃが入力した際、“所定期間Ｔｃ”だけ、ＯＴＡ１１０を動作させる回路である。制御回路１２０は、図１１に示すように、立下り検出回路２００、及びタイマ回路２０１を含んで構成される。
立下り検出回路２００は、交流電圧Ｖａｃが入力された際の電圧Ｖａｃｓの立下りを検出し、タイマ回路２０１は、電圧Ｖａｃｓの立下りから、“所定期間Ｔｃ”だけ計時する。そして、タイマ回路２０１は、“所定期間Ｔｃ”だけ、ＯＴＡ１１０を動作させる。
＜＜スイッチ１１１及び制御回路１２１＞＞
スイッチ１１１は、交流電圧Ｖａｃが入力した際に、出力電圧Ｖｏｕｔを、目的レベルまで緩やかに上昇させる、いわゆる“ソフトスタート”を力率改善ＩＣ２５に実行させるための回路である。スイッチ１１１は、ＯＴＡ８０の出力が接続された端子ＣＯＭＰと、接地との間に設けられ、例えば交流電圧Ｖａｃが入力されなくなると、コンデンサ３５，３６を放電し、電圧Ｖｃｏｍｐを低下させる。
なお、詳細は後述するが、例えば、交流電圧Ｖａｃの供給が停止されると、出力電圧Ｖｏｕｔは低下するため、電圧Ｖｃｏｍｐは上昇する。このような場合、電圧Ｖｘは低下するため、インダクタ電流ＩＬの“目標値”は大きくなる。しかしながら、本実施形態のスイッチ１１１は、電圧Ｖｃｏｍｐを低下させ、インダクタ電流ＩＬの“目標値”を小さくすることができる。この結果、例えば、交流電圧Ｖａｃが復帰した場合には、インダクタ電流ＩＬを小さな値から増加させることができるため、“ソフトスタート”が実現される。
制御回路１２１は、入力検出回路５１から出力される電圧Ｖａｃｓに基づいて、交流電圧Ｖａｃの供給が停止された際、電圧Ｖｃｏｍｐが、所定の“電圧範囲Ｙ”で変化するよう、スイッチ１１１のオン、オフを制御する回路である。ここで、“電圧範囲Ｙ”は、交流電圧Ｖａｃが復帰した際に、“サージ電圧”を抑制しつつ、“ソフトスタート”が実現できる電圧範囲である。
本実施形態の制御回路１２１は、交流電圧Ｖａｃが入力されず、入力検出回路５１から出力される電圧Ｖａｃｓが“Ｈ”レベルとなると、電圧Ｖｃｏｍｐが所定の電圧Ｖ１となるまで、スイッチ１１１を“オン”する。
また、制御回路１２１は、電圧Ｖｃｏｍｐが低下し、所定の電圧Ｖ１（＞０）となると、スイッチ１１１を“オフ”する。これにより、電圧Ｖｃｏｍｐが例えば“０Ｖ”まで低下し、“ソフトスタート”に必要以上に時間がかかることを防ぐことができる。
そして、制御回路１２１は、電圧Ｖｃｏｍｐが上昇し、所定の電圧Ｖ２（＞電圧Ｖ１）となると、スイッチ１１１を“オン”する。この結果、交流電圧Ｖａｃが入力されず、電圧Ｖａｃｓが“Ｈ”レベルとなると、電圧Ｖｃｏｍｐは、電圧Ｖ１～電圧Ｖ２の“電圧範囲Ｙ”で変化する。なお、本実施形態の制御回路１２１は、例えば、電圧Ｖｃｏｍｐを、電圧Ｖ１，Ｖ２と比較する、ヒステリシスコンパレータ（不図示）を含んで構成される。
また、制御回路１２１は、交流電圧Ｖａｃが入力され、入力検出回路５１から出力される電圧Ｖａｃｓが“Ｌ”レベルとなると、スイッチ１１１を“オフ”する。したがって、交流電圧Ｖａｃが入力されると、ＯＴＡ８０は、スイッチ１１１の影響を受けず、帰還電圧Ｖｆｂに応じた電圧Ｖｃｏｍｐを生成することになる。
なお、スイッチ１１１、及び制御回路１２１は、「誤差調整回路」に相当する。
＜＜ＯＴＡ１１２及び制御回路１２２＞＞
ＯＴＡ１１２は、交流電圧Ｖａｃが入力された状態で、出力電圧Ｖｏｕｔが低下した際に、出力電圧Ｖｏｕｔを短時間で目的レベルまで上昇させるための回路である。ＯＴＡ１１２は、帰還電圧Ｖｆｂと、所定の基準電圧Ｖｒｅｆ４と、の差に応じた電流を、抵抗Ｒ１，Ｒ２の間の“ノードＸ”に供給する。ここで、基準電圧Ｖｒｅｆ４のレベルは、例えば、目的レベルの出力電圧Ｖｏｕｔを生成するために用いられる基準電圧Ｖｒｅｆ１のレベルより低い。
また、詳細は後述するが、ＯＴＡ１１２が動作する前には、例えば、負荷１１に流れる電流が増加し、負荷１１が“重負荷”の状態となると、帰還電圧Ｖｆｂは、基準電圧Ｖｒｅｆ４（＜Ｖｒｅｆ１）より低くなることがある。この状態において、ＯＴＡ１１２は、“ノードＸ”から電流を吸い込むため、電圧Ｖｘは低下する。
したがって、ＯＴＡ１１２は、出力電圧Ｖｏｕｔが低下した際に、インダクタ電流ＩＬのピーク値が大きくなるよう、電圧Ｖｘを調整する。なお、ＯＴＡ１１２は、「第２電流調整回路」に相当する。
制御回路１２２は、電圧Ｖａｃｓと、帰還電圧Ｖｆｂと、に基づいて、交流電圧Ｖａｃが入力しつつ、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ４より低くなった場合だけ、ＯＴＡ１１２を動作させる回路である。
＜＜制御回路１２２の詳細＞＞
制御回路１２２は、図１２に示すように、インバータ２１０、ＯＲ回路２１１，２１３、ＡＮＤ回路２１２、コンパレータ２２０、立下り検出回路２２１，２２２、及びタイマ回路２２３を含んで構成される。
コンパレータ２２０は、帰還電圧Ｖｆｂが、ＯＴＡ１１２を動作させるための基準電圧Ｖｒｅｆ４となったか否かを検出するための回路である。コンパレータ２２０は、帰還電圧Ｖｆｂが、基準電圧Ｖｒｅｆ４より高い場合には、“Ｌ”レベルの信号を出力し、帰還電圧Ｖｆｂが、基準電圧Ｖｒｅｆ４より低い場合には、“Ｈ”レベルの信号を出力する。
立下り検出回路２２１は、帰還電圧Ｖｆｂが、基準電圧Ｖｒｅｆ４より高くなると、ＯＴＡ１１２の動作を停止させるための信号を生成するための回路である。具体的には、コンパレータ２２０の信号が“Ｈ”レベルから“Ｌ”レベルになると、“Ｈ”レベルのパルス信号を出力する。
立下り検出回路２２２は、電圧Ｖａｃｓが、“Ｈ”レベル（交流電圧Ｖａｃの遮断を示すレベル）から“Ｌ”レベル（交流電圧Ｖａｃの入力を示すレベル）に変化する立ち下がりを検出し、交流電圧Ｖａｃが入力されたこと示すパルス信号を出力する。
タイマ回路２２３は、交流電圧Ｖａｃが入力されてから“所定期間Ｔｄ”だけ、コンパレータ２２０の検出結果をマスクするための信号を出力する。具体的には、タイマ回路２２３は、立下り検出回路２２２からのパルス信号が入力されると、“所定期間Ｔｄ”だけ“Ｌ”レベルの信号を出力する。
＝＝交流電圧Ｖａｃが入力され、帰還電圧Ｖｆｂが低下した場合＝＝
まず、交流電圧Ｖａｃが入力され、帰還電圧Ｖｆｂが低下した場合の制御回路１２２の動作について説明する。なお、以下、本実施形態では、ＳＲフリップフロップ２２４は、予めリセットされていることとする。
交流電圧Ｖａｃが入力されている場合、入力検出回路５１から出力される電圧Ｖａｃｓは、“Ｌ”レベルであるため、インバータ２１０からの“Ｈ”レベル信号は、ＯＲ回路２１１を介してＡＮＤ回路２１２に出力される。このため、この状況では、帰還電圧Ｖｆｂが、基準電圧Ｖｒｅｆ４より低くなると、コンパレータ２２０の出力は、“Ｈ”レベルになる。このため、ＳＲフリップフロップ２２４のＱ出力からは、ＯＴＡ１１２を動作させる“Ｈ”レベルの信号が出力される。
なお、帰還電圧Ｖｆｂが、基準電圧Ｖｒｅｆ４より高くなると、立下り検出回路２２１は、“Ｈ”レベルのパルス信号を出力する。この結果、ＳＲフリップフロップ２２４のＱ出力からは、ＯＴＡ１１２の動作を停止させる“Ｌ”レベルの信号が出力される。
＝＝交流電圧Ｖａｃが遮断され、復帰した場合＝＝
つぎに、交流電圧Ｖａｃが遮断された後に復帰した場合の制御回路１２２の動作について説明する。
交流電圧Ｖａｃが遮断されると、入力検出回路５１から出力される電圧Ｖａｃｓは“Ｈ”レベルとなるため、ＳＲフリップフロップ２２４のＱ出力からは、ＯＴＡ１１２の動作を停止させる“Ｌ”レベルの信号が出力される。
また、この際、ＡＮＤ回路２１２には、インバータ２１０からの“Ｌ”レベルの信号がＯＲ回路２１１を介して出力される。このため、この期間において、コンパレータ２２０の出力により、ＯＴＡ１１２が動作することは禁止される。
そして、交流電圧Ｖａｃが復帰し、入力が再開すると、電圧Ｖａｃｓは“Ｌ”レベルとなるため、タイマ回路２２３から、“所定期間Ｔｄ”だけ、コンパレータ２２０の検出結果をマスクするための“Ｌ”レベルの信号が出力される。したがって、交流電圧Ｖａｃが復帰した後、“所定期間Ｔｄ”は、ＯＴＡ１１２の動作は停止され続ける。
ここで、交流電圧Ｖａｃが復帰した際に、ＯＴＡ１１２が動作すると、ＯＴＡ１１２は、上述した様に、インダクタ電流ＩＬのピーク値が大きくなるよう、電圧Ｖｘを調整する。この結果、交流電圧Ｖａｃが復帰した際に、“サージ電圧”が発生してしまうことがある。本実施形態では、交流電圧Ｖａｃが復帰した後、例えば、出力電圧Ｖｏｕｔが目的レベルとなるに十分な“所定期間Ｔｄ”だけ、ＯＴＡ１１２を停止し続けている。したがって、本実施形態では、ＯＴＡ１１２を所望のタイミングで動作させることができる。
そして、交流電圧Ｖａｃが復帰し、“所定期間Ｔｄ”が経過すると、制御回路１２２は、コンパレータ２２０の検出結果に基づいて、ＯＴＡ１１２の動作を制御する。
なお、本実施形態の制御回路１２２は、交流電圧Ｖａｃが復帰し、“所定期間Ｔｄ”だけＯＴＡ１１２を停止し続けることとしたが、これに限られない。例えば、制御回路１２２の代わりに、交流電圧Ｖａｃが復帰し、帰還電圧Ｖｆｂが所定のレベル（例えば、基準電圧Ｖｒｅｆ１）となるまで、ＯＴＡ１１２を停止し続ける制御回路（不図示）を用いても良い。
＝＝＝出力電圧Ｖｏｕｔが目的レベルから低下した際の力率改善ＩＣ２５の動作＝＝＝
図１３は、出力電圧Ｖｏｕｔが目的レベルから低下した際の力率改善ＩＣ２５の動作を説明するための図である。なお、ここでは、交流電圧Ｖａｃは入力され続けていることとする。
例えば、時刻ｔ５０において、負荷１１に流れる電流が増加し、負荷１１が“重負荷”の状態になると、出力電圧Ｖｏｕｔは低下するため、帰還電圧Ｖｆｂも同様に低下する。なお、上述したように、ＯＴＡ８０の出力には、容量の大きいコンデンサ３５，３６が接続されているため、電圧Ｖｃｏｍｐが直ちに変化することはない。
そして、時刻ｔ５１に、出力電圧Ｖｏｕｔの低下にともない、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ４となると、図１０に示す制御回路１２２は、ＯＴＡ１１２を動作させる。したがって、ＯＴＡ１１２は、電圧Ｖｘが小さくなるよう、つまり、インダクタ電流ＩＬのピーク値が大きくなるよう、“ノードＸ”から電流を吸い込む。
この結果、力率改善ＩＣ２５は、インダクタ電流ＩＬのピーク値の“目標値”を、ＯＴＡ１１２が動作しない場合よりも高くすることができる。したがって、例えば、ＯＴＡ１１２を用いない場合（図１３の一点鎖線）と比較すると、出力電圧Ｖｏｕｔの低下が抑制される。
そして、時刻ｔ５２に、出力電圧Ｖｏｕｔの上昇にともない、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ４となると、ＯＴＡ１１２の動作は停止する。この結果、本実施形態の力率改善ＩＣ２５は、ＯＴＡ１１２を用いない場合と比較すると、より短時間で出力電圧Ｖｏｕｔを目的レベルとすることができる。
＝＝＝交流電圧Ｖａｃが遮断され、復帰した際の力率改善ＩＣ２５の動作＝＝＝
図１４は、交流電圧Ｖａｃが遮断され、復帰した際の力率改善ＩＣ２５の動作を説明するための図である。なお、図１４では、電圧Ｖｌｓは、便宜上ピーク値で表している。
例えば、時刻ｔ６０において、交流電圧Ｖａｃが遮断されると、交流電圧Ｖａｃのレベルは低下し、例えば時刻ｔ６１に“０Ｖ”まで低下する。
時刻ｔ６１に交流電圧Ｖａｃが“０Ｖ”となると、インダクタ電流ＩＬも“０”となるため、図４の入力検出回路５１のタイマ回路６１は、時間の計時を開始する。
そして、例えば時刻ｔ６２に、出力電圧Ｖｏｕｔの低下にともない、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ４となると、制御回路１２２は、ＯＴＡ１１２を動作させる。
しかしながら、時刻ｔ６１から所定期間Ｔａ経過した時刻ｔ６３になると、入力検出回路５１は、電圧Ｖａｃｓを“Ｈ”レベルに変化させる。この結果、制御回路１２２は、ＯＴＡ１１２の動作を停止させる。
また、電圧Ｖａｃｓを“Ｈ”レベルとなる時刻ｔ６３には、制御回路１２１は、スイッチ１１１のオン、オフの制御を開始する。この結果、電圧Ｖｃｏｍｐは、低下し、電圧Ｖ１～電圧Ｖ２の“電圧範囲Ｙ”で変化することになる。
そして、時刻ｔ６４に交流電圧Ｖａｃが復帰すると、電圧Ｖａｃｓは“Ｌ”レベルとなるため、制御回路１２１は、スイッチ１１１をオフする。この結果、電圧Ｖｃｏｍｐは、低いレベルから上昇するため、“ソフトスタート”が実現されることになる。
また、時刻ｔ６４において、電圧Ｖａｃｓが“Ｌ”レベルとなると、制御回路１２０は、ＯＴＡ１１０を所定期間Ｔｃだけ動作させる。上述のように、ＯＴＡ１１０は、“ノードＸ”に電流を吐き出すため、電圧Ｖｘは上昇し、インダクタ電流ＩＬのピーク値が小さくなる。これにより、例えば、ＯＴＡ１１０が動作しない場合の出力電圧Ｖｏｕｔ（図１４の時刻ｔ６４以降の一点鎖線）と比較すると、出力電圧Ｖｏｕｔ（図１４の実線）を緩やかに変化させる“ソフトスタート”を実現することができる。
＝＝＝まとめ＝＝＝
以上、本実施形態のＡＣ－ＤＣコンバータ１０について説明した。調整回路８５は、目標値生成回路８１の“入力ノード”（反転増幅回路７３の入力ノード）と、“出力ノード”（ノードＸ）とに接続されている。そして、調整回路８５は、ＡＣ－ＤＣコンバータ１０に所望の動作をするよう、“入力ノード”または“出力ノード”の電圧を変化させることにより、インダクタ電流ＩＬの“目標値”を調整する。このため、力率改善ＩＣ２５の動作条件が大きく変化した場合であっても、ＡＣ－ＤＣコンバータ１０に所望の動作をさせることができる。
また、調整回路８５は、目標値生成回路８１の“入力ノード”または“出力ノード”に対し、電流を吐き出す、または吸い込むことにより、“入力ノード”または“出力ノード”の電圧を変化させている。このため、本実施形態では、容易に“入力ノード”または“出力ノード”の電圧を変化させることができる。
調整回路８５は、例えば、交流電圧Ｖａｃが遮断されること、または帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ４となることを条件（「所定の条件」）として、インダクタ電流ＩＬの“目標値”を調整する。このため、力率改善ＩＣ２５の動作条件が大きく変化した場合であっても、ＡＣ－ＤＣコンバータ１０に所望の動作をさせることができる。
また、調整回路８５のＯＴＡ１１０と、スイッチ１１１とは、交流電圧Ｖａｃが入力されていない場合、インダクタ電流ＩＬの“目標値”を小さくする。このため、交流電圧Ｖａｃが復帰した際に、大きなインダクタ電流ＩＬが流れることを防ぐことができるため、ＡＣ－ＤＣコンバータ１０を安全に動作させることができる。
また、ＯＴＡ１１０は、“ノードＸ”に電流を供給することにより、インダクタ電流ＩＬの“目標値”を小さくすることができる。
また、交流電圧Ｖａｃが入力されていない場合に、例えばバイアス電流回路（不図示）を用いて、所定電流を“ノードＸ”に供給し、インダクタ電流ＩＬの“目標値”を小さくしても良い。ただし、ＯＴＡ１１０は、帰還電圧Ｖｆｂに応じて、“ノードＸ”に供給する電流値を変化させることができる。このため、所定電流を生成するバイアス電流回路を用いるより、確実に大きなインダクタ電流ＩＬが流れることを防ぐことができる。
また、交流電圧Ｖａｃが入力されていない場合に、“ノードＸ”の電圧Ｖｘを直接調整せず、電圧Ｖｃｏｍｐを調整しても、交流電圧Ｖａｃが復帰した際に、大きなインダクタ電流ＩＬが流れることを防ぐことができる。
また、電圧Ｖｃｏｍｐの調整は、例えば、コンデンサ３５，３６を放電するスイッチ１１１を用いることにより実現できる。なお、本実施形態では、スイッチ１１１が制御されることにより、電圧Ｖｃｏｍｐは、“電圧範囲Ｙ”に入るよう、調整されたがこれに限られない。例えば、交流電圧Ｖａｃが入力されていない場合に、スイッチ１１１をオンし、電圧Ｖｃｏｍｐを“０Ｖ”としても良い。このような場合であっても、交流電圧Ｖａｃが復帰した場合に“ソフトスタート”を実現できる。
また、調整回路８５のＯＴＡ１１２は、交流電圧Ｖａｃが入力されつつ、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ４まで低下すると、インダクタ電流ＩＬの“目標値”を大きくする。これにより、負荷１１が、例えば“重負荷”の状態になった際に、出力電圧Ｖｏｕｔが大きく低下することを防ぐことができる。
また、ＯＴＡ１１２は、“ノードＸ”から電流を吸い込むことにより、インダクタ電流ＩＬの“目標値”を大きくすることができる。
また、帰還電圧Ｖｆｂが低下した場合、例えばバイアス電流回路（不図示）を用いて、所定電流を“ノードＸ”から吸い込み、インダクタ電流ＩＬの“目標値”を大きくしても良い。ただし、ＯＴＡ１１２は、帰還電圧Ｖｆｂに応じて、“ノードＸ”から吸い込む電流値を変化させることができる。例えば、出力電圧Ｖｏｕｔが大きく低下している場合、ＯＴＡ１１２は、大きな電流を“ノードＸ”から吸い込み、インダクタ電流ＩＬの“目標値”をより大きくすることができる。このため、バイアス電流回路（不図示）を用いる場合より、出力電圧Ｖｏｕｔの低下を防ぐことができる。
また、駆動回路５４は、インダクタ電流ＩＬが“目標値”とならない場合であっても、ＮＭＯＳトランジスタ２６がオンしてから“所定期間Ｔｂ”経過すると、ＮＭＯＳトランジスタ２６をオフする。これにより、例えば、図９に示すように、インダクタ電流ＩＬのピーク値を“台形”の波形とすることができるため、力率は改善される。
また、駆動回路５４は、交流電圧Ｖａｃの半周期の期間において、インダクタ電流ＩＬのピーク値の波形を、“台形”の波形とするが、「台形」とは、数学的に厳密な台形のみならず、実質的に台形とみなせるものでも良い。なお、実質的に台形とは、例えば、上底と、下底とが平行にならない形状を含む。
このため、例えば、交流電圧Ｖａｃの半周期の期間において、インダクタ電流ＩＬの“目標値”が交流電圧Ｖａｃのレベルに応じて変化することがあるが、このような際に得られるインダクタ電流ＩＬのピーク値の波形も、実質的には台形の波形となる。
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
例えば、電圧Ｖｘを調整する際に、“ノードＸ”に流れる電流が調整されることとしたが、これに限られない。例えば、電圧Ｖｘを生成する抵抗Ｒ１，Ｒ２を可変抵抗とし、動作条件に応じて、抵抗Ｒ１，Ｒ２の抵抗値と調整することにより、電圧Ｖｘを調整しても良い。このような構成とした場合であっても、本実施形態と同様の効果を得ることができる。
１０ ＡＣ－ＤＣコンバータ
１１ 負荷
２０ 全波整流回路
２１，２２，３５，３６ コンデンサ
２３ インダクタ
２４ ダイオード
２５ 力率改善ＩＣ
２６ ＮＭＯＳトランジスタ
３０～３４，Ｒ１，Ｒ２ 抵抗
５０ レベルシフト回路
５１ 入力検出回路
５２ オン信号生成回路
５３ オフ信号生成回路
５４ 駆動回路
６０，７０，７７，８２，２２０ コンパレータ
６１，２０１，２２３ タイマ回路
７１ 遅延回路
７２ パルス回路
７３ 反転増幅回路
７４ 分圧抵抗回路
７６ 発振回路
７８，２２４ ＳＲフリップフロップ
７９ バッファ
８０，１１０，１１２ ＯＴＡ
８１ 目標値生成回路
８３ ターンオフ回路
７５，８４，２１１，２１３ ＯＲ回路
８５ 調整回路
１１１ スイッチ
１２０～１２２ 制御回路
２００，２２１，２２２ 立下り検出回路
２１０ インバータ
２１２ ＡＮＤ回路

Claims (14)

  1. 交流電圧を整流する整流回路と、前記整流回路からの整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタとを備え、前記交流電圧から生成される出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、
    前記出力電圧に応じた帰還電圧と、基準電圧との誤差を出力する誤差出力回路と、
    前記誤差に基づいて、前記インダクタ電流の目標値を生成する目標値生成回路と、
    前記目標値生成回路に接続され、前記目標値を調整する調整回路と、
    前記インダクタ電流と、前記目標値より小さい所定値と、を比較する第１比較回路と、
    前記インダクタ電流と、前記目標値と、を比較する第２比較回路と、
    前記インダクタ電流が前記所定値となると、前記トランジスタをオンし、前記インダクタ電流が前記目標値となると、前記トランジスタをオフする駆動回路と、
    を備え、
    前記調整回路は、
    前記整流回路に前記交流電圧が入力されていない場合、前記目標値を小さくすること、
    を特徴とする集積回路。
  2. 請求項１に記載の集積回路であって、
    前記調整回路は、前記目標値生成回路に対し電流を吐き出す、または、前記目標値生成回路から電流を吸い込むこと、
    を特徴とする集積回路。
  3. 請求項１または請求項２に記載の集積回路であって、
    前記調整回路は、前記交流電圧及び前記帰還電圧のうち少なくとも一方が所定の条件を満たすと、前記目標値を調整すること、
    を特徴とする集積回路。
  4. 請求項１に記載の集積回路であって、
    前記目標値生成回路は、
    前記誤差が入力され、前記誤差に応じた電圧を生成する電圧生成回路と、
    前記電圧生成回路の電圧を分圧し、前記目標値として出力する分圧回路と、
    を含み、
    前記調整回路は、
    前記整流回路に前記交流電圧が入力されていない場合、前記目標値が小さくなるよう、前記分圧回路の抵抗に流れる電流を調整する第１電流調整回路を含むこと、
    を特徴とする集積回路。
  5. 請求項４に記載の集積回路であって、
    前記電圧生成回路は、前記誤差を増幅する増幅回路であり、
    前記第１電流調整回路は、前記帰還電圧に応じた電流を前記抵抗に流すトランスコンダクタンスアンプであること、
    を特徴とする集積回路。
  6. 請求項１～５の何れか一項に記載の集積回路であって、
    前記調整回路は、
    前記整流回路に前記交流電圧が入力されていない場合、前記目標値が小さくなるよう、前記誤差を調整する誤差調整回路を含むこと、
    を特徴とする集積回路。
  7. 請求項６に記載の集積回路であって、
    前記誤差調整回路は、
    前記誤差出力回路からの前記誤差を示す電圧が生成されるコンデンサを放電するスイッチを含むこと、
    を特徴とする集積回路。
  8. 交流電圧を整流する整流回路と、前記整流回路からの整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタとを備え、前記交流電圧から生成される出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、
    前記出力電圧に応じた帰還電圧と、基準電圧との誤差を出力する誤差出力回路と、
    前記誤差に基づいて、前記インダクタ電流の目標値を生成する目標値生成回路と、
    前記目標値生成回路に接続され、前記目標値を調整する調整回路と、
    前記インダクタ電流と、前記目標値より小さい所定値と、を比較する第１比較回路と、
    前記インダクタ電流と、前記目標値と、を比較する第２比較回路と、
    前記インダクタ電流が前記所定値となると、前記トランジスタをオンし、前記インダクタ電流が前記目標値となると、前記トランジスタをオフする駆動回路と、
    を備え、
    前記調整回路は、
    前記整流回路に前記交流電圧が入力されつつ、前記帰還電圧が所定レベルまで低下した場合、前記目標値を大きくすること、
    を特徴とする集積回路。
  9. 請求項８に記載の集積回路であって、
    前記目標値生成回路は、
    前記誤差が入力され、前記誤差に応じた電圧を生成する電圧生成回路と、
    前記電圧生成回路の電圧を分圧し、前記目標値として出力する分圧回路と、
    を含み、
    前記調整回路は、
    前記整流回路に前記交流電圧が入力されつつ、前記帰還電圧が前記所定レベルまで低下した場合、前記目標値が大きくなるよう、前記分圧回路の抵抗に流れる電流を調整する第２電流調整回路を含むこと、
    を特徴とする集積回路。
  10. 請求項９に記載の集積回路であって、
    前記電圧生成回路は、前記誤差を増幅する増幅回路であり、
    前記第２電流調整回路は、前記帰還電圧に応じた電流を前記抵抗に流すトランスコンダクタンスアンプであること、
    を特徴とする集積回路。
  11. 請求項１～１０の何れか一項に記載の集積回路であって、
    前記駆動回路は、
    前記インダクタ電流が前記目標値となるか、前記トランジスタがオンされてから所定期間経過すると、前記トランジスタをオフすること、
    を特徴とする集積回路。
  12. 請求項１１に記載の集積回路であって、
    前記駆動回路は、
    前記交流電圧が第一所定レベルよりも低い場合、前記トランジスタがオンされてから所定期間経過すると、前記トランジスタをオフし、
    前記交流電圧が前記第一所定レベルよりも高い場合、前記インダクタ電流が前記目標値となると、前記トランジスタをオフすること、
    を特徴とする集積回路。
  13. 交流電圧を整流する整流回路と、前記整流回路からの整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタとを備え、前記交流電圧から生成される出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、
    前記出力電圧に応じた帰還電圧と、基準電圧との誤差を出力する誤差出力回路と、
    前記誤差に基づいて、前記インダクタ電流の目標値を生成する目標値生成回路と、
    前記インダクタ電流と、前記目標値より小さい所定値と、を比較する第１比較回路と、
    前記インダクタ電流と、前記目標値と、を比較する第２比較回路と、
    前記インダクタ電流が前記所定値となると、前記トランジスタをオンし、前記インダクタ電流が前記目標値となると、前記トランジスタをオフする駆動回路と、
    前記整流回路に前記交流電圧が入力されていない場合、前記目標値を小さくする第１調整回路と、
    前記整流回路に前記交流電圧が入力されつつ、前記帰還電圧が所定レベルまで低下した場合、前記目標値を大きくする第２調整回路と、
    を備えることを特徴とする集積回路。
  14. 交流電圧を整流する整流回路と、前記整流回路からの整流電圧が印加されるインダクタと、前記インダクタに流れるインダクタ電流を制御するトランジスタとを備え、前記交流電圧から生成される出力電圧を生成する電源回路の前記トランジスタをスイッチングする集積回路であって、
    前記出力電圧に応じた帰還電圧と、基準電圧との誤差を出力する誤差出力回路と、
    前記誤差に基づいて、前記インダクタ電流の目標値を生成する目標値生成回路と、
    前記インダクタ電流と、前記目標値より小さい所定値と、を比較する第１比較回路と、
    前記インダクタ電流と、前記目標値と、を比較する第２比較回路と、
    前記インダクタ電流が前記所定値となると、前記トランジスタをオンし、前記インダクタ電流が前記目標値となるか、前記トランジスタがオンされてから所定期間経過すると、前記トランジスタをオフする駆動回路と、
    を備え、
    前記目標値生成回路は、
    一定レベルの前記帰還電圧に基づいて、一定レベルとなる前記目標値を生成する、
    ことを特徴とする集積回路。
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