JP7586776B2 - 半導体装置とその製造方法 - Google Patents

Description

本明細書が開示する技術は、半導体装置とその製造方法に関する。

窒化物半導体及び酸化ガリウム等の化合物半導体では、高活性なｐ型の拡散領域を形成することが難しい。例えば、窒化物半導体の場合、ｐ型ドーパントを活性化させるために１２００℃以上の熱処理が必要とされている。しかしながら、このような高温の熱処理を行うと、窒化物半導体層の表面から窒素が抜け、窒化物半導体層の表面にピットが形成されてしまう。このため、高温の熱処理を行うことができず、高活性なｐ型の拡散領域を形成することが難しいとされている。

特許文献１は、例えば窒化アルミニウム等の高融点な材料からなるキャップ層を窒化物半導体層上に成膜する技術を提案する。このようなキャップ層を利用すると、窒素抜けを抑えながら高温の熱処理を行うことができるので、高活性なｐ型の拡散領域を形成することができる。

特開２０１７－１０８０８０号公報

キャップ層を利用する技術では、高温の熱処理を実施した後に、エッチング技術を利用してキャップ層が除去される。しかしながら、エッチングが不十分でキャップ層が残存してしまうことがある。特に、キャップ層がチャネル領域上に残存すると、キャップ層がｎ型又はｉ型であることから、閾値電圧を低下させることが懸念される。

本明細書が開示する半導体装置は、第１化合物半導体層（１４，１１４）と第２化合物半導体層（１６，１１６）を有する化合物半導体層（１５，１１５）であって、前記第２化合物半導体層は前記第１化合物半導体層上に設けられているとともに前記第１化合物半導体層よりも融点が高い、化合物半導体層と、前記化合物半導体層の前記第２化合物半導体層上に設けられている絶縁ゲート（４０，１４０）と、を備えることができる。前記化合物半導体層は、第１導電型のドリフト領域（２２，１２２）と、第１導電型のソース領域（２５，１２５）と、前記ドリフト領域と前記ソース領域の間に設けられており、前記化合物半導体層の上面に露出する位置に配置されている第２導電型のボディ領域（２４，１２４）と、を有することができる。前記絶縁ゲートは、前記ドリフト領域と前記ソース領域の間の位置にある前記ボディ領域に対向している。前記ドリフト領域と前記ソース領域の間の位置にある前記ボディ領域は、前記第１化合物半導体層と前記第２化合物半導体層の双方を跨いで配置されている。

上記半導体装置では、キャップ層として機能する前記第２化合物半導体層が残存している。しかしながら、上記半導体装置では、前記ドリフト領域と前記ソース領域の間の位置にある前記ボディ領域、即ち、チャネル領域が前記第１化合物半導体層と前記第２化合物半導体層の双方を跨いで形成されている。このため、キャップ層として機能する前記第２化合物半導体層が残存していても、前記第２化合物半導体層が前記チャネル領域として構成されているので、上記半導体装置の閾値電圧の低下が抑えられている。

本明細書が開示する半導体装置の製造方法は、第１導電型の第１化合物半導体層（１４，１１４）と第１導電型又はｉ型の第２化合物半導体層（１６，１１６）を有する化合物半導体層（１５，１１５）を準備する第１工程であって、前記第２化合物半導体層は前記第１化合物半導体層上に設けられているとともに前記第１化合物半導体層よりも融点が高い、第１工程と、前記化合物半導体層の上層部に第２導電型の不純物をイオン注入してボディ領域（２４，１２４）を形成する第２工程であって、前記ボディ領域は第１導電型のドリフト領域（２２，１２２）と第１導電型のソース領域（２５，１２５）の間に設けられているとともに前記第１化合物半導体層と前記第２化合物半導体層の双方を跨いで配置されている第２工程と、前記第２工程を実施した後に、前記化合物半導体層を熱処理する第３工程と、前記第２化合物半導体層上に絶縁ゲート（４０，１４０）を形成する第４工程であって、前記絶縁ゲートは前記ドリフト領域と前記ソース領域の間の位置にある前記ボディ領域に対向している、第４工程と、を備えることができる。

上記製造方法では、キャップ層として機能する前記第２化合物半導体層に、前記ドリフト領域と前記ソース領域の間の位置にある前記ボディ領域、即ち、チャネル領域を形成し、前記第２化合物半導体層を除去することなく、前記第２化合物半導体層上に前記絶縁ゲートを形成する。このため、上記製造方法は、前記第２窒化物半導体層を前記チャネル領域として構成することができるので、キャップ層として機能する前記第２化合物半導体層が残存していても、閾値電圧の低下が抑えられた半導体装置を製造することができる。

半導体装置の一実施形態の要部断面図を模式的に示す。 図１の半導体装置の一部の製造フローを示す。 図１の半導体装置の製造方法の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の製造方法の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の製造方法の一製造過程における要部断面図を模式的に示す。 他の半導体装置の一実施形態の要部断面図を模式的に示す。 図６の半導体装置の一部の製造フローを示す。 図６の半導体装置の製造方法の一製造過程における要部断面図を模式的に示す。 図６の半導体装置の製造方法の一製造過程における要部断面図を模式的に示す。 図６の半導体装置の製造方法の一製造過程における要部断面図を模式的に示す。 図６の半導体装置の製造方法の一製造過程における要部断面図を模式的に示す。 図６の半導体装置の製造方法の一製造過程における要部断面図を模式的に示す。

以下、図面を参照して本明細書が開示する半導体装置とその製造方法について説明する。各図面において、図示明瞭化を目的とし、共通する構成要素についてはそれらの１つの構成要素にのみ符号を付すことがある。

（第１実施形態）
図１に示されるように、半導体装置１は、化合物半導体基板１２と、化合物半導体層１５と、化合物半導体基板１２の下面を被覆するように設けられているドレイン電極３２と、化合物半導体層１５の上面の一部を被覆するように設けられているソース電極３４と、化合物半導体層１５の上面の一部を被覆するように設けられているプレーナー型の絶縁ゲート４０と、を備えている。

化合物半導体基板１２は、特に限定されるものではないが、例えば窒化ガリウム基板（ＧａＮ基板）であってもよい。化合物半導体基板１２は、後述するように、化合物半導体層１５をエピタキシャル成長するための下地基板である。また、化合物半導体基板１２は、ｎ型のドーパントを高濃度に含んでおり、ドレイン領域２１として機能する部分でもある。ｎ型のドーパントは、特に限定されるものではないが、例えばシリコンであってもよい。ドレイン領域２１は、ドレイン電極３２にオーミック接触している。

化合物半導体層１５は、化合物半導体基板１２の上面に接するように設けられており、第１化合物半導体層１４と第２化合物半導体層１６が積層して構成されている。図中に示される破線が、第１化合物半導体層１４と第２化合物半導体層１６の界面を示す。化合物半導体層１５は、特に限定されるものではないが、例えば窒化物半導体で構成されてもよい。一例ではあるが、第１化合物半導体層１４は窒化ガリウム層（ＧａＮ層）であってもよく、第２化合物半導体層１６は窒化アルミニウム層（ＡｌＮ層）であってもよい。第１化合物半導体層１４は、化合物半導体基板１２の上面に接するように設けられており、化合物半導体基板１２と第２化合物半導体層１６の間に配置されている。第２化合物半導体層１６は、第１化合物半導体層１４の上面に接するように設けられており、化合物半導体層１５の上面に露出する位置に配置されている。

化合物半導体層１５は、ｎ型のドリフト領域２２と、ｐ^-型のボディ領域２４と、ｎ⁺型のソース領域２５と、ｐ⁺型のボディコンタクト領域２６と、を有している。

ドリフト領域２２は、ドレイン領域２１の上面に接するように設けられており、ドレイン領域２１とボディ領域２４の間に配置されている。ドリフト領域２２はまた、化合物半導体層１５の面方向においてボディ領域２４に挟まれるように設けられたＪＦＥＴ領域２３を有している。換言すると、ＪＦＥＴ領域２３は、化合物半導体層１５の上面からボディ領域２４を貫通するように設けられたドリフト領域２２の一部である。ＪＦＥＴ領域２３は、化合物半導体層１５の上面に露出する位置に設けられており、絶縁ゲート４０に接している。ＪＦＥＴ領域２３は、第１化合物半導体層１４と第２化合物半導体層１６の双方を跨いで配置されている。ドリフト領域２２は、ｎ型のドーパントをドレイン領域２１よりも低濃度に含んでいる。ｎ型のドーパントは、特に限定されるものではないが、例えばシリコンであってもよい。

ボディ領域２４は、ドリフト領域２２の上面に接するように設けられており、ＪＦＥＴ領域２３の側面に隣接して配置されている。ボディ領域２４の一部は、化合物半導体層１５の上面に露出する位置に設けられており、絶縁ゲート４０に接している。ボディ領域２４の一部は、第１化合物半導体層１４と第２化合物半導体層１６の双方を跨いで配置されている。ボディ領域２４は、ｐ型のドーパントを含んでいる。ｐ型のドーパントは、特に限定されるものではないが、例えばマグネシウムであってもよい。

ソース領域２５は、ボディ領域２４の上面に接するように設けられており、ボディ領域２４によってドリフト領域２２から隔てられている。ソース領域２５は、化合物半導体層１５の上面に露出する位置に設けられており、絶縁ゲート４０に接している。ソース領域２５は、第１化合物半導体層１４と第２化合物半導体層１６の双方を跨いで配置されている。ソース領域２５は、ｎ型のドーパントをドリフト領域２２よりも高濃度に含んでいる。ｎ型のドーパントは、特に限定されるものではないが、例えばシリコンであってもよい。ソース領域２５は、ソース電極３４にオーミック接触している。

ボディコンタクト領域２６は、ボディ領域２４の上面に接するように設けられている。ボディコンタクト領域２６は、化合物半導体層１５の上面に露出する位置に設けられており、第１化合物半導体層１４と第２化合物半導体層１６の双方を跨いで配置されている。ボディコンタクト領域２６は、ｐ型のドーパントをボディ領域２４よりも高濃度に含んでいる。ｐ型のドーパントは、特に限定されるものではないが、例えばマグネシウムであってもよい。ボディコンタクト領域２６は、ソース電極３４にオーミック接触している。

絶縁ゲート４０は、化合物半導体層１５の第２化合物半導体層１６の上面の一部に接するように設けられており、酸化シリコンのゲート絶縁膜４２及びポリシリコンのゲート電極４４を有している。ゲート電極４４は、ドリフト領域２２の一部であるＪＦＥＴ領域２３とソース領域２５を隔てる位置のボディ領域２４、及び、ＪＦＥＴ領域２３にゲート絶縁膜４２を介して対向している。

次に、半導体装置１の動作を説明する。使用時には、ドレイン電極３２に正電圧が印加され、ソース電極３４が接地される。ゲート電極４４にゲート閾値電圧よりも高い正電圧が印加されると、ＪＦＥＴ領域２３とソース領域２５を隔てる部分のボディ領域２４、即ち、チャネル領域に反転層が形成される。チャネル領域に形成された反転層を介してソース領域２５からＪＦＥＴ領域２３に電子が流入する。ＪＦＥＴ領域２３に流入した電子は、そのＪＦＥＴ領域２３及びドリフト領域２２を縦方向に流れてドレイン電極３２に向かう。これにより、ドレイン電極３２とソース電極３４が導通し、半導体装置１がターンオンする。ゲート電極４４が接地されると、反転層が消失し、半導体装置１がターンオフする。このように、半導体装置１は、ゲート電極４４に印加する電圧に基づいてドレイン電極３２とソース電極３４の間のオンとオフを切り換えるスイッチング動作を実行することができる。

（半導体装置１の製造方法）
図２は、半導体装置１を製造するための工程のうちの一部の工程の流れを示す製造フローである。図３～図５は、図２の製造フローに対応した製造過程における要部断面図である。

まず、図３に示されるように、エピタキシャル成長技術を利用して、化合物半導体基板１２の上面から第１化合物半導体層１４を結晶成長し、さらに、第１化合物半導体層１４の上面から第２化合物半導体層１６を結晶成長し、化合物半導体層１５を形成する（図２のステップＳ１）。第１化合物半導体層１４は、ｎ型のドーパントを含むように結晶成長して形成される。第２化合物半導体層１６は、ｎ型のドーパントを含むように結晶成長して形成されてもよく、ノンドープで結晶成長して形成されてもよい。第２化合物半導体層１６の厚みは、１５ｎｍ以下である。第２化合物半導体層１６の厚みが１５ｎｍ以下であると、第１化合物半導体層１４（この例では、ＧａＮ層）と第２化合物半導体層１６（この例では、ＡｌＮ層）の格子定数差の影響によって第２化合物半導体層１６にクラックが入ることが抑えられ、良質な第２化合物半導体層１６を形成することができる。

次に、図４に示されるように、イオン注入技術を利用して、ｐ型のドーパント又はｎ型ドーパントを化合物半導体層１５の上層部の所定領域に注入し、ボディ領域２４とソース領域２５とボディコンタクト領域２６を形成する（図２のステップＳ２）。これら半導体領域２４，２５，２６を形成する順序は特に限定されるものではない。これら半導体領域２４，２５，２６を形成するためのドーパントは、第１化合物半導体層１４と第２化合物半導体層１６の双方を跨ぐように注入される。なお、第２化合物半導体層１６がｉ型の場合、ＪＦＥＴ領域２３に対応する第２化合物半導体層１６の部分にｎ型のドーパントを注入してもよい。

次に、これら半導体領域２４，２５，２６を活性化するための熱処理を実施する（図２のステップＳ３）。熱処理の温度は、特に限定されるものではないが、例えば１２００℃以上であってもよい。このような高温の熱処理により、注入されたドーパント、特に、ｐ型のドーパントであるマグネシウムを良好に活性化させることができる。また、第２化合物半導体層１６（この例では、ＡｌＮ層）は、第１化合物半導体層１４（この例では、ＧａＮ層）よりも融点が高い材料で構成されている。このため、第２化合物半導体層１６はキャップ層として機能することができ、化合物半導体層１５の上面からの窒素抜けを抑制し、化合物半導体層１５の上面にピットが形成されるのを抑制することができる。

次に、図５に示されるように、化合物半導体層１５上に絶縁ゲート４０を形成する（図２のステップＳ４）。具体的には、蒸着技術を利用して、化合物半導体層１５のうちの第２化合物半導体層１６の上面を被覆するようにゲート絶縁膜４２を成膜する。蒸着技術としては、特に限定されるものではないが、原子層堆積法又はプラズマＣＶＤ法が利用されてもよい。次に、熱処理技術を実施してゲート絶縁膜４２の膜質を改善する。熱処理温度は、８００℃以上であってもよい。次に、蒸着技術を利用して、ゲート絶縁膜４２の上面にゲート電極４４を成膜する。さらに、エッチング技術を利用して、ゲート絶縁膜４２及びゲート電極４４を加工し、絶縁ゲート４０を形成する。この後、既知の製造技術を利用して、ドレイン電極３２及びソース電極３４を形成することで、図１に示す半導体装置１を製造することができる。

従来のキャップ層を利用した製造方法では、化合物半導体層にイオン注入した後に、ｎ型又はｉ型のキャップ層を成膜する。その後、活性化のための熱処理を実施する。熱処理の後にキャップ層を除去し、キャップ層が除去された化合物半導体層上に絶縁ゲートを形成する。このような従来の製造方法では、ｎ型又はｉ型のキャップ層がチャネル領域上に残存したときに、閾値電圧を低下させることが懸念される。また、キャップ層が残存しないように、例えばＣＭＰ技術を利用すると、コストの増加及びチャネル領域へのダメージが懸念される。

本明細書が開示する製造方法では、キャップ層として機能する第２化合物半導体層１６にも拡散領域を形成し、第２化合物半導体層１６を除去することなく、第２化合物半導体層１６上に絶縁ゲート４０を形成する。特に、この製造方法では、ドリフト領域２２とソース領域２５を隔てる位置のボディ領域、即ち、チャネル領域が第１化合物半導体層１４と第２化合物半導体層１６の双方を跨いで形成される。このため、この製造方法では、第２化合物半導体層１６の一部をチャネル領域として構成することができるので、キャップ層として機能する第２化合物半導体層１６が残存していても、閾値電圧の低下が抑えられた半導体装置１を製造することができる。

（第２実施形態）
図６に、図１に示す半導体装置１の変形例である半導体装置２を示す。図１に示す半導体装置１と共通する構成要素については百の位に「１」を追加し、繰り返しの説明を避けるために、それら構成要素の説明を省略することがある。

図６に示されるように、半導体装置２は、化合物半導体層１１５の上面に形成されたトレンチＴＲ内に設けられているトレンチ型の絶縁ゲート１４０を備えていることを特徴とする。図１に示す半導体装置１と同様に、化合物半導体基板１１２が窒化ガリウム基板（ＧａＮ基板）であり、第１化合物半導体層１１４が窒化ガリウム層（ＧａＮ層）であり、第２化合物半導体層１１６が窒化アルミニウム層（ＡｌＮ層）である。

化合物半導体層１１５は、第１化合物半導体層１１４と第２化合物半導体層１１６が積層して構成されている。図中に示される破線が、第１化合物半導体層１１４と第２化合物半導体層１１６の界面を示す。第１化合物半導体層１１４は、化合物半導体基板１１２の上面に接するように設けられており、化合物半導体基板１１２と第２化合物半導体層１１６の間に配置されている。第２化合物半導体層１１６は、第１化合物半導体層１１４の上面に接するように設けられており、化合物半導体層１１５の上面に露出する位置に配置されている。なお、本明細書では、トレンチＴＲの側面及び底面も、化合物半導体層１１５の上面に含まれる。

化合物半導体層１１５は、ｎ型のドリフト領域１２２と、ｐ^-型のボディ領域１２４と、ｎ⁺型のソース領域１２５と、ｐ⁺型のボディコンタクト領域１２６と、ｐ^-型の電界緩和領域１２７と、を有している。

ドリフト領域１２２は、ドレイン領域１２１の上面に接するように設けられており、ドレイン領域１２１とボディ領域１２４の間に配置されている。ドリフト領域１２２の一部は、トレンチＴＲの側面と底面の間の角部に露出する位置に設けられており、絶縁ゲート１４０の側面と底面に接している。トレンチＴＲの側面と底面の間の角部に露出する位置のドリフト領域１２２は、第１化合物半導体層１４と第２化合物半導体層１６の双方を跨いで配置されている。

ボディ領域１２４は、ドリフト領域１２２の上面に接するように設けられている。ボディ領域１２４の一部は、トレンチＴＲの側面に露出する位置に設けられており、絶縁ゲート１４０の側面に接している。トレンチＴＲの側面に露出する位置のボディ領域１２４は、第１化合物半導体層１４と第２化合物半導体層１６の双方を跨いで配置されている。

ソース領域１２５は、ボディ領域１２４の上面に接するように設けられており、ボディ領域１２４によってドリフト領域１２２から隔てられている。ソース領域１２５は、トレンチＴＲの側面に露出する位置に設けられており、絶縁ゲート１４０の側面に接している。ソース領域１２５は、第１化合物半導体層１４と第２化合物半導体層１６の双方を跨いで配置されている。

ボディコンタクト領域１２６は、ボディ領域１２４の上面に接するように設けられている。ボディコンタクト領域１２６は、化合物半導体層１１５の上面に露出する位置に設けられており、第１化合物半導体層１１４と第２化合物半導体層１１６の双方を跨いで配置されている。

電界緩和領域１２７は、トレンチＴＲの底面に露出する位置に設けられており、絶縁ゲート１４０の底面に接している。電界緩和領域１２７は、絶縁ゲート１４０とドリフト領域１２２の間に配置されており、絶縁ゲート１４０の底面の電界を緩和するために設けられている。電界緩和領域１２７は、第１化合物半導体層１１４と第２化合物半導体層１１６の双方を跨いで配置されている。電界緩和領域１２７は、ｐ型のドーパントをボディ領域１２４と同程度に含んでいる。ｐ型のドーパントは、特に限定されるものではないが、例えばマグネシウムであってもよい。

絶縁ゲート１４０は、トレンチＴＲ内に設けられており、酸化シリコンのゲート絶縁膜１４２及びポリシリコンのゲート電極１４４を有している。ゲート絶縁膜１４２は、トレンチＴＲの側面及び底面を被覆するように設けられている。ゲート電極１４４は、ゲート絶縁膜１４２によって化合物半導体層１１５から隔てられており、ドリフト領域１２２とソース領域１２５を隔てる位置のボディ領域１２４にゲート絶縁膜１４２を介して対向している。

次に、半導体装置２の動作を説明する。使用時には、ドレイン電極１３２に正電圧が印加され、ソース電極１３４が接地される。ゲート電極１４４にゲート閾値電圧よりも高い正電圧が印加されると、ドリフト領域１２２とソース領域１２５を隔てる位置のボディ領域１２４、即ち、チャネル領域に反転層が形成される。チャネル領域に形成された反転層を介してソース領域１２５からドリフト領域１２２に電子が流入する。ドリフト領域１２２に流入した電子は、そのドリフト領域１２２を縦方向に流れてドレイン電極１３２に向かう。これにより、ドレイン電極１３２とソース電極１３４が導通し、半導体装置２がターンオンする。ゲート電極１４４が接地されると、反転層が消失し、半導体装置２がターンオフする。このように、半導体装置２は、ゲート電極１４４に印加する電圧に基づいてドレイン電極１３２とソース電極１３４の間のオンとオフを切り換えるスイッチング動作を実行することができる。

（半導体装置２の製造方法）
図７は、半導体装置２を製造するための工程のうちの一部の工程の流れを示す製造フローである。図８～図１２は、図７の製造フローに対応した製造過程における要部断面図である。

まず、図８に示されるように、エピタキシャル成長技術を利用して、化合物半導体基板１１２の上面から第１化合物半導体層１１４を結晶成長する（図７のステップＳ１１）。第１化合物半導体層１４は、ｎ型のドーパントを含むように結晶成長して形成される。

次に、図９に示されるように、フォトリソグラフィー技術及びエッチング技術を利用して、第１化合物半導体層１１４の上面から深部に向けて伸びるトレンチＴＲを形成する（図７のステップＳ１２）。

次に、図１０に示されるように、エピタキシャル成長技術を利用して、第１化合物半導体層１１４の上面から第２化合物半導体層１１６を結晶成長し、化合物半導体層１１５を形成する（図７のステップＳ１３）。第２化合物半導体層１１６は、トレンチＴＲ内にも形成される。第２化合物半導体層１１６は、ｎ型のドーパントを含むように結晶成長して形成されてもよく、ノンドープで結晶成長して形成されてもよい。第２化合物半導体層１１６の厚みは、１５ｎｍ以下である。第２化合物半導体層１１６の厚みが１５ｎｍ以下であると、第１化合物半導体層１１４（この例では、ＧａＮ層）と第２化合物半導体層１１６（この例では、ＡｌＮ層）の格子定数差の影響によって第２化合物半導体層１１６にクラックが入ることが抑えられ、良質な第２化合物半導体層１１６を形成することができる。

次に、図１１に示されるように、イオン注入技術を利用して、ｐ型のドーパント又はｎ型ドーパントを化合物半導体層１１５の上層部の所定領域に注入し、ボディ領域１２４とソース領域１２５とボディコンタクト領域１２６と電界緩和領域１２７を形成する（図７のステップＳ１４）。これら半導体領域１２４，１２５，１２６，１２７を形成する順序は特に限定されるものではない。これら半導体領域１２４，１２５，１２６，１２７を形成するためのドーパントは、第１化合物半導体層１１４と第２化合物半導体層１１６の双方を跨ぐように注入される。

次に、これら半導体領域１２４，１２５，１２６，１２７を活性化するための熱処理を実施する（図７のステップＳ１５）。熱処理の温度は、特に限定されるものではないが、例えば１２００℃以上であってもよい。このような高温の熱処理により、注入されたドーパント、特に、ｐ型のドーパントであるマグネシウムを良好に活性化させることができる。また、第２化合物半導体層１１６（この例では、ＡｌＮ層）は、第１化合物半導体層１１４（この例では、ＧａＮ層）よりも融点が高い材料で構成されている。このため、第２化合物半導体層１１６はキャップ層として機能することができ、化合物半導体層１１５の上面からの窒素抜けを抑制し、化合物半導体層１１５の上面にピットが形成されるのを抑制することができる。

次に、図１２に示されるように、化合物半導体層１１５上に絶縁ゲート１４０を形成し、トレンチＴＲ内に絶縁ゲート１４０を配置させる（図７のステップＳ１６）。具体的には、蒸着技術を利用して、トレンチＴＲ内を含む第２化合物半導体層１１６の上面を被覆するようにゲート絶縁膜１４２を成膜する。次に、蒸着技術を利用して、ゲート絶縁膜１４２の上面にゲート電極１４４を成膜する。さらに、エッチング技術を利用して、ゲート絶縁膜１４２及びゲート電極１４４を加工し、トレンチＴＲ内に絶縁ゲート１４０を形成する。この後、既知の製造技術を利用して、ドレイン電極１３２及びソース電極１３４を形成することで、図７に示す半導体装置２を製造することができる。

この製造方法でも、ボディ領域１２４の一部のチャネル領域が第１化合物半導体層１４と第２化合物半導体層１６の双方を跨いで形成される。このため、この製造方法でも、第２化合物半導体層１１６の一部をチャネル領域として構成することができるので、キャップ層として機能する第２化合物半導体層１１６が残存していても、閾値電圧の低下が抑えられた半導体装置２を製造することができる。

以下、本明細書で開示される技術の特徴を整理する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。

本明細書が開示する半導体装置は、第１化合物半導体層と第２化合物半導体層を有する化合物半導体層であって、前記第２化合物半導体層は前記第１化合物半導体層上に設けられているとともに前記第１化合物半導体層よりも融点が高い、化合物半導体層と、前記第２化合物半導体層上に設けられている絶縁ゲートと、を備えることができる。前記化合物半導体層の材料は、特に限定されるものではなく、例えば窒化物半導体又は酸化ガリウムであってもよい。前記化合物半導体層の材料が窒化物半導体の場合、前記第１化合物半導体層の材料が窒化ガリウムであってもよく、前記第２化合物半導体層の材料が窒化アルミニウムであってもよい。前記化合物半導体層は、第１導電型のドリフト領域と、第１導電型のソース領域と、前記ドリフト領域と前記ソース領域の間に設けられており、前記化合物半導体層の上面に露出する位置に配置されている第２導電型のボディ領域と、を有することができる。前記絶縁ゲートは、前記ドリフト領域と前記ソース領域の間の位置にある前記ボディ領域に対向している。前記ドリフト領域と前記ソース領域の間の位置にある前記ボディ領域は、前記第１化合物半導体層と前記第２化合物半導体層の双方を跨いで配置されている。

上記半導体装置では、前記第１化合物半導体層の材料が窒化ガリウムであり、前記第２化合物半導体層の材料が窒化アルミニウムの場合、前記第２化合物半導体層の厚みが１５ｎｍ以下であってもよい。

上記半導体装置の前記絶縁ゲートは、プレーナー型であってもよく、トレンチ型であってもよい。前記絶縁ゲートがプレーナー型の場合、前記ドリフト領域は、前記化合物半導体層の前記上面に露出する位置に配置されており、前記ボディ領域に隣接する第１導電型のＪＦＥＴ領域を有していてもよい。この場合、前記絶縁ゲートは、前記ＪＦＥＴ領域と前記ソース領域の間の位置にある前記ボディ領域に対向していてもよい。前記絶縁ゲートがトレンチ型の場合、前記化合物半導体層の前記上面にトレンチ（ＴＲ）が形成されていてもよい。前記ドリフト領域と前記ソース領域の間の位置にある前記ボディ領域が、前記トレンチの側面に露出する位置に配置されていてもよい。この場合、前記絶縁ゲートは、前記トレンチ内に設けられていてもよい。

本明細書が開示する半導体装置の製造方法は、第１導電型の第１化合物半導体層と第１導電型又はｉ型の第２化合物半導体層を有する化合物半導体層を準備する第１工程であって、前記第２化合物半導体層は前記第１化合物半導体層上に設けられているとともに前記第１化合物半導体層よりも融点が高い、第１工程と、前記化合物半導体層の上層部に第２導電型の不純物をイオン注入してボディ領域を形成する第２工程であって、前記ボディ領域は第１導電型のドリフト領域と第１導電型のソース領域の間に設けられているとともに前記第１化合物半導体層と前記第２化合物半導体層の双方を跨いで配置されている第２工程と、前記第２工程を実施した後に、前記化合物半導体層を熱処理する第３工程と、前記第２化合物半導体層上に絶縁ゲートを形成する第４工程であって、前記絶縁ゲートは前記ドリフト領域と前記ソース領域の間の位置にある前記ボディ領域に対向している、第４工程と、を備えることができる。前記化合物半導体層の材料は、特に限定されるものではなく、例えば窒化物半導体又は酸化ガリウムであってもよい。前記化合物半導体層の材料が窒化物半導体の場合、前記第１化合物半導体層の材料が窒化ガリウムであってもよく、前記第２化合物半導体層の材料が窒化アルミニウムであってもよい。

上記半導体装置の製造方法では、前記第１化合物半導体層の材料が窒化ガリウムであり、前記第２化合物半導体層の材料が窒化アルミニウムの場合、前記第２化合物半導体層の厚みが１５ｎｍ以下であってもよい。前記第２化合物半導体層の厚みが１５ｎｍ以下であると、第１化合物半導体層と第２化合物半導体層の格子定数差の影響によって第２化合物半導体層にクラックが入ることが抑えられ、良質な第２化合物半導体層を形成することができる。

上記半導体装置の製造方法では、前記化合物半導体層の材料が窒化物半導体の場合、前記第３工程の熱処理温度が１２００℃以上であってもよい。ドーパントを効果的に活性化することができる。

上記製造方法では、前記第１工程が、化合物半導体基板の表面から前記第１化合物半導体層を結晶成長する段階と、前記第１化合物半導体層の表面から前記第２化合物半導体層を結晶成長する段階と、を有していてもよい。キャップ層として機能する前記第２化合物半導体層をイオン注入に先立って形成することができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１２，１１２：化合物半導体基板、 １４，１１４：第１化合物半導体層、 １５，１１５：化合物半導体層、 １６，１１６：第２化合物半導体層、 ２１，１２１：ドレイン領域、 ２２，１２２：ドリフト領域、 ２３，１２３：ＪＦＥＴ領域、 ２４，１２４：ボディ領域、 ２５，１２５：ソース領域、 ２６，１２６：ボディコンタクト領域、 ３２，１３２：ドレイン電極、 ３４，１３４：ソース電極、 ４０，１４０：絶縁ゲート

Claims (12)

1. 半導体装置（１，２）であって、
   第１化合物半導体層（１４，１１４）と第２化合物半導体層（１６，１１６）を有する化合物半導体層（１５，１１５）であって、前記第２化合物半導体層は前記第１化合物半導体層上に設けられているとともに前記第１化合物半導体層よりも融点が高い、化合物半導体層と、
   前記第２化合物半導体層上に設けられている絶縁ゲート（４０，１４０）と、を備えており、
   前記化合物半導体層は、
   第１導電型のドリフト領域（２２，１２２）と、
   第１導電型のソース領域（２５，１２５）と、
   前記ドリフト領域と前記ソース領域の間に設けられており、前記化合物半導体層の上面に露出する位置に配置されている第２導電型のボディ領域（２４，１２４）と、を有しており、
   前記絶縁ゲートは、前記ドリフト領域と前記ソース領域の間の位置にある前記ボディ領域に対向しており、
   前記ドリフト領域と前記ソース領域の間の位置にある前記ボディ領域は、前記第１化合物半導体層と前記第２化合物半導体層の双方を跨いで配置されている、半導体装置。
2. 前記化合物半導体層の材料が、窒化物半導体である、請求項１に記載の半導体装置。
3. 前記第１化合物半導体層の材料が、窒化ガリウムであり、
   前記第２化合物半導体層の材料が、窒化アルミニウムである、請求項２に記載の半導体装置。
4. 前記第２化合物半導体層の厚みが、１５ｎｍ以下である、請求項３に記載の半導体装置。
5. 前記ドリフト領域は、前記化合物半導体層の前記上面に露出する位置に配置されており、前記ボディ領域に隣接する第１導電型のＪＦＥＴ領域（２３）、を有しており、
   前記絶縁ゲートは、プレーナー型であり、前記ＪＦＥＴ領域と前記ソース領域の間の位置にある前記ボディ領域に対向している、請求項１～４のいずれか一項に記載の半導体装置。
6. 前記化合物半導体層の前記上面にトレンチ（ＴＲ）が形成されており、
   前記ドリフト領域と前記ソース領域の間の位置にある前記ボディ領域が、前記トレンチの側面に露出する位置に配置されており、
   前記絶縁ゲートは、トレンチ型であり、前記トレンチ内に設けられている、請求項１～４のいずれか一項に記載の半導体装置。
7. 半導体装置の製造方法であって、
   第１導電型の第１化合物半導体層（１４，１１４）と第１導電型又はｉ型の第２化合物半導体層（１６，１１６）を有する化合物半導体層（１５，１１５）を準備する第１工程であって、前記第２化合物半導体層は前記第１化合物半導体層上に設けられているとともに前記第１化合物半導体層よりも融点が高い、第１工程と、
   前記化合物半導体層の上層部に第２導電型の不純物をイオン注入してボディ領域（２４，１２４）を形成する第２工程であって、前記ボディ領域は第１導電型のドリフト領域（２２，１２２）と第１導電型のソース領域（２４，１２４）の間に設けられているとともに前記第１化合物半導体層と前記第２化合物半導体層の双方を跨いで配置されている第２工程と、
   前記第２工程を実施した後に、前記化合物半導体層を熱処理する第３工程と、
   前記第２化合物半導体層上に絶縁ゲート（４０，１４０）を形成する第４工程であって、前記絶縁ゲートは前記ドリフト領域と前記ソース領域の間の位置にある前記ボディ領域に対向している、第４工程と、を備えている、半導体装置の製造方法。
8. 前記化合物半導体層の材料が、窒化物半導体である、請求項７に記載の半導体装置の製造方法。
9. 前記第１化合物半導体層の材料が、窒化ガリウム（ＧａＮ）であり、
   前記第２化合物半導体層の材料が、窒化アルミニウム（ＡｌＮ）である、請求項８に記載の半導体装置の製造方法。
10. 前記第２化合物半導体層の厚みが、１５ｎｍ以下である、請求項９に記載の半導体装置の製造方法。
11. 前記第３工程の熱処理温度が、１２００℃以上である、請求項８～１０のいずれか一項に記載の半導体装置の製造方法。
12. 前記第１工程は、
    化合物半導体基板（１２，１１２）の表面から前記第１化合物半導体層を結晶成長する段階と、
    前記第１化合物半導体層の表面から前記第２化合物半導体層を結晶成長する段階と、を有する、請求項７～１１のいずれか一項に記載の半導体装置の製造方法。

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