JP7335661B2 - 半導体素子を用いたメモリ装置の製造方法 - Google Patents
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Description
CFB = CWL + CBL + CSL (1)
で表される。したがって、書込み時にワード線電圧VWLが振幅すると、メモリセルの記憶ノード(接点)となるフローティングボディ1102の電圧も、その影響を受ける。その様子を図17(b)に示している。書込み時にワード線電圧VWLが0VからVProgWLに上昇すると、フローティングボディ1102の電圧VFBは、ワード線電圧V WL が変化する前の初期状態の電圧VFB1からVFB2へ、ワード線WLとの容量結合によって上昇する。その電圧変化量ΔVFBは、
ΔVFB = VFB2 - VFB1
= CWL / (CWL + CBL + CSL) × VProgWL (2)
で表される。
ここで、
β= CWL / (CWL + CBL + CSL) (3)
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、CWLの寄与率が大きく、例えば、CWL:CBL:CSL=8:1:1である。この場合、β=0.8となる。ワード線が、例えば、書込み時の5Vから、書込み終了後に0Vになると、ワード線WLとフローティングボディ1102との容量結合によって、フローティングボディ1102が、5V×β=4Vも振幅ノイズを受ける。このため、書込み時のフローティングボディ1102の“1”電位と“0”電位との電位差マージンを十分に取れない問題点があった。
半導体層上に第1のマスク材料層を形成する工程と
前記第1のマスク材料層をマスクにして、前記半導体層をエッチングして、垂直方向に立つ第1の半導体柱を形成する工程と、
前記第1の半導体柱の側面を囲む第1のゲート絶縁層を形成する工程と、
前記第1のゲート絶縁層の側面を囲み、且つ上面位置が前記第1の半導体柱の頂部より下方にある前記第1のゲート導体層を形成する工程と、
前記第1のゲート絶縁層に繋がり、且つ前記第1の半導体柱の上部側面を囲んだ第2のゲート絶縁層を形成する工程と、
前記第2のゲート絶縁層の側面を囲む、前記第2のゲート導体層を形成する工程と、
前記第1の半導体柱を形成する前に、または形成した後に前記第1の半導体柱の底部に繋がった前記第1の不純物層を形成する工程と、
前記第1の半導体柱を形成する前に、または形成した後に、前記第1の半導体柱の頂部に前記第2の不純物層を形成する工程と、
を有することを特徴とする(第1発明)。
前記第1の半導体柱の下部において前記第3の絶縁層を囲む前記第1のゲート導体層を形成する工程と、
前記第1のゲート導体層を囲み、且つ上端面が前記第1のゲート導体層より上にある第4の絶縁層を形成する工程と、
前記第1の半導体柱の上部の前記第3の絶縁層を囲んだ前記第2のゲート導体層を形成する工程と、を更に有し、
前記第3の絶縁層の内、前記第1のゲート導体層で囲まれた部分が、前記第1のゲート絶縁層であり、前記第3の絶縁層の内、前記第2のゲート導体層で囲まれた部分が、前記第2のゲート絶縁層である、
ことを特徴とする(第2発明)。
前記第2のゲート絶縁層を、前記第1の導体層上と、前記第1の導体層より上部の前記第1の半導体柱を囲んで形成する工程と、
前記第2のゲート絶縁層の側面を囲んで、その上面位置が前記第2の不純物層の下端付近にある第2の導体層を形成する工程と、
前記第2の不純物層と、前記第1のマスク材料層の側面を囲んだ、第2のマスク材料層を形成する工程と、
前記第1のマスク材料層と、前記第2のマスク材料層と、をマスクにして前記第2の導体層と、前記第2のゲート絶縁層と、前記第1の導体層をエッチングする工程と、を更に有し、
エッチングされた前記第1の導体層が前記第1のゲート導体層となり、同じくエッチングされた前記第2の導体層が前記第2のゲート導体層になる、
ことを特徴とする(第4発明)。
上記の第4発明において、前記第1の導体層の表層を酸化して、第1の酸化層を形成する工程を更に有する、
ことを特徴とする(第5発明)。
上記の第4発明において、前記第1の導体層を形成した後に、前記第1の半導体柱の側面を露出させる工程と、
前記第1の導体層の表層を酸化して、第1の酸化層を形成し、同時に露出した前記第1の半導体柱の表層を酸化して、第2の酸化層を形成する工程と、を更に有する、
ことを特徴とする(第6発明)。
上記の第6発明において、前記第1の酸化層と前記第2の酸化層とを形成した後に、前記第1の酸化層と前記第2の酸化層とを覆って、第5の絶縁層を形成する工程を更に有し、
前記第2の酸化層と、前記第5の絶縁層とにより、前記第2のゲート絶縁層が形成される、
ことを特徴とする(第7発明)。
前記第1のマスク材料層と、前記第2のマスク材料層と、前記第3のマスク材料層と、をマスクにして、前記第2の導体層と、前記第2のゲート絶縁層と、前記第1の導体層をエッチングする工程を更に有する、
ことを特徴とする(第8発明)。
前記第6の絶縁層をマスクにして、前記第1のマスク材料層をエッチングして、前記第2の不純物層上に第1のコンタクトホールを形成する工程と、
前記第1のコンタクトホールを介して、前記第6の絶縁層上と、前記第2の不純物層に繋がった第1の配線導体層を形成する工程と、
を更に有する、ことを特徴とする(第10発明)。
前記第2のコンタクトホールの底部に第3の導体層を形成する工程と、
を更に有することを特徴とする(第12発明)。
ことを特徴とする(第13発明)。
ことを特徴とする(第14発明)。
前記第8の絶縁層に、前記第2の不純物層と、前記第1の配線導体層に隣接して、第3のコンタクトホールを形成する工程と、
前記第3のコンタクトホール内に、空孔を有するか、または有しない第9の絶縁層を形成する工程と、
を更に有することを特徴とする(第15発明)。
上記の第1発明において、前記第1のゲート導体層と、前記第2のゲート導体層と、前記第1の不純物層と、前記第2の不純物層と、に印加する電圧を制御して、前記第1の半導体柱の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生させた前記第1の半導体柱における多数キャリアである正孔群、又は電子群を保持する前記データ書き込み動作と、前記第1の半導体柱の内部から前記第1の半導体柱における多数キャリアである前記正孔群、又は前記電子群を除去する前記データ消去動作とを行うように、前記第1のゲート導体層と、前記第2のゲート導体層と、前記第1の不純物層と、前記第2の不純物層とを形成する、ことを特徴とする(第18発明)。
図1~図4Cを用いて、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図1を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図2を用いてデータ消去メカニズムを、図3A~3Eを用いてデータ書き込みメカニズムを、図4A~4Cを用いてデータ読出しメカニズムを説明する。
ΔVFB = CWL/(CPL+CWL+CBL+CSL) × VReadWL (4)
となる。ここで、VReadWLはワード線WLの読出し時の振幅電位である。式(4)から明らかなようにチャネル領域102の全体の容量CPL+CWL+CBL+CSLに比べて、CWLの寄与率を小さくすれば、ΔVFBは小さくなることが分かる。CBL+CSLはPN接合の容量であり、大きくするためには、例えば、Si柱100の直径を大きくすることが考えられる。しかしメモリセルの微細化に対しては望ましくない。これに対して、プレート線PLの接続する第1のゲート導体層104aの垂直方向の長さを、ワード線WLの接続する第2のゲート導体層104bの垂直方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔVFBを更に小さくできる。
(特徴1)
本実施形態のダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるN+層101a、101b、チャネル領域102、第1のゲート絶縁層103a、第2のゲート絶縁層103b、第1のゲート導体層104a、第2のゲート導体層104bが、全体として柱状に形成される。また、ソースとなるN+層101aはソース線SLに、ドレインとなるN+層101bはビット線BLに、第1のゲート導体層104aはプレート線PLに、第2のゲート導体層104bはワード線WLに、それぞれ接続している。プレート線PLが接続された、第1のゲート導体層104aのゲート容量は、ワード線WLが接続された、第2のゲート導体層104bのゲート容量よりも、大きくなるような構造を特徴としている。本ダイナミック フラッシュ メモリセルでは、垂直方向に第1のゲート導体層104aと、第2のゲート導体層104bが、積層されている。このため、プレート線PLが接続された、第1のゲート導体層104aのゲート容量が、ワード線WLが接続された、第2のゲート導体層104bのゲート容量よりも、大きくなるような構造にしても、平面視において、メモリセル面積は大きくならない。これによりダイナミック フラッシュ メモリセルの高性能化と高集積化が同時に実現できる。
図3B(a)に示したように、書込み動作時には、ソース線SL側のプレート線PLに接続された第1のゲート導体層104aを有する第1のNチャネルMOSトランジスタ領域は線形領域で動作させ、ドレインとなるN+層101b側に配設された、ワード線WLの接続された第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域は飽和領域で動作させる。これにより、このワード線WLの接続された第2のゲート導体層104bの直下に全面に形成された反転層107bは、第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域の実質的なドレインとなる。これにより、直列接続された第1のゲート導体層104aを有する第1のNチャネルMOSトランジスタ領域と、第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域との間の電界は最大となり、この領域でインパクトイオン化が生じ、電子・正孔対が生成される。このように、インパクトイオン化を発生させる場所を、直列接続された第1のゲート導体層104aを有する第1のNチャネルMOSトランジスタ領域と、第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域との間のチャネルに設定できる。
書込み動作時には、ソースとなるN+層101a側に配設された、プレート線PLの接続された第1のゲート導体層104aを有する第1のNチャネルMOSトランジスタ領域は線形領域で動作させ、ドレインとなるN+層101b側に配設された、ワード線WLの接続された第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域は飽和領域で動作させ、それにより、発生する反転層107bは、ドレインとなるN+層101bから延びた実質的なドレイン部として働く。その結果、ソース側インパクトイオン化現象で電界強度が、直列接続された2つのゲート導体層である、プレート線PLの接続された第1のゲート導体層104aと、ワード線WLの接続された第2のゲート導体層104bとの間で、最大になる。この動作メカニズムを用いたソースサイドインジェクション型のフラッシュメモリは知られている。このフラッシュメモリの書込みには、インパクトイオン化現象で発生する熱電子として、酸化膜の障壁を乗り越えて、浮遊ゲートに電子を注入するための3.9eV以上のエネルギーが必要である。しかし、ダイナミック フラッシュ メモリの書込みにおいては、正孔群のみをチャネル領域102に蓄積すれば良いため、フラッシュメモリの書込みよりも低電界で良い。その結果、インパクトイオン化現象を書込みの動作メカニズムとして用い、多ビット同時に書込みを行うことができ、フラッシュメモリよりも書込みの高速化と低消費電力化が実現できる。
本発明の第1実施形態に係るダイナミック フラッシュ メモリセルは、書込み動作時のチャネル領域102の電位が上昇して行くのに伴って、ワード線WLの接続された第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域と、プレート線PLの接続された第1のゲート導体層104aを有する第1のNチャネルMOSトランジスタ領域の、しきい値電圧が低下する。従って、このしきい値電圧の低下に伴い、書込み時ワード線WLの電圧を低下させて行くことができる。また、書込み時にチャネル領域102に発生した正孔が蓄積されて行くに従って、正帰還が掛かり、ページ書込み動作が加速される。これにより、データ書き込み時間の短縮化が図られる。
本発明の第1実施形態に係るダイナミック フラッシュ メモリセルは、書込み動作時のチャネル領域102の電位が上昇して行くのに伴って、書込み動作時に反転層がSi柱100のチャネル領域102の外周部に形成される。これにより、常時固定電圧が印加されているプレート線PLからの電界は遮蔽される。これにより、チャネル領域102内の正孔群の保持特性が向上する。
本発明の第1実施形態に係るダイナミック フラッシュ メモリセルは、書込み動作時のチャネル領域102の電位が上昇して行くのに伴って、第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域を飽和領域で動作させることを維持しながら、書込み開始時のワード線WLの初期電圧は、低下させることが出来る。この結果、書込み終了時にワード線WL電圧が、0Vにリセットされても、第2のゲート導体層104bが容量結合する、フローティングボディ100の電位を引き下げる影響が減少する。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大による、安定な動作に繋がる。
本発明の第1実施形態に係るダイナミック フラッシュ メモリセルは、書込み動作時に引き起こさせるインパクトイオン化現象で、電子・正孔対以外にフォトンが発生する。発生したフォトンは、Si柱100の第1のゲート導体層104aと第2のゲート導体層104bとで反射を繰り返し、Si柱100を中心軸方向に進んで行く。この際に、第1のゲート導体層104aと第2のゲート導体層104bは、書込み時に発生したフォトンに対して遮蔽効果があり、水平方向にある隣接メモリセルのデータの破壊を防止する。
本発明の第1実施形態に係るダイナミック フラッシュ メモリセルのプレート線PLの接続する第1のゲート導体層104aの役割に注目すると、以下の(1)~(5)の役割がある。
(1) ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線WLの電圧が上下に振幅する。この際に、プレート線PLは、ワード線WLとチャネル領域102との間の容量結合比を低減させる役目を担う。この結果、ワード線WLの電圧が上下に振幅する際の、チャネル領域102の電圧変化の影響を著しく抑えることができる。これにより、論理“0”と“1”を示すワード線WLのSGTトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
(2) ダイナミック フラッシュ メモリセルが消去、書込み、読出し動作をする際に、プレート線PLが接続された第1のゲート導体層104aと、ワード線WLが接続された第2のゲート導体層104bの両者が、SGTトランジスタのゲートとして働く。ビット線BLからソース線SLに電流が流れる際に、SGTトランジスタの短チャネル効果(Short Channel Effect)を抑えることができる。このように、プレート線PLの接続された第1のゲート導体層104aにより、短チャネル効果が抑止される。これにより、データ保持特性の向上が図られる。
(3) ダイナミック フラッシュ メモリセルの書込み動作が開始されると、チャネル領域102へ徐々に正孔群が貯まり、プレート線PLを有する第1のMOSトランジスタと、ワード線WLを有する第2のMOSトランジスタのしきい値電圧は低下する。この際に、プレート線PLを有する第1のMOSトランジスタのしきい値電圧が低下することによって、書込み動作時のインパクトイオン化現象を助長する。これにより、プレート線PLは、書込み時に正帰還を働かせて、書込み動作の高速化が図られる。
(4) “1”書込みを行ったダイナミック フラッシュ メモリセルにおいて、プレート線PLを有する第1のMOSトランジスタのしきい値電圧が低下している。この結果、プレート線PLに正バイアスを印加すると、常時、プレート線PLに繋がる第1のゲート導体層104a直下には、反転層が形成される。この結果、プレート線PLに繋がる第1のゲート導体層104a直下に形成された反転層に溜まる電子層が、導体電波シールド層となる。これにより、“1”書込みを行ったダイナミック フラッシュ メモリセルは、その周辺からの外乱ノイズから、遮蔽される。
(5) ダイナミック フラッシュ メモリセルの書込み動作時に、インパクトイオン化現象で、フォトンが発生する。発生したフォトンは、第1のゲート導体層104aと第2のゲート導体層104bとで反射を繰り返し、Si柱100の中心軸方向に進んで行く。この際に、プレート線PLは、書込み時に発生したフォトンが、水平方向にある隣接メモリセルのデータを破壊しないように、フォトンに対して、光遮蔽効果がある。
図5A、図5Bを用いて、第2実施形態を説明する。
第1実施形態では、図3A(a)に示すように、インパクトイオン化がプレート線PLの接続された第1のゲート導体層104aを有する第1のNチャネルMOSトランジスタ領域のワード線WLに隣接した領域で生じる。これに対し、本実施形態では、ワード線WLの接続された第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域のドレインとなるN+層101b近傍でインパクトイオン化が生じる。これにより、第1実施形態と同じく、ダイナミク フラッシュ メモリ動作ができる。
図6に示す構造図を用いて、第3実施形態を説明する。
第1実施形態では、図1に示すように、ソースとなるN+層101a側に配設された、プレート線PLの接続された第1のゲート導体層104aを有する第1のNチャネルMOSトランジスタ領域と、ドレインとなるN+層101b側に配設された、ワード線WLの接続された第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域とを直列接続していた。本実施形態によれば、図6に示すように、Si柱100に対して、ワード線WLとプレート線PLの接続位置関係は図1に示す構造に対して上下逆になっている。また、図6に示したように、それぞれのゲート長を変えて、第2のゲート導体層104b2のゲート長を、第1のゲート導体層104a2のゲート長よりも長くし、プレート線PLが接続された、第2のゲート導体層104b2のゲート容量は、ワード線WLが接続された、第1のゲート導体層104a2のゲート容量よりも、大きくなるような構造を特徴としている。
図7A~図7Mを参照して、第4実施形態に係るダイナミック フラッシュメモリの製造方法を説明する。それぞれの図において、(a)は平面図、(b)は(a)のX-X’線に沿う垂直断面構造図、(c)はY-Y’線に沿う垂直断面構造図を示す。なお、本実施形態では、3行×3列の9個のメモリセルよりなるメモリセル領域を形成する場合について説明する。
(特徴1)
本実施形態では、図7A~図7Mに示すように、P層基板1上部にN+層2を形成し、次に、エピタキシャル成長法によりP層3を形成し、エピタキシャル成長したP層3上部にN+層4を形成し、N+層4の上部にマスク材料層を堆積し、Si柱を形成する領域にパターニングしたマスク材料層511~533を残し、RIE法によりエッチングして、Si柱を形成する。次に、マスク材料層511~533で覆われた領域を残し、エピタキシャル成長したP層3まで、例えばRIE法によりエッチングして、N+層411~433を上部に有するP層Si柱311~333を形成する。これにより、上下にN+層2、411~433を含むP層Si柱311~333を同時に形成することが出来る。これは、本ダイナミック フラッシュ メモリの製造の簡略化に繋がる。
本実施形態では、例えば、ALD法によりゲート絶縁層となるハフニウム酸化(HfO2)層611~633をSi柱311~333を囲んで形成する。次に、SiO2層7を被覆した後にHfO2層611~633を覆って第1のゲート導体層となるTiN層を形成する。そして、RIE法によりTiN層をエッチングして第1のゲート導体層であるTiN層81、82、83を形成する。この第1のゲート導体層であるTiN層81、82、83は、プレート線PLとなる。これにより、Si柱311~333間の長さを最小加工寸法Fとすると4F2の1セル領域UCが形成される。
図7J~図7Lに示すように、空孔1211~1233は、マスク材料層511~533を除去することにより形成されるので、コンタクトホールである空孔1211~1233は、P層Si柱311~333と、N+層411~433と、に対して自己整合により形成される。これにより、本ダイナミック フラッシュ メモリの高集積化が図られる。
図8A、図8Bを参照して、第5実施形態に係るダイナミック フラッシュ回路のブロック消去動作を説明する。
ブロック消去のために選択されたメモリブロックのソース線SL1~SL3には、消去電圧VERAが印加される。この結果、選択ブロック内の各メモリセルのフローティングボディのチャネル領域102に蓄積された論理記憶データ“1”および“0”が全て“0”となる。消去状態“0”のチャネル領域102の電位は、VERA+Vbとなる。チャネル領域102が、負バイアスされると、バックバイアス効果によって、ワード線WLの入力している第2のNチャネルMOSトランジスタ領域のしきい値電圧が上昇する。これにより、ブロック消去動作が容易に実現できる。
図9A、図9Bを参照して、第6実施形態に係るダイナミック フラッシュ回路のページ書込み動作を説明する。
ページ書込み動作が開始されると、“1”を書込むビット線BL2には、VProgBLが印加され、書込みを行わず、消去状態“0”を維持するビット線BL1とBL3には、VSSが印加される。メモリセルCL22において、その接続されるビット線BL2は、VProgBLであり、ワード線WL2は、VProgWLであり、プレート線PL2は、VProgPLであるため、ワード線WL2とプレート線PL2の入力する2層ゲートの中間でソースサイドインパクトイオン化現象が起こる。その結果、メモリセルCL22のフローティングボディのチャネル領域102にソースサイドインパクトイオン化現象で発生した電子・正孔対の内、チャネル領域102の多数キャリアである正孔が蓄積され、チャネル領域102の電圧は、Vbまで上昇して、“1”書込みが行われる。チャネル領域102が、正バイアスされると、バックバイアス効果によって、ワード線WLが入力する第2のNチャネルMOSトランジスタ領域のしきい値電圧が低下する。これにより、同一選択ページで“1”書込みを行わず、消去状態を保つメモリセルCL21とCL23に接続されるビット線BL1とBL3には、それぞれVSSが印加されているため、メモリセルCL21とCL23において、そのドレインからソースへの電流が流れず、ソースサイドインパクトイオン化現象は起こらず、消去状態“0”の論理記憶データが維持される。
図10A、図10Bを参照して、第7実施形態に係るダイナミック フラッシュ回路のページ読出し動作を説明する。
ソース線SL1~SL3には、VSSが印加され、ビット線BL1~BL3には、VReadBLが印加される。ここで、例えば、VSSは0Vであり、VReadBLは1Vである。また、ページ読出しを行う選択ワード線WL2には、VReadWLが、印加される。ここで、例えば、VReadWLは2Vである。また、プレート線PL1~PL3には、ページ読出しの選択/非選択の如何に関わらず、VReadPLが印加される。ここで、例えば、VReadPLは2Vである。このように信号線の電圧設定が制御されることにより、ページ読出しが行われる。チャネル領域102の電位が、VERA+Vbの消去状態“0”のメモリセルでは、しきい値電圧が高いため、メモリセル電流が流れず、ビット線BLは放電せずにVReadBLを保つ。一方、チャネル領域102の電位が、Vbの書込み状態“1”のメモリセルでは、しきい値電圧が低いため、メモリセル電流が流れ、ビット線BLは放電し、VReadBLからVSSへと変化する。この2つのビット線BLの電位状態をセンスアンプで読み取り、メモリセル内の論理記憶データの“1”と“0”を判定する(図示せず)。
ページ読出し動作が開始されると、フローティングボディFBの電位が、VERA+Vbの消去状態“0”のメモリセルでは、しきい値電圧が高いため、メモリセル電流が流れず、ビット線BLは放電せずにVReadBLを保つ。一方、フローティングボディFBの電位が、Vbの書込み状態“1”のメモリセルでは、しきい値電圧が低いため、メモリセル電流が流れ、ビット線は放電し、VReadBLからVSSへと変化する。この2つのビット線BLの電位状態をセンスアンプで読み取る。これにより、メモリセル内の論理記憶データの“1”と“0”を判定することができる。
図11A、図11Bを参照して、第8実施形態に係るダイナミック フラッシュ回路のブロックリフレッシュ動作を説明する。
図11A(a)、(b)に示すように、リフレッシュを行う選択メモリブロックのソース線SL1~SL3には、VSSが印加され、ビット線BL1~BL3には、VRefreshBLが印加される。ここで、例えば、VSSは0Vであり、VRefreshBLは3Vである。プレート線PL1~PL3には、ブロックリフレッシュ選択の有無に関わらず、固定の電圧VRefreshPLが印加されているが、選択されたブロックのプレート線PL1~PL3には、VRefreshPLが印加され、非選択ブロックのプレート線PL1~PL3には、VSSが印加されても良い。また、リフレッシュを行うメモリブロックのワード線WL1~WL3には、VRefreshWLが印加される。ここで、例えば、VRefreshPLは2Vであり、VRefreshWLは3Vであ。このように信号線の電圧設定が制御されることにより、メモリセルのフローティングボディのチャネル領域102に蓄積された論理記憶データ“1”において、プレート線PLが接続された第1のNチャネルMOSトランジスタ領域およびワード線WLが接続された第2のNチャネルMOSトランジスタ領域のしきい値電圧が低いため、それぞれの印加電圧がページ書込み電圧よりも低い電圧のVRefreshWLとVRefreshPLであっても、メモリセル電流が流れ、2つのゲート間でソースサイドインパクトイオン化現象を起こし、発生された正孔をチャネル領域102に蓄積する。この結果、書込み状態“1”のメモリセルのメモリブロック単位のリフレッシュが行われる。図11Bに、ブロックリフレッシュ時の各主要ノード接点の電圧条件例を纏めている。
ブロックリフレッシュ動作が開始されると、メモリセルのフローティングボディのチャネル領域102に蓄積された論理記憶データ“1”に置いて、プレート線PLが接続された第1のNチャネルMOSトランジスタ領域およびワード線WLが接続された第2のNチャネルMOSトランジスタ領域のしきい値電圧が低いため、それぞれの印加電圧がページ書込み電圧よりも低い電圧のVRefreshWLとVRefreshPLであっても、メモリセル電流が流れ、2つのゲート間でソースサイドインパクトイオン化現象を起こし、発生された正孔をフローティングボディのチャネル領域102に蓄積する。この結果、書込み状態“1”のメモリセルのメモリブロック単位のリフレッシュが行われる。
図12A、図12Bを参照して、第9実施形態に係るダイナミック フラッシュ回路のページ消去動作を説明する。
図12A(a)、図12A(b)に示すように、ページ消去動作が始まると、ページ消去するメモリセルに接続するプレート線PL以外のプレート線PLは、常時印加されている固定電圧からVSSに低下する。プレート線PLの接続されるゲートのゲート容量は大きいため、“1”と“0”のデータを記憶しているメモリセルのフローティングボディFBの電位は、容量結合により、引き下げられる。この結果、ページ消去によって、既に書込みされている“1”データの書換えが起こらないように保護される。そして、ページ消去されるメモリセルに接続されるプレート線PL2のみにVPageErasePLが印加される。VPageErasePLは、例えば2Vである。この時、ページ消去されるメモリセルに接続されるワード線WL2には、VPageEraseWLが印加されるが、VPageEraseWLは、VSSであり、例えば0Vである。また、ソース線SL1~SL3には、VERAPageが印加される。VERAPageは、ブロック消去のビット線印加電圧VERAよりも高い電圧で設定される。例えば、VERAは、-3Vであるのに対して、VERAPageは-1Vである。これは、ページ消去を行う同一ブロック内で既に“1”書込みと“0”消去維持になっているメモリセルのデータが、ページ消去によって書換えが起こらないよう保護するためである。
ページ消去動作が開始されると、ページ消去するメモリセルに接続するプレート線PL以外のプレート線PLは、常時印加されている固定電圧からVSSに低下する。プレート線PLの接続されるゲートのゲート容量は大きいため、“1”と“0”のデータを記憶しているメモリセルのフローティングボディFBの電位は、容量結合により引き下げられる。この結果、ページ消去によって、既に書込みされている“1”データの書換えが起こらないように保護される。そして、ページ消去されるメモリセルに接続されるプレート線PL2のみにVPageErasePLが印加される。また、ソース線SL 1 ~SL 3 には、VERAPageが印加される。これにより、ページ消去を確実に行うことができる。
図13A~図13Eを参照して、第10実施形態に係るダイナミック フラッシュメモリの製造方法を説明する。それぞれの図において、(a)は平面図、(b)は(a)のX-X’線に沿う垂直断面構造図、(c)はY-Y’線に沿う垂直断面構造図を示す。なお、本実施形態では、3行×3列の9個のメモリセルよりなるメモリセル領域を形成する場合について説明する。実際のメモリ装置においては、3行×3列に限らず、複数のダイナミック フラッシュメモリセルが2次元状に形成される。また、図13A~図13Eにおいて、図7A~図7Mと同一又は類似の構成部分には同一の符号を付してある。
第4実施形態では、図7G~図7Jに示すように、ゲート絶縁層になるHfO2層611~633が、Si柱311~333の頂部のN+層411~433と、底部のN+層2の間で繋がって形成されている。これにより、PL線ゲートTiN層81、82、83と、WL線ゲートTiN層101、102、103のゲート絶縁層が、同じHfO2層6 11~6 33で形成されている。これに対して、本実施形態では、PL線ゲート導体層81、82、83と、WL線ゲート導体層101、102、103と、ゲート絶縁層6、18が、別々に形成される。これにより、例えば、ゲート絶縁層6とゲート絶縁層18の、膜厚、材料を別々に選択して、より効果的にPL線とフローティングボディ間容量CPLを、WL線とフローティングボディ間容量CWLより大きくすることが出来る。これは、より安定なダイナミック フラッシュ メモリ動作に寄与する。
第4実施形態では、図7Iに示すように、PL線ゲートTiN層81、82、83と、WL線ゲートTiN層101、102、103との層間絶縁層としてSiO2層9が形成される。このSiO2層9の形成は、例えば、図7HにおけるTiN層81、82、83の形成後、SiO2層を全体に被覆した後、CMP法により、その上面位置が、マスク材料層511~533の上面位置になるまで研摩し、そしてRIEによりエッチバックして形成する。これに対して、本実施形態では、SiO2層9に対応する層間絶縁層を、図13Bに示すように、HfO2層18を、第2のゲート絶縁層として形成すると同時に、SiO2層9に対応する層間絶縁層として形成している。これにより、製造工程の簡易化が図られる。
図13C、図13Dに示すように、コンタクトホール191、192は内に空孔211、212と、W層201、202とが形成される。これにより、空孔211、212と、W層201、202とが、自己整合で形成される。W層201、202は、SL線のN+層2の領域を低抵抗化して、より安定なダイナミック フラッシュ メモリ動作に寄与する。そして、空孔211、212は、PL線TiN層81、82、83間、及びWL線TiN層101、102、103間の寄生容量を低減できる。この寄生容量の低減は、ダイナミック フラッシュ メモリの動作マージンの拡大に寄与できる。また、空孔211、212と、W層201、202とが、自己整合で形成されることは、ダイナミック フラッシュ メモリの高集積化に寄与する。なお、W層201、202をメモリセル領域に形成せず、メモリセル領域の周辺部にN+層2と接続するSL線金属配線部を形成してもよい。この場合は、W層201、202がある場合と比べて、SL線抵抗は大きくなるが、PL線TiN層81、82、83間、及びWL線TiN層101、102、103間の寄生容量の低減効果は変わらず、且つW層201、202を確実にN+層2に接続させるための製造工程の高精度化の必要がない。このように、W層201、202の形成の有無を、SL線低抵抗化と、製造工程の容易化とを勘案して、選択することができる。
図13Eに示すN+層411~433、W層1311~1333、Cu層141~143の側面間に形成する空孔161、162、は、ビット線BL間の寄生容量を低減できる。これは、より安定なダイナミック フラッシュ メモリ動作に寄与する。
図14A~図14Cを参照して、第11実施形態に係るダイナミック フラッシュメモリの製造方法を説明する。それぞれの図において、(a)は平面図、(b)は(a)のX-X’線に沿う垂直断面構造図、(c)はY-Y’線に沿う垂直断面構造図を示す。なお、本実施形態では、3行×3列の9個のメモリセルよりなるメモリセル領域を形成する場合について説明する。実際のメモリ装置においては、3行×3列に限らず、複数のダイナミック フラッシュメモリセルが2次元状に形成される。また、図14A~図14Cにおいて、図7A~図7M、又は図13A~図13Eと同一又は類似の構成部分には同一の符号を付してある。
(特徴1)
本実施形態では、Si柱311~333に対して、自己整合で形成したSiN層3411~3433と、マスク材料層351、352、353をマスクにして、TiN層31、HfO2層30、TiN層29をRIE法によりエッチングして、X-X’方向に伸延したTiN層291、292、293、HfO2層301、302、303、TiN層311、312、313を形成した。この場合、SiN層3411~3433はSi柱311~333に対して、自己整合で形成されているので、プレート線PLに繋がるTiN層291、292、293と、ワード線WLに繋がるTiN層311、312、313が、所定の仕事関数をもって、且つ均一の厚さで形成される。これにより、Si柱311~333に形成されたダイナミック フラッシュメモリセルの特性のばらつきを抑圧でき、同時に高集積化が図れる。
(特徴2)
マスク材料層351、352,353を、Y-Y’方向において、SiN層3411~3433の外周線より内側になるように形成することにより、Y-Y’方向におけるTiN層311、312、313間は、Si柱311~333に対して、自己整合で形成した部分のSiN層3411~3433となるので、ダイナミック フラッシュメモリセルのY-Y’方向の高密度化が図れる。
(特徴3)
平面視におけるSi柱311~333の配置を、X-X’線方向に近づけて、隣接するSiN層3411~3433同志を接続させることにより、マスク材料層351,352,353を形成しなくても、X-X’線方向に連続して伸延したTiN層311、312、313を形成することができる。これにより、ダイナミック フラッシュメモリセルのX-X’方向の高密度化が図れる。
図15を参照して、第12実施形態に係るダイナミック フラッシュメモリのP層基板1内に設ける二層ウェル構造の製造方法を説明する。
本願のダイナミック フラッシュメモリの消去動作は、ソース線SLを負バイアスにする。メモリセル領域のP層基板1内に二層ウェル構造を設けることにより、その他の回路を、この負バイアスから遮蔽することができる。
なお、本発明では、Si柱を形成したが、これ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
100:P型又はi型(真性型)の導電型を有するSi柱
102:チャネル領域
102a:第1のチャネル領域
102b:第2のチャネル領域
103a、103b、103a2、103b2:ゲート絶縁層
104a、104b、104a2、104b2:ゲート導体層
105:絶縁層
106:正孔群
107a、107b:反転層BL:ビット線
SL:ソース線
PL:プレート線
WL:ワード線
FB:フローティングボディ
1:P層基板
1A:Nウェル
1B:Pウェル
2、4、411~433、101a、101b:N+層
3:P層
511~533、351,352,353:マスク材料層
311~333:P層Si柱
6、611~633、30、301、302,303:HfO2層
7、8、11、15:SiO2層
81、82、83、101、102、103、29、291,292,293,31、311,312,313:TiN層
1211~1233:空孔
1311~1333:導体層
141、142、143:銅CU層
19 1 、19 2 :コンタクトホール3411~3433:SiN層
CL11~CL33:メモリセルSL1~SL3:ソース線
BL1~BL3:ビット線
PL1~PL3:プレート線
WL1~WL3:ワード線
Claims (18)
- 第1のゲート導体層と、第2のゲート導体層と、第1の不純物層と、第2の不純物層と、に印加する電圧を制御して、データ書き込み動作と、データ読み出し動作と、データ消去動作と、を行うメモリ装置の製造方法であって、
半導体層上に第1のマスク材料層を形成する工程と
前記第1のマスク材料層をマスクにして、前記半導体層をエッチングして、垂直方向に立つ第1の半導体柱を形成する工程と、
前記第1の半導体柱の側面を囲む第1のゲート絶縁層を形成する工程と、
前記第1のゲート絶縁層の側面を囲み、且つ上面位置が前記第1の半導体柱の頂部より下方にある前記第1のゲート導体層を形成する工程と、
前記第1のゲート絶縁層に繋がり、且つ前記第1の半導体柱の上部側面を囲んだ第2のゲート絶縁層を形成する工程と、
前記第2のゲート絶縁層の側面を囲む、前記第2のゲート導体層を形成する工程と、
前記第1の半導体柱を形成する前に、または形成した後に前記第1の半導体柱の底部に繋がった前記第1の不純物層を形成する工程と、
前記第1の半導体柱を形成する前に、または形成した後に、前記第1の半導体柱の頂部に前記第2の不純物層を形成する工程と、
を有することを特徴とする半導体素子を用いたメモリ装置の製造方法。 - 前記第1の半導体柱を囲み第3の絶縁層を形成する工程と、
前記第1の半導体柱の下部において前記第3の絶縁層を囲む前記第1のゲート導体層を形成する工程と、
前記第1のゲート導体層を囲み、且つ上端面が前記第1のゲート導体層より上にある第4の絶縁層を形成する工程と、
前記第1の半導体柱の上部の前記第3の絶縁層を囲んだ前記第2のゲート導体層を形成する工程と、を更に有し、
前記第3の絶縁層の内、前記第1のゲート導体層で囲まれた部分が、前記第1のゲート絶縁層であり、前記第3の絶縁層の内、前記第2のゲート導体層で囲まれた部分が、前記第2のゲート絶縁層である、
ことを特徴とする請求項1に記載のメモリ装置の製造方法。 - 前記第1のゲート導体層を形成した後、垂直方向において、前記第1のゲート導体層上面より上の露出した前記第1の半導体柱を囲み、且つ前記第1のゲート導体層上に繋がった前記第2のゲート絶縁層を形成する工程を更に有する、
ことを特徴とする請求項1に記載のメモリ装置の製造方法。 - 前記第1のゲート絶縁層と、前記第1のゲート絶縁層を囲む第1の導体層と、を形成する工程と、
前記第2のゲート絶縁層を、前記第1の導体層上と、前記第1の導体層より上部の前記第1の半導体柱を囲んで形成する工程と、
前記第2のゲート絶縁層の側面を囲んで、その上面位置が前記第2の不純物層の下端付近にある第2の導体層を形成する工程と、
前記第2の不純物層と、前記第1のマスク材料層の側面を囲んだ、第2のマスク材料層を形成する工程と、
前記第1のマスク材料層と、前記第2のマスク材料層と、をマスクにして前記第2の導体層と、前記第2のゲート絶縁層と、前記第1の導体層をエッチングする工程と、を更に有し、
エッチングされた前記第1の導体層が前記第1のゲート導体層となり、同じくエッチングされた前記第2の導体層が前記第2のゲート導体層になる、
ことを特徴とする請求項1に記載のメモリ装置の製造方法。 - 前記第1の導体層の表層を酸化して、第1の酸化層を形成する工程を更に有する、
ことを特徴とする請求項4に記載のメモリ装置の製造方法。 - 前記第1の導体層を形成した後に、前記第1の半導体柱の側面を露出させる工程と、
前記第1の導体層の表層を酸化して、第1の酸化層を形成し、同時に露出した前記第1の半導体柱の表層を酸化して、第2の酸化層を形成する工程と、を更に有する、
ことを特徴とする請求項4に記載のメモリ装置の製造方法。 - 前記第1の酸化層と前記第2の酸化層とを形成した後に、前記第1の酸化層と前記第2の酸化層とを覆って、第5の絶縁層を形成する工程を更に有し、
前記第2の酸化層と、前記第5の絶縁層とにより、前記第2のゲート絶縁層が形成される、
ことを特徴とする請求項6に記載のメモリ装置の製造方法。 - 平面視において、前記第2のマスク材料層の上に重なり、且つ第1の方向に伸延した第3のマスク材料層を形成する工程と、
前記第1のマスク材料層と、前記第2のマスク材料層と、前記第3のマスク材料層と、をマスクにして、前記第2の導体層と、前記第2のゲート絶縁層と、前記第1の導体層をエッチングする工程を更に有する、
ことを特徴とする請求項4に記載のメモリ装置の製造方法。 - 平面視における前記第1の方向と直交する第2の方向において、前記第3のマスク材料層の外周が、前記第2のマスク材料層の外周より内側にある、
ことを特徴とする請求項8に記載のメモリ装置の製造方法。 - 前記第2のゲート導体層を形成した後に、前記第2の不純物層と、前記第1のマスク材料層との側面を囲んだ第6の絶縁層を形成する工程と、
前記第6の絶縁層をマスクにして、前記第1のマスク材料層をエッチングして、前記第2の不純物層上に第1のコンタクトホールを形成する工程と、
前記第1のコンタクトホールを介して、前記第6の絶縁層上と、前記第2の不純物層に繋がった第1の配線導体層を形成する工程と、を更に有する、
ことを特徴とする請求項1に記載のメモリ装置の製造方法。 - 平面視において、前記第1の配線導体層が前記第2のゲート導体層と直交して形成される、
ことを特徴とする請求項10に記載のメモリ装置の製造方法。 - 平面視にあって、前記第1のゲート導体層と、前記第2のゲート導体層とに隣接し、且つ平行して伸延し、且つその底部が前記第1の不純物層に接する第2のコンタクトホールを形成する工程と、
前記第2のコンタクトホールの底部に第3の導体層を形成する工程と、を更に有する、
ことを特徴とする請求項1に記載のメモリ装置の製造方法。 - 前記第3の導体層上の前記第2のコンタクトホール内に、空孔を有するか、または有しない第7の絶縁層を形成する工程を、更に有する、
ことを特徴とする請求項12に記載のメモリ装置の製造方法。 - 前記第7の絶縁層が、低誘電率材料層である、
ことを特徴とする請求項13に記載のメモリ装置の製造方法。 - 前記第2の不純物層と、前記第1の配線導体層の側面を囲んで第8の絶縁層を形成する工程と、
前記第8の絶縁層に、前記第2の不純物層と、前記第1の配線導体層に隣接して、第3のコンタクトホールを形成する工程と、
前記第3のコンタクトホール内に、空孔を有するか、または有しない第9の絶縁層を形成する工程を、更に有する、
ことを特徴とする請求項10に記載のメモリ装置の製造方法。 - 前記第8の絶縁層が、低誘電率材料層である、
ことを特徴とする請求項15に記載のメモリ装置の製造方法。 - 前記第1のゲート導体層と、前記第2のゲート導体層と、の一方をプレート線に接続すると、他方をワード線に繋げて形成する、
ことを特徴とする請求項1に記載のメモリ装置の製造方法。 - 前記第1のゲート導体層と、前記第2のゲート導体層と、前記第1の不純物層と、前記第2の不純物層と、に印加する電圧を制御して、前記第1の半導体柱の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生させた前記第1の半導体柱における多数キャリアである正孔群、又は電子群を保持する前記データ書き込み動作と、前記第1の半導体柱の内部から前記第1の半導体柱における多数キャリアである前記正孔群、又は前記電子群を除去する前記データ消去動作とを行うように、前記第1のゲート導体層と、前記第2のゲート導体層と、前記第1の不純物層と、前記第2の不純物層とを形成する、
ことを特徴とする請求項1に記載のメモリ装置の製造方法。
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