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JP7335661B2 - 半導体素子を用いたメモリ装置の製造方法 - Google Patents

半導体素子を用いたメモリ装置の製造方法 Download PDF

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Description

本発明は、半導体素子を用いたメモリ装置の製造方法に関する。
本願は、国際出願番号PCT/JP2020/048952に基づいて優先権を主張する国際特許出願である。
近年、LSI(Large Scale Integration) 技術開発において、メモリ素子の高集積化と高性能化が求められている。
通常のプレナー型MOSトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、SGTのチャネルは、半導体基板の上表面に対して垂直な方向に延在する(例えば、特許文献1、非特許文献1を参照)。このため、SGTはプレナー型MOSトランジスタと比べ、半導体装置の高密度化が可能である。このSGTを選択トランジスタとして用いて、キャパシタを接続したDRAM(Dynamic Random Access Memory、例えば、非特許文献2を参照)、抵抗変化素子を接続したPCM(Phase Change Memory、例えば、非特許文献3を参照)、RRAM(Resistive Random Access Memory、例えば、非特許文献4を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるMRAM(Magneto-resistive Random Access Memory、例えば、非特許文献5を参照)などの高集積化を行うことができる。また、キャパシタを有しない、1個のMOSトランジスタで構成された、DRAMメモリセル(非特許文献6、7を参照)などがある。本願は、抵抗変化素子やキャパシタを有しない、MOSトランジスタのみで構成可能な、ダイナミック フラッシュ メモリの製造方法に関する。
図16(a)~図16(d)に、前述したキャパシタを有しない、1個のMOSトランジスタで構成された、DRAMメモリセルの書込み動作を、図17(a)と図17(b)に、動作上の問題点を、図18(a)~図18(c)に、読出し動作を示す(非特許文献7~10を参照)。図16(a)は、“1”書込み状態を示している。ここで、メモリセルは、SOI基板1100に形成され、ソース線SLが接続されるソースN+層1103と、ビット線BLが接続されるドレインN+ 1104と、ワード線WLが接続されるゲート導電層1105と、MOSトランジスタ1110aのフローティングボディ(Floating Body)1102により構成され、キャパシタを有さず、MOSトランジスタ1110aが1個でDRAMのメモリセルが構成されている。なお、フローティングボディ1102直下には、SOI基板1100のSiO2層1101が接している。この1個のMOSトランジスタ1110aで構成されたメモリセルの“1”書込みを行う際には、MOSトランジスタ1110aを飽和領域で動作させる。すなわち、ソースN+層1103から延びる電子のチャネル1107には、ピンチオフ点1108があり、ビット線BLが接続しているドレインN+層1104までには、到達していない。このようにドレインN+層1104に接続されたビット線BLとゲート導電層1105に接続されたワード線WLを共に高電圧にして、ゲート電圧をドレイン電圧の約1/2程度で、MOSトランジスタ1110aを動作させると、ドレインN+層1104近傍のピンチオフ点1108において、電界強度が最大となる。この結果、ソースN+層1103からドレインN+層1104に向かって流れる加速された電子は、Siの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される(インパクトイオン化現象)。発生した大部分の電子(図示せず)は、ドレインN+層1104に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜1109を飛び越えて、ゲート導電層1105に到達する。そして、同時に発生した正孔1106は、フローティングボディ1102を充電する。この場合、発生した正孔1106は、フローティングボディ1102は、P型Siのため、多数キャリアの増分として、寄与する。フローティングボディ1102は、生成された正孔1106で満たされ、フローティングボディ1102の電圧がソースN+層1103よりもVb以上に高くなると、さらに生成された正孔1106は、ソースN+層1103に放電する。ここで、Vbは、ソースN+層1103とP層のフローティングボディ1102との間のPN接合のビルトイン電圧であり、約0.7Vである。図16(b)には、生成された正孔1106でフローティングボディ1102が飽和充電された様子を示している。
次に、図16(c)を用いて、メモリセル1110bの“0”書込み動作を説明する。共通の選択ワード線WLに対して、ランダムに“1”書込みのメモリセル1110aと“0”書込みのメモリセル1110bが存在する。図16(c)では、“1”書込み状態から“0”書込み状態に書き換わる様子を示している。“0”書込み時には、ビット線BLの電圧を負バイアスにして、ドレインN+層1104とP層のフローティングボディ1102との間のPN接合を順バイアスにする。この結果、フローティングボディ1102に予め前サイクルで生成された正孔1106は、ビット線BLに接続されたドレインN+層1104に流れる。書込み動作が終了すると、生成された正孔1106で満たされたメモリセル1110a(図16(b))と、生成された正孔1106が吐き出されたメモリセル1110b(図16(c))の2つのメモリセルの状態が得られる。正孔1106で満たされたメモリセル1110aのフローティングボディ1102の電位は、生成された正孔がいないフローティングボディ1102よりも高くなる。したがって、メモリセル1110aのしきい値電圧は、メモリセル1110bのしきい値電圧よりも低くなる。その様子を図16(d)に示している。
次に、この1個のMOSトランジスタで構成されたメモリセルの動作上の問題点を、図17(a)と図17(b)を用いて説明する。図17(a)に示したように、フローティングボディ1102の容量CFBは、ワード線WLの接続されたゲート導電層1105とフローティングボディ1102との間の容量CWLと、ソース線SLの接続されたソースN+層1103とフローティングボディ1102との間のPN接合の接合容量CSLと、ビット線BLの接続されたドレインN+層1104とフローティングボディ1102との間のPN接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL (1)
で表される。したがって、書込み時にワード線電圧VWLが振幅すると、メモリセルの記憶ノード(接点)となるフローティングボディ1102の電圧も、その影響を受ける。その様子を図17(b)に示している。書込み時にワード線電圧VWLが0VからVProgWLに上昇すると、フローティングボディ1102の電圧VFBは、ワード線電圧 WL が変化する前の初期状態の電圧VFB1からVFB2ワード線WLとの容量結合によって上昇する。その電圧変化量ΔVFBは、
ΔVFB = VFB2 - VFB1
= CWL / (CWL + CBL + CSL) × VProgWL (2)
で表される。
ここで、
β= CWL / (CWL + CBL + CSL) (3)
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、CWLの寄与率が大きく、例えば、CWL:CBL:CSL=8:1:1である。この場合、β=0.8となる。ワード線が、例えば、書込み時の5Vから、書込み終了後に0Vになると、ワード線WLとフローティングボディ1102との容量結合によって、フローティングボディ1102が、5V×β=4Vも振幅ノイズを受ける。このため、書込み時のフローティングボディ1102の“1”電位と“0”電位との電位差マージンを十分に取れない問題点があった。
図18(a)と図18(b)に読出し動作を示しており、図18(a)は、“1”書込み状態を、図18(b)は、“0”書込み状態を示している。しかし、実際には、“1”書込みでフローティングボディ1102にVbが書き込まれていても、書込み終了でワード線WLが0Vに戻ると、フローティングボディ1102は、負バイアスに引き下げられる。“0”が書かれる際には、さらに深く負バイアスになってしまうため、書込みの際に“1”と“0”との電位差マージンを十分に大きく出来ないため、実際にキャパシタを有しない、DRAMメモリセルの製品化が困難な状況にあった。
特開平2-188966号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
メモリ装置でキャパシタを無くした、1個のトランジス型のDRAM(ゲインセル)では、ワード線とフローティングのSGTのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接SGTボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした1トランジス型のDRAM(ゲインセル)の実用化が困難となっていた。そして、メモリ装置の高集積化が課題である。
上記の課題を対決するために、本発明に係る半導体素子を用いたメモリ装置の製造方法は、第1のゲート導体層と、第2のゲート導体層と、第1の不純物層と、第2の不純物層と、に印加する電圧を制御して、データ書き込み動作と、データ読み出し動作と、データ消去動作と、を行うメモリ装置の製造方法であって、
半導体層上に第1のマスク材料層を形成する工程と
前記第1のマスク材料層をマスクにして、前記半導体層をエッチングして、垂直方向に立つ第1の半導体柱を形成する工程と、
前記第1の半導体柱の側面を囲む第1のゲート絶縁層を形成する工程と、
前記第1のゲート絶縁層の側面を囲み、且つ上面位置が前記第1の半導体柱の頂部より下方にある前記第1のゲート導体層を形成する工程と、
前記第1のゲート絶縁層に繋がり、且つ前記第1の半導体柱の上部側面を囲んだ第2のゲート絶縁層を形成する工程と、
前記第2のゲート絶縁層の側面を囲む、前記第2のゲート導体層を形成する工程と、
前記第1の半導体柱を形成する前に、または形成した後に前記第1の半導体柱の底部に繋がった前記第1の不純物層を形成する工程と、
前記第1の半導体柱を形成する前に、または形成した後に、前記第1の半導体柱の頂部に前記第2の不純物層を形成する工程と、
を有することを特徴とする(第1発明)。
上記第1の発明において、前記第1の半導体柱を囲み第3の絶縁層を形成する工程と、
前記第1の半導体柱の下部において前記第3の絶縁層を囲む前記第1のゲート導体層を形成する工程と、
前記第1のゲート導体層を囲み、且つ上端面が前記第1のゲート導体層より上にある第4の絶縁層を形成する工程と、
前記第1の半導体柱の上部の前記第3の絶縁層を囲んだ前記第2のゲート導体層を形成する工程と、を更に有し、
前記第3の絶縁層の内、前記第1のゲート導体層で囲まれた部分が、前記第1のゲート絶縁層であり、前記第3の絶縁層の内、前記第2のゲート導体層で囲まれた部分が、前記第2のゲート絶縁層である、
ことを特徴とする(第2発明)。
上記の第1発明において、前記第1のゲート導体層を形成した後、垂直方向において、前記第1のゲート導体層上面より上の露出した前記第1の半導体柱を囲み、且つ前記第1のゲート導体層上に繋がった前記第2のゲート絶縁層を形成する工程を更に有することを特徴とする(第3発明)。
上記の第1発明において、前記第1のゲート絶縁層と、前記第1のゲート絶縁層を囲む第1の導体層と、を形成する工程と、
前記第2のゲート絶縁層を、前記第1の導体層上と、前記第1の導体層より上部の前記第1の半導体柱を囲んで形成する工程と、
前記第2のゲート絶縁層の側面を囲んで、その上面位置が前記第2の不純物層の下端付近にある第2の導体層を形成する工程と、
前記第2の不純物層と、前記第1のマスク材料層の側面を囲んだ、第2のマスク材料層を形成する工程と、
前記第1のマスク材料層と、前記第2のマスク材料層と、をマスクにして前記第2の導体層と、前記第2のゲート絶縁層と、前記第1の導体層をエッチングする工程と、を更に有し、
エッチングされた前記第1の導体層が前記第1のゲート導体層となり、同じくエッチングされた前記第2の導体層が前記第2のゲート導体層になる、
ことを特徴とする(第4発明)。
上記の第4発明において、前記第1の導体層の表層を酸化して、第1の酸化層を形成する工程を更に有する、
ことを特徴とする(第5発明)。
上記の第4発明において、前記第1の導体層を形成した後に、前記第1の半導体柱の側面を露出させる工程と、
前記第1の導体層の表層を酸化して、第1の酸化層を形成し、同時に露出した前記第1の半導体柱の表層を酸化して、第2の酸化層を形成する工程と、を更に有する、
ことを特徴とする(第6発明)。
上記の第6発明において、前記第1の酸化層と前記第2の酸化層とを形成した後に、前記第1の酸化層と前記第2の酸化層とを覆って、第5の絶縁層を形成する工程を更に有し、
前記第2の酸化層と、前記第5の絶縁層とにより、前記第2のゲート絶縁層が形成される、
ことを特徴とする(第7発明)。
上記の第4発明において、平面視において、前記第2のマスク材料層の上に重なり、且つ第1の方向に伸延した第3のマスク材料層を形成する工程と、
前記第1のマスク材料層と、前記第2のマスク材料層と、前記第3のマスク材料層と、をマスクにして、前記第2の導体層と、前記第2のゲート絶縁層と、前記第1の導体層をエッチングする工程を更に有する、
ことを特徴とする(第発明)。
上記の第発明において、平面視における前記第1の方向と直交する第2の方向において、前記第3のマスク材料層の外周が、前記第2のマスク材料層の外周より内側にあることを特徴とする(第発明)。
上記の第1発明において、前記第2のゲート導体層を形成した後に、前記第2の不純物層と、前記第1のマスク材料層との側面を囲んだ第の絶縁層を形成する工程と、
前記第の絶縁層をマスクにして、前記第1のマスク材料層をエッチングして、前記第2の不純物層上に第1のコンタクトホールを形成する工程と、
前記第1のコンタクトホールを介して、前記第の絶縁層上と、前記第2の不純物層に繋がった第1の配線導体層を形成する工程と、
更に有する、ことを特徴とする(第10発明)。
上記の第10発明において、平面視において、前記第1の配線導体層が前記第2のゲート導体層と直交して形成されることを特徴とする(第11発明)。
上記の第1発明において、平面視にあって、前記第1のゲート導体層と、前記第2のゲート導体層とに隣接し、且つ平行して伸延し、且つその底部が前記第1の不純物層に接する第2のコンタクトホールを形成する工程と、
前記第2のコンタクトホールの底部に第3の導体層を形成する工程と、
更に有することを特徴とする(第12発明)。
上記の第12発明において、前記第3の導体層上の前記第2のコンタクトホール内に、空孔を有するか、または有しない第7の絶縁層を形成する工程を、更に有する、
ことを特徴とする(第13発明)。
上記の第13発明において、前記第の絶縁層が、低誘電率材料層である、
ことを特徴とする(第14発明)。
上記の第10発明において、前記第2の不純物層と、前記第1の配線導体層の側面を囲んで第の絶縁層を形成する工程と、
前記第の絶縁層に、前記第2の不純物層と、前記第1の配線導体層に隣接して、第3のコンタクトホールを形成する工程と、
前記第3のコンタクトホール内に、空孔を有するか、または有しない第の絶縁層を形成する工程と、
更に有することを特徴とする(第15発明)。
上記の第15発明において、前記第の絶縁層が、低誘電率材料層である、ことを特徴とする(第16発明)。
上記の第1発明において、前記第1のゲート導体層と、前記第2のゲート導体層と、の一方をプレート線に接続すると、他方をワード線に繋げて形成する、ことを特徴とする(第17発明)。
上記の第1発明において、前記第1のゲート導体層と、前記第2のゲート導体層と、前記第1の不純物層と、前記第2の不純物層と、に印加する電圧を制御して、前記第1の半導体柱の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生させた前記第1の半導体柱における多数キャリアである正孔群、又は電子群を保持する前記データ書き込み動作と、前記第1の半導体柱の内部から前記第1の半導体柱における多数キャリアである前記正孔群、又は前記電子群を除去する前記データ消去動作とを行うように、前記第1のゲート導体層と、前記第2のゲート導体層と、前記第1の不純物層と、前記第2の不純物層とを形成する、ことを特徴とする(第18発明)。
第1実施形態に係るダイナミック フラッシュメモリ装置の構造図である。 第1実施形態に係るダイナミック フラッシュメモリ装置の消去動作メカニズムを説明するための図である。 第1実施形態に係るダイナミック フラッシュメモリ装置の消去動作メカニズムを説明するための図である。 第1実施形態に係るダイナミック フラッシュメモリ装置の書込み動作メカニズムを説明するための図である。 第1実施形態に係るダイナミック フラッシュメモリ装置の書込み動作メカニズムを説明するための図である。 第1実施形態に係るダイナミック フラッシュメモリ装置の書込み動作メカニズムを説明するための図である。 第1実施形態に係るダイナミック フラッシュメモリ装置の書込み動作メカニズムを説明するための図である。 第1実施形態に係るダイナミック フラッシュメモリ装置の書込み動作メカニズムを説明するための図である。 第1実施形態に係るダイナミック フラッシュメモリ装置の読出し動作メカニズムを説明するための図である。 第1実施形態に係るダイナミック フラッシュメモリ装置の読出し動作メカニズムを説明するための図である。 第1実施形態に係るダイナミック フラッシュメモリ装置の読出し動作メカニズムを説明するための図である。 第2実施形態に係るダイナミック フラッシュメモリ装置の書込み動作メカニズムを説明するための図である。 第2実施形態に係るダイナミック フラッシュメモリ装置の書込み動作メカニズムを説明するための図である。 第3実施形態に係るダイナミック フラッシュメモリ装置の構造図である。 第4実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第4実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第4実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第4実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第4実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第4実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第4実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第4実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第4実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第4実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第4実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第4実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第4実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第5実施形態に係るダイナミック フラッシュメモリ装置のブロック消去動作を説明するための回路ブロック図とタイミング動作波形図である。 第5実施形態に係るダイナミック フラッシュメモリ装置のブロック消去動作を説明するための図である。 第6実施形態に係るダイナミック フラッシュメモリ装置のページ書込み動作を説明するための回路ブロック図とタイミング動作波形図である。 第6実施形態に係るダイナミック フラッシュメモリ装置のページ書込み動作を説明するための図である。 第7実施形態に係るダイナミック フラッシュメモリ装置のページ読出し動作を説明するための回路ブロック図とタイミング動作波形図である。 第7実施形態に係るダイナミック フラッシュメモリ装置のページ読出し動作を説明するための図である。 第8実施形態に係るダイナミック フラッシュメモリ装置のブロックリフレッシュ動作を説明するための回路ブロック図とタイミング動作波形図である。 第8実施形態に係るダイナミック フラッシュメモリ装置のブロックリフレッシュ動作を説明するための図である。 第9実施形態に係るダイナミック フラッシュメモリ装置のページ消去動作を説明するための回路ブロック図とタイミング動作波形図である。 第9実施形態に係るダイナミック フラッシュメモリ装置のページ消去動作を説明するための図である。 第10実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第10実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第10実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第10実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第10実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第11実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第11実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 第11実施形態に係るダイナミック フラッシュメモリ装置の製造方法を説明するための平面図と断面構造図である。 12実施形態に係るダイナミック フラッシュメモリのP層基板1内に設ける二層ウェル構造の製造方法を説明するための断面構造図である。 従来例のキャパシタを有しない、DRAMメモリセルの書込み動作を示す図である。 従来例のキャパシタを有しない、DRAMメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、DRAMメモリセルの読出し動作を示す図である。
以下、本発明に係る、メモリ装置(以後、ダイナミック フラッシュ メモリと呼ぶ)の実施形態の製造方法について、図面を参照しながら説明する。
(第1実施形態)
図1~図4を用いて、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図1を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図2を用いてデータ消去メカニズムを、図3A~3Eを用いてデータ書き込みメカニズムを、図4A~4Cを用いてデータ読出しメカニズムを説明する。
図1に、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板Sub上に形成した、P型又はi型(真性型)の導電型を有するシリコン半導体柱100(以下、シリコン半導体柱を「Si柱」と称する。)(特許請求の範囲の「半導体柱」の一例である)内の上下の位置に、一方がソースとなる場合に他方がドレインとなる、ドナー不純物を高濃度で含む半導体層101a、101b(以下、ドナー不純物を高濃度で含む半導体層を「N+層」と称する。)(特許請求の範囲の「第1の不純物層」、「第2の不純物層」の一例である)が形成されている。このソース、ドレインとなるN+層101a、101b間のSi柱100の部分がチャネル領域102となる。このチャネル領域102を囲むように第1のゲート絶縁層103a(特許請求の範囲の「第1のゲート絶縁層」の一例である)、第2のゲート絶縁層103b(特許請求の範囲の「第2のゲート絶縁層」の一例である)が形成されている。この第1のゲート絶縁層103a、第2のゲート絶縁層103bは、ソース、ドレインとなるN+層101a、101bに、それぞれ接するか、または近接している。この第1のゲート絶縁層103a、第2のゲート絶縁層103bを囲むように第1のゲート導体層104a(特許請求の範囲の「第1のゲート導体層」の一例である)、第2のゲート導体層104b(特許請求の範囲の「第2のゲート導体層」の一例である)がそれぞれ形成されている。そして、第1のゲート導体層104a、第2のゲート導体層104bは絶縁層105により分離されている。そして、N+層101a、101b間のSi柱100の部分であるチャネル領域102は、第1のゲート絶縁層103aで囲まれた第1のチャネル領域102aと、第2のゲート絶縁層103bで囲まれた第2のチャネル領域102bと、よりなる。これによりソース、ドレインとなるN+層101a、101b、チャネル領域102、第1のゲート絶縁層103a、第2のゲート絶縁層103b、第1のゲート導体層104a、第2のゲート導体層104bからなるダイナミック フラッシュ メモリセル110が形成される。そして、ソースとなるN+層101aはソース線SLに、ドレインとなるN+層101bはビット線BLに、第1のゲート導体層104aはプレート線PL(特許請求の範囲の「プレート線」の一例である)に、第2のゲート導体層104bはワード線WL(特許請求の範囲の「ワード線」の一例である)に、それぞれ接続している。プレート線PLが接続された、第1のゲート導体層104aのゲート容量は、ワード線WLが接続された、第2のゲート導体層104bのゲート容量よりも、大きくなるような構造を有することが望ましい。
なお、図1では、プレート線PLに接続された第1のゲート導体層104aのゲート容量が、ワード線WLが接続された、第2のゲート導体層104bのゲート容量よりも、大きくなるように第1のゲート導体層104aのゲート長を、第2のゲート導体層104bのゲート長よりも長くしている。しかし、その他にも、第1のゲート導体層104aのゲート長を、第2のゲート導体層104bのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第1のゲート絶縁層103aのゲート絶縁膜の膜厚を、第2のゲート絶縁層103bのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第1のゲート絶縁層103aのゲート絶縁膜の誘電率を、第2のゲート絶縁層103bのゲート絶縁膜の誘電率よりも高くしてもよい。
図2A、図2Bを用いて、データ消去動作メカニズムについて説明する。N+層101a、101b間のチャネル領域102は、電気的に基板Subから分離され、フローティングボディとなっている。図2A(a)にデータ消去動作前に、前のサイクルでインパクトイオン化により生成されたチャネル領域102の多数キャリアである正孔群106がチャネル領域102に蓄えられている状態を示す。図2A(b)に示すように、データ消去動作時には、ソース線SLの電圧を、負電圧VERAにする。ここで、VERAは、例えば、-3Vである。その結果、チャネル領域102の初期電位の値に関係なく、ソース線SLが接続されているソースとなるN+層101aとチャネル領域102のPN接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域102に蓄えられていた正孔群106が、ソース部のN+層101aに吸い込まれ、チャネル領域102の電位VFBは、VFB=VERA+Vbとなる。ここで、VbはPN接合のビルトイン電圧であり、約0.7Vである。したがって、VERA=-3Vの場合、チャネル領域102の電位は、-2.3Vになる。この値が、データ消去状態のチャネル領域102の電位状態となる。このため、フローティングボディのチャネル領域102の電位が負の電圧になると、ダイナミック フラッシュ メモリセル110のNチャネルMOSトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図2A(c)に示すように、このワード線WLが接続された第2のゲート導体層104bのしきい値電圧は高くなる。このチャネル領域102のデータ消去状態は論理記憶データ“0”となる。なお、図2Bに上記データ消去動作時の各主要ノード接点の電圧条件例を示す。
図3Aに、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルのデータ書込み動作を示す。図3A(a)に示すように、ソース線SLの接続されたN+層101aに例えば0Vを入力し、ビット線BLの接続されたN+層101bに例えば3Vを入力し、プレート線PLの接続された第1のゲート導体層104aに、例えば、2Vを入力し、ワード線WLの接続された第2のゲート導体層104bに、例えば、5Vを入力する。その結果、図3A(a)に示したように、プレート線PLの接続された第1のゲート導体層104aの内周には、環状の反転層107aが形成され、第1のゲート導体層104aで囲まれた第1のチャネル領域102aから構成される第1のNチャネルMOSトランジスタ領域飽和領域で動作させる。この結果、プレート線PLの接続された第1のゲート導体層104aの内周の反転層107aには、ピンチオフ点108が存在する。一方、ワード線WLの接続された第2のゲート導体層104bで囲まれた第2のチャネル領域102bから構成される第2のNチャネルMOSトランジスタ領域線形領域で動作させる。この結果、ワード線WLの接続された第2のゲート導体層104bの内周には、ピンチオフ点は存在せずに全面に反転層107bが形成される。このワード線WLの接続された第2のゲート導体層104bの内周の全面に形成された反転層107bは、第のゲート導体層104を有する第のNチャネルMOSトランジスタ領域の実質的なドレインとして働く。この結果、直列接続された第1のゲート導体層104aを有する第1のNチャネルMOSトランジスタ領域と、第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域との間のチャネル領域102の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。このインパクトイオン化現象により、ソース線SLの接続されたN+層101aからビット線BLの接続されたN+層101bに向かって電子が流れる。加速された電子が格子Si原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第1のゲート導体層104aと第2のゲート導体層104bに流れるが、大半はビット線BLの接続されたN+層101bに流れる(図示せず)。生成された正孔群106は、チャネル領域102の多数キャリアであり、チャネル領域102を正バイアスに充電する(図3A(b))。ソース線SLの接続されたN+層101aは、0Vであるため、チャネル領域102はソース線SLの接続されたN+層101aとチャネル領域102との間のPN接合のビルトイン電圧Vb(約0.7V)まで充電される。チャネル領域102が正バイアスに充電されると、第1のNチャネルMOSトランジスタ領域と第2のNチャネルMOSトランジスタ領域のしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図3A(c)に示すように、ワード線WLの接続された第2のNチャネルMOSトランジスタ領域のしきい値電圧は、低くなる。このチャネル領域102の書込み状態を論理記憶データ“1”に割り当てる。
なお、データ書込み動作時に、上記境界領域に替えて、第1の不純物層と第1のチャネル半導体層との間の第2の境界領域、または、第2の不純物層と第2のチャネル半導体層との間の第3の境界領域で、インパクトイオン化現象で、電子・正孔対を発生させ、発生した正孔群106でチャネル領域102を充電しても良い。また、“1”書込みにおいて、ゲート誘起ドレインリーク(GIDL:Gate Induced Drain Leakage)電流を用いて電子・正孔対を発生させ、生成された正孔群でフローティングボディFB(図2B参照)内を満たしてもよい(非特許文献14を参照)。
図3B(a)に、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルのデータ書込み動作時の電界強度を説明するための図を示す。直列接続された2つのゲート導体層である、プレート線PLの接続された第1のゲート導体層104aと、ワード線WLの接続された第2のゲート導体層104bとの間で、ソース側インパクトイオン化現象により電界強度が最大になる様子を示している。この時、ごく僅かであるが、ビット線BLが接続されているドレイン部のN+層101b近傍でも電界が大きくなる。
そして、図3B(b)は、フローティングボディであるチャネル領域102が、データ書込み時に充電され、電圧が上昇する様子を示している。チャネル領域102は、書込み前にはデータが消去されているため、その初期値は、(VERA + Vb)である。書込みが開始されると、書込み時間に従って、チャネル領域102の電圧はVbまで上昇する。しかし、チャネル領域102の電圧がVb以上になると、ソース線SLの接続されたN+層101aと、P層のチャネル領域102との間のPN接合が順バイアスになり、ソース側インパクトイオン化現象で生成された正孔群106が、P層のチャネル領域102からN+層101aに繋がるソース線SLへと放出される。この結果、P層のチャネル領域102の充電は制限され、Vb電位を維持する。
図3Cは、ワード線WLが接続されている第2のNチャネルMOSトランジスタ領域とプレート線PLが接続されている第1のNチャネルMOSトランジスタ領域の両者のしきい値電圧の変化を説明するための図である。チャネル領域102の電圧が上昇して行くに伴って、ワード線WLの接続された第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域のしきい値電圧が低下する。また、図3A(a)に示したように、チャネル領域102のフローティングボディの状態が消去状態“0”から、徐々に書込み状態“1”に変化する過程において、チャネル領域102に発生した正孔群が蓄積されていく。すなわち、ワード線WLが接続されている第2のNチャネルMOSトランジスタ領域とプレート線PLが接続されている第1のNチャネルMOSトランジスタ領域の両者のしきい値電圧は低下していく。そして、図3B(c)に示すように、しきい値電圧の低下に伴い、書込み時のワード線WL電圧を低下させることができる。そして、図3C(a)に示すように、“1”を書き込むチャネル領域102には、正孔群106が蓄積され、それに伴い、ワード線WLが接続されている第2のNチャネルMOSトランジスタ領域とプレート線PLが接続されている第1のNチャネルMOSトランジスタ領域の両者のしきい値電圧が低下する。その結果、正帰還が掛かり、ビット線BLからソース線SLに流れる電流が増大し、インパクトイオン化現象がより顕著となり、ページ書込み動作が加速される。
本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの書込み動作時のチャネル領域102の電位変化に伴って、図3C(b)に示すように、書込み動作時に反転層がチャネル領域102の外周部に形成される。これにより、常時固定電圧が印加されているプレート線PLの接続された第1のゲート導体層104aからの電界は遮蔽され、チャネル領域102内の正孔群の保持特性が向上する。
本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの書込み動作時のチャネル領域102の電位変化に伴って、ワード線WLの電圧は、第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域を飽和領域で動作させるために、例えば、図3Dで示したように書込み時の最初は、5Vと高い電圧であるが、書込みが進んで行くに従って、例えば、2V程度まで低下することが出来る。ここで、図3Dは、書込み動作時の各主要ノード接点の電圧条件例を纏めている。この結果、書込み終了時にワード線WLの電圧が、例えば、0Vにリセットされても、第2のゲート導体層104bが容量結合する、チャネル領域102の電位を引き下げる影響が減少する。
本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの書込み動作時に引き起こさせる、インパクトイオン化現象で、図3Eに示すように、電子・正孔対以外にフォトンが発生する。発生したフォトンは、Si柱100の第1のゲート導体層104a、第2のゲート導体層104bと反射を繰り返し、Si柱100の中心軸方向に進んで行く。このように、発生したフォトンは、Si柱100を導波管として、プレート線PLの接続された第1のゲート導体層104aと、ワード線WLの接続された第2のゲート導体層104bで、反射を繰り返し、Si柱100の上下方向に進行する。この際に、第1のゲート導体層104a、第2のゲート導体層104bは、書込み時に発生したフォトンが、隣接メモリセルのデータを破壊しない光遮蔽効果がある。
図4A~図4Cは、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの読出し動作を説明するための図である。図4A(a)に示すように、チャネル領域102がビルトイン電圧Vb(約0.7V)まで充電されると、NチャネルMOSトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“1”に割り当てる。図4A(b)に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“0”にある場合は、チャネル領域102のフローティング電圧VFBはVERA+Vbとなっている。書込み動作によってランダムに書込み状態“1”が記憶される。この結果、ワード線WLに対して、論理“0”と“1”の論理記憶データが作成される。図4A(c)に示すように、このワード線WLに対する2つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。図4Bに読出し動作時の各主要ノード接点の電圧条件例を纏めている。
図4Cは、本発明の第1実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、第1のゲート導体層104aと第2のゲート導体層104bのゲート容量の大小関係を説明する構造図である。ワード線WLの接続する第2のゲート導体層104bのゲート容量は、プレート線PLの接続する第1のゲート導体層104aのゲート容量よりも小さく設計することが望ましい。図4C(a)に示すように、プレート線PLの接続する第1のゲート導体層104aの垂直方向の長さを、ワード線WLの接続する第2のゲート導体層104bの垂直方向の長さより長くして、ワード線WLの接続する第2のゲート導体層104bのゲート容量は、プレート線PLの接続する第1のゲート導体層104aのゲート容量よりも小さくする。図4C(b)に図4C(a)のダイナミック フラッシュ メモリの1セルの等価回路を示す。そして、図4C(c)にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、CWLは第2のゲート導体層104bの容量であり、CPLは第1のゲート導体層104aの容量であり、CBLはドレインとなるN+層101bと第2のチャネル領域102bとの間のPN接合の容量であり、CSLはソースとなるN+層101aと第1のチャネル領域102aとの間のPN接合の容量である。ワード線WLの電圧が振幅すると、その動作がチャネル領域102にノイズとして影響を与える。この時のチャネル領域102の電位変動ΔVFBは、
ΔVFB = CWL/(CPL+CWL+CBL+CSL) × VReadWL (4)
となる。ここで、VReadWLはワード線WLの読出し時の振幅電位である。式(4)から明らかなようにチャネル領域102の全体の容量CPL+CWL+CBL+CSLに比べて、CWLの寄与率を小さくすれば、ΔVFBは小さくなることが分かる。CBL+CSLはPN接合の容量であり、大きくするためには、例えば、Si柱100の直径を大きくすることが考えられる。しかしメモリセルの微細化に対しては望ましくない。これに対して、プレートPL接続する第1のゲート導体層104aの垂直方向の長さを、ワード線WLの接続する第のゲート導体層104bの垂直方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔVFBを更に小さくできる。
なお、プレート線PLの接続する第1のゲート導体層104aの垂直方向の長さを、ワード線WLの接続する第のゲート導体層104bの垂直方向の長さより更に長くし、CPL>CWLとすることが、望ましい。しかし、プレート線PLを付加することだけで、ワード線WLのチャネル領域102に対する、容量結合のカップリング比(CWL/(CPL+CWL+CBL+CSL))が小さくなる。その結果、フローティングボディのチャネル領域102の電位変動ΔVFBは、小さくなる。
また、プレート線PLの電圧VErasePLは、各動作モードに関わらず、例えば、2Vの固定電圧を印加しても良いし、プレート線PLの電圧VErasePLは、消去時のみ、例えば、0Vを印加しても良い。
また、Si柱100の断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
本実施形態の説明で示したように、本ダイナミック・フラッシュ・メモリ素子は、インパクトイオン化現象により発生した正孔群106がチャネル領域102に保持される条件を満たす構造であればよい。このためには、チャネル領域102は基板Subと分離されたフローティング・ボディ構造であればよい。これより、例えばSGTの1つであるGAA(Gate All Around :例えば非特許文献11を参照)技術、Nanosheet技術(例えば、非特許文献12を参照)を用いて、前述のダイナミック フラッシュ メモリ動作ができる。また、SOI(Silicon On Insulator)を用いたデバイス構造(例えば、非特許文献7~10を参照)であってもよい。このデバイス構造ではチャネル領域の底部がSOI基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング・ボディ構造となる。このように、本実施形態が提供するダイナミック・フラッシュ・メモリ素子では、チャネル領域がフローティング・ボディ構造である条件を満足すればよい。また、Finトランジスタ(例えば非特許文献13を参照)をSOI基板上に形成した構造であっても、チャネル領域がフローティング・ボディ構造であれば、本ダイナミック・フラッシュ動作が出来る。また、GAA、Nanosheet素子を多段に積み上げてダイナミック・フラッシュ・メモリ素子を形成することができる。また、図1のダイナミック・フラッシュ・メモリセルを多段に積み上げてダイナミック・フラッシュ・メモリ素子を形成することができる。
また、垂直方向において、第1の絶縁層である絶縁層105で囲まれた部分のチャネル領域102では、第1のチャネル領域102a、第2のチャネル領域102bの電位分布が繋がって形成されている。これにより、第1のチャネル領域102a、第2のチャネル領域102bが、垂直方向において、第1の絶縁層である絶縁層105で囲まれた領域で繋がっている。
また、本明細書及び特許請求の範囲において「ゲート絶縁層やゲート導体層等がチャネル等を覆う」と言った場合の「覆う」の意味として、SGTやGAAのように全体を囲む場合、Finトランジスタのように一部を残して囲む場合、さらにプレナー型トランジスタのように平面的なものの上に重なるような場合も含む。
また、図2A、図2Bで消去動作条件の一例を示した。これに対して、チャネル領域102にある正孔群106を、N+層101a、N+層101bのいずれか、または両方から除去する状態が実現できれば、ソース線SL、プレート線PL、ビット線BL、ワード線WLに印加する電圧を変えてもよい。
また、図1において、第1のゲート導体層104aを2つ以上に分割して、それぞれをプレート線の導体電極として、同期または非同期で動作させてもよい。同様に、第2のゲート導体層104bを2つ以上に分割して、それぞれをワード線の導体電極として、同期または非同期で動作させてもよい。これによっても、ダイナミック フラッシュ メモリ動作がなされる。
また、上記のビット線BL、ソース線SL、ワード線WL、プレート線PLに印加する電圧条件と、フローティングボディの電圧は、消去動作、書き込み動作、読み出し動作の基本動作を行うための一例であり、この基本動作を行うことができれば、他の電圧条件であってもよい。
また、図1において、N+層101a、101b、P層Si柱100のそれぞれの導電型の極性を逆にした構造においても、ダイナミック フラッシュ メモリ動作がなされる。この場合、N型であるSi柱100では、多数キャリアは電子になる。従って、インパクトイオン化により生成された電子群がチャネル領域102に蓄えられて、“1”状態が設定される。
本実施形態は、下記の特徴を有する。
(特徴1)
本実施形態のダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるN+層101a、101b、チャネル領域102、第1のゲート絶縁層103a、第2のゲート絶縁層103b、第1のゲート導体層104a、第2のゲート導体層104bが、全体として柱状に形成される。また、ソースとなるN+層101aはソース線SLに、ドレインとなるN+層101bはビット線BLに、第1のゲート導体層104aはプレート線PLに、第2のゲート導体層104bはワード線WLに、それぞれ接続している。プレート線PLが接続された、第1のゲート導体層104aのゲート容量は、ワード線WLが接続された、第2のゲート導体層104bのゲート容量よりも、大きくなるような構造を特徴としている。本ダイナミック フラッシュ メモリセルでは、垂直方向に第1のゲート導体層104aと、第2のゲート導体層104bが、積層されている。このため、プレート線PLが接続された、第1のゲート導体層104aのゲート容量が、ワード線WLが接続された、第2のゲート導体層104bのゲート容量よりも、大きくなるような構造にしても、平面視において、メモリセル面積は大きくならない。これによりダイナミック フラッシュ メモリセルの高性能化と高集積化が同時に実現できる。
(特徴2)
図3B(a)に示したように、書込み動作時には、ソース線SL側のプレート線PLに接続された第1のゲート導体層104aを有する第1のNチャネルMOSトランジスタ領域は線形領域で動作させ、ドレインとなるN+層101b側に配設された、ワード線WLの接続された第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域は飽和領域で動作させる。これにより、このワード線WLの接続された第2のゲート導体層104bの直下に全面に形成された反転層107bは、第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域の実質的なドレインとなる。これにより、直列接続された第1のゲート導体層104aを有する第1のNチャネルMOSトランジスタ領域と、第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域との間の電界は最大となり、この領域でインパクトイオン化が生じ、電子・正孔対が生成される。このように、インパクトイオン化を発生させる場所を、直列接続された第1のゲート導体層104aを有する第1のNチャネルMOSトランジスタ領域と、第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域との間のチャネルに設定できる。
(特徴3)
書込み動作時には、ソースとなるN+層101a側に配設された、プレート線PLの接続された第1のゲート導体層104aを有する第1のNチャネルMOSトランジスタ領域は線形領域で動作させ、ドレインとなるN+層101b側に配設された、ワード線WLの接続された第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域は飽和領域で動作させ、それにより、発生する反転層107bは、ドレインとなるN+層101bから延びた実質的なドレイン部として働く。その結果、ソース側インパクトイオン化現象で電界強度が、直列接続された2つのゲート導体層である、プレート線PLの接続された第1のゲート導体層104aと、ワード線WLの接続された第2のゲート導体層104bとの間で、最大になる。この動作メカニズムを用いたソースサイドインジェクション型のフラッシュメモリは知られている。このフラッシュメモリの書込みには、インパクトイオン化現象で発生する熱電子として、酸化膜の障壁を乗り越えて、浮遊ゲートに電子を注入するための3.9eV以上のエネルギーが必要である。しかし、ダイナミック フラッシュ メモリの書込みにおいては、正孔群のみをチャネル領域102に蓄積すれば良いため、フラッシュメモリの書込みよりも低電界で良い。その結果、インパクトイオン化現象を書込みの動作メカニズムとして用い、多ビット同時に書込みを行うことができ、フラッシュメモリよりも書込みの高速化と低消費電力化が実現できる。
(特徴4)
本発明の第1実施形態に係るダイナミック フラッシュ メモリセルは、書込み動作時のチャネル領域102の電位が上昇して行くのに伴って、ワード線WLの接続された第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域と、プレート線PLの接続された第1のゲート導体層104aを有する第1のNチャネルMOSトランジスタ領域の、しきい値電圧が低下する。従って、このしきい値電圧の低下に伴い、書込み時ワード線WLの電圧を低下させて行くことができる。また、書込み時にチャネル領域102に発生した正孔が蓄積されて行くに従って、正帰還が掛かり、ページ書込み動作が加速される。これにより、データ書き込み時間の短縮化が図られる。
(特徴5)
本発明の第1実施形態に係るダイナミック フラッシュ メモリセルは、書込み動作時のチャネル領域102の電位が上昇して行くのに伴って、書込み動作時に反転層がSi柱100のチャネル領域102の外周部に形成される。これにより、常時固定電圧が印加されているプレート線PLからの電界は遮蔽される。これにより、チャネル領域102内の正孔群の保持特性が向上する。
(特徴6)
本発明の第1実施形態に係るダイナミック フラッシュ メモリセルは、書込み動作時のチャネル領域102の電位が上昇して行くのに伴って、第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域を飽和領域で動作させることを維持しながら、書込み開始時のワード線WLの初期電圧は、低下させることが出来る。この結果、書込み終了時にワード線WL電圧が、0Vにリセットされても、第2のゲート導体層104bが容量結合する、フローティングボディ100の電位を引き下げる影響が減少する。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大による、安定な動作に繋がる。
(特徴7)
本発明の第1実施形態に係るダイナミック フラッシュ メモリセルは、書込み動作時に引き起こさせるインパクトイオン化現象で、電子・正孔対以外にフォトンが発生する。発生したフォトンは、Si柱100の第1のゲート導体層104aと第2のゲート導体層104bとで反射を繰り返し、Si柱100を中心軸方向に進んで行く。この際に、第1のゲート導体層104aと第2のゲート導体層104bは、書込み時に発生したフォトンに対して遮蔽効果があり、水平方向にある隣接メモリセルのデータの破壊を防止する。
(特徴8)
本発明の第1実施形態に係るダイナミック フラッシュ メモリセルのプレート線PLの接続する第1のゲート導体層104aの役割に注目すると、以下の(1)~(5)の役割がある。
(1) ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線WLの電圧が上下に振幅する。この際に、プレート線PLは、ワード線WLとチャネル領域102との間の容量結合比を低減させる役目を担う。この結果、ワード線WLの電圧が上下に振幅する際の、チャネル領域102の電圧変化の影響を著しく抑えることができる。これにより、論理“0”と“1”を示すワード線WLのSGTトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
(2) ダイナミック フラッシュ メモリセルが消去、書込み、読出し動作をする際に、プレート線PLが接続された第1のゲート導体層104aと、ワード線WLが接続された第2のゲート導体層104bの両者が、SGTトランジスタのゲートとして働く。ビット線BLからソース線SLに電流が流れる際に、SGTトランジスタの短チャネル効果(Short Channel Effect)を抑えることができる。このように、プレート線PLの接続された第1のゲート導体層104aにより、短チャネル効果が抑止される。これにより、データ保持特性の向上が図られる。
(3) ダイナミック フラッシュ メモリセルの書込み動作が開始されると、チャネル領域102へ徐々に正孔群が貯まり、プレート線PLを有する第1のMOSトランジスタと、ワード線WLを有する第2のMOSトランジスタのしきい値電圧は低下する。この際に、プレート線PLを有する第1のMOSトランジスタのしきい値電圧が低下することによって、書込み動作時のインパクトイオン化現象を助長する。これにより、プレート線PLは、書込み時に正帰還を働かせて、書込み動作の高速化が図られる。
(4) “1”書込みを行ったダイナミック フラッシュ メモリセルにおいて、プレート線PLを有する第1のMOSトランジスタのしきい値電圧が低下している。この結果、プレート線PLに正バイアスを印加すると、常時、プレート線PLに繋がる第1のゲート導体層104a直下には、反転層が形成される。この結果、プレート線PLに繋がる第1のゲート導体層104a直下に形成された反転層に溜まる電子層が、導体電波シールド層となる。これにより、“1”書込みを行ったダイナミック フラッシュ メモリセルは、その周辺からの外乱ノイズから、遮蔽される。
(5) ダイナミック フラッシュ メモリセルの書込み動作時に、インパクトイオン化現象で、フォトンが発生する。発生したフォトンは、第1のゲート導体層104aと第2のゲート導体層104bとで反射を繰り返し、Si柱100の中心軸方向に進んで行く。この際に、プレート線PLは、書込み時に発生したフォトンが、水平方向にある隣接メモリセルのデータを破壊しないように、フォトンに対して、光遮蔽効果がある。
(第2実施形態)
図5A、図5Bを用いて、第2実施形態を説明する。
図5Aと図5Bに、書込み動作を示す。図5Aに示すように、ソース線SLの接続されたソースとなるN+層101aに、例えば0Vを入力し、ビット線BLの接続されたドレインとなるN+層101bに、例えば3Vを入力し、プレート線PLの接続された第1のゲート導体層104aに、例えば5Vを入力し、ワード線WLの接続された第2のゲート導体層104bに、例えば2Vを入力する。その結果、図5Aで示すように、プレート線PLの接続された第1のゲート導体層104aの直下には、全面に反転層107aが形成され、第1のゲート導体層104aを有する第1のNチャネルMOSトランジスタ領域は飽和領域で動作する。この結果、プレート線PLの接続された第1のゲート導体層104aの直下の反転層107aには、ピンチオフ点が存在せずに、第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域の実質的なソースとして働く。一方、ワード線WLの接続された第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域は線形領域で動作する。この結果、ワード線WLの接続された第2のゲート導体層104bの直下には、形成された反転層107bには、ピンチオフ点108が存在する。この結果、ワード線WLの接続された第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域のドレインとなるN+層101b近傍で電界は最大となり、この領域でインパクトイオン化が生じる。インパクトイオン化現象により、フローティングボディ100がVbまで充電され、書込み状態“1”となる。
図5Bにこの書込み動作時の各主要ノード接点の電圧条件例を纏めている。例えば、プレート線PLの電圧は5Vと高くし、ワード線WLの電圧はそれよりも低い、2V固定と設定することができる。
本実施形態によれば下記のような特徴を有する。
第1実施形態では、図3A(a)に示すように、インパクトイオン化がプレート線PLの接続された第1のゲート導体層104aを有する第1のNチャネルMOSトランジスタ領域のワード線WLに隣接した領域で生じる。これに対し、本実施形態では、ワード線WLの接続された第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域のドレインとなるN+層101b近傍でインパクトイオン化が生じる。これにより、第1実施形態と同じく、ダイナミク フラッシュ メモリ動作ができる。
(第3実施形態)
図6に示す構造図を用いて、第3実施形態を説明する。
図6に示すように、Si柱100に対して、ワード線WLとプレート線PLとの接続位置関係は図1に示す構造に対して上下逆になっている。ここで、ソース、ドレインとなるN+層101a、101b間のSi柱100の部分がチャネル領域102となる。このチャネル領域102を囲むように第1のゲート絶縁層103a2、第2のゲート絶縁層103b2が形成されている。この第1のゲート絶縁層103a2、第2のゲート絶縁層103b2を囲むように第1のゲート導体層104a2、第2のゲート導体層104b2がそれぞれ形成されている。ダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるN+層101a、101b、チャネル領域102、第1のゲート絶縁層103a2、第2のゲート絶縁層103b2、第1のゲート導体層104a2、第2のゲート導体層104b2が、全体として柱状に形成される。そして、第1のゲート導体層104a2、第2のゲート導体層104b2との間には、第1と第2のゲート導体層104a2、104b2を分離するための絶縁層105が形成されている。また、ソースとなるN+層101aはソース線SLに、ドレインとなるN+層101bはビット線BLに、第1のゲート導体層104a2はワード線WLに、第2のゲート導体層104b2はプレート線PLに、それぞれ接続している。
なお、図6に示したように、プレート線PLが接続された、第2のゲート導体層104b2のゲート容量は、ワード線WLが接続された、第1のゲート導体層104a2のゲート容量よりも、大きくなるような構造を特徴としている。ここでは、それぞれのゲート長を変えて、第2のゲート導体層104b2のゲート長を、第1のゲート導体層104a2のゲート長よりも長くしている。
本実施形態によれば下記のような特徴を有する。
第1実施形態では、図1に示すように、ソースとなるN+層101a側に配設された、プレート線PLの接続された第1のゲート導体層104aを有する第1のNチャネルMOSトランジスタ領域と、ドレインとなるN+層101b側に配設された、ワード線WLの接続された第2のゲート導体層104bを有する第2のNチャネルMOSトランジスタ領域とを直列接続していた。本実施形態によれば、図6に示すように、Si柱100に対して、ワード線WLとプレート線PLの接続位置関係は図1に示す構造に対して上下逆になっている。また、図6に示したように、それぞれのゲート長を変えて、第2のゲート導体層104b2のゲート長を、第1のゲート導体層104a2のゲート長よりも長くし、プレート線PLが接続された、第2のゲート導体層104b2のゲート容量は、ワード線WLが接続された、第1のゲート導体層104a2のゲート容量よりも、大きくなるような構造を特徴としている。
(第4実施形態)
図7A~図7Mを参照して、第4実施形態に係るダイナミック フラッシュメモリの製造方法を説明する。それぞれの図において、(a)は平面図、(b)は(a)のX-X’線に沿う垂直断面構造図、(c)はY-Y’線に沿う垂直断面構造図を示す。なお、本実施形態では、3行×3列の9個のメモリセルよりなるメモリセル領域を形成する場合について説明する。
図7Aに示すように、P層基板1を用意する。
次に、図7Bに示すように、P層基板1上部にN+層2(特許請求の範囲の「第1の不純物層」の一例である)を形成する。
次に、図7Cに示すように、エピタキシャル成長法によりP層3(特許請求の範囲の「半導体層」の一例である)を形成する。
次に、図7Dに示すように、エピタキシャル成長したP層3上部にN+4を形成する。
次に、図7Eに示すように、N+層4の上部にマスク材料層(図示せず)を堆積し、Si柱を形成する領域にパターニングしたマスク材料層511~533(特許請求の範囲の「第1のマスク材料層」の一例である)を残す。例えばRIE(Reactive Ion Etching)法によりエッチングして、形成してもよい。
次に、図7Fに示すように、マスク材料層511~533で覆われた領域を残し、エピタキシャル成長したP層3まで、例えばRIE法によりエッチングして、N+層411~433(特許請求の範囲の「第2の不純物層」の一例である)を上部に有するP層Si柱311~33(特許請求の範囲の「半導体柱」の一例である)を形成する。
次に、図7Gに示すように、例えばALD(Atomic Layer Deposition)法によりゲート絶縁層となるハフニウム酸化(HfO2)層611~633(特許請求の範囲の「第3の絶縁層」の一例である)をSi柱311~333を囲んで形成する。なお、HfO2層611~633はP層Si柱311~333の外周部だけでなく、N+層2上に繋がって形成してもよい。
次に、図7Hに示すように、SiO2層7を被覆した後にHfO2層611~633を覆ってゲート導体層となるTiN層(図示せず)を形成する。そして、RIE法によりTiN層をエッチングして第1のゲート導体層であるTiN層81、82、83(特許請求の範囲の「第1のゲート導体層」の一例である)を形成する。この第1のゲート導体層であるTiN層81、82、83は、プレート線PLとなる。そして、TiN層81、82、83で囲まれた部分のHfO2層611~633が図1での第1のゲート絶縁層103a(特許請求の範囲の「第1のゲート絶縁層」の一例である)となる。
次に、図7Iに示すように、SiO2層9(特許請求の範囲の「第4の絶縁層」の一例である)を被覆する。このSiO2層9は、プレート線PLとワード線WLと間の層間絶縁層となる。なお、SiO2層9の底部にTiN層81、82、83と、TiN層または別の導体層を形成してもよい。
次に、図7Jに示すように、HfO2層611~633を覆って第2のゲート導体層となるTiN層(図示せず)を形成する。そして、RIE法によりTiN層をエッチングしてTiN層101、102、103(特許請求の範囲の「第2のゲート導体層」の一例である)を形成する。この第2のゲート導体層であるTiN層101、102、103は、ワード線WLとなる。そして、SiO2層11を被覆する。次に、マスク材料層511~533をエッチング除去し、空孔1211~12 33 できる。空孔1211~1233は、マスク材料層511~533を除去することにより形成されるので、空孔1211~1233は、P層Si柱311~333と、N+層411~433に対して自己整合により形成される。そして、TiN層101、102、103で囲まれた部分のHfO2層611~633が図1での第2のゲート絶縁層103b(特許請求の範囲の「第2のゲート絶縁層」の一例である)となる。
次に、図7Kに示すように、空孔1211~1233にダマシンプロセスにより、導体層、例えば、タングステンW1311~1333を埋め込む。
次に、図7Lに示すように、例えば、銅CUの導体層(図示せず)を形成する。そして、RIE法により銅CU層をエッチングしてタングステンW1311~1333に繋がった配線導体層である銅CU層141、142、14 3 形成する。この配線導体層である銅CU層141、142、143は、ビット線BLとなる。なお、銅CU層141、142、143は、他の材料の単層、または複数層からなる導体層であってもよい。また、タングステンW1311~1333と、銅CU層141、142、143とは、他の金属導体層で同時に形成してもよい。
最後に、図7Mに示すように、保護膜となるSiO2層15を被覆し、ダイナミック フラッシュ メモリセル領域が完成する。図7M(a)図中、点線で囲まれた1セル領域UCの面積は、Si柱311~333の直径と、Si柱311~333間の長さをFとすると4F2となる。本ダイナミック フラッシュ メモリセルでは、プレート線PLに繋がるTiN層81、82、83と、ワード線WLに繋がるTiN層101、102、103は、同じX-X’線方向に伸延している。そして、ビット線BLに繋がる銅CU層141、142、143は、ワード線WL及びプレート線PLと直交したY-Y’線方向に伸延している。
本実施形態によれば下記のような特徴を有する。
(特徴1)
本実施形態では、図7A~図7Mに示すように、P層基板1上部にN+層2を形成し、次に、エピタキシャル成長法によりP層3を形成し、エピタキシャル成長したP層3上部にN+層4を形成し、N+層4の上部にマスク材料層を堆積し、Si柱を形成する領域にパターニングしたマスク材料層511~533を残し、RIE法によりエッチングして、Si柱を形成する。次に、マスク材料層511~533で覆われた領域を残し、エピタキシャル成長したP層3まで、例えばRIE法によりエッチングして、N+層411~433を上部に有するP層Si柱311~333を形成する。これにより、上下にN+層2、411~433を含むP層Si柱311~333を同時に形成することが出来る。これは、本ダイナミック フラッシュ メモリの製造の簡略化に繋がる。
(特徴2)
本実施形態では、例えば、ALD法によりゲート絶縁層となるハフニウム酸化(HfO2)層611~633をSi柱311~333を囲んで形成する。次に、SiO2層7を被覆した後にHfO2層611~633を覆って第1のゲート導体層となるTiN層を形成する。そして、RIE法によりTiN層をエッチングして第1のゲート導体層であるTiN層81、82、83を形成する。この第1のゲート導体層であるTiN層81、82、83は、プレート線PLとなる。これにより、Si柱311~333間の長さを最小加工寸法Fとすると4F2の1セル領域UCが形成される。
(特徴3)
図7J~図7Lに示すように、空孔1211~1233は、マスク材料層511~533を除去することにより形成されるので、コンタクトホールである空孔1211~1233は、P層Si柱311~333と、N+層411~433と、に対して自己整合により形成される。これにより、本ダイナミック フラッシュ メモリの高集積化が図られる。
(第5実施形態)
図8A、図8Bを参照して、第5実施形態に係るダイナミック フラッシュ回路のブロック消去動作を説明する。
図8A(a)に、ブロック消去のために選択されたメモリブロックの回路図を示す。ここでは、メモリセルは、3行×3列の計9個のメモリセルCL11~CL33を示しているが、実際のメモリブロックは、この行列よりも大きい。各メモリセルには、ソース線SL1~SL3、ビット線BL1~BL3、プレート線PL1~PL3、ワード線WL1~WL3が接続されている。図8A(b)~(d)及び図8Bに示すように、ブロック消去のために選択されたメモリブロックのソース線SL1~SL3には、消去電圧VERAが印加される。この時、ビット線BL1~BL3は、VSS、ワード線WL1~WL3は、VSSとなる。VSSは、例えば0Vである。また、プレート線PL1~PL3には、ブロック消去選択の有無に関わらず、固定の電圧VErasePLが印加されているが、選択されたブロックのプレート線PL1~PL3には、VErasePLが印加され、非選択ブロックのプレート線PL1~PL3には、VSSが印加されても良い。このように信号線の電圧設定が制御されることにより、各メモリセルのフローティングボディFBに蓄積された論理記憶データ“1”および“0”が全て“0”となる。したがって、論理記憶データが書込み状態“1”と消去状態“0”の如何によらない。消去状態“0”のフローティングボディのチャネル領域102の電位は、VERA+Vbとなる。ここで、例えば、VERA=-3V、Vb=0.7Vとすると、フローティングボディのチャネル領域102の電位は、-2.3Vとなる。なお、Vbは、ソース線SLとなるN+層とフローティングボディのチャネル領域102との間のPN接合のビルトイン電圧であり、約0.7Vである。チャネル領域102が、-2.3Vに負バイアスされると、バックバイアス効果によって、ワード線WL入力の第2のNチャネルMOSトランジスタ領域のしきい値電圧が上昇する。
なお、消去はメモリブロック単位で行われるため、メモリブロックのデータを一時記憶するためのキャッシュメモリと、メモリブロックの論理アドレス物理アドレス変換テーブルが必要となるが、これらは、ダイナミック フラッシュ メモリ装置内に設けても、それを取り扱うシステム内に設けても良い。
本実施形態によれば下記のような特徴を有する。
ブロック消去のために選択されたメモリブロックのソース線SL1~SL3には、消去電圧VERAが印加される。この結果、選択ブロック内の各メモリセルのフローティングボディのチャネル領域102に蓄積された論理記憶データ“1”および“0”が全て“0”となる。消去状態“0”のチャネル領域102の電位は、VERA+Vbとなる。チャネル領域102が、負バイアスされると、バックバイアス効果によって、ワード線WLの入力している第2のNチャネルMOSトランジスタ領域のしきい値電圧が上昇する。これにより、ブロック消去動作が容易に実現できる。
(第6実施形態)
図9A、図9Bを参照して、第6実施形態に係るダイナミック フラッシュ回路のページ書込み動作を説明する。
図9A(a)に、ページ書込みのために選択されたメモリブロックの回路図を示す。“1”を書込むビット線BL2には、VProgBLが印加され、書込みを行わず、消去状態“0”を維持するビット線BL1とBL3には、VSSが印加される。ここで、例えば、VProgBLは3Vであり、VSSは0Vである。また、ページ書込みを行うワード線WL2には、VProgWLが印加され、ページ書込みを行わないワード線WL1とWL3には、VSSが印加される。ここで、例えば、VProgWLは、5Vであり、VSSは、0Vである。また、プレート線PL1~PL3には、ページ書込みの選択/非選択の如何に関わらず、VProgPLが印加される。ここで、例えば、VProgPLは、2Vである。このように信号線の電圧設定が制御されることにより、ページ書込みが行われる。メモリセルCL22において、その接続される、ビット線BL2は、VProgBLであり、ワード線WL2は、VProgWLであり、プレート線PL2は、VProgPLであるため、ワード線WL2とプレート線PL2の入力する2層ゲートの中間でソースサイドインパクトイオン化現象が起こる。その結果、メモリセルCL22のフローティングボディのチャネル領域102にソースサイドインパクトイオン化現象で発生した電子・正孔対の内、チャネル領域102の多数キャリアである正孔群が蓄積され、チャネル領域102の電圧は、Vbまで上昇して、“1”書込みが行われる。ここで、Vbは、ソース線SLが接続されるソースN+層とチャネル領域102の間のPN接合のビルトイン電圧であり、約0.7Vである。チャネル領域102が、0.7Vに正バイアスされると、バックバイアス効果によって、ワード線WLが入力する第2のNチャネルMOSトランジスタ領域のしきい値電圧が低下する。同一選択ページで“1”書込みを行わず、消去状態を保つメモリセルCL21とCL23に接続されるビット線BL1とBL3には、それぞれVSSが印加されているため、メモリセルCL21とCL23において、そのドレインからソースへの電流が流れず、ソースサイドインパクトイオン化現象は起こらず、消去状態“0”の論理記憶データを維持する。
本実施形態によれば下記のような特徴を有する。
ページ書込み動作が開始されると、“1”を書込むビット線BL2には、VProgBLが印加され、書込みを行わず、消去状態“0”を維持するビット線BL1とBL3には、VSSが印加される。メモリセルCL22において、その接続されるビット線BL2は、VProgBLであり、ワード線WL2は、VProgWLであり、プレート線PL2は、VProgPLであるため、ワード線WL2とプレート線PL2の入力する2層ゲートの中間でソースサイドインパクトイオン化現象が起こる。その結果、メモリセルCL22のフローティングボディのチャネル領域102にソースサイドインパクトイオン化現象で発生した電子・正孔対の内、チャネル領域102の多数キャリアである正孔が蓄積され、チャネル領域102の電圧は、Vbまで上昇して、“1”書込みが行われる。チャネル領域102が、正バイアスされると、バックバイアス効果によって、ワード線WLが入力する第2のNチャネルMOSトランジスタ領域のしきい値電圧が低下する。これにより、同一選択ページで“1”書込みを行わず、消去状態を保つメモリセルCL21とCL23に接続されるビット線BL1とBL3には、それぞれVSSが印加されているため、メモリセルCL21とCL23において、そのドレインからソースへの電流が流れず、ソースサイドインパクトイオン化現象は起こらず、消去状態“0”の論理記憶データが維持される。
(第7実施形態)
図10A、図10Bを参照して、第7実施形態に係るダイナミック フラッシュ回路のページ読出し動作を説明する。
ソース線SL1~SL3には、VSSが印加され、ビット線BL1~BL3には、VReadBLが印加される。ここで、例えば、VSSは0Vであり、VReadBLは1Vである。また、ページ読出しを行う選択ワード線WL2には、VReadWLが、印加される。ここで、例えば、VReadWLは2Vである。また、プレート線PL1~PL3には、ページ読出しの選択/非選択の如何に関わらず、VReadPLが印加される。ここで、例えば、VReadPLは2Vである。このように信号線の電圧設定が制御されることにより、ページ読出しが行われる。チャネル領域102の電位が、VERA+Vbの消去状態“0”のメモリセルでは、しきい値電圧が高いため、メモリセル電流が流れず、ビット線BLは放電せずにVReadBLを保つ。一方、チャネル領域102の電位が、Vbの書込み状態“1”のメモリセルでは、しきい値電圧が低いため、メモリセル電流が流れ、ビット線BLは放電し、VReadBLからVSSへと変化する。この2つのビット線BLの電位状態をセンスアンプで読み取り、メモリセル内の論理記憶データの“1”と“0”を判定する(図示せず)。
本実施形態によれば下記のような特徴を有する。
ページ読出し動作が開始されると、フローティングボディFBの電位が、VERA+Vbの消去状態“0”のメモリセルでは、しきい値電圧が高いため、メモリセル電流が流れず、ビット線BLは放電せずにVReadBLを保つ。一方、フローティングボディFBの電位が、Vbの書込み状態“1”のメモリセルでは、しきい値電圧が低いため、メモリセル電流が流れ、ビット線は放電し、VReadBLからVSSへと変化する。この2つのビット線BLの電位状態をセンスアンプで読み取る。これにより、メモリセル内の論理記憶データの“1”と“0”を判定することができる。
(第8実施形態)
図11A、図11Bを参照して、第8実施形態に係るダイナミック フラッシュ回路のブロックリフレッシュ動作を説明する。
図11A(a)、(b)に示すように、リフレッシュを行う選択メモリブロックのソース線SL1~SL3には、VSSが印加され、ビット線BL1~BL3には、VRefreshBLが印加される。ここで、例えば、VSSは0Vであり、VRefreshBLは3Vである。プレート線PL1~PL3には、ブロックリフレッシュ選択の有無に関わらず、固定の電圧VRefreshPLが印加されているが、選択されたブロックのプレート線PL1~PL3には、VRefreshPLが印加され、非選択ブロックのプレート線PL1~PL3には、VSSが印加されても良い。また、リフレッシュを行うメモリブロックのワード線WL1~WL3には、VRefreshWLが印加される。ここで、例えば、VRefreshPLは2Vであり、VRefreshWLは3Vであ。このように信号線の電圧設定が制御されることにより、メモリセルのフローティングボディのチャネル領域102に蓄積された論理記憶データ“1”において、プレート線PLが接続された第1のNチャネルMOSトランジスタ領域およびワード線WLが接続された第2のNチャネルMOSトランジスタ領域のしきい値電圧が低いため、それぞれの印加電圧がページ書込み電圧よりも低い電圧のVRefreshWLとVRefreshPLであっても、メモリセル電流が流れ、2つのゲート間でソースサイドインパクトイオン化現象を起こし、発生された正孔をチャネル領域102に蓄積する。この結果、書込み状態“1”のメモリセルのメモリブロック単位のリフレッシュが行われる。図11Bに、ブロックリフレッシュ時の各主要ノード接点の電圧条件例を纏めている。
なお、消去状態“0”のメモリセルのメモリブロック単位のリフレッシュは行えないが、メモリブロックデータをメモリチップ内、若しくはシステム内にあるキャッシュに一時記憶させ、当メモリブロックをブロック消去して、論理記憶データの再書き込みを行うことで、リフレッシュされる。また、論理ブロックアドレスと物理ブロックアドレスの変換テーブルをメモリチップ内、若しくはシステム内に有し、リフレッシュ後のデータを以前と異なる、物理ブロックアドレスに記憶させても良い。
本実施形態によれば下記のような特徴を有する。
ブロックリフレッシュ動作が開始されると、メモリセルのフローティングボディのチャネル領域102に蓄積された論理記憶データ“1”に置いて、プレート線PLが接続された第1のNチャネルMOSトランジスタ領域およびワード線WLが接続された第2のNチャネルMOSトランジスタ領域のしきい値電圧が低いため、それぞれの印加電圧がページ書込み電圧よりも低い電圧のVRefreshWLとVRefreshPLであっても、メモリセル電流が流れ、2つのゲート間でソースサイドインパクトイオン化現象を起こし、発生された正孔をフローティングボディのチャネル領域102に蓄積する。この結果、書込み状態“1”のメモリセルのメモリブロック単位のリフレッシュが行われる。
(第9実施形態)
図12A、図12Bを参照して、第9実施形態に係るダイナミック フラッシュ回路のページ消去動作を説明する。
図12A(a)、図12A(b)に示すように、ページ消去動作が始まると、ページ消去するメモリセルに接続するプレート線PL以外のプレート線PLは、常時印加されている固定電圧からVSSに低下する。プレート線PLの接続されるゲートのゲート容量は大きいため、“1”と“0”のデータを記憶しているメモリセルのフローティングボディFBの電位は、容量結合により、引き下げられる。この結果、ページ消去によって、既に書込みされている“1”データの書換えが起こらないように保護される。そして、ページ消去されるメモリセルに接続されるプレート線PL2のみにVPageErasePLが印加される。VPageErasePLは、例えば2Vである。この時、ページ消去されるメモリセルに接続されるワード線WL2には、VPageEraseWLが印加されるが、VPageEraseWLは、VSSであり、例えば0Vである。また、ソース線SL1~SL3には、VERAPageが印加される。VERAPageは、ブロック消去のビット線印加電圧VERAよりも高い電圧で設定される。例えば、VERAは、-3Vであるのに対して、VERAPageは-1Vである。これは、ページ消去を行う同一ブロック内で既に“1”書込みと“0”消去維持になっているメモリセルのデータが、ページ消去によって書換えが起こらないよう保護するためである。
ページ消去後に図9A、図9B示にした、第6実施形態に係るダイナミック フラッシュ回路のページ書込み動作を行えば、ページ消去後のページに新たなデータを書込むことが可能である。図12Bに、ページ消去時の各主要ノード接点の電圧条件例を纏めている。
本実施形態によれば下記のような特徴を有する。
ページ消去動作が開始されると、ページ消去するメモリセルに接続するプレート線PL以外のプレート線PLは、常時印加されている固定電圧からVSSに低下する。プレート線PLの接続されるゲートのゲート容量は大きいため、“1”と“0”のデータを記憶しているメモリセルのフローティングボディFBの電位は、容量結合により引き下げられる。この結果、ページ消去によって、既に書込みされている“1”データの書換えが起こらないように保護される。そして、ページ消去されるメモリセルに接続されるプレート線PL2のみにVPageErasePLが印加される。また、ソース線SL 1 ~SL 3 には、VERAPageが印加される。これにより、ページ消去を確実に行うことができる。
(第10実施形態)
図13A~図13Eを参照して、第10実施形態に係るダイナミック フラッシュメモリの製造方法を説明する。それぞれの図において、(a)は平面図、(b)は(a)のX-X’線に沿う垂直断面構造図、(c)はY-Y’線に沿う垂直断面構造図を示す。なお、本実施形態では、3行×3列の9個のメモリセルよりなるメモリセル領域を形成する場合について説明する。実際のメモリ装置においては、3行×3列に限らず、複数のダイナミック フラッシュメモリセルが2次元状に形成される。また、図13A~図13Eにおいて、図7A~図7Mと同一又は類似の構成部分には同一の符号を付してある。
図7A~図7Fに示した工程を行う。そして図13Aに示すように、SiO2層7を形成した後に、例えばALD法により、全体にHfO2層6を被覆する。そして、図7Hに示したのと同じくHfO2層6を囲み、X-X’線方向に伸延した、第1のゲート導体層であるTiN層81、82、83を形成する。
次に、図13Bに示すように、TiN層81、82、83の外周部にSiO2層91を形成する。そして、全体にTiN層81、82、83の上端より上部のHfO2層6を除去して第2のゲート絶縁層であるHfO2層61を形成する。そして、全体にHfO2層18を被覆する。そして、図7Jに示した工程と同じく、X-X’線方向に伸延した、第2のゲート導体層であるTiN層101、102、103を形成する。なお、HfO2層18形成の前の洗浄によって、Si柱311~333のHfO2層61の上端より上のSi柱311~333の太さが細くなる。または露出したSi柱311~333の表面を酸化して、薄い酸化膜を形成した後、その薄い酸化膜を除去する工程を行ってもよい。
次に、図13Cに示すように、CVD(Chemical Vapor Deposition)法とCMP(Chemical Mechanical Polish)法を用いて、上面位置がマスク材料層511~533の上面になるSiO2層19を形成する。そして、平面視において、TiN層81、82、83間であり、且つX-X’線方向に伸延したコンタクトホール191、19 2 +層2上に形成する。
次に、図13Dに示すように、コンタクトホール191、192の底部にN+層2に接してW層201、20 2 形成する。そして、W層201、202上に、X-X’方向に伸延した空孔211、212を含むSiO2層221、22 2 形成する。なお、W層201、202は形成しなくてもよい。
次に、図7I~図7Kに示したのと同様の工程を行い、図13Eに示すように、TiN層101、102、103を囲んだSiO2層111と、N+層411~433を覆ったSiO2層112を形成する。そして、N+層411~433上にW層1311~1333を形成する。そして、ダマシン法により、例えばビ ット線BLとなるCu層141、142、143を形成する。。Cu層141、142、143の外周部には、SiO2層15が形成されている。そして、平面視において、Cu層141、142、143間にあって、且つY-Y’方向に伸延し、且つN+層411~433、W層1311~1333、Cu層141、142、143の側面間に空孔161、162を含んだ絶縁層171、172を形成する。これにより、P層基板上に、ダイナミック フラッシュ メモリが形成される。
なお、空孔211、212を含むSiO2層221、222は、空孔211、212を含まない低誘電率材料層より形成されてもよい。また、SiO2層221、222は他の絶縁材料層より形成されてもよい。
また、垂直方向における空孔211、212の上端位置は、第2のゲート導体層のTiN層101、102、103の上端位置より下にあることが望ましい。また、垂直方向における空孔211、212の上端位置は、第1のゲート導体層のTiN層81、82、83の上端位置より下にあってもよい。
また、空孔161、162は、W層1311~1333、Cu層1411~143のいずれか、または連続した2つの層の側面に面して形成されてもよい。
本実施形態は次のような特徴がある。
(特徴1)
第4実施形態では、図7G~図7Jに示すように、ゲート絶縁層になるHfO2層611~633が、Si柱311~333の頂部のN+層411~433と、底部のN+層2の間で繋がって形成されている。これにより、PL線ゲートTiN層81、82、83と、WL線ゲートTiN層101、102、103のゲート絶縁層が、同じHfO2 11 33で形成されている。これに対して、本実施形態では、PL線ゲート導体層81、82、83と、WL線ゲート導体層101、102、103と、ゲート絶縁層6、18が、別々に形成される。これにより、例えば、ゲート絶縁層6とゲート絶縁層18の、膜厚、材料を別々に選択して、より効果的にPL線とフローティングボディ間容量CPLを、WL線とフローティングボディ間容量CWLより大きくすることが出来る。これは、より安定なダイナミック フラッシュ メモリ動作に寄与する。
(特徴2)
第4実施形態では、図7Iに示すように、PL線ゲートTiN層81、82、83と、WL線ゲートTiN層101、102、103との層間絶縁層としてSiO2層9が形成される。このSiO2層9の形成は、例えば、図7HにおけるTiN層81、82、83の形成後、SiO2層を全体に被覆した後、CMP法により、その上面位置が、マスク材料層511~533の上面位置になるまで研摩し、そしてRIEによりエッチバックして形成する。これに対して、本実施形態では、SiO2層9に対応する層間絶縁層を、図13Bに示すように、HfO2層18を、第2のゲート絶縁層として形成すると同時に、SiO2層9に対応する層間絶縁層として形成している。これにより、製造工程の簡易化が図られる。
(特徴3)
図13C、図13Dに示すように、コンタクトホール191、192は内に空孔211、212と、W層201、202とが形成される。これにより、空孔211、212と、W層201、202とが、自己整合で形成される。W層201、202は、SL線のN+層2の領域を低抵抗化して、より安定なダイナミック フラッシュ メモリ動作に寄与する。そして、空孔211、212は、PL線TiN層81、82、83間、及びWL線TiN層101、102、103間の寄生容量を低減できる。この寄生容量の低減は、ダイナミック フラッシュ メモリの動作マージンの拡大に寄与できる。また、空孔211、212と、W層201、202とが、自己整合で形成されることは、ダイナミック フラッシュ メモリの高集積化に寄与する。なお、W層201、202をメモリセル領域に形成せず、メモリセル領域の周辺部にN+層2と接続するSL線金属配線部を形成してもよい。この場合は、W層201、202がある場合と比べて、SL線抵抗は大きくなるが、PL線TiN層81、82、83間、及びWL線TiN層101、102、103間の寄生容量の低減効果は変わらず、且つW層201、202を確実にN+層2に接続させるための製造工程の高精度化の必要がない。このように、W層201、202の形成の有無を、SL線低抵抗化と、製造工程の容易化とを勘案して、選択することができる。
(特徴4)
図13Eに示すN+層411~433、W層1311~1333、Cu層141~143の側面間に形成する空孔161、162、は、ビット線BL間の寄生容量を低減できる。これは、より安定なダイナミック フラッシュ メモリ動作に寄与する。
(第11実施形態)
図14A~図14Cを参照して、第11実施形態に係るダイナミック フラッシュメモリの製造方法を説明する。それぞれの図において、(a)は平面図、(b)は(a)のX-X’線に沿う垂直断面構造図、(c)はY-Y’線に沿う垂直断面構造図を示す。なお、本実施形態では、3行×3列の9個のメモリセルよりなるメモリセル領域を形成する場合について説明する。実際のメモリ装置においては、3行×3列に限らず、複数のダイナミック フラッシュメモリセルが2次元状に形成される。また、図14A~図14Cにおいて、図7A~図7M、又は図13A~図13Eと同一又は類似の構成部分には同一の符号を付してある。
図13Aに示すTiN層81,82,8 3 を形成する前までの工程を行い、図14Aに示すように、Si柱311~333を囲み、繋がったTiN層29(特許請求の範囲の「第1の導体層」の一例である)を形成する。
次に、図14Bに示すように、全体を覆ってHfO2層30(特許請求の範囲の「第2のゲート絶縁層」の一例である)を形成する。そして、HfO2層30を覆い、且つ垂直方向において、上面位置がN+層411~433の下端付近にあるTiN層31(特許請求の範囲の「第2の導体層」の一例である)を形成する。TiN層31はTiN層29と同じく、Si柱311~333を囲み、繋がって形成される。そして、全体をCVD法によりSiN層(図示せず)を被覆する。そして、RIE法によりSiN層をエッチングして、N+層411~433と、マスク材料層511~533の側面を囲んでSiN層3411~3433(特許請求の範囲の「第2のマスク材料層」の一例である)を形成する。この場合、SiN層3411~3433はN+層411~433と、マスク材料層511~533に対して自己整合で形成される。そして、平面視において、Si柱311~3 13 に繋がり、X-X’線方向(特許請求の範囲の「第1の方向」の一例である)伸延するマスク材料層351(特許請求の範囲の「第3のマスク材料層」の一例である)と、Si柱321~323に繋がるマスク材料層352と、Si柱331~333に繋がるマスク材料層353を形成する。なお、SiN層3411~3433とは、エッチングマスク材料層としての役割を持つものであれば、他の材料より形成してもよい。なお、マスク材料層351、352,353は、Y-Y’方向(特許請求の範囲の「第2の方向」の一例である)において、SiN層3411~3433の外周線より内側になるように形成するのが望ましい。
次に、図14Cに示すように、SiN層3411~3433と、マスク材料層351と、マスク材料層352と、マスク材料層353をマスクにして、TiN層31、HfO2層30、TiN層29をRIE法によりエッチングして、X-X’方向に伸延したTiN層291、292、293、HfO2層301、302、303、TiN層311、312、313を形成する。そして、図13C~図13Eの工程を行うことによりP層基板1上にダイナミック フラッシュメモリが形成される。
なお、平面視におけるSi柱311~333の配置を、X-X’線方向に近づけて、隣接するSiN層3411~3433同志を接続させることにより、マスク材料層351,352,353を形成しなくても、X-X’線方向に連続して伸延したTiN層311、312、313を形成することができる。
本実施形態は次のような特徴がある。
(特徴1)
本実施形態では、Si柱311~333に対して、自己整合で形成したSiN層3411~3433と、マスク材料層351、352、353をマスクにして、TiN層31、HfO2層30、TiN層29をRIE法によりエッチングして、X-X’方向に伸延したTiN層291、292、293、HfO2層301、302、303、TiN層311、312、313を形成した。この場合、SiN層3411~3433はSi柱311~333に対して、自己整合で形成されているので、プレート線PLに繋がるTiN層291、292、293と、ワード線WLに繋がるTiN層311、312、313が、所定の仕事関数をもって、且つ均一の厚さで形成される。これにより、Si柱311~333に形成されたダイナミック フラッシュメモリセルの特性のばらつきを抑圧でき、同時に高集積化が図れる。
(特徴2)
マスク材料層351、352,353を、Y-Y’方向において、SiN層3411~3433の外周線より内側になるように形成することにより、Y-Y’方向におけるTiN層311、312、313間は、Si柱311~333に対して、自己整合で形成した部分のSiN層3411~3433となるので、ダイナミック フラッシュメモリセルのY-Y’方向の高密度化が図れる。
(特徴3)
平面視におけるSi柱311~333の配置を、X-X’線方向に近づけて、隣接するSiN層3411~3433同志を接続させることにより、マスク材料層351,352,353を形成しなくても、X-X’線方向に連続して伸延したTiN層311、312、313を形成することができる。これにより、ダイナミック フラッシュメモリセルのX-X’方向の高密度化が図れる。
(第12実施形態)
図15を参照して、第12実施形態に係るダイナミック フラッシュメモリのP層基板1内に設ける二層ウェル構造の製造方法を説明する。
図15において、P層基板1内に、例えばリンP、ヒ素Asをイオン注入し、Nウェル(N-Well)層1Aを設ける。その後、Nウェル(N-Well)層1A内に、例えば、ボロンBをイオン注入して、Pウェル(P-Well)層1Bを設ける。この二層ウェル構造は、本願のダイナミック フラッシュメモリが消去動作時にソース線SLに負バイアスを印加可能にするための施策である。このような二層ウェル構造にすることによって、その他の周辺回路のPN接合とトランジスタ回路にソース線SLの負バイアスが影響しないようにする。
その後、図7~図7Fに示した工程と、図13A~図13Eに示した工程を行う。
本実施形態によれば下記のような特徴を有する。
本願のダイナミック フラッシュメモリの消去動作は、ソース線SLを負バイアスにする。メモリセル領域のP層基板1内に二層ウェル構造を設けることにより、その他の回路を、この負バイアスから遮蔽することができる。
(その他の実施形態)
なお、本発明では、Si柱を形成したが、これ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態における、ソース、ドレインとなるN+層101a、101bは、ドナー不純物を含んだSi、または他の半導体材料層より形成されてもよい。また、ソース、ドレインとなるN+層101a、101bは異なる半導体材料層より形成されてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第4実施形態における、Si柱311~333の頂部に形成されるN+層411~433は、P層3上部にエピタキシャル結晶成長法により形成したN+層4を用いた。これに対し、TiN層10 1 、10 2 、10 3 を形成した後に、N+層411~433を形成してもよい。同様に、Si柱311~333を形成した後に、例えばイオン注入法、または、他の方法でSi柱311~333の底部に繋がるN+層2を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第4実施形態では、図7Gに示すように、Si柱311~333を囲んで、ゲート絶縁層となるハフニウム酸化(HfO2)層611~633を形成しているが、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第4実施形態では、図7Eに示すように、N+層4の上部に堆積し、Si柱を形成する領域にパターニングしたマスク材料層511~533を残しているが、マスク材料層は、SiO2層、酸化アルミニウム(Al23、AlO)層、SiO2層の他、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第4実施形態では、マスク材料層511~533のそれぞれの上表面と、底部の垂直方向における位置が同じであるように形成したが、本発明の目的に合うならば、それぞれの上表面と、底部の位置が垂直方向で異なっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第4実施形態では、マスク材料層511~533の厚さ、及び形状は、CMPによる研磨、及びRIEエッチング、洗浄により変化する。この変化は、本発明の目的に合う程度の内であれば、問題ない。このことは、本発明に係るその他の実施形態においても同様である。
また、第4実施形態では、各種配線金属層WL、PL、BL、SLの材料は、金属だけでなく、合金、アクセプタ、またはドナー不純物を多く含んだ半導体材料などの導電材料であってもよく、そして、それらを単層、または複数層組み合わせて形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第4実施形態では、ゲート導体層として、TiN層を用いた。このTiN層は、本発明の目的に合う材料であれば、単層または複数層よりなる材料層を用いることができる。TiN層は、少なくとも所望の仕事関数を持つ、単層または複数層の金属層などの導体層より形成できる。この外側に、たとえばW層などの他の導電層を形成してもよい。この場合、W層はゲート金属層を繋ぐ金属配線層の役割を行う。W層以外に単層、または複数層の金属層を用いても良い。また、ゲート絶縁層として、Si柱311~333を囲んで、ゲート絶縁層となるハフニウム酸化(HfO2)層611~633を形成しているが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第4実施形態では、Si柱311~333の平面視における形状は、円形状であった。そして、Si柱311~333の一部または全ての平面視における形状は、円形、楕円、一方方向に長く伸びた形状などであってもよい。そして、ダイナミック・フラッシュ・メモリセル領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるSi柱が混在して形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
また、第4実施形態では、図7FでSi柱311~333の形成後に、Si柱311~333の外周部のN+層2上面に金属、シリサイドなどの合金層を形成してもよい。または、これらN+層2に接して、そして伸延した金属層、または合金層を設けても良い。このことは、本発明に係るその他の実施形態においても同様である。
また、第4実施形態では、P層基板1上にダイナミック・フラッシュ・メモリセルを形成したが、P層基板1の代わりにSOI(Silicon On Insulator)基板を用いても良い。または、基板としての役割を行うものであれば他の材料からなる基板を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態では、Si柱100の上下に、同じ極性の導電性を有するN+層101aと101bを用いて、ソース、ドレインを構成するダイナミック・フラッシュ・メモリセルについて説明したが、極性が異なるソース、ドレインを有するトンネル型デバイスに対しても、本発明が適用できる。このことは、本発明に係るその他の実施形態においても同様である。
また、第4実施形態では、図7Fに示したように、N+層411~433を形成した後に、ゲート絶縁層となるハフニウム酸化(HfO2)層611~633をSi柱311~333を囲んで形成し、RIE法によりTiN層をエッチングして第1のゲート導体層であるTiN層81、82、83を形成し、そして、RIE法によりTiN層をエッチングして第2のゲート導体層であるTiN層101、102、103を形成した。これに対し、ゲート絶縁層となるHfO2層611~633をSi柱311~333を囲んで形成し、RIE法によりTiN層をエッチングして第1のゲート導体層であるTiN層81、82、83を形成し、第2のゲート導体層であるTiN層101、102、103を形成した後に、N+層411~433を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第4実施形態では、図7Cに示すように、エピタキシャル成長法によりP層3を形成していた。これに対し、ALD法による薄い単結晶Si層を形成した後に、エピタキシャル結晶成長法によるアクセプタ不純物を含んだP+層を形成しても良い。薄い単結晶Si層は、結晶性のよいP層3を得るための材料層である。結晶性のよいP層3を得るための材料層であれば、他の単層または複数層の材料層であってもよい。
また、第4実施形態では、ゲート絶縁層として、HfO2層を用いたが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、第1実施形態および第5実施形態では、消去動作時にソース線SLを負バイアスにして、フローティングボディFB内の正孔群を引き抜いていたが、ソース線SLに代わり、ビット線BLを負バイアスにして、あるいは、ソース線SLとビット線BLを負バイアスにして、消去動作を行ってもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、図7A~7M,図13A~13Eでは、平面視においてSi柱311~333を正方格子状に配置した。これに対し、Si柱311~333を斜方格子状に配置してもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、図13Dにおいて、W層201、202をN+層2に接して設けた。これに対して、W層をSi柱3 11 ~3 33 に隣接して設けるのでなく、平面視において、複数のSi柱を設けた領域の外側に設けてもよい。このことは、本発明に係るその他の実施形態においても同様である。
また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
本発明に係る、SGTを用いたメモリ装置の製造方法によれば、高密度で、かつ高性能のメモリ装置であるダイナミック フラッシュ メモリが得られる。
110、111:ダイナミック フラッシュ メモリセル
100:P型又はi型(真性型)の導電型を有するSi柱
102:チャネル領域
102a:第1のチャネル領域
102b:第2のチャネル領域
103a、103b、103a2、103b2:ゲート絶縁層
104a、104b、104a2、104b2:ゲート導体層
105:絶縁層
106:正孔群
107a、107b:反転層BL:ビット線
SL:ソース線
PL:プレート線
WL:ワード線
FB:フローティングボディ
1:P層基板
1A:Nウェル
1B:Pウェル
2、4、411~433、101a、101b:N+
3:P層
11~533、351,352,353:マスク材料層
11~333:P層Si柱
6、611~633、30、301、302,303:HfO2
7、8、11、15:SiO2
1、82、83、101、102、103、29、291,292,293,31、311,312,313:TiN層
1211~1233:空孔
1311~1333:導体層
141、142、143:銅CU層
19 1 、19 2 :コンタクトホール3411~3433:SiN層
CL11~CL33:メモリセルSL1~SL3:ソース線
BL1~BL3:ビット線
PL1~PL3:プレート線
WL1~WL3:ワード線

Claims (18)

  1. 第1のゲート導体層と、第2のゲート導体層と、第1の不純物層と、第2の不純物層と、に印加する電圧を制御して、データ書き込み動作と、データ読み出し動作と、データ消去動作と、を行うメモリ装置の製造方法であって、
    半導体層上に第1のマスク材料層を形成する工程と
    前記第1のマスク材料層をマスクにして、前記半導体層をエッチングして、垂直方向に立つ第1の半導体柱を形成する工程と、
    前記第1の半導体柱の側面を囲む第1のゲート絶縁層を形成する工程と、
    前記第1のゲート絶縁層の側面を囲み、且つ上面位置が前記第1の半導体柱の頂部より下方にある前記第1のゲート導体層を形成する工程と、
    前記第1のゲート絶縁層に繋がり、且つ前記第1の半導体柱の上部側面を囲んだ第2のゲート絶縁層を形成する工程と、
    前記第2のゲート絶縁層の側面を囲む、前記第2のゲート導体層を形成する工程と、
    前記第1の半導体柱を形成する前に、または形成した後に前記第1の半導体柱の底部に繋がった前記第1の不純物層を形成する工程と、
    前記第1の半導体柱を形成する前に、または形成した後に、前記第1の半導体柱の頂部に前記第2の不純物層を形成する工程と、
    を有することを特徴とする半導体素子を用いたメモリ装置の製造方法。
  2. 前記第1の半導体柱を囲み第3の絶縁層を形成する工程と、
    前記第1の半導体柱の下部において前記第3の絶縁層を囲む前記第1のゲート導体層を形成する工程と、
    前記第1のゲート導体層を囲み、且つ上端面が前記第1のゲート導体層より上にある第4の絶縁層を形成する工程と、
    前記第1の半導体柱の上部の前記第3の絶縁層を囲んだ前記第2のゲート導体層を形成する工程と、を更に有し、
    前記第3の絶縁層の内、前記第1のゲート導体層で囲まれた部分が、前記第1のゲート絶縁層であり、前記第3の絶縁層の内、前記第2のゲート導体層で囲まれた部分が、前記第2のゲート絶縁層である、
    ことを特徴とする請求項1に記載のメモリ装置の製造方法。
  3. 前記第1のゲート導体層を形成した後、垂直方向において、前記第1のゲート導体層上面より上の露出した前記第1の半導体柱を囲み、且つ前記第1のゲート導体層上に繋がった前記第2のゲート絶縁層を形成する工程を更に有する、
    ことを特徴とする請求項1に記載のメモリ装置の製造方法。
  4. 前記第1のゲート絶縁層と、前記第1のゲート絶縁層を囲む第1の導体層と、を形成する工程と、
    前記第2のゲート絶縁層を、前記第1の導体層上と、前記第1の導体層より上部の前記第1の半導体柱を囲んで形成する工程と、
    前記第2のゲート絶縁層の側面を囲んで、その上面位置が前記第2の不純物層の下端付近にある第2の導体層を形成する工程と、
    前記第2の不純物層と、前記第1のマスク材料層の側面を囲んだ、第2のマスク材料層を形成する工程と、
    前記第1のマスク材料層と、前記第2のマスク材料層と、をマスクにして前記第2の導体層と、前記第2のゲート絶縁層と、前記第1の導体層をエッチングする工程と、を更に有し、
    エッチングされた前記第1の導体層が前記第1のゲート導体層となり、同じくエッチングされた前記第2の導体層が前記第2のゲート導体層になる、
    ことを特徴とする請求項1に記載のメモリ装置の製造方法。
  5. 前記第1の導体層の表層を酸化して、第1の酸化層を形成する工程を更に有する、
    ことを特徴とする請求項4に記載のメモリ装置の製造方法。
  6. 前記第1の導体層を形成した後に、前記第1の半導体柱の側面を露出させる工程と、
    前記第1の導体層の表層を酸化して、第1の酸化層を形成し、同時に露出した前記第1の半導体柱の表層を酸化して、第2の酸化層を形成する工程と、を更に有する、
    ことを特徴とする請求項4に記載のメモリ装置の製造方法。
  7. 前記第1の酸化層と前記第2の酸化層とを形成した後に、前記第1の酸化層と前記第2の酸化層とを覆って、第5の絶縁層を形成する工程を更に有し、
    前記第2の酸化層と、前記第5の絶縁層とにより、前記第2のゲート絶縁層が形成される、
    ことを特徴とする請求項6に記載のメモリ装置の製造方法。
  8. 平面視において、前記第2のマスク材料層の上に重なり、且つ第1の方向に伸延した第3のマスク材料層を形成する工程と、
    前記第1のマスク材料層と、前記第2のマスク材料層と、前記第3のマスク材料層と、をマスクにして、前記第2の導体層と、前記第2のゲート絶縁層と、前記第1の導体層をエッチングする工程を更に有する、
    ことを特徴とする請求項4に記載のメモリ装置の製造方法。
  9. 平面視における前記第1の方向と直交する第2の方向において、前記第3のマスク材料層の外周が、前記第2のマスク材料層の外周より内側にある、
    ことを特徴とする請求項8に記載のメモリ装置の製造方法。
  10. 前記第2のゲート導体層を形成した後に、前記第2の不純物層と、前記第1のマスク材料層との側面を囲んだ第6の絶縁層を形成する工程と、
    前記第6の絶縁層をマスクにして、前記第1のマスク材料層をエッチングして、前記第2の不純物層上に第1のコンタクトホールを形成する工程と、
    前記第1のコンタクトホールを介して、前記第6の絶縁層上と、前記第2の不純物層に繋がった第1の配線導体層を形成する工程と、を更に有する、
    ことを特徴とする請求項1に記載のメモリ装置の製造方法。
  11. 平面視において、前記第1の配線導体層が前記第2のゲート導体層と直交して形成される、
    ことを特徴とする請求項10に記載のメモリ装置の製造方法。
  12. 平面視にあって、前記第1のゲート導体層と、前記第2のゲート導体層とに隣接し、且つ平行して伸延し、且つその底部が前記第1の不純物層に接する第2のコンタクトホールを形成する工程と、
    前記第2のコンタクトホールの底部に第3の導体層を形成する工程と、を更に有する、
    ことを特徴とする請求項1に記載のメモリ装置の製造方法。
  13. 前記第3の導体層上の前記第2のコンタクトホール内に、空孔を有するか、または有しない第7の絶縁層を形成する工程を、更に有する、
    ことを特徴とする請求項12に記載のメモリ装置の製造方法。
  14. 前記第7の絶縁層が、低誘電率材料層である、
    ことを特徴とする請求項13に記載のメモリ装置の製造方法。
  15. 前記第2の不純物層と、前記第1の配線導体層の側面を囲んで第8の絶縁層を形成する工程と、
    前記第8の絶縁層に、前記第2の不純物層と、前記第1の配線導体層に隣接して、第3のコンタクトホールを形成する工程と、
    前記第3のコンタクトホール内に、空孔を有するか、または有しない第9の絶縁層を形成する工程を、更に有する、
    ことを特徴とする請求項10に記載のメモリ装置の製造方法。
  16. 前記第8の絶縁層が、低誘電率材料層である、
    ことを特徴とする請求項15に記載のメモリ装置の製造方法。
  17. 前記第1のゲート導体層と、前記第2のゲート導体層と、の一方をプレート線に接続すると、他方をワード線に繋げて形成する、
    ことを特徴とする請求項1に記載のメモリ装置の製造方法。
  18. 前記第1のゲート導体層と、前記第2のゲート導体層と、前記第1の不純物層と、前記第2の不純物層と、に印加する電圧を制御して、前記第1の半導体柱の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生させた前記第1の半導体柱における多数キャリアである正孔群、又は電子群を保持する前記データ書き込み動作と、前記第1の半導体柱の内部から前記第1の半導体柱における多数キャリアである前記正孔群、又は前記電子群を除去する前記データ消去動作とを行うように、前記第1のゲート導体層と、前記第2のゲート導体層と、前記第1の不純物層と、前記第2の不純物層とを形成する、
    ことを特徴とする請求項1に記載のメモリ装置の製造方法。
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