JP7316116B2 - 半導体装置 - Google Patents

Description

本発明は、基準電流源に関する。

一般的に半導体集積回路は、電源電圧等に依存しない一定の基準電流を生成する基準電流源を備え、この基準電流がコピーされて、半導体集積回路内のさまざまな回路ブロックにバイアス電流として分配される。

図１は、従来の基準電流源１００Ｒの回路図である。基準電流源１００Ｒは、トランジスタＭ１～Ｍ４および抵抗Ｒを含む。Ｍ１，Ｍ２は、ＮＭＯＳトランジスタ、Ｍ３，Ｍ４はＰＭＯＳトランジスタである。

トランジスタＭ１とＭ２は、サイズ比が１：ｎである。トランジスタＭ３，Ｍ４は、ミラー比が１のカレントミラー回路である。

トランジスタＭ１～Ｍ４に流れる電流をＩ_ｒｅｆとする。トランジスタＭ１，Ｍ２それぞれのゲートソース間電圧をＶ_ｇｓ１，Ｖ_ｇｓ２とするとき、式（１）が成り立つ。
Ｉ_ｒｅｆ＝（Ｖ_ｇｓ１－Ｖ_ｇｓ２）／Ｒ

トランジスタＭ１およびＭ２は、飽和領域で動作する。トランジスタＭ１に関して式（２）が、トランジスタＭ２に関して式（３）が成り立つ。
Ｉ_ｒｅｆ＝１／２×μ_ｎＣ_ｏｘ・（Ｗ／Ｌ）（Ｖ_ｇｓ１－Ｖ_ＴＨ）^２ …（２）
Ｉ_ｒｅｆ＝１／２×μ_ｎＣ_ｏｘ・（ｎ・Ｗ／Ｌ）（Ｖ_ｇｓ２－Ｖ_ＴＨ）^２ …（３）
μ_ｎ： ＮＭＯＳトランジスタの移動度
Ｃ_ｏｘ： 単位面積当たりの容量
Ｗ／Ｌ： ゲート幅とゲート長の比
Ｖ_ＴＨ： しきい値電圧

Ｋ＝Ｗ／Ｌとする。式（２），（３）は、式（４），（５）に変形できる。
√（２Ｉ_ｒｅｆ／μ_ｎＣ_ｏｘＫ）＝Ｖ_ｇｓ１－Ｖ_ＴＨ …（４）
√（２Ｉ_ｒｅｆ／μ_ｎＣ_ｏｘ・ｎＫ）＝Ｖ_ｇｓ２－Ｖ_ＴＨ …（５）

式（４），（５）を式（１）に代入して整理する。

以上より、基準電流は、式（６）で表される。

特開２００１－３４４０２８号公報 特開２００６－１３３８６９号公報

式（６）から基準電流Ｉ_ｒｅｆはしきい値電圧Ｖ_ＴＨに依存しない。したがって抵抗Ｒのばらつき及び素子サイズ（すなわちｎおよびＫ）、酸化膜厚（すなわちＣ_ｏｘ）、移動度μ_ｎなどがばらつきの要因となる。また移動度μ_ｎ、抵抗Ｒなどが温度依存性を持つが、変数が素子サイズ（ｎおよびＫ）だけなので、基準電流Ｉ_ｒｅｆの温度依存性（温度特性）の調整は難しい。

本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、従来とは異なる回路形式の基準電流源の提供にある。

本発明のある態様は基準電流源に関する。基準電流源は、制御端子同士が接続された第１トランジスタと第２トランジスタと、第１トランジスタを含む第２経路に第２トランジスタを含む第１経路に流れる電流と同量の電流を供給し、それとは別の第３経路に、第１経路の電流の所定数倍の電流量の電流を供給するカレントミラー回路と、第３経路上に設けられ、そのソースが第１トランジスタの一端と接続される第３トランジスタと、第３経路上の第３トランジスタより低電位側に設けられ、ゲートが第３トランジスタのゲートと共通に接続される第４トランジスタと、第４トランジスタのソースと第２トランジスタの一端の間に設けられた抵抗と、を備える。

第３トランジスタおよび第４トランジスタはサブスレッショルド領域で動作してもよい。

基準電流源は、第３経路上の第４トランジスタより低電位側に設けられた第５トランジスタをさらに備えてもよい。第５トランジスタの制御端子の電圧が、第３トランジスタおよび第４トランジスタのゲートに供給されてもよい。

カレントミラー回路は、第１トランジスタと接続される第６トランジスタと、第２トランジスタと接続される第７トランジスタと、第３経路と接続される第８トランジスタと、を含んでもよい。

本発明の別の態様もまた、基準電流源である。この基準電流源は、制御端子同士が接続された第１トランジスタと第２トランジスタと、第１トランジスタを含む第２経路に第２トランジスタを含む第１経路に流れる電流と同量の電流を供給し、それとは別の第３経路に、第１経路の電流の所定数倍の電流量の電流を供給するカレントミラー回路と、第３経路上に直列に設けられ、それぞれのゲートが共通に接続される複数のＭＯＳトランジスタと、を備える。第１トランジスタの一端は、複数のＭＯＳトランジスタのひとつの一端と接続され、第２トランジスタの一端は、抵抗を介して、複数のＭＯＳトランジスタの別のひとつの一端と接続される。

第１トランジスタと第２トランジスタのサイズは等しくてもよい。また第１トランジスタおよび第２トランジスタはＦＥＴ（Field Effect Transistor）であってもよい。第１トランジスタおよび第２トランジスタはバイポーラトランジスタであってもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、従来と異なる形式の基準電流源を提供できる。

従来の基準電流源の回路図である。 実施の形態１に係る基準電流源の回路図である。 実施例１．１に係る基準電流源の回路図である。 図３の基準電流源の温度特性を示す図である。 図５（ａ）、（ｂ）は、図２の基準電流源および従来の基準電流源のバラツキのシミュレーション結果を示す図である。 実施例１．２に係る基準電流源の回路図である。 本発明者らが検討した起動回路を備える半導体集積回路の回路図である。 実施の形態２に係る起動回路を備える半導体集積回路の回路図である。 起動回路の具体的な構成例を示す回路図である。 起動回路の動作波形図である。 実施の形態２に係る起動回路の総消費電流の波形図である。 トランジスタＭ１１のサイズをパラメータとしたときの、キャパシタ電圧Ｖ_Ｃ１の波形図である。 Ｒａｉｌ－Ｔｏ－Ｒａｉｌの折り返しカスコード型の演算増幅器の回路図である。 同相入力電圧と、演算増幅器の内部電流の関係を示す図である。 図１５（ａ）、（ｂ）は、図１３の演算増幅器の温度特性を示す図である。 図１３の演算増幅器の入力オフセット電圧と同相入力電圧の関係を示す図である。 実施の形態３に係る演算増幅器の回路図である。 実施例３．１に係る補正回路の回路図である。 図１９（ａ）、（ｂ）は、図１７の演算増幅器の特性を示す図である。 図１７の演算増幅器の同相入力電圧と入力オフセット電圧の関係を示す図である。 実施例３．２に係る演算増幅器の回路図である。 図１３の演算増幅器の入力オフセット電圧の同相入力電圧ＶＣＭの関係を示す図である。 実施の形態３に係る演算増幅器の回路図である。 図２３の演算増幅器の動作を説明する図である。 実施例４．１に係る演算増幅器の回路図である。 図２５の演算増幅器の具体的な構成例を示す回路図である。 第１補正部の構成例を示す回路図である。 図２８（ａ）、（ｂ）は、第２補正部の構成例を示す回路図である。 図２５の演算増幅器の動作を説明する図である。 図２５の演算増幅器における同相入力電圧と入力オフセット電圧の関係を示す図である。 変形例４．１に係る演算増幅器の回路図である。 第１補正部の回路図である。 図３１の演算増幅器の動作を説明する図である。 図３１の演算増幅器における同相入力電圧と入力オフセット電圧の関係を示す図である。 変形例４．３に係る演算増幅器の回路図である。 図３６（ａ）、（ｂ）は、図３５の第１補正部および第２補正部の回路図である。 切り替え回路の回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、実施の形態ごとに同一の符号を付するものとし、適宜重複した説明は省略する。言い換えれば、実施の形態が異なると、異なる部材に同じ符号が付される場合もある。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

（実施の形態１）
図２は、実施の形態１に係る基準電流源１００の回路図である。基準電流源１００は、第１トランジスタＭ１、第２トランジスタＭ２、第３トランジスタＭ３、第４トランジスタＭ４、カレントミラー回路１１０、抵抗Ｒを備える。

第１トランジスタＭ１および第２トランジスタＭ２はＮＭＯＳトランジスタ（ＦＥＴ）であり、それらの制御端子（すなわちゲート）同士が接続される。また第１トランジスタＭ１のゲートとドレインは接続される。

カレントミラー回路１１０は、第２トランジスタＭ２を含む第１経路１１２に流れる電流Ｉ_ｒｅｆをコピーし、それと同量の電流を、第１トランジスタＭ１を含む第２経路１１２に供給する。またカレントミラー回路１１０は、第１経路１１２の電流Ｉｒｅｆの所定係数倍（ｍ倍）の電流ｍ×Ｉ_ｒｅｆを、第３経路１１４に供給する。

第３トランジスタＭ３は、ＮＭＯＳトランジスタであり、第３経路１１６上に設けられる。第３トランジスタＭ３のゲートには、バイアス電圧Ｖｂが印加され、そのソースは、第１トランジスタＭ１の一端（ソース）と接続される。

第４トランジスタＭ４は、第３経路１１６上であって、第３トランジスタＭ３より低電位側に設けられる。第４トランジスタＭ４のゲートには、第３トランジスタＭ３と同じバイアス電圧Ｖｂが印加される。

抵抗Ｒは、第４トランジスタＭ４のソースと第２トランジスタＭ２の一端（ソース）の間に設けられる。

以上が基準電流源１００の基本構成である。続いてその動作を説明する。

第３トランジスタＭ３および第４トランジスタＭ４は、サブスレッショルド領域で動作するとする。サブスレッド領域では、ドレイン電流Ｉ_Ｄは式（７）で表される。

Ｖ_Ｔ： 熱電圧 （＝ｋＴ／ｑ）
η： サブスレッショルド係数
ｋ： ボルツマン定数
ｑ： 電子電荷
Ｔ： 絶対温度
ρ： 抵抗温度係数

抵抗Ｒの両端間の電圧（電圧降下）を求める。トランジスタＭ３とＭ４のゲートソース間電圧に関して以下の式が成り立つ。
Ｖ_ｂ－Ｖ_ｇｓ３＝Ｖ_Ｒ１
Ｖ_ｂ－Ｖ_ｇｓ４＝Ｖ_Ｒ２

本実施の形態では、トランジスタＭ１，Ｍ２のサイズは等しい。したがってトランジスタＭ１，Ｍ２に関して以下の式が成り立つ。
Ｖ_Ｒ１＋Ｖ_ｇｓ１－Ｖ_ｇｓ２＝Ｖ_Ｒ２Ａ
Ｖ_ｇｓ１＝Ｖ_ｇｓ２
したがって、Ｖ_Ｒ１＝Ｖ_Ｒ２Ａ

基準電流Ｉ_ｒｅｆは式（８）で表される。

式（７）を変形すると式（９）を得る。

第３トランジスタＭ３に着目する。第３トランジスタＭ３には、ｍ×Ｉ_ｒｅｆが流れるから、式（９）にＩ_Ｄ＝ｍ×Ｉ_ｒｅｆを代入することによりゲートソース間電圧Ｖ_ｇｓ３は、式（１０）で与えられる。Ｋ_３は、第３トランジスタＭ３のＷ／Ｌである。

また第４トランジスタＭ４に着目する。第４トランジスタＭ４には、第３トランジスタＭ３に流れる電流ｍ×Ｉ_ｒｅｆと、第１トランジスタＭ１に流れる電流Ｉ_ｒｅｆの合計電流（ｍ＋１）×Ｉ_ｒｅｆが流れるから、式（９）にＩ_Ｄ＝（ｍ＋１）×Ｉ_ｒｅｆを代入することによりゲートソース間電圧Ｖ_ｇｓ４は、式（１１）で与えられる。Ｋ_４は、第４トランジスタＭ４のＷ／Ｌである。

式（８）に、式（１０）、（１１）を代入すると、基準電流Ｉ_ｒｅｆは、式（１２）で与えられる。

式（１２）を整理すると、基準電流Ｉ_ｒｅｆは式（１３）で表すことができる。

抵抗Ｒの温度特性は、式（１４）で表される。
Ｒ＝Ｒ_０＋ρＴ …（１４）
Ｒ_０は、Ｔ＝０のときの抵抗値である。

式（１４）を式（１３）に代入すると、式（１５）を得る。

すなわち、図２の基準電流源１００によれば、熱電圧Ｖ_Ｔ、サブスレッショルド係数および抵抗に応じた基準電流Ｉ_ｒｅｆを生成できる。そして、第３トランジスタＭ３および第４トランジスタＭ４のサイズＫ_３，Ｋ_４、あるいはミラー比ｍを調整することにより、基準電流Ｉ_ｒｅｆの温度特性を調節することができる。

本発明は、図２のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。

（実施例１．１）
図３は、実施例１．１に係る基準電流源１００Ａの回路図である。実施例１．１に係る基準電流源１００Ａは、第５トランジスタＭ５を備える。第５トランジスタＭ５は、第３経路１１６上の第４トランジスタＭ４より低電位側に設けられ、その一端（ソース）は接地ライン１０４と接続される。第５トランジスタＭ５には、第４トランジスタＭ４に流れる電流（ｍ＋１）×Ｉ_ｒｅｆと、第２トランジスタＭ２に流れる電流Ｉ_ｒｅｆの合計電流（ｍ＋２）×Ｉ_ｒｅｆが流れる。

第５トランジスタＭ５の制御端子（すなわちゲート）の電圧Ｖ_ｇｓ５が、図２におけるバイアス電圧Ｖ_ｂとして、トランジスタＭ３，Ｍ４のゲートに印加される。

カレントミラー回路１１０は、ＰＭＯＳトランジスタである第６トランジスタＭ６，第７トランジスタＭ７、第８トランジスタＭ８を含む。第６トランジスタＭ６～第８トランジスタＭ８のゲート同士は共通に接続され、それらのソースは、電源ライン１０２と接続される。また第６トランジスタＭ６のゲート、ドレイン間は結線される。

実施例１．１において、カレントミラー回路１１０のミラー比はｍ＝１であり、第３経路１１６に流れる電流は、基準電流Ｉ_ｒｅｆと等しい。

第３経路１１６上であって、第３トランジスタＭ３のドレイン側には、少なくともひとつのＰＭＯＳトランジスタを挿入することができる。図３では、２個のＰＭＯＳトランジスタＭ９，Ｍ１０が挿入されており、それらのゲートには、バイアス電圧Ｖ_ｂが印加されている。

トランジスタＭ９，Ｍ１０を挿入し、トランジスタＭ１０のドレインをトランジスタＭ５のゲートと接続することにより、トランジスタＭ３，Ｍ４をサブスレッショルド領域で動作させることができる。

以上が実施例１．１に係る基準電流源１００Ａの構成である。続いて、その動作を説明する。

実施例１．１では、ｍ＝１であるから、基準電流Ｉ_ｒｅｆは式（１６）で与えられる。

すなわち、図３の基準電流源１００Ａによれば、熱電圧Ｖ_Ｔ、サブスレッショルド係数および抵抗Ｒに応じた基準電流Ｉ_ｒｅｆを生成できる。そして、トランジスタＭ３，Ｍ４のサイズＫ_３，Ｋ_４を調整することにより、基準電流Ｉ_ｒｅｆの温度特性を調節することができる。

図４は、図３の基準電流源１００Ａの温度特性を示す図である。比較のために、図１の基準電流源１００Ｒの温度特性も示す。従来では、基準電流Ｉ_ｒｅｆは温度に対して単調減少しており、－５０℃～１００℃の温度範囲において、０．８ｎＡの変動があった。これに対して、本実施の形態では、基準電流Ｉ_ｒｅｆを温度に関して弓形とすることができる。ピークを常温（３０℃）付近に設定した場合、－５０℃～１００℃の温度範囲における変動幅は、０．２Ａ以下に抑えることができる。また本実施の形態では、温度係数の最大値は０．４８ｐＡ／ｄｅｇであり、従来に比べて１／１０程度まで抑制することができる。

図５（ａ）は、図２の基準電流源１００Ａのバラツキのシミュレーション結果を示す図である。図５（ｂ）に、従来の基準電流源１００Ｒのバラツキのシミュレーション結果を示す。シミュレーションに関しては、しきい値電圧Ｖ_ＴＨ、移動度μ、酸化膜厚を考慮している。

図５（ａ）、（ｂ）の対比から分かるように、本実施の形態によれば、ばらつきについても従来の１／２程度に抑制することができる。

さらに図１の従来回路では、低消費電力化のために、基準電流Ｉ_ｒｅｆをｎＡオーダーまで小さくしたい場合に、抵抗Ｒの抵抗値を数ＭΩとする必要があった。これに対して、本実施の形態では、同じ電流量を生成するために必要な抵抗値は、１ＭΩ以下とすることができる。これは抵抗Ｒの両端の電圧Ｖ_Ｒ２Ａ，Ｖ_Ｒ２を、トランジスタＭ６＿２とＭ６＿３の電流量の差で作り出しているからである。たとえば従来回路で５ＭΩの抵抗Ｒが必要出会った場合、本実施の形態では、９００ｋΩまで小さくでき、素子面積を小さくできる。具体的には、５ＭΩでは２３０４０μｍ^２の面積が必要である場合、９００ｋΩでは、４３２０μｍ^２と１／５程度にシュリンクできる。

（実施例１．２）
図６は、実施例１．２に係る基準電流源１００Ｂの回路図である。実施例１．２では、図３のトランジスタＭ５が省略され、第４トランジスタＭ４のソースが接地ライン１０４と接続される。すなわち第４トランジスタＭ４のゲートソース間電圧Ｖ_ｇｓ４が、バイアス電圧Ｖ_ｂに対応する。

実施の形態１は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（変形例１．１）
実施の形態では、第１トランジスタＭ１、第２トランジスタＭ２をＮＭＯＳトランジスタで構成したがその限りでなく、バイポーラトランジスタで構成してもよい。この場合、それらのサイズが等しければ、ベースエミッタ間電圧Ｖ_ｂｅ１，Ｖ_ｂｅ２は等しくなるため、式（８）が成り立つ。

（変形例１．２）
カレントミラー回路１１０の構成は特に限定されない。カレントミラー回路１１０は、バイポーラトランジスタで構成してもよい。また、ワイドラーカレントミラー、ウィルソンカレントミラーなど、その他のカレントミラー回路を採用してもよい。

（変形例１．３）
実施例１．１や１．２では、ｍ＝１の場合を説明したがその限りでなく、ｍは任意に決めることができる。式（１５）に示されるように、ｍをパラメータとして、基準電流Ｉ_ｒｅｆを調節できる。たとえば第３トランジスタＭ３と第４トランジスタＭ４のサイズを等しくし（Ｋ_３＝Ｋ_４）、ｍのみによって基準電流Ｉ_ｒｅｆを最適化してもよいし、サイズとｍの両方にもとづいて、基準電流Ｉ_ｒｅｆを最適化してもよい。

（変形例１．４）
実施の形態の構成において、Ｎ型とＰ型を相互に置換して、天地を反転した回路も、本発明の範囲に含まれる。

（実施の形態２）
実施の形態２では、基準電流源の起動回路について説明する。実施の形態２で説明する起動回路は、実施の形態１で説明した基準電流源１００と組み合わせることが可能であるが、実施の形態１とは別の基準電流源と組み合わせもよい。

一般的に半導体集積回路は、電源電圧等に依存しない一定の基準電流を生成する基準電流源を備え、この基準電流がコピーされて、半導体集積回路内のさまざまな回路ブロックにバイアス電流として分配される。

電源電圧の投入時に、基準電流源は自律的に起動できないため、基準電流源にトリガーを与える起動回路が必要となる。

図７は、本発明者らが検討した起動回路１００Ｒを備える半導体集積回路２００Ｒの回路図である。半導体集積回路２００Ｒは、基準電流源２１０と、基準電流源２１０に起動のトリガーを与える起動回路１００Ｒを備える。

基準電流源２１０は、トランジスタＭ１０４を含む。トランジスタＭ１０４は、トランジスタＭ２０１，Ｍ２０２…とともにカレントミラー回路を形成する。基準電流源２１０の起動完了後、トランジスタＭ１０４に流れる基準電流Ｉ_ＲＥＦがコピーされ、トランジスタＭ２０１，Ｍ２０２…によって半導体集積回路２００Ｒのさまざまな回路ブロックに供給される。

起動回路１００Ｒは、トランジスタＭ１０１～Ｍ１０７を備える。起動回路１００Ｒは、電源ライン１０２の電圧Ｖ_ＤＤが上昇すると、基準電流源２１０に起動のトリガーを与え、基準電流源２１０の起動が完了すると動作を停止する。

トランジスタＭ１０１は、ゲートが接地されたＰＭＯＳトランジスタである。電源ライン１０２の電源電圧Ｖ_ＤＤが上昇すると、トランジスタＭ１０１のゲートソース間電圧がしきい値を超えてトランジスタＭ１０１がオンとなり、電流Ｉ_１が流れ始める。

トランジスタＭ１０２，Ｍ１０３はカレントミラー回路１０６を形成しており、電流Ｉ_１をコピーし、その出力電流Ｉ_２によってトランジスタＭ１０４から電流をシンクする。

トランジスタＭ１０５とＭ１０４はカレントミラー回路を形成しており、電流Ｉ_２をコピーし、電流Ｉ_３を生成する。さらにトランジスタＭ１０６，Ｍ１０７はカレントミラー回路を形成しており、電流Ｉ_３をコピーし、電流Ｉ_４を生成する。

Ｉ_４＞Ｉ_１の関係が成り立つとき、トランジスタＭ１０１に流れる電流はすべてトランジスタＭ１０７側に流れるため、カレントミラー回路１０８の入力電流がゼロとなり、電流Ｉ_２もゼロとなり、起動回路１００Ｒは、基準電流源２１０に影響を与えなくなる。

本発明者らは、図７の起動回路１００Ｒの起動について検討した結果、以下の課題を認識するに至った。

図７の起動回路１００Ｒは、基準電流源２１０の起動が完了した後、電流Ｉ_２は流れなくなるが、依然として電流Ｉ_３およびＩ_４が流れ続ける。起動回路１００Ｒを備える集積回路の消費電流がμＡオーダーである場合、電流Ｉ_３，Ｉ_４の残留は無視できる。しかしながら、集積回路の消費電流をサブμＡ（たとえば１００～２００ｎＡ）程度まで低減することを要求されることがあり、電流Ｉ_３，Ｉ_４が無視できなくなる。

実施の形態２には、起動完了後の消費電流を低減した起動回路が説明される。

図８は、実施の形態２に係る起動回路１００を備える半導体集積回路２００の回路図である。半導体集積回路２００は、起動回路１００および基準電流源２１０を備える。

起動回路１００は、電源ライン１０２の電源電圧Ｖ_ＤＤが上昇すると、基準電流源２１０に起動のトリガーを与え、基準電流源２１０の起動が完了すると動作を停止する。

起動回路１００は、主として、第１回路１１０、第２回路１２０、キャパシタＣ１およびいくつかのトランジスタを備える。

第１回路１１０は、電源ライン１０２と接地ライン１０４の間に設けられ、起動時に電源ライン１０２から接地ライン１０４に第１電流Ｉ_１が流れるように構成され、さらに第１電流Ｉ_１に応じた第２電流Ｉ_２を基準電流源２１０に供給する。

基準電流源２１０は、トランジスタＭ０を含む。トランジスタＭ０は、ゲートドレインが接続される。トランジスタＭ０は、トランジスタＭ２０１，Ｍ２０２，…および起動回路１００のトランジスタＭ５，Ｍ９とともにカレントミラー回路を形成している。通常動作時においては、トランジスタＭ０に流れる基準電流Ｉ_ＲＥＦが、トランジスタＭ２０１，Ｍ２０２…等に流れて、半導体集積回路２００の複数の回路ブロックに基準電流が分配される。

半導体集積回路２００の起動時においては、トランジスタＭ０に、第２電流Ｉ_２が流れ、それがトランジスタＭ５，Ｍ９によってコピーされ、第３電流Ｉ_３、第４電流Ｉ_４が流れる。

第２回路１２０は、第２電流Ｉ_２に応じた第３電流Ｉ_３が流れると、第２電流Ｉ_２がゼロになるように第１回路１１０に作用する。この作用は、図８において一点鎖線で示される。

キャパシタＣ１の第１端は接地される。キャパシタＣ１は、第２電流Ｉ_２に応じた第４電流Ｉ_４によって充電されるように接続される。第４電流Ｉ４によってキャパシタＣ１が充電されると、キャパシタＣ１の第２端の電圧Ｖ_Ｃ１が上昇する。

第１回路１１０は、キャパシタＣ１の電圧Ｖ_Ｃ１が上昇すると、第１回路１１０に流れる第１電流Ｉ_１が遮断されるよう構成される。また第２回路１２０は、キャパシタＣ１の電圧Ｖ_Ｃ１が上昇すると、第２回路１２０に流れる第３電流Ｉ_３が遮断されるよう構成される。

以上が起動回路１００の基本構成である。図９は、起動回路１００の具体的な構成例を示す回路図である。

第１回路１１０は、第１トランジスタＭ１～第４トランジスタＭ４を含む。ＰＭＯＳトランジスタである第１トランジスタＭ１のゲートは接地される。第２トランジスタＭ２はＮＭＯＳトランジスタであり、ソースが接地され、ゲートドレイン間が第１トランジスタＭ１のドレインと接続される。第３トランジスタＭ３はＮＭＯＳトランジスタであり、ソースが接地され、ゲートが第２トランジスタＭ２のゲートと接続され、ドレインが基準電流源２１０のトランジスタＭ０のゲートおよびドレインと接続される。

第２トランジスタＭ２および第３トランジスタＭ３は、第１カレントミラー回路１１２を形成しており、第１トランジスタＭ１に流れる第１電流Ｉ_１をコピーし、第２電流Ｉ_２を生成する。

第４トランジスタＭ４は、ソースが電源ライン１０２と接続され、ドレインが第１トランジスタＭ１のソースと接続され、ゲートにキャパシタＣ１の第２端の電圧Ｖ_Ｃ１が印加される。第４トランジスタＭ４は、第１電流Ｉ_１の経路上に設けられ、キャパシタ電圧ＶＣ１に応じてオフとなる第１遮断トランジスタである。

第５トランジスタＭ５は、ソースが電源ライン１０２と接続され、ゲートが基準電流源２１０のトランジスタＭ０のゲートおよびドレインと接続される。

第９トランジスタＭ９は、ソースが電源ライン１０２と接続され、ゲートが基準電流源２１０のトランジスタＭ０のゲートおよびドレインと接続され、ドレインがキャパシタＣ１の第２端と接続される。

第２回路１２０は、ＮＭＯＳトランジスタであるトランジスタＭ６，Ｍ７、Ｍ１０，Ｍ１１と、ＰＭＯＳトランジスタであるトランジスタＭ８を含む。

第６トランジスタＭ６は、ソースが接地され、ゲートドレイン間が接続される。第７トランジスタＭ７は、ソースが接地され、ゲートが第６トランジスタＭ６のゲートと接続され、ドレインが第２トランジスタＭ２のドレインと接続される。第６トランジスタＭ６および第７トランジスタＭ７は、第３電流Ｉ_３をコピーして第５電流Ｉ_５を生成する第２カレントミラー回路１２２を形成している。第２カレントミラー回路１２２は、第５電流Ｉ_５を第１カレントミラー回路１１２のゲートからシンクする。これにより、第２電流Ｉ_２が減少し、やがて第３トランジスタＭ３がオフになると第２電流Ｉ_２はゼロとなる。第５電流Ｉ_５は、図８における一点鎖線に対応する。

第８トランジスタＭ８は、ソースが第５トランジスタＭ５のドレインと接続され、ドレインが第６トランジスタＭ６のドレインと接続され、ゲートにキャパシタＣ１の第２端の電圧Ｖ_Ｃ１が印加される。第８トランジスタＭ８は、第３電流Ｉ_３の経路上に設けられ、ゲートにキャパシタ電圧Ｖ_Ｃ１に応じてオフとなる第２遮断トランジスタである。

第１０トランジスタＭ１０は、ソースが接地され、ドレインが第６トランジスタＭ６のゲートと接続され、ゲートにキャパシタＣ１の第２端の電圧Ｖ_Ｃ１が印加される。キャパシタ電圧Ｖ_Ｃ１が第１０トランジスタＭ１０のしきい値を超えると、第１０トランジスタＭ１０がオン状態となり、トランジスタＭ６，Ｍ７を含む第２カレントミラー回路１２２が停止し、第５電流Ｉ_５がゼロとなる。第１０トランジスタＭ１０は、ゲートに印加されるキャパシタ電圧Ｖ_Ｃ１に応じて第２カレントミラー回路１２２をオフさせる第３遮断トランジスタである。

第１１トランジスタＭ１１は、ソースが接地され、ドレインがキャパシタＣ１の第２端と接続され、ゲートが第６トランジスタＭ６のゲートと接続される。すなわち第１１トランジスタＭ１１は、第２カレントミラー回路１２２の一部である。

第１１トランジスタＭ１１には、第３電流Ｉ_３に応じた第６電流Ｉ_６が流れる。第６電流Ｉ_６は、キャパシタＣ１の電荷を放電する。すなわちキャパシタＣ１は、第９トランジスタＭ９に流れる電流Ｉ_４と、第１１トランジスタＭ１１に流れる電流Ｉ_６の差分Ｉ_ＣＨＧ＝Ｉ_４－Ｉ_６によって充電される。キャパシタＣ１の電圧Ｖ_Ｃ１が第１０トランジスタＭ１０のゲートソース間のしきい値Ｖ_{ＧＳ（ｔｈ）}を超えると、電流Ｉ_６はゼロとなる。したがって、キャパシタＣ１の充電開始から、キャパシタ電圧Ｖ_Ｃ１がしきい値Ｖ_{ＧＳ（ｔｈ）}に達するまでは、充電電流Ｉ_ＣＨＧは、Ｉ_４－Ｉ_６であり、充電能力が制限され、キャパシタ電圧Ｖ_Ｃ１がしきい値Ｖ_{ＧＳ（ｔｈ）}を超えると、充電電流Ｉ_ＣＨＧはＩ_４となり、充電能力の制限が解除される。

第１２トランジスタＭ１２は、ＰＭＯＳトランジスタであり、ドレインが接地され、ソースがキャパシタＣ１の第２端と接続され、ゲートが電源ライン１０２と接続される。第１２トランジスタＭ１２によって、高温時にキャパシタ電圧Ｖ_Ｃ１が、トランジスタＭ９のリーク電流により初期状態でハイレベルになるのを防止できる。

以上が起動回路１００の構成である。続いてその動作をシミュレーション結果を参照しながら説明する。図１０は、起動回路１００の動作波形図である。時刻ｔ_０（１００ｍｓ）に、電源電圧Ｖ_ＤＤが立ち上がり始める。時刻ｔ_１に電源電圧Ｖ_ＤＤがある電圧レベルに達すると、第１回路１１０が活性化し、第２電流Ｉ_２が流れ始める。

この第２電流Ｉ_２が、トランジスタＭ０およびＭ５を含むカレントミラー回路によりコピーされ、時刻ｔ_２に第３電流Ｉ_３および第４電流Ｉ_４が流れ始める。第３電流Ｉ_３はトランジスタＭ６，Ｍ７によってコピーされ、第５電流Ｉ_５が、第１カレントミラー回路１１２のトランジスタＭ２，Ｍ３のゲートから引き抜かれる。これにより、基準電流源２１０に流れる第２電流Ｉ_２が減少する。

第４電流Ｉ_４から第６電流Ｉ_６を減じた電流が充電電流Ｉ_ＣＨＧとしてキャパシタＣ_１に供給され、キャパシタ電圧Ｖ_Ｃ１が上昇する。時間区間τは、第６電流Ｉ_６によって充電電流Ｉ_ＣＨＧが制限されているため、電圧の増加速度が小さくなっている。

時刻ｔ_３にキャパシタ電圧Ｖ_Ｃ１が、トランジスタＭ１０がしきい値を超えると、トランジスタＭ１０がオンし、トランジスタＭ１１がオフとなり、電流Ｉ_６がゼロとなる。その結果、充電電流Ｉ_ＣＨＧのリミッタが解除され、キャパシタ電圧Ｖ_Ｃ１の上昇スピードが速くなる。またトランジスタＭ１０のオンによって、トランジスタＭ６のゲートおよびドレインが接地されるため、電流Ｉ_３，Ｉ_５，Ｉ_６はゼロとなる。

キャパシタ電圧Ｖ_Ｃ１が電源電圧Ｖ_ＤＤに達すると、電源電圧Ｖ_ＤＤに追従して増加するようになる。そしてトランジスタＭ１およびＭ８がオフとなり、電流Ｉ_１およびＩ_３の経路が遮断される。

その後、電源電圧Ｖ_ＤＤが一定になると、充電電流Ｉ_ＣＨＧはゼロとなる。やがて、第２電流Ｉ_２がゼロとなり、すべての経路の電流がゼロになる。

図１１は、実施の形態２に係る起動回路１００の総消費電流の波形図である。比較のために、図７の起動回路１００Ｒの消費電流も示している。比較技術では、回路の起動完了後においても、１５０ｎＡもの電流が定常的に流れ続ける。これに対して、本実施の形態２では、回路電流は、起動期間の間だけ流れており、起動完了後（１１０ｎｓ以降）の電流は実質的にゼロとなる。

また本実施の形態２に係る起動回路１００では、電流Ｉ_６によってキャパシタＣ１の充電速度を制限することができる。電流Ｉ_６は、トランジスタＭ１１のサイズに応じて設定できる。図１２は、トランジスタＭ１１のサイズをパラメータとしたときの、キャパシタ電圧Ｖ_Ｃ１の波形図である。ｘ１．０はＭ６：Ｍ１１＝１：２、ｘ０．５はＭ６：Ｍ１１＝１：１、ｘ０．２５はＭ６：Ｍ１１＝１：０．５に対応する。トランジスタＭ１１のサイズが大きくなり、電流Ｉ_６が増加するほど、遅延時間τが長くなる。

（付記２）
実施の形態２には以下の技術思想が開示される。
（項目２．１）
基準電流源の起動回路であって、
電源ラインと接地ラインの間に設けられ、起動時において前記電源ラインから前記接地ラインに第１電流が流れるとともに、前記第１電流に応じた第２電流を前記基準電流源に供給する第１回路と、
前記第２電流に応じた第３電流が流れると、前記第２電流がゼロになるように前記第１回路に作用する第２回路と、
前記第２電流に応じた第４電流によって充電されるキャパシタと、
を備え、
前記第１回路は、前記キャパシタの電圧が上昇すると、前記第１回路に流れる前記第１電流が遮断されるよう構成される。
（項目２．２）
前記第１回路は、前記第１電流の経路上に設けられ、ゲートに前記キャパシタの電圧が印加される第１遮断トランジスタを含むことを特徴とする項目２．１に記載の起動回路。
（項目２．３）
前記第２回路は、前記キャパシタの電圧が上昇すると、前記第２回路に流れる前記第３電流が遮断されるように構成されることを特徴とする項目２．１または２．２に記載の起動回路。
（項目２．４）
前記第２回路は、前記第３電流の経路上に設けられ、ゲートに前記キャパシタの電圧が印加される第２遮断トランジスタを含むことを特徴とする項目２．３に記載の起動回路。
（項目２．５）
前記第１回路は、
電源ラインと接地ラインの間に設けられ、ゲートがバイアスされた第１トランジスタと、
前記第１トランジスタに流れる前記第１電流をコピーし、前記第２電流を生成する第１カレントミラー回路と、
を含むことを特徴とする項目２．１から２．４のいずれかに記載の起動回路。
（項目２．６）
前記第２回路は、前記第３電流をコピーして第５電流を生成する第２カレントミラー回路を含み、前記第５電流が前記第１カレントミラー回路からシンクされることを特徴とする項目２．５に記載の起動回路。
（項目２．７）
ゲートに前記キャパシタの電圧が印加され、前記第２カレントミラー回路のゲートと接続される第３遮断トランジスタをさらに備えることを特徴とする項目２．６に記載の起動回路。
（項目２．８）
前記第２カレントミラー回路は、前記第３電流に比例する第６電流によって前記キャパシタへの充電を制限することを特徴とする項目２．６または２．７に記載の起動回路。
（項目２．９）
基準電流源の起動回路であって、
第１端が接地されたキャパシタと、
ゲートが接地された第１トランジスタと、
ソースが接地され、ゲートドレイン間が前記第１トランジスタのドレインと接続された第２トランジスタと、
ソースが接地され、ゲートが前記第２トランジスタのゲートと接続され、ドレインが前記基準電流源のトランジスタのゲートおよびドレインと接続された第３トランジスタと、
ソースが電源ラインと接続され、ドレインが前記第１トランジスタのソースと接続され、ゲートに前記キャパシタの第２端の電圧が印加される第４トランジスタと、
ソースが前記電源ラインと接続され、ゲートが前記基準電流源の前記トランジスタの前記ゲートおよび前記ドレインと接続された第５トランジスタと、
ソースが接地され、ゲートドレイン間が接続された第６トランジスタと、
ソースが接地され、ゲートが前記第６トランジスタのゲートと接続され、ドレインが前記第２トランジスタのドレインと接続された第７トランジスタと、
ソースが前記第５トランジスタのドレインと接続され、ドレインが前記第６トランジスタのドレインと接続され、ゲートに前記キャパシタの前記第２端の電圧が印加された第８トランジスタと、
ソースが前記電源ラインと接続され、ゲートが前記基準電流源の前記トランジスタの前記ゲートおよび前記ドレインと接続され、ドレインが前記キャパシタの前記第２端と接続された第９トランジスタと、
を備えることを特徴とする起動回路。
（項目２．１０）
ソースが接地され、ドレインが前記第６トランジスタのゲートと接続され、ゲートに前記キャパシタの前記第２端の電圧が印加される第１０トランジスタをさらに備えることを特徴とする項目２．９に記載の起動回路。
（項目２．１１）
ソースが接地され、ドレインが前記キャパシタの前記第２端と接続され、ゲートが前記第６トランジスタのゲートと接続される第１１トランジスタをさらに備えることを特徴とする項目２．９または２．１０に記載の起動回路。
（項目２．１２）
ドレインが接地され、ソースが前記キャパシタの前記第２端と接続され、ゲートが前記電源ラインと接続される第１２トランジスタをさらに備えることを特徴とする項目２．９から２．１０のいずれかに記載の起動回路。
（項目２．１３）
基準電流源と、
項目２．１から２．１２のいずれかに記載の起動回路と、
を備えることを特徴とする半導体集積回路。

（実施の形態３）
実施の形態３では、演算増幅器について説明する。

近年、電子機器の低消費電力化の要請から、演算増幅器に供給される電源電圧は低下の一途をたどっている。低電圧アプリケーションにおいて、演算増幅器の入力電圧のレンジを広げるためＲａｉｌ－Ｔｏ－Ｒａｉｌ動作が必要となる。

図１３は、Ｒａｉｌ－Ｔｏ－Ｒａｉｌの折り返しカスコード型の演算増幅器１Ｒの回路図である。演算増幅器１Ｒは、差動入力端子ＩＮＰ，ＩＮＮに入力される２つの電圧の差分を増幅し、出力端子ＯＵＴから出力する。演算増幅器１Ｒは主として、第１入力差動対１０、第２入力差動対１２、第１テイル電流源１４、第２テイル電流源１６、出力段２０、切り替え回路３０を備える。

第１入力差動対１０は、第１極性のＰＭＯＳトランジスタである第１トランジスタＭ１、第２トランジスタＭ２を含む。テイル電流源１４は、適切にバイアスされたＰＭＯＳトランジスタを含み、第１入力差動対１０にテイル電流Ｉｔｐを供給する。

第２入力差動対１２は、第２極性のＮＭＯＳトランジスタである第３トランジスタＭ３、第４トランジスタＭ４を含む。テイル電流源１６は第２入力差動対１２にテイル電流Ｉｔｎを供給する。

出力段２０は、第１入力差動対１０に流れる差動電流および第２入力差動対１２に流れる差動電流を出力電圧Ｖｏｕｔに変換する。出力段２０は、下側回路２１、上側回路２２およびバイアス回路２３を含む。

下側回路２１は、第１入力差動対１０の差動電流を折り返す定電流回路２４（Ｍ５，Ｍ６）と、折り返された差動電流の経路上に設けられるゲート接地回路２５を含む。ゲート接地回路２５は、ゲートがバイアスされたＮＭＯＳトランジスタＭ７，Ｍ８のペアである。上側回路２２は、第２入力差動対１２の差動電流を折り返す定電流回路２６（Ｍ９，Ｍ１０）と、折り返された差動電流の経路上に設けられるゲート接地回路２７を含む。ゲート接地回路２７は、ゲートがバイアスされたＰＭＯＳトランジスタＭ１１，Ｍ１２のペアである。

切り替え回路３０は、入力電圧Ｖｐ，Ｖｎの同相成分（同相入力電圧ＶＣＭ）に応じて、第１入力差動対１０と第２入力差動対１２を切り替える。切り替え回路３０は、ＰＭＯＳトランジスタであるトランジスタＭ２１を含む。トランジスタＭ２１のソースは、第１トランジスタＭ１、第２トランジスタＭ２のソースと共通に接続され、そのゲートには、出力段２０によってバイアス電圧Ｖｂが与えられる。

Ｖｇｓ１とＶｇｓ２のうち、大きい方の電圧をＶｇｓと表す。同相入力電圧ＶＣＭがバイアス電圧Ｖｂよりも十分に低い状態（Ｖｇｓ２１＜Ｖｇｓ）では、テイル電流源１４が生成するテイル電流Ｉｔｐはすべて、第１入力差動対１０側に流れ（２×Ｉ１＝Ｉｔｐ）、トランジスタＭ２１に電流は流れない（Ｉ１＿２＝０）。

同相入力電圧ＶＣＭがバイアス電圧Ｖｂ程度まで増加すると、言い換えると、Ｖｇｓ２１≒Ｖｇｓとなると、トランジスタＭ２１に電流Ｉ１＿２が流れ始める。切り替え回路３０のトランジスタＭ２２，Ｍ２３は、テイル電流源１６のトランジスタＭ２４，Ｍ２５とともにカレントミラーを形成しており、電流Ｉ１＿２がコピーされ、テイル電流２×Ｉ２として第２入力差動対１２に供給される。同相入力電圧ＶＣＭが電源電圧ＶＤＤに近づくにしたがい、言い換えるとＶｇｓがＶｇｓ２１より小さくなるにしたがい、第１入力差動対１０に供給されるテイル電流２×Ｉ１が減少し、第２入力差動対１２に供給されるテイル電流２×Ｉ２が増大していく。これにより、同相入力電圧ＶＣＭに応じて、第１入力差動対１０と第２入力差動対１２が切り替えられる。

トランジスタＭ１とＭ２のミスマッチ、トランジスタＭ３とＭ４のミスマッチ、トランジスタＭ５とＭ６のミスマッチ、トランジスタＭ９とＭ１０のミスマッチは、演算増幅器１Ｒの入力オフセット電圧の要因となる。入力オフセット電圧を減少させるために、下側回路２１の抵抗Ｒ１，Ｒ２の抵抗値がトリミングするなどの手法が採られる。

本発明者らは、図１３の演算増幅器１Ｒについて検討した結果、以下の課題を認識するに至った。出力段２０のゲート接地回路２５および２７に流れる電流（以下、カスコード電流と称する）Ｉｏに着目する。以下の検討では、理解の容易化の説明の簡潔化のために、同相成分にのみ着目し、差動成分はゼロであるとする。図１４は、同相入力電圧と、演算増幅器１Ｒの内部電流の関係を示す図である。

演算増幅器１Ｒの動作は、第１入力差動対１０の動作が支配的な低電圧領域、第２入力差動対１２の動作が支配的な高電圧領域、それらの両方が動作する遷移領域に分けて考えることができる。図中、低電圧領域における電流を破線で、高電圧領域における電流を実線で示す。

（低電圧領域）
第２定電流回路２６は、バイアス回路２３によって定電流Ｉ＿ｐが流れるようにバイアスされる。第２テイル電流源１６の電流はゼロであり、第３トランジスタＭ３、第４トランジスタＭ４の電流はいずれもゼロである。したがって、カスコード電流Ｉｏは、定電流Ｉ＿ｐと等しい。

（高電圧領域）
高電圧領域では、第２テイル電流源１６によって、第２入力差動対１２にテイル電流２×Ｉ２が供給される。第３トランジスタＭ３、第４トランジスタＭ４それぞれに、電流Ｉ２が流れる。したがって、カスコード電流Ｉｏは、Ｉ＿ｐよりもＩ２だけ減少する。

カスコード電流の減少は、消費電流が大きい演算増幅器ではそれほど問題とならないが、全消費電流が数百ｎＡオーダーの演算増幅器では、大きな弊害となる。図１５（ａ）は、カスコード電流の温度依存性を示し、図１５（ｂ）は、第１入力差動対１０のリーク電流の温度依存性を示す。

温度が高くなると、トランジスタのリーク電流の影響が大きくなる。図１５（ｂ）に示すように、高電圧領域において、第２入力差動対１２に流れる電流は、温度が上昇するにしたがって増大する。その結果、高電圧領域において、カスコード電流Ｉｏは温度が高いほど少なくなり、高温状態（１２５℃）ではゼロ付近まで低下してしまい、演算増幅器１Ｒが正常に動作できなくなる。

図１６は、演算増幅器１Ｒの入力オフセット電圧と同相入力電圧の関係を示す図である。－５０℃～１０５℃の範囲では、入力オフセット電圧は０～５Ｖの同相入力範囲においてゼロ付近に保たれているが、１２５℃では入力オフセット電圧が大きくなっており、特に４．８Ｖ～５Ｖの範囲では、動作不能となっている。

実施の形態３では、幅広い電圧範囲において正常動作可能な演算増幅器が説明される。

図１７は、実施の形態３に係る演算増幅器１の回路図である。演算増幅器１は、折り返しカスコード型であり、第１入力差動対１０、第２入力差動対１２、第１テイル電流源１４、第２テイル電流源１６、出力段２０、補正回路９０を備える。

非反転入力端子ＩＮＰには、第１入力電圧Ｖｐが入力され、反転入力端子ＩＮＮには第２入力電圧Ｖｎが入力される。上側電源端子ＶＤＤには上側の電源電圧が入力され、下側電源端子（接地端子）ＶＳＳには下側の電源電圧（たとえば接地電圧）が供給される。演算増幅器１は、第１入力電圧Ｖｐと第２入力電圧Ｖｎの差分を増幅し、出力端子ＯＵＴから出力電圧Ｖｏｕｔを出力する。

第１入力差動対１０は、ＰＭＯＳトランジスタである第１トランジスタＭ１、第２トランジスタＭ２を含む。第１トランジスタＭ１のゲートは反転入力端子ＩＮＮと接続され、第２トランジスタＭ２のゲートは非反転入力端子ＩＮＰと接続される。

第２入力差動対１２は、ＮＭＯＳトランジスタである第３トランジスタＭ３、第４トランジスタＭ４を含む。第３トランジスタＭ３のゲートは非反転入力端子ＩＮＰと接続され、第４トランジスタＭ４のゲートは反転入力端子ＩＮＮと接続される。

第１テイル電流源１４は、第１入力差動対１０に第１テイル電流Ｉｔｐを供給する。第２テイル電流源１６は、第２入力差動対１２に第２テイル電流Ｉｔｎを供給する。

出力段２０は、電源ラインＶＤＤと接地ラインＶＳＳの間に縦積みされる上側回路２２および下側回路２１を含む。下側回路２１は、第１入力差動対１０に接続され、上側回路２２は第２入力差動対１２と接続される。出力端子ＯＵＴは、出力段２０の内部のノードから引き出される。この例では、上側回路２２と下側回路２１の接続ノードがＯＵＴ端子である。

出力段２０は、下側回路２１および上側回路２２を含む。下側回路２１は、第１定電流回路２４および第１ゲート接地回路２５を含む。第１定電流回路２４は、トランジスタＭ５，Ｍ６を含み、第１入力差動対１０の差動電流を折り返す。第１ゲート接地回路２５は、折り返された差動電流（第１折り返し差動電流という）の経路上に設けられる。第１ゲート接地回路２５は、図示しないバイアス回路が生成したバイアス電圧Ｖｂｎがゲートに印加されたトランジスタペアＭ７，Ｍ８を含む。下側回路２１は、Ｍ５側を入力、Ｍ６側を出力とするカスコードカレントミラーである。

上側回路２２は、第１折り返し差動電流に対する能動負荷として機能し、第１折り返し差動電流を出力電圧Ｖｏｕｔに変換する。上側回路２２は、第２定電流回路２６、第２ゲート接地回路２７を含む。第２定電流回路２６は、トランジスタＭ９，Ｍ１０を含み、第２入力差動対１２の差動電流を折り返す。第２ゲート接地回路２７は、トランジスタＭ１１，Ｍ１２を含み、折り返された差動電流の経路上に設けられる。下側回路２１は第２折り返し差動電流に対する能動負荷としても機能し、第２折り返し差動電流を出力電圧Ｖｏｕｔに変換する。トランジスタＭ１１，Ｍ１２およびＭ１４のゲートには図示しないバイアス回路によって生成されるバイアス電圧Ｖｂｐが印加されている。

上側回路２２のトランジスタＭ９～Ｍ１２は、バイアス回路２３のトランジスタＭ１３，Ｍ１４とともにカスコードカレントミラーを構成する。トランジスタＭ９，Ｍ１０の電流Ｉ＿ｐは、トランジスタＭ１３に流れる電流Ｉｐ＿０に比例する。

切り替え回路３０は、第１入力電圧Ｖｐおよび第２入力電圧Ｖｎに応じて、第１テイル電流２×Ｉ１と第２テイル電流２×Ｉ２を動的に変化させる。具体的には、上述の低電圧領域においては、第２テイル電流２×Ｉ２を実質的にゼロとし、高電圧領域においては、第１テイル電流２×Ｉ１を実質的にゼロとする。切り替え回路３０は、遷移領域においては、同相入力電圧ＶＣＭに応じて第１テイル電流２×Ｉ１と第２テイル電流２×Ｉ２を連続的に変化させ、高電圧範囲と低電圧領域をシームレスに繋いでもよい。

第１テイル電流源１４は、第１テイル電流Ｉｔｐを生成する。切り替え回路３０は、第１入力電圧Ｖｐと第２入力電圧Ｖｎの同相入力電圧ＶＣＭに応じた電流量Ｉ１＿２をシンクする。したがって第１入力差動対１０に供給されるテイル電流２×Ｉ１の量は、Ｉｔｐ－Ｉ１＿２となる。

シンク電流Ｉ１＿２は、低電圧領域において実質的にゼロであり、高電圧範囲においてテイル電流量Ｉｔｐと等しくてもよい。また遷移領域において、シンク電流Ｉ１＿２は、同相入力電圧ＶＣＭが高いほど増加してもよい。

第２テイル電流源１６は、切り替え回路３０と接続されており、切り替え回路３０の状態、言い換えればシンク電流Ｉ１＿２と連動して、第２テイル電流２×Ｉ２を生成する。第２テイル電流２×Ｉ２は、低電圧領域において実質的にゼロであり、高電圧範囲において所定量となる。また遷移領域において、第２テイル電流２×Ｉ２は、同相入力電圧ＶＣＭが高いほど増加してもよい。切り替え回路３０は、図１３と同様に、トランジスタＭ２１～Ｍ２３を含む。

補正回路９０は、第１入力電圧Ｖｐおよび第２入力電圧Ｖｎに応じて、第２定電流回路２６に流れる電流Ｉ＿ｐを補正する。本実施の形態において補正回路９０は、第１入力電圧Ｖｐおよび第２入力電圧Ｖｎの同相入力電圧ＶＣＭにもとづいて、電流Ｉ＿ｐを補正する。より具体的には第２入力差動対１２が動作する高電圧範囲において、第１入力差動対１０が動作する低電圧範囲よりも、電流Ｉ＿ｐを増大させる。

補正回路９０は、第１入力電圧Ｖｐおよび第２入力電圧Ｖｎに応じて、バイアス電流Ｉｐ＿０を変化させるように構成される。たとえばバイアス電流Ｉｐ＿０は、所定の基準電流Ｉｒｅｆと、補助電流Ｉａｕｘの合成電流とすることができる。補正回路９０は、第１入力電圧Ｖｐおよび第２入力電圧Ｖｎの同相入力電圧ＶＣＭに応じた補助電流Ｉａｕｘを生成する。

以上が演算増幅器１の基本構成である。本発明は、図１７のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。

（実施例３．１）
図１８は、実施例３．１に係る補正回路９０の回路図である。補正回路９０は、定電流源９２、トランジスタＭ２０１～Ｍ２０６を含む。定電流源９２は、定電流２Ｉ１を生成する。定電流源９２は、実施の形態１あるいは実施の形態２で説明した基準電流源の技術を用いて構成してもよい。

第１検出トランジスタＭ２０１～第３検出トランジスタＭ２０３のソースは、定電流源９２と共通に接続される。第１検出トランジスタＭ２０１のゲートには第１入力電圧Ｖｐが入力され、第２検出トランジスタＭ２０２のゲートには第２入力電圧Ｖｎが入力され、第３検出トランジスタＭ２０３のゲートにはバイアス電圧Ｖｂが印加されている。トランジスタＭ２０１，Ｍ２０２のドレインには、負荷としてトランジスタＭ２０４が接続される。第３検出トランジスタＭ２０３に流れる電流は、カレントミラーＭ２０５，Ｍ２０６によってコピーされ、補助電流Ｉａｕｘとして出力される。この補正回路９０の動作は、切り替え回路３０と同様であり、トランジスタＭ２０３には、同相入力電圧ＶＣＭに応じた電流が流れ、それがコピーされて補助電流Ｉａｕｘとなる。

続いて実施例３．１に係る演算増幅器１の動作を説明する。図１９（ａ）は、同相入力電圧と演算増幅器１の内部電流の関係を示す図である。高電圧領域では、第２定電流回路２６に流れる電流Ｉ＿ｐが補助電流Ｉａｕｘの分だけ増加する。補助電流Ｉａｕｘに相当信号ルウ電流の増加分が、第２入力差動対１２の電流Ｉ２と相殺するため、カスコード電流Ｉｏは、全電圧範囲において一定となる。

図１９（ｂ）は、同相入力電圧とカスコード電流の関係を示す図である。同相入力範囲の０～５Ｖにおいて、広い温度範囲において、カスコード電流Ｉｏが正常範囲に保たれていることがわかる。

図２０は、同相入力電圧と入力オフセット電圧の関係を示す図である。実施例３．１によれば、同相入力範囲である０～５Ｖにおいて、入力オフセット電圧が実質的に一定に保たれている。

このように実施例３．１に係る演算増幅器１は、幅広い電圧範囲において正常動作が可能である。

（実施例３．２）
図２１は、実施例３．２に係る演算増幅器１Ｄの回路図である。この実施例において、バイアス電流Ｉ＿ｐ０は、切り替え回路３０の状態と連動して変化する。

補正回路９０は、トランジスタＭ９１を含み、トランジスタＭ９１に流れる電流が補助電流Ｉａｕｘである。トランジスタＭ９１のゲートは、切り替え回路３０のトランジスタＭ２３のゲートと接続されており、したがって補助電流Ｉａｕｘは、トランジスタＭ２１の電流Ｉ１＿２に比例しており、したがって同相入力電圧ＶＣＭに応じて変化する。図２１において定電流源９２は、カスコードカレントミラーで構成される。

図２１の演算増幅器１Ｄにおいても、図１９，図２０の特性を得ることができ、幅広い電圧範囲において正常動作が可能である。図２１の演算増幅器１Ｄは、追加のトランジスタ素子数が非常に少ないため、回路面積や消費電力の増大を抑えつつ、演算増幅器１Ｄの特性を改善できる。

（変形例３．１）
実施の形態３では、バイアス回路２３に流れるバイアス電流Ｉｐ＿０を変化させることにより、第２定電流回路２６が生成する電流Ｉ＿ｐを変化させたがその限りでない。たとえば、補正回路９０は、トランジスタＭ９とＭ１１の接続ノード、Ｍ１０とＭ１２の接続ノードそれぞれに、電流Ｉａｕｘをソースするように構成してもよい。ただし、この場合、ソースする２系統の電流Ｉａｕｘにバラツキがあると、追加の入力オフセット電圧が導入されるおそれがある。実施の形態３で説明したバイアス電流Ｉｐ＿０を変化させる手法によれば、追加の入力オフセット電圧が生じないという利点がある。

（付記３）
実施の形態３には以下の技術思想が開示される。
（項目３．１）
第１入力電圧を受ける反転入力端子および第２入力電圧を受ける非反転入力端子と、
前記反転入力端子および非反転入力端子と接続される第１極性の第１入力差動対と、
前記反転入力端子および非反転入力端子と接続される第２極性の第２入力差動対と、
前記第１入力差動対に第１テイル電流を供給する第１テイル電流源と、
前記第２入力差動対に第２テイル電流を供給する第２テイル電流源と、
前記第１入力差動対の差動電流、前記第２入力差動対の差動電流を、出力電圧に変換する出力段であり、前記第１入力差動対の差動電流を折り返す第１定電流回路と、前記第１定電流回路により折り返された第１折り返し差動電流の経路に設けられる第１ゲート接地回路と、前記第２入力差動対の差動電流を折り返す第２定電流回路と、前記第２定電流回路により折り返された第２折り返し差動電流の経路に設けられる第２ゲート接地回路と、を含む出力段と、
前記第１入力電圧および前記第２入力電圧に応じて、前記第１定電流回路、前記第２定電流回路の少なくとも一方に流れる電流を補正する補正回路と、
を備えることを特徴とする演算増幅器。
（項目３．２）
前記第１定電流回路と前記第２定電流回路の一方は、バイアス電流に比例した電流を生成する定電流源であり、
前記補正回路は、前記第１入力電圧および前記第２入力電圧に応じて、前記バイアス電流を変化させることを特徴とする項目３．１に記載の演算増幅器。
（項目３．３）
前記バイアス電流は、所定の基準電流と、前記第１入力電圧および前記第２入力電圧に応じた補助電流と、を合成した電流であることを特徴とする項目３．２に記載の演算増幅器。
（項目３．４）
前記第１入力電圧および前記第２入力電圧に応じて、前記第１テイル電流と前記第２テイル電流を動的に変化させる切り替え回路をさらに備えることを特徴とする項目３．２または３．３に記載の演算増幅器。
（項目３．５）
前記バイアス電流は、前記切り替え回路の状態と連動していることを特徴とする項目３．４に記載の演算増幅器。
（項目３．６）
前記補正回路は、
定電流を生成する定電流源と、
ソースが前記定電流源と接続され、ゲートに前記第１入力電圧を受ける第１検出トランジスタと、
ソースが前記定電流源と接続され、ゲートに前記第２入力電圧を受ける第２検出トランジスタと、
ソースが前記定電流源と接続され、ゲートがバイアスされた第３検出トランジスタと、
を含み、前記補助電流は、前記第３検出トランジスタに流れる電流に応じていることを特徴とする項目３．２から３．４のいずれかに記載の演算増幅器。

（実施の形態４）
実施の形態３では、実施の形態４と同様に、演算増幅器について説明する。再び図１３を参照する。本発明者らは、図１３の演算増幅器１Ｒについて検討した結果、以下の課題を認識するに至った。

図２２は、図１３の演算増幅器１Ｒの入力オフセット電圧の同相入力電圧ＶＣＭの関係を示す図である。特性（i）は補正前の入力オフセット電圧を示す。特性（ii）および（iii）はオフセット補正のためのトリミングを行った後の入力オフセット電圧を示す。特性（ii）に示すように、第１入力差動対１０の動作領域における入力オフセット電圧が小さくなるようにトリミングを行うと、第２入力差動対１２の動作領域において入力オフセット電圧が大きくなる。特性（iii）に示すように、第２入力差動対１２の動作領域における入力オフセット電圧が小さくなるようにトリミングを行うと、第１入力差動対１０の動作領域における入力オフセット電圧が大きくなる。

実施の形態４では、幅広い電圧範囲において入力オフセット電圧を補正可能な演算増幅器について説明する。

図２３は、実施の形態３に係る演算増幅器１の回路図である。演算増幅器１は、第１入力差動対１０、第２入力差動対１２、第１テイル電流源１４、第２テイル電流源１６、出力段２０、補正回路４０を備える。

非反転入力端子ＩＮＰには、第１入力電圧Ｖｐが入力され、反転入力端子ＩＮＮには第２入力電圧Ｖｎが入力される。上側電源端子ＶＤＤには上側の電源電圧が入力され、下側電源端子（接地端子）ＶＳＳには下側の電源電圧（たとえば接地電圧）が供給される。演算増幅器１は、第１入力電圧Ｖｐと第２入力電圧Ｖｎの差分を増幅し、出力端子ＯＵＴから出力電圧Ｖｏｕｔを出力する。

第１入力差動対１０は、ＰＭＯＳトランジスタである第１トランジスタＭ１、第２トランジスタＭ２を含む。第１トランジスタＭ１のゲートは反転入力端子ＩＮＮと接続され、第２トランジスタＭ２のゲートは非反転入力端子ＩＮＰと接続される。

第２入力差動対１２は、ＮＭＯＳトランジスタである第３トランジスタＭ３、第４トランジスタＭ４を含む。第３トランジスタＭ３のゲートは非反転入力端子ＩＮＰと接続され、第４トランジスタＭ４のゲートは反転入力端子ＩＮＮと接続される。

第１テイル電流源１４は、第１入力差動対１０に第１テイル電流Ｉｔｐを供給する。第２テイル電流源１６は、第２入力差動対１２に第２テイル電流Ｉｔｎを供給する。

出力段２０は、電源ラインＶＤＤと接地ラインＶＳＳの間に縦積みされる上側回路２２および下側回路２１を含む。下側回路２１は、第１入力差動対１０に接続され、上側回路２２は第２入力差動対１２と接続される。出力端子ＯＵＴは、出力段２０の内部のノードから引き出される。この例では、上側回路２２と下側回路２４の接続ノードがＯＵＴ端子である。

補正回路４０は、第１入力電圧Ｖｐおよび第２入力電圧Ｖｎに応じて、出力段２０の状態を動的に変化させる。たとえば補正回路４０は、第１入力電圧Ｖｐおよび第２入力電圧Ｖｎの同相入力電圧ＶＣＭに応じて、出力段２０の状態を変化させる。

補正回路４０は、第１入力電圧Ｖｐおよび第２入力電圧Ｖｎに応じて、下側回路２１の状態と上側回路２２の状態を調整する。たとえば補正回路４０は、第１入力差動対１０の動作が支配的である入力電圧範囲（低電圧領域という）においては、入力オフセット電圧がキャンセルされるように、下側回路２１に含まれるトランジスタのペア（後述のトランジスタＭ５，Ｍ６）にミスマッチを導入する。補正回路４０は、第２入力差動対１２の動作が支配的である入力電圧範囲（高電圧領域）においては、入力オフセット電圧がキャンセルされるように、上側回路２２に含まれるトランジスタのペア（後述のトランジスタＭ９，Ｍ１０）にミスマッチを導入する。

低電圧領域と高電圧領域に挟まれ、第１入力差動対１０と第２入力差動対１２の両方が動作する入力電圧範囲（遷移領域という）においては、下側回路２１に導入するミスマッチと、上側回路２２に導入するミスマッチを、連続的かつ相補的に変化させてもよい。

補正回路４０は、低電圧領域において下側回路２１のトランジスタ対（Ｍ５，Ｍ６）にミスマッチを導入する。ミスマッチの導入方法は特に限定されないが、たとえばトランジスタ対Ｍ５，Ｍ６の一方に第１補正信号Ｓｃ１を供給してもよい。トランジスタ対Ｍ５，Ｍ６のいずれに第１補正信号Ｓｃ１を供給すべきかは、入力オフセット電圧の極性に応じて選択される。第１補正信号Ｓｃ１は、ゼロから、最大量ＭＡＸ１の間で変化する。最大量ＭＡＸ１は、低電圧領域における入力オフセット電圧をキャンセルできるように、演算増幅器１の個体毎に最適化（トリミング）するとよい。

補正回路４０は、高電圧領域において上側回路２２のトランジスタ対（Ｍ９，Ｍ１０）にミスマッチを導入する。たとえば補正回路４０は、トランジスタ対Ｍ９，Ｍ１０の一方に第２補正信号Ｓｃ２を供給してもよい。トランジスタ対Ｍ９，Ｍ１０のいずれに第２補正信号Ｓｃ２を供給すべきかは、入力オフセット電圧の極性に応じて選択される。第２補正信号Ｓｃ２は、ゼロから、最大量ＭＡＸ２の間で変化する。最大量ＭＡＸ２は、高電圧領域における入力オフセット電圧をキャンセルできるように、演算増幅器１の個体毎に最適化（トリミング）するとよい。

図２４は、図２３の演算増幅器１の動作を説明する図である。横軸は同相入力電圧ＶＣＭを、縦軸は、下側回路２１、上側回路２２それぞれのに導入されるミスマッチ量（補正量）を示す。第１入力差動対１０が支配的な低電圧領域Ｌでは、第１補正信号Ｓｃ１が最大量ＭＡＸ１となり、第２補正信号Ｓｃ２が最小値（たとえばゼロ）となる。反対に第２入力差動対１２が支配的な高電圧範囲Ｈでは、第２補正信号Ｓｃ２が最大量ＭＡＸ２となり、第１補正信号Ｓｃ１が最小値（たとえばゼロ）となる。遷移領域Ｍでは、同相入力電圧ＶＣＭに応じて、第１補正信号Ｓｃ１、第２補正信号Ｓｃ２を連続的に変化させることで、低電圧領域Ｌと高電圧領域Ｈをシームレスに接続することができる。

以上が演算増幅器１の基本構成である。本発明は、図２３のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。

（実施例４．１）
図２５は、実施例４．１に係る演算増幅器１Ａの回路図である。演算増幅器１Ａは、切り替え回路３０を備える。切り替え回路３０は、第１入力電圧Ｖｐおよび第２入力電圧Ｖｎに応じて、第１テイル電流Ｉｔｐと第２テイル電流Ｉｔｎを動的に変化させる。具体的には、上述の低電圧領域においては、第２テイル電流Ｉｔｎを実質的にゼロとし、高電圧領域においては、第１テイル電流Ｉｔｐを実質的にゼロとする。切り替え回路３０は、遷移領域においては、同相入力電圧ＶＣＭに応じて第１テイル電流Ｉｔｐと第２テイル電流Ｉｔｎを連続的に変化させ、高電圧範囲と低電圧領域をシームレスに繋いでもよい。

第１テイル電流源１４は、第１テイル電流Ｉｔｐを生成する。切り替え回路３０は、第１入力電圧Ｖｐと第２入力電圧Ｖｎの同相入力電圧ＶＣＭに応じた電流量Ｉ１＿２をシンクする。したがって第１入力差動対１０に供給されるテイル電流の量は、Ｉｔｐ－Ｉ１＿２となる。

シンク電流Ｉ１＿２は、低電圧領域において実質的にゼロであり、高電圧範囲においてテイル電流量Ｉｔｐと等しくてもよい。また遷移領域において、シンク電流Ｉ１＿２は、同相入力電圧ＶＣＭが高いほど増加してもよい。

第２テイル電流源１６は、切り替え回路３０と接続されており、切り替え回路３０の状態、言い換えればシンク電流Ｉ１＿２と連動して、第２テイル電流Ｉｔｎを生成する。第２テイル電流Ｉｔｎは、低電圧領域において実質的にゼロであり、高電圧範囲において所定量となる。また遷移領域において、第２テイル電流Ｉｔｎは、同相入力電圧ＶＣＭが高いほど増加してもよい。

補正回路４０は、第１補正部４２と第２補正部４４を含む。第１補正部４２は、下側回路２１のトランジスタ対（Ｍ５，Ｍ６）にミスマッチを導入する。第１補正部４２は、入力電圧Ｖｐ，Ｖｎを受け、それらの同相入力電圧ＶＣＭにもとづいて、第１補正信号Ｓｃ１を生成してもよい。

第２補正部４４は、上側回路２２のトランジスタ対Ｍ９，Ｍ１０にミスマッチを導入する。第２補正部４４は、切り替え回路３０と接続され、切り替え回路３０の状態に応じて、第２補正信号Ｓｃ２を生成する。切り替え回路３０の状態は、たとえばシンク電流Ｉ１＿２の量であってもよいし、切り替え回路３０の内部ノードの電圧であってもよい。

図２６は、図２５の演算増幅器１Ａの具体的な構成例を示す回路図である。切り替え回路３０は、トランジスタＭ２１，Ｍ２２，Ｍ２３を含む。トランジスタＭ２１はＰチャンネルＭＯＳＦＥＴであり、そのソースは、第１テイル電流源１４と接続され、そのゲートには出力段２０により生成されるバイアス電圧Ｖｂが供給される。トランジスタＭ２１に流れるシンク電流Ｉ１＿２は、同相入力電圧ＶＣＭが応じて変化する。

第２テイル電流源１６は、トランジスタＭ２４，Ｍ２５を含む。トランジスタＭ２４，Ｍ２５は、トランジスタＭ２２，Ｍ２３とともにカレントミラーを形成しており、シンク電流Ｉ１＿２がコピーして折り返され、第２テイル電流Ｉｔｎとして第２入力差動対１２に供給される。

図２６の演算増幅器１Ａは、折り返しカスコードオペアンプである。下側回路２１は、第１定電流回路２４および第１ゲート接地回路２５を含む。第１定電流回路２４は、第１入力差動対１０の差動電流を折り返す。第１ゲート接地回路２５は、折り返された差動電流（第１折り返し差動電流という）の経路上に設けられる。上側回路２２は、第１折り返し差動電流に対する能動負荷として機能し、第１折り返し差動電流を出力電圧Ｖｏｕｔに変換する。

上側回路２２は、第２定電流回路２６および第２ゲート接地回路２７を含む。第２定電流回路２６は、第２入力差動対１２の差動電流を折り返す。第２ゲート接地回路２７は、折り返された差動電流の経路上に設けられる。下側回路２１は第２折り返し差動電流に対する能動負荷として機能し、第２折り返し差動電流を出力電圧Ｖｏｕｔに変換する。

第２定電流回路２６のトランジスタＭ９，Ｍ１０はバイアス回路２３によってバイアスされ、定電流源として機能する。第１定電流回路２４のトランジスタＭ５，Ｍ６は、トランジスタＭ５側を入力、Ｍ６側を出力とするカレントミラーであり、同じく定電流源として機能する。

図２６において、第１補正信号Ｓｃ１、第２補正信号Ｓｃ２は電流信号である。第１定電流回路２４は、トランジスタ対Ｍ５，Ｍ６と、それらのソースに接続されるソース抵抗Ｒ１，Ｒ２を備える。第１補正部４２は、ソース抵抗Ｒ１，Ｒ２の一方に、補正電流Ｉ＿Ｒ１，Ｉ＿Ｒ２をソースすることにより、トランジスタ対Ｍ５，Ｍ６にミスマッチを導入する。トランジスタ対Ｍ５，Ｍ６と、抵抗ペアＲ１，Ｒ２の間には、抵抗ペアＲａ１，Ｒａ２が挿入されている。この抵抗ペアＲａ１，Ｒａ２と、電流信号の量と、抵抗ペアＲ１，Ｒ２の３つのパラメータによって、入力オフセット電圧の補正量を調節できる。

同様に上側回路２２は、トランジスタ対Ｍ９，Ｍ１０と、それらのソースに接続されるソース抵抗Ｒ３，Ｒ４を備える。第２補正部４４は、ソース抵抗Ｒ３，Ｒ４の一方から、補正電流Ｉ＿Ｒ３，Ｉ＿Ｒ４をシンクすることにより、トランジスタ対Ｍ９，Ｍ１０にミスマッチを導入する。トランジスタ対Ｍ９，Ｍ１０と、抵抗ペアＲ３，Ｒ４の間には、抵抗ペアＲａ３，Ｒａ４が挿入されている。この抵抗ペアＲａ３，Ｒａ４と、電流信号の量と、抵抗ペアＲ３，Ｒ４の３つのパラメータによって、入力オフセット電圧の補正量を調節できる。

図２７は、第１補正部４２の構成例を示す回路図である。第１補正部４２は主として、第１電流源５０、第１検出トランジスタＭ３１、第２検出トランジスタＭ３２、第３検出トランジスタＭ３３、第１スイッチＳＷ１、第２スイッチＳＷ２を備える。第１電流源５０は、第１電流Ｉ１を生成する。第１電流源５０は、定電流Ｉｔｒｉｍ１を生成するトリミング可能な電流源５２と、定電流Ｉｔｒｉｍ１をコピーして折り返し、第１電流Ｉ１を出力するカレントミラー回路５４を含む。

電流源５２が生成する定電流Ｉｔｒｉｍ１の電流量は、演算増幅器１Ａの検査工程において決定される。具体的には、ＶＣＭ＝Ｖｐ＝Ｖｎとして、低電圧領域で演算増幅器１Ａを動作させ、そのときの入力オフセット電圧を測定し、入力オフセット電圧がゼロに近づくように、定電流Ｉｔｒｉｍ１が決定される。定電流Ｉｔｒｉｍ１は上述の最大量ＭＡＸ１に相当する。

第１検出トランジスタＭ３１～第３検出トランジスタＭ３３は、ソース同士が共通に接続される。また第１検出トランジスタＭ３１および第２検出トランジスタＭ３２のドレイン同士が共通に接続される。第１検出トランジスタＭ３１のゲートには第１入力電圧Ｖｐが入力され、第２検出トランジスタＭ３２のゲートには第２入力電圧Ｖｎが入力される。第３検出トランジスタＭ３３のゲートには適切なバイアス電圧Ｖｂが印加される。このバイアス電圧Ｖｂは、図２６の上側回路２２により生成されるバイアス電圧Ｖｂを用いることができる。第３検出トランジスタＭ３３のドレインと接地端子ＶＳＳの間には、トランジスタＭ３４（あるいはその他の負荷）が設けられる。

第１スイッチＳＷ１は、制御信号ＣＮＴ１がハイのときオンとなり、第２スイッチＳＷ２は、制御信号ＣＮＴ２がハイのときオンとなる。第１検出トランジスタＭ３１、第２検出トランジスタＭ３２に流れる電流をＩＲとする。第１スイッチＳＷ１がオン、第２スイッチＳＷ２がオフのとき、電流ＩＲは下側回路２１の抵抗Ｒ１に供給される。反対に第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオンのとき、電流ＩＲは下側回路２１の抵抗Ｒ２に供給される。

Ｖｇｓ３１とＶｇｓ３２のうち、大きい方の電圧をＶｇｓと表す。同相入力電圧ＶＣＭがバイアス電圧Ｖｂよりも十分に低い状態（Ｖｇｓ３３＜Ｖｇｓ）では、第１電流Ｉ１のすべてがトランジスタＭ３１，Ｍ３２側に流れ、電流ＩＲが増大する。同相入力電圧ＶＣＭがバイアス電圧Ｖｂ程度まで増加すると、言い換えると、Ｖｇｓ３３≒Ｖｇｓとなると、トランジスタＭ３３に電流が流れ始め、電流ＩＲが減少し始める。同相入力電圧ＶＣＭがバイアス電圧Ｖｂより高くなると、言い換えると、Ｖｇｓ３３＞Ｖｇｓとなると、電流ＩＲがさらに減少してゼロとなる。

図２７の第１補正部４２によれば、最大量が定電流Ｉｔｒｉｍ１で規定され、同相入力電圧ＶＣＭに応じて電流量が動的に変化する第１補正電流Ｉｃ１を生成できる。

図２８（ａ）、（ｂ）は、第２補正部４４の構成例を示す回路図である。図２８（ａ）を参照すると、第２補正部４４は、第２電流源５６、第３スイッチＳＷ３、第４スイッチＳＷ４を含む。第３スイッチＳＷ３、第４スイッチＳＷ４は、制御信号ＣＮＴ１，ＣＮＴ２に応じて相補的にオンとなる。第２電流源５６は、トリミングに応じて最大量が設定可能であり、切り替え回路３０の状態に応じて、ゼロから最大量の間で変化する補正電流ＩＲ２を生成可能に構成される。

図２８（ｂ）を参照する。トランジスタＭ４１，Ｍ４２は、切り替え回路３０のトランジスタＭ２２，Ｍ２３と接続され、カレントミラー回路を形成する。トランジスタＭ４１に流れる電流Ｉ２は、切り替え回路３０に流れるシンク電流Ｉ１＿２に応じており、同相入力電圧ＶＣＭの上昇にともない、増大していく。

カレントミラー回路５８は、トランジスタＭ４１の電流Ｉ２を折り返す。カレントミラー回路６０は、ミラー比Ｋが変更可能に構成され、ＯＵＴ端子から、第２補正電流Ｉｃ２＝Ｉ２’×Ｋをシンクする。複数のトランジスタＭ５１，Ｍ５２…のサイズは、バイナリで重み付けされてもよい。

カレントミラー回路５８は、複数のヒューズＦ１，Ｆ２…と、複数のトランジスタＭ６１，Ｍ６２…を含む。複数のヒューズＦ１、Ｆ２…それぞれを溶断するか否かに応じて、ミラー比Ｋが変更可能である。具体的には、ｉ番目のヒューズＦ１を溶断すると、対応トランジスタＭ６ｉがオフとなり、電流経路が遮断される。

図２８（ａ）、（ｂ）の第２補正部４４によれば、相電圧ＶＣＭに応じて電流量が動的に変化する電流Ｉ２を、トリミングに応じたミラー比Ｋで増幅することにより、上側回路２２のトランジスタ対Ｍ５，Ｍ６に適切なオフセットを導入できる。

図２９は、図２５の演算増幅器１Ａの動作を説明する図である。横軸は同相入力電圧を表す。図２９には、第１テイル電流Ｉ１＿１、第２テイル電流Ｉ１＿２、第１補正電流Ｉ＿Ｒ１，Ｒ２、第２補正電流Ｉ＿Ｒ３，Ｒ４が示される。

図３０は、図２５の演算増幅器１Ａにおける同相入力電圧と入力オフセット電圧の関係を示す図である。図３０には、図２８（ｂ）のカレントミラー回路６０のミラー比Ｋをパラメータとする複数の特性が示される。これらの特性は、第１補正部４２を最適化する前の特性を示しており、したがって低電圧領域における入力オフセット電圧は、非ゼロとなっている。図３０からわかるように、高電圧領域における入力オフセット電圧の調整は、低電圧範囲における入力オフセット電圧に影響を及ぼさない。したがって、高電圧領域と低電圧領域の入力オフセット電圧を独立して最適化することができ、それらの両方をゼロに近づけることができる。

（変形例４．１）
図３１は、変形例４．１に係る演算増幅器１Ｂの回路図である。演算増幅器１Ｂの構成、動作について、図２５の演算増幅器１Ａとの相違点を説明する。図２５の演算増幅器１Ａでは、第１補正信号Ｓｃ１が、同相入力電圧ＶＣＭに応じて変化していた。これに対して、図３１の演算増幅器１Ｂでは、補正回路４０Ｂの第１補正部４２Ｂが生成する第１補正信号Ｓｃ１は、同相入力電圧ＶＣＭに依存せず一定である。

図３２は、第１補正部４２Ｂの回路図である。第１補正部４２Ｂは、図２７の第１補正部４２から、トランジスタＭ３１～Ｍ３４を省略した構成として把握され、カレントミラー回路５４の出力電流Ｉ１が、補正電流ＩＲとなる。

図３３は、図３１の演算増幅器１Ｂの動作を説明する図である。横軸は同相入力電圧を表す。図３３には、第１テイル電流Ｉ１＿１、第２テイル電流Ｉ１＿２、第１補正電流Ｉ＿Ｒ１，Ｒ２、第２補正電流Ｉ＿Ｒ３，Ｒ４が示される。

図３４は、図３１の演算増幅器１Ｂにおける同相入力電圧と入力オフセット電圧の関係を示す図である。図３０には、図２８（ｂ）のカレントミラー回路６０のミラー比Ｋをパラメータとする複数の特性が示される。これらの特性は、第１補正部４２を最適化する前の特性を示しており、したがって低電圧領域における入力オフセット電圧は、非ゼロとなっている。変形例４．１においても、高電圧領域における入力オフセット電圧の調整は、低電圧範囲における入力オフセット電圧に影響を及ぼさない。したがって、高電圧領域と低電圧領域の入力オフセット電圧を独立して最適化することができ、それらの両方をゼロに近づけることができる。

ただし変形例４．１では、図３４において破線で示すように、高電圧領域の入力オフセット電圧を低電圧領域のそれと等しくしたときに、遷移領域において、完全に補償しきれないディップ（あるいはピーク）が残る場合がある。したがって、変形例４．１は、入力オフセット電圧の補償能力の犠牲と引き換えに、実施例４．１に比べて回路面積を小さくできる。逆に見れば、実施例４．１によれば、遷移領域も含めた同相入力電圧範囲において、フラットなゼロの入力オフセット電圧を実現できる。

（変形例４．２）
変形例４．１では、第１補正電流を一定として、第２補正電流を同相入力電圧に応じて動的に変化させたがその限りでない。その反対に、第２補正電流を一定として、第１補正電流を同相入力電圧に応じて動的に変化させてもよい。

（変形例４．３）
図３５～図３７を参照して、変形例４．３に係る演算増幅器１Ｃを説明する。図３５は、変形例４．３に係る演算増幅器１Ｃの回路図である。図３５の演算増幅器１Ｃと図２６の演算増幅器１Ａの相違点を説明する。第１補正部４２Ｃは、下側回路２１ＣのトランジスタＭ６，Ｍ５それぞれのドレインの電圧Ｖｕ，Ｖｖを変化させる。第２補正部４４Ｃは、上側回路２２ＣのトランジスタＭ９，Ｍ１０それぞれのドレインの電圧Ｖｘ，Ｖｙを変化させる。

図３６（ａ）、（ｂ）は、図３５の第１補正部４２Ｃおよび第２補正部４４Ｃの回路図である。第１補正部４２Ｃは、トランジスタＭ１１～Ｍ１４、コモンモードフィードバック回路７０、補正電流生成部７２を備える。コモンモードフィードバック回路７０はトランジスタＭ１１，Ｍ１２のドレインを同相電圧に固定し、トランジスタＭ１３，Ｍ１４の飽和を防止する。

補正電流生成部７２は、ノードＶ３，Ｖ４の一方からトリミング可能な電流をシンクする。シンク電流の量は、オフセット電圧がゼロに近づくように調節される。たとえば補正電流生成部７２は、図２８（ａ）の第２補正部４４と同様に構成することができる。トランジスタＭ１３，Ｍ１４のドレインは、図３５のトランジスタＭ６，Ｍ５のドレインと接続される。

第２補正部４４Ｃは、トランジスタＭ１５～Ｍ１８、コモンモードフィードバック回路７４、補正電流生成部７６を備える。コモンモードフィードバック回路７４はトランジスタＭ１５，Ｍ１６のドレインを同相電圧に固定し、トランジスタＭ１７，Ｍ１８の飽和を防止する。

補正電流生成部７６は、ノードＶ１，Ｖ２の一方にトリミング可能な電流をソースする。ソース電流の量は、オフセット電圧がゼロに近づくように調節される。たとえば補正電流生成部７６は、図２７の第１補正部４２あるいは図３２の第１補正部４２Ｂと同様に構成することができる。トランジスタＭ１７，Ｍ１８のドレインは、図３５のトランジスタＭ９，Ｍ１０のドレインと接続される。

図３７は、切り替え回路８０の回路図である。切り替え回路８０は、図３６（ａ）の第１補正部４２Ｃと図３６（ｂ）の第２補正部４４Ｃの動作を切り替える。切り替え回路８０は、トランジスタＭ７１～Ｍ７５を含む。切り替え回路８０の基本的な構成および動作は、図２６の切り替え回路３０と同様である。

トランジスタＭ７１のソースは、図３６（ａ）のノードＮ１と接続される。同相入力電圧ＶＣＭが低いとき、トランジスタＭ７１に流れる電流はゼロであり、図３６（ａ）のトランジスタＭ１１，Ｍ１２には、テイル電流ＩＡ１が流れる。同相入力電圧ＶＣＭが増大すると、トランジスタＭ７１に流れる電流が増加し、図３６（ａ）のトランジスタＭ１１，Ｍ１２のテイル電流が減少し、第１補正部４２Ｃがオフになる。

またトランジスタＭ７３は、図３６（ｂ）のトランジスタＭ１５，Ｍ１６のテイル電流源７５に相当する。同相入力電圧ＶＣＭが低いとき、トランジスタＭ７１に流れる電流はゼロであり、したがってテイル電流ＩＢ１もゼロである。同相入力電圧ＶＣＭが増大すると、トランジスタＭ７１に流れる電流が増加し、テイル電流ＩＢ１が増加し、図３６（ｂ）のトランジスタＭ１５，Ｍ１６のテイル電流が減少し、第２補正部４４Ｃがオンになる。

（付記４）
実施の形態４には以下の技術思想が開示される。

（項目４．１）
第１入力電圧を受ける反転入力端子および第２入力電圧を受ける非反転入力端子と、
前記反転入力端子および非反転入力端子と接続される第１極性の第１入力差動対と、
前記反転入力端子および非反転入力端子と接続される第２極性の第２入力差動対と、
前記第１入力差動対に第１テイル電流を供給する第１テイル電流源と、
前記第２入力差動対に第２テイル電流を供給する第２テイル電流源と、
前記第１入力差動対に流れる差動電流、前記第２入力差動対に流れる差動電流を、出力電圧に変換する出力段と、
前記第１入力電圧および前記第２入力電圧に応じて、前記出力段の状態を動的に変化させる補正回路と、
を備えることを特徴とする演算増幅器。
（項目４．２）
前記出力段は、電源ラインと接地ラインの間に縦積みされる上側回路と下側回路を含み、
前記補正回路は、前記第１入力差動対がアクティブであるとき、前記下側回路の状態を調節し、前記第２入力差動対がアクティブであるとき、前記上側回路の状態を調節することを特徴とする項目４．１に記載の演算増幅器。
（項目４．３）
前記出力段は、
前記第１入力差動対の差動電流を折り返す第１定電流回路と、
前記第１定電流回路によって折り返される差動電流の経路に設けられる第１ゲート接地回路と、
前記第２入力差動対の差動電流を折り返す第２定電流回路と、
前記第２定電流回路によって折り返される差動電流の経路に設けられる第２ゲート接地回路と、
を含み、
前記補正回路は、前記第１入力電圧および前記第２入力電圧に応じて、前記第１定電流回路と前記第２定電流回路の状態を調整することを特徴とする項目４．１または４．２に記載の演算増幅器。
（項目４．４）
前記補正回路は、
前記第１定電流回路に第１補正電流を供給する第１補正部と、
前記第２定電流回路に第２補正電流を供給する第２補正部と、
を含むことを特徴とする項目４．３に記載の演算増幅器。
（項目４．５）
前記第１補正部は、
第１基準電流を生成する第１電流源と、
前記第１入力電圧がゲートに入力される第１トランジスタと、
前記第１トランジスタと並列に設けられ、前記第２入力電圧がゲートに入力される第２トランジスタと、
を含み、前記第１補正電流は、前記第１トランジスタおよび前記第２トランジスタに流れる電流に応じていることを特徴とする項目４．４に記載の演算増幅器。
（項目４．６）
前記第１入力電圧および前記第２入力電圧に応じて、前記第１テイル電流と前記第２テイル電流を動的に変化させる切り替え回路をさらに備えることを特徴とする項目４．１から４．５のいずれかに記載の演算増幅器。
（項目４．７）
前記補正回路は、前記切り替え回路の状態と連動して、前記出力段の状態を調節することを特徴とする項目４．６に記載の演算増幅器。
（項目４．８）
第１入力電圧を受ける反転入力端子および第２入力電圧を受ける非反転入力端子と、
前記反転入力端子および非反転入力端子と接続される第１入力差動対と、
前記反転入力端子および非反転入力端子と接続される第２入力差動対と、
前記第１入力差動対に第１テイル電流を供給する第１テイル電流源と、
前記第２入力差動対に第２テイル電流を供給する第２テイル電流源と、
前記第１入力電圧および前記第２入力電圧に応じて、前記第１テイル電流と前記第２テイル電流を動的に変化させる切り替え回路と、
第１入力差動対に接続される下側回路および第２入力差動対と接続される上側回路を含む出力段と、
前記第１入力電圧および前記第２入力電圧に応じた第１補正電流を前記下側回路に供給するとともに、前記切り替え回路の状態に応じた第２補正電流を前記上側回路に供給する補正回路と、
を備えることを特徴とする演算増幅器。
（項目４．９）
第１入力電圧を受ける反転入力端子および第２入力電圧を受ける非反転入力端子と、
前記反転入力端子および非反転入力端子と接続される第１入力差動対と、
前記反転入力端子および非反転入力端子と接続される第２入力差動対と、
前記第１入力差動対に第１テイル電流を供給する第１テイル電流源と、
前記第２入力差動対に第２テイル電流を供給する第２テイル電流源と、
前記第１入力電圧および前記第２入力電圧に応じて、前記第１テイル電流と前記第２テイル電流を動的に変化させる切り替え回路と、
前記第１入力差動対の差動電流を折り返す第１定電流回路と、
前記第１定電流回路によって折り返される差動電流の経路に設けられる第１ゲート接地回路と、
前記第２入力差動対の差動電流を折り返す第２定電流回路と、
前記第２定電流回路によって折り返される差動電流の経路に設けられる第２ゲート接地回路と、
前記切り替え回路と連動して、前記第１定電流回路、前記第２定電流回路に、第１補正電流、第２補正電流を供給する補正回路と、
を備えることを特徴とする演算増幅器。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００ 基準電流源
１０２ 電源ライン
１０４ 接地ライン
１１０ カレントミラー回路
１１２ 第１経路
１１４ 第２経路
１１６ 第３経路
Ｃ１ キャパシタ
Ｍ１ 第１トランジスタ
Ｍ２ 第２トランジスタ
Ｍ３ 第３トランジスタ
Ｍ４ 第４トランジスタ
Ｍ５ 第５トランジスタ
Ｍ６ 第６トランジスタ
Ｒ 抵抗

Claims (10)

1. 基準電流源と、
   起動回路と、
   を備え、
   前記基準電流源は、
   制御端子同士が接続された第１トランジスタと第２トランジスタと、
   第１トランジスタを含む第２経路に前記第２トランジスタを含む第１経路に流れる電流と同量の電流を供給し、それとは別の第３経路に、第１経路の電流の所定数倍の電流量の電流を供給するカレントミラー回路と、
   前記第３経路上に設けられ、そのソースが前記第１トランジスタの一端と接続される第３トランジスタと、
   前記第３経路上の前記第３トランジスタより低電位側に設けられ、ゲートが前記第３トランジスタのゲートと共通に接続される第４トランジスタと、
   前記第４トランジスタのソースと前記第２トランジスタの一端の間に設けられた抵抗と、
   を備え、
   前記起動回路は、
   電源ラインと接地ラインの間に設けられ、起動時において前記電源ラインから前記接地ラインに第１電流が流れるとともに、前記第１電流に応じた第２電流を前記基準電流源に供給する第１回路と、
   前記第２電流に応じた第３電流が流れると、前記第２電流がゼロになるように前記第１回路に作用する第２回路と、
   前記第２電流に応じた第４電流によって充電されるキャパシタと、
   を含み、
   前記第１回路は、前記キャパシタの電圧が上昇すると、前記第１回路に流れる前記第１電流が遮断されるよう構成されることを特徴とする半導体装置。
2. 基準電流源と、
   起動回路と、
   を備え、
   前記基準電流源は、
   制御端子同士が接続された第１トランジスタと第２トランジスタと、
   第１トランジスタを含む第２経路に前記第２トランジスタを含む第１経路に流れる電流と同量の電流を供給し、それとは別の第３経路に、第１経路の電流の所定数倍の電流量の電流を供給するカレントミラー回路と、
   前記第３経路上に設けられ、そのソースが前記第１トランジスタの一端と接続される第３トランジスタと、
   前記第３経路上の前記第３トランジスタより低電位側に設けられ、ゲートが前記第３トランジスタのゲートと共通に接続される第４トランジスタと、
   前記第４トランジスタのソースと前記第２トランジスタの一端の間に設けられた抵抗と、
   を備え、
   前記起動回路は、
   第１端が接地されたキャパシタと、
   ゲートが接地された第１トランジスタと、
   ソースが接地され、ゲートドレイン間が前記第１トランジスタのドレインと接続された第２トランジスタと、
   ソースが接地され、ゲートが前記第２トランジスタのゲートと接続され、ドレインが前記基準電流源のトランジスタのゲートおよびドレインと接続された第３トランジスタと、
   ソースが電源ラインと接続され、ドレインが前記第１トランジスタのソースと接続され、ゲートに前記キャパシタの第２端の電圧が印加される第４トランジスタと、
   ソースが前記電源ラインと接続され、ゲートが前記基準電流源の前記トランジスタの前記ゲートおよび前記ドレインと接続された第５トランジスタと、
   ソースが接地され、ゲートドレイン間が接続された第６トランジスタと、
   ソースが接地され、ゲートが前記第６トランジスタのゲートと接続され、ドレインが前記第２トランジスタのドレインと接続された第７トランジスタと、
   ソースが前記第５トランジスタのドレインと接続され、ドレインが前記第６トランジスタのドレインと接続され、ゲートに前記キャパシタの前記第２端の電圧が印加された第８トランジスタと、
   ソースが前記電源ラインと接続され、ゲートが前記基準電流源の前記トランジスタの前記ゲートおよび前記ドレインと接続され、ドレインが前記キャパシタの前記第２端と接続された第９トランジスタと、
   を含むことを特徴とする半導体装置。
3. 前記基準電流源の前記第３トランジスタおよび前記第４トランジスタはサブスレッショルド領域で動作することを特徴とする請求項１または２に記載の半導体装置。
4. 前記基準電流源は、前記第３経路上の前記第４トランジスタより低電位側に設けられた第５トランジスタをさらに備え、
   前記第５トランジスタの制御端子の電圧が、前記第３トランジスタおよび前記第４トランジスタのゲートに供給されることを特徴とする請求項１から３のいずれかに記載の半導体装置。
5. 前記基準電流源の前記カレントミラー回路は、
   前記第１トランジスタと接続される第６トランジスタと、
   前記第２トランジスタと接続される第７トランジスタと、
   前記第３経路と接続される第８トランジスタと、
   を含むことを特徴とする請求項１から４のいずれかに記載の半導体装置。
6. 基準電流源と、
   起動回路と、
   を備え、
   前記基準電流源は、
   制御端子同士が接続された第１トランジスタと第２トランジスタと、
   第１トランジスタを含む第２経路に前記第２トランジスタを含む第１経路に流れる電流と同量の電流を供給し、それとは別の第３経路に、第１経路の電流の所定数倍の電流量の電流を供給するカレントミラー回路と、
   前記第３経路上に直列に設けられ、それぞれのゲートが共通に接続される複数のＭＯＳトランジスタと、
   を備え、
   前記第１トランジスタの一端は、前記複数のＭＯＳトランジスタのひとつの一端と接続され、前記第２トランジスタの一端は、抵抗を介して、前記複数のＭＯＳトランジスタの別のひとつの一端と接続され、
   前記起動回路は、
   電源ラインと接地ラインの間に設けられ、起動時において前記電源ラインから前記接地ラインに第１電流が流れるとともに、前記第１電流に応じた第２電流を前記基準電流源に供給する第１回路と、
   前記第２電流に応じた第３電流が流れると、前記第２電流がゼロになるように前記第１回路に作用する第２回路と、
   前記第２電流に応じた第４電流によって充電されるキャパシタと、
   を含み、
   前記第１回路は、前記キャパシタの電圧が上昇すると、前記第１回路に流れる前記第１電流が遮断されるよう構成されることを特徴とする半導体装置。
7. 基準電流源と、
   起動回路と、
   を備え、
   前記基準電流源は、
   制御端子同士が接続された第１トランジスタと第２トランジスタと、
   第１トランジスタを含む第２経路に前記第２トランジスタを含む第１経路に流れる電流と同量の電流を供給し、それとは別の第３経路に、第１経路の電流の所定数倍の電流量の電流を供給するカレントミラー回路と、
   前記第３経路上に直列に設けられ、それぞれのゲートが共通に接続される複数のＭＯＳトランジスタと、
   を備え、
   前記第１トランジスタの一端は、前記複数のＭＯＳトランジスタのひとつの一端と接続され、前記第２トランジスタの一端は、抵抗を介して、前記複数のＭＯＳトランジスタの別のひとつの一端と接続され、
   前記起動回路は、
   第１端が接地されたキャパシタと、
   ゲートが接地された第１トランジスタと、
   ソースが接地され、ゲートドレイン間が前記第１トランジスタのドレインと接続された第２トランジスタと、
   ソースが接地され、ゲートが前記第２トランジスタのゲートと接続され、ドレインが前記基準電流源のトランジスタのゲートおよびドレインと接続された第３トランジスタと、
   ソースが電源ラインと接続され、ドレインが前記第１トランジスタのソースと接続され、ゲートに前記キャパシタの第２端の電圧が印加される第４トランジスタと、
   ソースが前記電源ラインと接続され、ゲートが前記基準電流源の前記トランジスタの前記ゲートおよび前記ドレインと接続された第５トランジスタと、
   ソースが接地され、ゲートドレイン間が接続された第６トランジスタと、
   ソースが接地され、ゲートが前記第６トランジスタのゲートと接続され、ドレインが前記第２トランジスタのドレインと接続された第７トランジスタと、
   ソースが前記第５トランジスタのドレインと接続され、ドレインが前記第６トランジスタのドレインと接続され、ゲートに前記キャパシタの前記第２端の電圧が印加された第８トランジスタと、
   ソースが前記電源ラインと接続され、ゲートが前記基準電流源の前記トランジスタの前記ゲートおよび前記ドレインと接続され、ドレインが前記キャパシタの前記第２端と接続された第９トランジスタと、
   を含むことを特徴とする半導体装置。
8. 前記基準電流源の前記第１トランジスタと前記第２トランジスタのサイズは等しいことを特徴とする請求項１から７のいずれかに記載の半導体装置。
9. 前記基準電流源の前記第１トランジスタおよび前記第２トランジスタはＦＥＴ（Field Effect Transistor）であることを特徴とする請求項１から８のいずれかに記載の半導体装置。
10. 前記基準電流源の前記第１トランジスタおよび前記第２トランジスタはバイポーラトランジスタであることを特徴とする請求項１から８のいずれかに記載の半導体装置。

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