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JP2008067188A - 差動増幅回路及びその差動増幅回路を使用した充電制御装置 - Google Patents

差動増幅回路及びその差動増幅回路を使用した充電制御装置 Download PDF

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JP2008067188A JP2006244430A JP2006244430A JP2008067188A JP 2008067188 A JP2008067188 A JP 2008067188A JP 2006244430 A JP2006244430 A JP 2006244430A JP 2006244430 A JP2006244430 A JP 2006244430A JP 2008067188 A JP2008067188 A JP 2008067188A
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Abstract

【課題】製造ばらつきによってオフセット電圧の分解能が影響されず、温度変化や経時変化にも影響を受けないオフセット調整回路を有する差動増幅回路及びその差動増幅回路を使用した充電制御装置を得る。
【解決手段】製造ばらつきによって、調整抵抗を構成する抵抗Ｒ１〜Ｒ４の抵抗値が変動しても、バイアス電流源２が該変動を補正するようにバイアス電流ｉ３を変動させるため、調整抵抗における電圧降下は常に一定となり、測定したオフセット電圧Ｖｏｆに最も近いオフセット補正電圧Ｖａｄｊを設定することができ、更に、差動増幅回路１が作動中の温度変化に応じて調整抵抗が変化した場合や、経年変化で調整抵抗の抵抗値が変化した場合でも、バイアス電流生成用抵抗Ｒｂも同様に変化をするため、オフセット補正電圧Ｖａｄｊの変動を抑制することができるようにした。
【選択図】図１

Description

本発明は、オフセット調整回路を有する差動増幅回路及びその差動増幅回路を使用した２次電池の充電制御装置に関する。
従来、２次電池の充電を行う充電制御装置には、２次電池への充電電流を検出する充電電流検出回路を備えていた。
図６は、該充電電流検出回路の回路例を示した図である。
図６において、抵抗Ｒｓｅｎには２次電池への充電電流が流れ、抵抗Ｒｓｅｎは該充電電流を電圧に変換している。差動増幅回路１０１、ＰＭＯＳトランジスタ１０２及び抵抗１０３，１０４は、減算回路を形成しており、抵抗Ｒｓｅｎの両端電圧を接地基準の電圧に分圧した電圧Ｖｓｅｎに変換して出力する。すなわち、充電電流検出回路１００は、２次電池への充電電流を接地基準の電圧Ｖｓｅｎに変換して出力しており、充電制御装置は、該電圧Ｖｓｅｎを使用して２次電池への定電流充電を行っていた。
しかし、差動増幅回路１０１が有するオフセット電圧がばらつくと充電電流を正確に検出することができず、発熱を小さくするために抵抗Ｒｓｅｎを小さくすると定電流充電時における２次電池への充電電流が大きくばらつくという問題があった。
そこで、図７で示すような、トリミング調整回路を設けてオフセット電圧を調整することができる差動増幅回路があった（例えば、特許文献１参照。）。
図７の差動増幅回路１１０では、電流流入ルート切り換えスイッチ１１６，１１１７と、抵抗素子列１１８をトリミング抵抗として制御するスイッチ列１１９のオン／オフの組み合わせによって寄生オフセット電圧を調整する。
例えば、一方の差動入力端子１１１ｇに対する他方の差動入力端子１１２ｇの電圧差で表される寄生オフセット電圧の極性が正方向を示している場合のオフセット電圧の調整方法は以下のようにして行う。
ＰＭＯＳトランジスタ１１２のソースへ流れる電流が、ＰＭＯＳトランジスタ１１１のソースへ流れる電流よりも大きい。
この場合、ステップ１として、ＰＭＯＳトランジスタ１１２のソースへ流れる電流、すなわちＮＭＯＳトランジスタ１１４のソース１１４ｓに流れる電流を制限させるために、スイッチ１１７をオープンにして遮断状態にする。なお、スイッチ１１６はクローズされて導通状態のままである。
次に、スイッチ列１１９を端から順次オープンにして遮断状態にすると、ＮＭＯＳトランジスタ１１４のソース１１４ｓから流れる電流経路には、抵抗素子が順次加わっていく。ＮＭＯＳトランジスタ１１４のソース１１４ｓへ流れる電流が、ＮＭＯＳトランジスタ１１３のソース１１３ｓへ流れる電流と等しくなるまで抵抗素子を順次追加することで寄生オフセット電圧は消失する。すなわち、ステップ２においては、差動増幅回路の寄生オフセット電圧が消失するまでスイッチ列１１９のスイッチを端から順次オフさせて遮断状態にする。
このようにして、初期状態から、ステップ１及びステップ２の手順で、差動増幅回路の正方向のオフセット電圧を調節することができる。
なお、オフセット調整後の抵抗素子列１１８における電圧降下であるオフセット補正電圧Ｖａｄｊは、電流源１１５の電流値をｉ１１５とし、オフセット調整後の抵抗素子列１１８の抵抗値をＲ１１８とし、ＰＭＯＳトランジスタ１１１と１１２のゲート電圧−ドレイン電流特性が、ＮＭＯＳトランジスタ１１３と１１４のゲート電圧−ドレイン電流特性（ただし、電流の向きは逆）がほぼ等しいとすると、Ｖａｄｊ≒Ｒ１１８×ｉ１１５／２になる。
特許第２９６２２４６号公報
しかし、図７のようなオフセット調整回路では、オフセット電圧が消滅するまでスイッチ列１１９のスイッチを端から順にオフさせるため、調整抵抗を構成している複数の単位抵抗はすべて同一抵抗値で、しかもオフセット調整電圧の最小分解能となる電圧を生成しなくてはならないことから、該抵抗値は極めて小さい抵抗値になる。このようなことから、オフセット電圧の調整範囲が大きい場合は、非常に多くの単位抵抗を直列に接続する必要があり、チップ面積を増加させていた。チップ面積の増加を抑えるために単位抵抗の数を減らすと、オフセット調整の分解能が大きくなり、精度のよいオフセット調整ができなくなり、分解能を確保すると調整範囲が狭くなるという問題があった。
また、調整抵抗値は製造プロセスの影響を受け、大きくばらつくことが知られている。図７のような調整回路では、このような製造ばらつきが考慮されていないため、オフセット電圧を調整する最小分解能電圧と調整可能な電圧範囲が製造ばらつきによって変化してしまうという問題があった。例えば、製造ばらつきによって抵抗値が小さくなる方向に変動した場合は、最小分解能は確保できるが、調整可能なオフセット電圧範囲は狭くなってしまう。逆に、抵抗値が大きくなる方向に変動した場合は、必要な最小分解能が得られなくなる可能性があった。
また、製造ばらつきを考慮して、単位抵抗の抵抗値を小さくすると、調整可能なオフセット電圧範囲を確保するために単位抵抗の数が増え、チップ面積を増加させるという問題があった。
更に、オフセット調整後の調整抵抗の値は、温度変化や経時変化等によって変化するが、従来のオフセット調整回路では、これらの変化に対応することができず、温度や経時変化によってオフセット電圧が発生してしまうという問題があった。
本発明は、このような問題を解決するためになされたものであり、製造ばらつきによってオフセット電圧の分解能が影響されず、温度変化や経時変化にも影響を受けないオフセット調整回路を有する差動増幅回路及びその差動増幅回路を使用した充電制御装置を得ることを目的とする。
この発明に係る差動増幅回路は、制御電極が非反転入力端をなす第１入力トランジスタと、
制御電極が反転入力端をなす、該第１入力トランジスタと差動対をなす第２入力トランジスタと、
前記第１入力トランジスタ及び第２入力トランジスタへのバイアス電流を生成するバイアス電流生成回路部と、
前記第１入力トランジスタの電流経路をなす第１経路に挿入された第１の可変抵抗、及び前記第２入力トランジスタの電流経路をなす第２経路に挿入された第２の可変抵抗からなる調整抵抗で構成され、入力オフセット電圧の調整を行うオフセット調整回路部と、
を備え、
前記バイアス電流生成回路部は、前記調整抵抗の抵抗値変動を相殺するように前記バイアス電流を変動させるものである。
具体的には、前記第１の可変抵抗は、
直列に接続された複数の第１抵抗と、
該各第１抵抗に対応して並列に接続された各第１トリミングヒューズと、
で構成され、
前記各第１トリミングヒューズが選択的に切断されて抵抗値が可変するようにした。
また、前記第２の可変抵抗は、
直列に接続された複数の第２抵抗と、
該各第２抵抗に対応して並列に接続された各第２トリミングヒューズと、
で構成され、
前記各第２トリミングヒューズが選択的に切断されて抵抗値が可変するようにした。
また、この発明に係る差動増幅回路は、制御電極が非反転入力端をなす第１入力トランジスタと、
制御電極が反転入力端をなす、該第１入力トランジスタと差動対をなす第２入力トランジスタと、
前記第１入力トランジスタ及び第２入力トランジスタへのバイアス電流を生成するバイアス電流生成回路部と、
前記第１入力トランジスタの電流経路をなす第１経路と前記第２入力トランジスタの電流経路をなす第２経路との間に接続された可変抵抗からなる調整抵抗で構成され、入力オフセット電圧の調整を行うオフセット調整回路部と、
前記第１経路又は第２経路のいずれかに前記調整抵抗を挿入するように接続の切り換えを行う接続切換回路部と、
を備え、
前記バイアス電流生成回路部は、前記調整抵抗の抵抗値変動を相殺するように前記バイアス電流を変動させるものである。
具体的には、前記可変抵抗は、
直列に接続された複数の抵抗と、
該各抵抗に対応して並列に接続された各トリミングヒューズと、
で構成され、
前記各トリミングヒューズが選択的に切断されて抵抗値が可変するようにした。
また、前記接続切換回路部は、
前記第１入力トランジスタ及び前記調整抵抗の接続部と前記バイアス電流生成回路部との接続を遮断するための第１遮断回路と、
前記第２入力トランジスタ及び前記調整抵抗の接続部と前記バイアス電流生成回路部との接続を遮断するための第２遮断回路と、
を備え、
前記第１遮断回路及び第２遮断回路は、それぞれトリミングヒューズで構成されるようにした。
また、前記バイアス電流生成回路部は、
前記調整抵抗の抵抗値変動量に比例して抵抗値が変動するバイアス電流生成用抵抗と、
該バイアス電流生成用抵抗の電圧降下が所定の電圧になるように該バイアス電流生成用抵抗に流れる電流を制御する電流制御回路と、
該電流制御回路から前記バイアス電流生成用抵抗に流れる電流に比例した電流を前記バイアス電流として生成する比例電流生成回路と、
を備えるようにした。
また、前記比例電流生成回路は、前記電流制御回路から前記バイアス電流生成用抵抗に流れる電流を前記バイアス電流とするようにした。
具体的には、前記バイアス電流生成用抵抗は、前記調整抵抗と同一の抵抗材料で、かつ同一の製造プロセスで形成されるようにした。
また、前記調整抵抗を構成する各抵抗は、最も小さい抵抗値Ｋに対してＫ×２ｎ（ｎは整数）の系列の異なる抵抗値を有するようにしてもよい。
この発明に係る充電制御装置は、２次電池に供給する充電電流が流れる充電電流検出用抵抗の両端電圧を、差動増幅回路を使用した減算回路で接地基準の電圧に変換して該充電電流の検出を行う充電電流検出回路を備え、該充電電流検出回路の出力信号に基づいて前記充電電流を制御し前記２次電池の充電を行う充電制御装置において、
前記差動増幅回路は、
制御電極が非反転入力端をなす第１入力トランジスタと、
制御電極が反転入力端をなす、該第１入力トランジスタと差動対をなす第２入力トランジスタと、
前記第１入力トランジスタ及び第２入力トランジスタへのバイアス電流を生成するバイアス電流生成回路部と、
前記第１入力トランジスタの電流経路をなす第１経路に挿入された第１の可変抵抗、及び前記第２入力トランジスタの電流経路をなす第２経路に挿入された第２の可変抵抗からなる調整抵抗で構成され、入力オフセット電圧の調整を行うオフセット調整回路部と、
を備え、
前記バイアス電流生成回路部は、前記調整抵抗の抵抗値変動を相殺するように前記バイアス電流を変動させるものである。
具体的には、前記第１の可変抵抗は、
直列に接続された複数の第１抵抗と、
該各第１抵抗に対応して並列に接続された各第１トリミングヒューズと、
で構成され、
前記各第１トリミングヒューズが選択的に切断されて抵抗値が可変するようにした。
また、前記第２の可変抵抗は、
直列に接続された複数の第２抵抗と、
該各第２抵抗に対応して並列に接続された各第２トリミングヒューズと、
で構成され、
前記各第２トリミングヒューズが選択的に切断されて抵抗値が可変するようにした。
また、この発明に係る充電制御装置は、２次電池に供給する充電電流が流れる充電電流検出用抵抗の両端電圧を、差動増幅回路を使用した減算回路で接地基準の電圧に変換して該充電電流の検出を行う充電電流検出回路を備え、該充電電流検出回路の出力信号に基づいて前記充電電流を制御し前記２次電池の充電を行う充電制御装置において、
前記差動増幅回路は、
制御電極が非反転入力端をなす第１入力トランジスタと、
制御電極が反転入力端をなす、該第１入力トランジスタと差動対をなす第２入力トランジスタと、
前記第１入力トランジスタ及び第２入力トランジスタへのバイアス電流を生成するバイアス電流生成回路部と、
前記第１入力トランジスタの電流経路をなす第１経路と前記第２入力トランジスタの電流経路をなす第２経路との間に接続された可変抵抗からなる調整抵抗で構成され、入力オフセット電圧の調整を行うオフセット調整回路部と、
前記第１経路又は第２経路のいずれかに前記調整抵抗を挿入するように接続の切り換えを行う接続切換回路部と、
を備え、
前記バイアス電流生成回路部は、前記調整抵抗の抵抗値変動を相殺するように前記バイアス電流を変動させるものである。
具体的には、前記可変抵抗は、
直列に接続された複数の抵抗と、
該各抵抗に対応して並列に接続された各トリミングヒューズと、
で構成され、
前記各トリミングヒューズが選択的に切断されて抵抗値が可変するようにした。
また、前記接続切換回路部は、
前記第１入力トランジスタ及び前記調整抵抗の接続部と前記バイアス電流生成回路部との接続を遮断するための第１遮断回路と、
前記第２入力トランジスタ及び前記調整抵抗の接続部と前記バイアス電流生成回路部との接続を遮断するための第２遮断回路と、
を備え、
前記第１遮断回路及び第２遮断回路は、それぞれトリミングヒューズで構成されるようにした。
また、前記バイアス電流生成回路部は、
前記調整抵抗の抵抗値変動量に比例して抵抗値が変動するバイアス電流生成用抵抗と、
該バイアス電流生成用抵抗の電圧降下が所定の電圧になるように該バイアス電流生成用抵抗に流れる電流を制御する電流制御回路と、
該電流制御回路から前記バイアス電流生成用抵抗に流れる電流に比例した電流を前記バイアス電流として生成する比例電流生成回路と、
を備えるようにした。
また、前記比例電流生成回路は、前記電流制御回路から前記バイアス電流生成用抵抗に流れる電流を前記バイアス電流とするようにした。
具体的には、前記バイアス電流生成用抵抗は、前記調整抵抗と同一の抵抗材料で、かつ同一の製造プロセスで形成されるようにした。
また、前記調整抵抗を構成する各抵抗は、最も小さい抵抗値Ｋに対してＫ×２ｎ（ｎは整数）の系列の異なる抵抗値を有するようにしてもよい。
本発明の差動増幅回路及びその差動増幅回路を使用した充電制御装置によれば、差動増幅回路における前記調整抵抗の変動量を前記バイアス電流の変動量で相殺するようにしたことから、調整抵抗における電圧降下が製造ばらつき、温度変化及び経時変化の影響を受けなくなり、精度の良いオフセット補正を行うことができる。また、充電制御装置の充電電流検出回路にこのような差動増幅回路を使用することにより、２次電池への充電電流を正確に検出することができるため、充電電流検出用抵抗の抵抗値を小さくして発熱を低減させることができる。
具体的には、前記バイアス電流生成回路部のバイアス電流生成用抵抗を、前記調整抵抗と同一の抵抗材料で、かつ同一の製造プロセスで形成するようにしたことから、調整抵抗の変動量を正確に相殺する変動量を備えたバイアス電流を生成することができ、製造ばらつき、温度変化及び経時変化に対しても変化の少ないオフセット補正電圧を生成することができる。
また、前記調整抵抗を構成する各抵抗は、最も小さい抵抗値Ｋに対してＫ×２ｎ（ｎは整数）の系列の異なる抵抗値を有するようにしたことから、調整抵抗の抵抗数を大幅に減らすことができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における差動増幅回路の回路例を示した図である。
図１において、差動増幅回路１は、ＮＭＯＳトランジスタである差動対をなす入力トランジスタＭ１，Ｍ２と、入力トランジスタＭ１，Ｍ２の負荷をなすトランジスタでありカレントミラー回路を形成するＰＭＯＳトランジスタＭ３，Ｍ４と、調整抵抗をなす直列に接続された抵抗Ｒ１〜Ｒ４と、抵抗Ｒ１〜Ｒ４にそれぞれ対応して並列に接続されたトリミングヒューズ（以下、ヒューズと呼ぶ）Ｆ１〜Ｆ４と、入力トランジスタＭ１，Ｍ２に一定のバイアス電流を供給するバイアス電流源２とを備えている。バイアス電流源２は、演算増幅回路５、所定の基準電圧Ｖｂを生成して出力する基準電圧発生回路６、バイアス電流生成用の抵抗Ｒｂ、ＮＭＯＳトランジスタＭ５，Ｍ６，Ｍ９、及びＰＭＯＳトランジスタＭ７，Ｍ８で構成されている。
なお、入力トランジスタＭ１は第１入力トランジスタを、入力トランジスタＭ２は第２入力トランジスタを、バイアス電流源２はバイアス電流生成回路部を、抵抗Ｒ１〜Ｒ４及びヒューズＦ１〜Ｆ４はオフセット調整回路部をそれぞれなす。また、抵抗Ｒ１及びＲ２はそれぞれ第１抵抗をなし、ヒューズＦ１及びＦ２はそれぞれ第１トリミングヒューズをなし、抵抗Ｒ３及びＲ４はそれぞれ第２抵抗をなし、ヒューズＦ３及びＦ４はそれぞれ第２トリミングヒューズをなす。また、抵抗Ｒｂはバイアス電流生成用抵抗をなし、演算増幅回路５、基準電圧発生回路６及びＮＭＯＳトランジスタＭ９は電流制御回路を、ＮＭＯＳトランジスタＭ５，Ｍ６及びＰＭＯＳトランジスタＭ７，Ｍ８は比例電流生成回路をそれぞれなす。
入力トランジスタＭ１のゲートは、差動増幅回路１の非反転入力端をなす第１入力端ＩＮ１に、入力トランジスタＭ２のゲートは、差動増幅回路１の反転入力端をなす第２入力端ＩＮ２にそれぞれ接続されている。入力トランジスタＭ１及びＭ２の各ドレインは、ＰＭＯＳトランジスタＭ３及びＭ４の各ドレインに対応して接続されており、ＰＭＯＳトランジスタＭ３及びＭ４の各ソースは、電源電圧Ｖｄｄにそれぞれ接続されている。また、ＰＭＯＳトランジスタＭ３及びＭ４の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＭ３のドレインに接続されている。
入力トランジスタＭ２のドレインとＰＭＯＳトランジスタＭ４のドレインとの接続部が差動増幅回路１の出力端ＯＵＴに接続されている。入力トランジスタＭ１とＭ２の各ソースの間には、抵抗Ｒ１〜Ｒ４が直列に接続され、抵抗Ｒ１〜Ｒ４には、対応するトリミングヒューズＦ１〜Ｆ４がそれぞれ並列に接続されている。抵抗Ｒ２及びＲ３の接続部と接地電圧との間には、ＮＭＯＳトランジスタＭ５が接続され、ＮＭＯＳトランジスタＭ５のゲートはＮＭＯＳトランジスタＭ６のゲートに接続され該接続部がＮＭＯＳトランジスタＭ６のドレインに接続されている。ＮＭＯＳトランジスタＭ６のソースは接地電圧に接続され、ＮＭＯＳトランジスタＭ５及びＭ６はカレントミラー回路を形成している。
ＮＭＯＳトランジスタＭ６のドレインはＰＭＯＳトランジスタＭ７のドレインに接続されている。また、ＰＭＯＳトランジスタＭ７及びＭ８の各ソースはそれぞれ電源電圧Ｖｄｄに接続され、ＰＭＯＳトランジスタＭ７及びＭ８の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＭ８のドレインに接続されて、ＰＭＯＳトランジスタＭ７及びＭ８はカレントミラー回路を形成している。ＰＭＯＳトランジスタＭ８のドレインと接地電圧との間には、ＮＭＯＳトランジスタＭ９及び抵抗Ｒｂが直列に接続され、ＮＭＯＳトランジスタＭ９のゲートは演算増幅回路５の出力端に接続されている。また、演算増幅回路５の非反転入力端には基準電圧Ｖｂが入力され、演算増幅回路５の反転入力端は、ＮＭＯＳトランジスタＭ９と抵抗Ｒｂとの接続部に接続されている。
抵抗Ｒｂは、調整抵抗を構成している抵抗Ｒ１〜Ｒ４と同じ抵抗材料を用いて、同じ製造プロセスで形成されている。抵抗Ｒ１〜Ｒ４はすべて同じ抵抗値でもよいが、このようにした場合、ヒューズＦ１〜Ｆ４のカットによって、片側の入力端に対するオフセット調整は２通りしか行うことができない。抵抗Ｒ２の抵抗値を抵抗Ｒ１の抵抗値の２倍にし、抵抗Ｒ１とＲ４、抵抗Ｒ２とＲ３をそれぞれ同じ抵抗値にすることで、ヒューズＦ１〜Ｆ４の切断の組み合わせで片側の入力端に対するオフセット調整は３通り行うことができる。
このような構成において、演算増幅回路５は、抵抗Ｒｂの電圧降下が基準電圧Ｖｂと等しくなるように、ＮＭＯＳトランジスタＭ９のゲート電圧を制御し、ＮＭＯＳトランジスタＭ９のドレイン電流ｉ１を生成する。このことから、該ドレイン電流ｉ１は下記（１）式で示すことができる。なお、下記各式のＲｂは抵抗Ｒｂの抵抗値を示している。
ｉ１＝Ｖｂ／Ｒｂ………………（１）
前記ドレイン電流ｉ１は、カレントミラー回路を構成しているＰＭＯＳトランジスタＭ８及びＭ７で折り返され、ＰＭＯＳトランジスタＭ７のドレイン電流ｉ２として出力される。ＰＭＯＳトランジスタＭ７及びＭ８が同一特性のトランジスタであれば、ドレイン電流ｉ２は、ドレイン電流ｉ１と等しくなる。
ドレイン電流ｉ２は、更にカレントミラー回路を構成しているＮＭＯＳトランジスタＭ６及びＭ５で折り返され、ＮＭＯＳトランジスタＭ５のドレイン電流となって、各入力トランジスタＭ１及びＭ２へのバイアス電流ｉ３として供給される。
ここで、ＮＭＯＳトランジスタＭ６とＭ５の素子サイズ比を１：２とすると、バイアス電流ｉ３は、下記（２）式のようになる。
ｉ３＝ｉ１×２＝２×Ｖｂ／Ｒｂ………………（２）
バイアス電流ｉ３は入力トランジスタＭ１とＭ２の両方に流れるため、入力トランジスタＭ１のドレイン電流ｉｄ１と入力トランジスタＭ２のドレイン電流ｉｄ２は、ほぼ等しく下記（３）式のようになる。
ｉｄ１≒ｉｄ２≒ｉ３／２＝Ｖｂ／Ｒｂ………………（３）
ここで、第１入力端ＩＮ１に適当なバイアス電圧Ｖ１を入力して、第２入力端ＩＮ２の電圧を０Ｖから徐々に上昇させ、出力端ＯＵＴの電圧が低下するときの第２入力端ＩＮ２の電圧Ｖ２を調べる。電圧Ｖ２と電圧Ｖ１の電圧差が入力オフセット電圧Ｖｏｆである。
電圧Ｖ２が電圧Ｖ１より大きい場合は、入力トランジスタＭ１のドレイン電流ｉｄ１が入力トランジスタＭ２のドレイン電流ｉｄ２よりも大きいことから、入力トランジスタＭ１のソースに調整抵抗を挿入してドレイン電流ｉｄ１を減少させる。すなわち、オフセット電圧Ｖｏｆに応じてヒューズＦ１及び／又はＦ２をカットする。ヒューズＦ１のみをカットした場合は、抵抗Ｒ１に発生する電圧降下がオフセット補正電圧Ｖａｄｊであり、このときのオフセット補正電圧Ｖａｄｊは下記（４）式で表される。なお、下記各式のＲ１は抵抗Ｒ１の抵抗値を、Ｒ２は抵抗Ｒ２の抵抗値をそれぞれ示している。
Ｖａｄｊ＝Ｒ１×Ｖｂ／Ｒｂ………………（４）
また、ヒューズＦ２をカットしたときのオフセット補正電圧Ｖａｄｊは、下記（５）式のようになる。
Ｖａｄｊ＝Ｒ２×Ｖｂ／Ｒｂ………………（５）
また、ヒューズＦ１とＦ２の両方をカットしたときのオフセット補正電圧Ｖａｄｊは、下記（６）式のようになる。
Ｖａｄｊ＝（Ｒ１＋Ｒ２）×Ｖｂ／Ｒｂ………………（６）
測定したオフセット電圧Ｖｏｆに最も近いオフセット補正電圧Ｖａｄｊが得られるようなヒューズカットの組み合わせを選択すればよい。
電圧Ｖ２が電圧Ｖ１よりも小さい場合は、入力トランジスタＭ２のドレイン電流ｉｄ２がＮＭＯＳトランジスタＭ１のドレイン電流ｉｄ１よりも大きいため、入力トランジスタＭ２のソースに調整抵抗を挿入してドレイン電流ｉｄ２を減少させるようにすればよい。すなわち、カットするヒューズがＦ３とＦ４に変わるだけで、前記と同様にしてオフセット調整を行う。
製造プロセスの変動によって、調整抵抗を構成している抵抗Ｒ１〜Ｒ４が１０％大きくなったとすると、調整抵抗と同一材料、同一製造プロセスで形成されている抵抗Ｒｂも１０％大きくなっていることから、ヒューズＦ１のみをカットしたときのオフセット補正電圧Ｖａｄｊは、下記（７）式のようになる。
Ｖａｄｊ＝（Ｒ１×１.１）×Ｖｂ／（Ｒｂ×１.１）＝Ｒ１×Ｖｂ／Ｒｂ………………（７）
結局、前記（７）式は前記（４）式と同じになる。すなわち、製造ばらつきで調整抵抗が変動しても、オフセット補正電圧Ｖａｄｊは変動しないことが分かる。ヒューズＦ２のみをカットした場合は前記（５）式と、ヒューズＦ１とＦ２をカットした場合は前記（６）式とそれぞれ同様になり、製造ばらつきの影響を排除することができる。言うまでもなく、製造ばらつきによって調整抵抗の抵抗値がマイナスに変動した場合でも前記と同様、抵抗Ｒｂも同じ比率で変動しているためやはり製造ばらつきの影響を排除することができる。
すなわち、製造ばらつきによって調整抵抗の抵抗値が変動しても、該変動を補正するようにバイアス電流ｉ３も変動するため、調整抵抗における電圧降下は常に一定となり、測定したオフセット電圧Ｖｏｆに最も近いオフセット補正電圧Ｖａｄｊを設定することができる。
更に、差動増幅回路１が作動中の温度変化に応じて調整抵抗が変化した場合や、経年変化で調整抵抗の抵抗値が変化した場合でも、抵抗Ｒｂも同様に変化をするため、やはりオフセット補正電圧Ｖａｄｊの変動を抑制することができる。
図２は、本発明の第１の実施の形態における差動増幅回路の他の回路例を示した図である。なお、図２では、図１と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図２における図１との相違点は、調整抵抗Ｒ１〜Ｒ４の直列回路がＰＭＯＳトランジスタＭ３とＭ４の各ソース間に接続され、抵抗Ｒ２とＲ３の接続部が電源電圧Ｖｄｄに接続されるようにしたことと、入力トランジスタＭ１とＭ２のソースが接続されてＮＭＯＳトランジスタＭ５のドレインに接続されるようにしたことにある。
図１の場合と同様、第１入力端ＩＮ１に適当な電圧Ｖ１を入力し、第２入力端ＩＮ２の電圧を０Ｖから徐々に上昇させて、出力端ＯＵＴの電圧が低下するときの第２入力端ＩＮ２の電圧Ｖ２を調べる。電圧Ｖ２が電圧Ｖ１よりも大きい場合は、その差電圧に応じてヒューズＦ１及び／又はＦ２をカットする。ヒューズＦ１のみをカットした場合は、抵抗Ｒ１に前記（４）で示した電圧降下が発生する。
ＰＭＯＳトランジスタＭ３のゲート電圧−ドレイン電流特性が、入力トランジスタＭ１のゲート電圧−ドレイン電流と同じ（ただし、電流の向きは逆である）になるようにしておくと、抵抗Ｒ１の電圧降下がオフセット補正電圧Ｖａｄｊになる。なお、ヒューズＦ２のみをカットした場合は、前記（５）式と同様であり、ヒューズＦ１とＦ２の両方をカットした場合は前記（６）式と同様の電圧降下が発生し、これらの電圧がオフセット補正電圧Ｖａｄｊになる。
電圧Ｖ２が電圧Ｖ１よりも小さい場合は、カットするヒューズがＦ３とＦ４に変わるだけで、前記と同様にオフセット調整を行うことができる。また、図１の場合と同様、抵抗Ｒｂは調整抵抗Ｒ１〜Ｒ４と同一材料、同一製造プロセスで形成されているので、製造ばらつきや温度変化等により調整抵抗Ｒ１〜Ｒ４の抵抗値が変動してもオフセット補正電圧Ｖａｄｊに影響を与えることはない。
なお、本第１の実施の形態では、説明を簡単にするため、調整抵抗が片側２個ずつの４個の場合を例にして示したが、本発明はこれに限定するものではなく、調整抵抗とヒューズの数を増やせば選択可能なオフセット補正電圧Ｖａｄｊの数を増やせることは言うまでもない。更に、各調整抵抗の抵抗値を２のべき乗の系列になるように設定することにより、ｎ個の調整抵抗で、抵抗値０Ωを含めると２ｎ通りの抵抗値を設定することができ、調整抵抗の数を大幅に減らすことができ、ＩＣのチップ面積を小さくすることができる。
次に、図３は、図１又は図２の差動増幅回路を使用した２次電池の充電制御装置の例を示した図である。
図３において、充電制御装置１０は、ＡＣアダプタ等のような直流電源１５を電源にし、リチウムイオン電池等からなる２次電池１６に対して、定電流充電又は定電圧充電を行って充電を行う。
充電制御装置１０は、ゲートに入力された信号に応じた電流を２次電池１６に供給するＰＭＯＳトランジスタからなる充電用トランジスタＱ１と、２次電池１６の電圧である電池電圧Ｖｂａｔを分圧して分圧電圧Ｖｆｂとして出力する抵抗Ｒ２１，Ｒ２２と、抵抗Ｒｓｅｎの両端電圧から充電電流ｉｃｈの検出を行う充電電流検出回路２１と、所定の第１基準電圧Ｖｒ１を生成して出力する第１基準電圧発生回路２２と、所定の第２基準電圧Ｖｒ２を生成して出力する第２基準電圧発生回路２３と、演算増幅回路２４，２５と、ＮＭＯＳトランジスタＭ２１，Ｍ２２とを備えている。また、充電電流検出回路２１は、差動増幅回路１、ＰＭＯＳトランジスタＭ３１及び抵抗Ｒｓｅｎ，Ｒ３１，Ｒ３２で構成され、抵抗Ｒｓｅｎは、充電用トランジスタＱ１から２次電池１６に供給される充電電流ｉｃｈの電流値検出を行うためのものである。
抵抗Ｒｓｅｎの一端は直流電源１５に接続され、抵抗Ｒｓｅｎの他端と２次電池１６の正側電極との間に充電用トランジスタＱ１が接続され、２次電池１６の負側電極は接地電圧に接続されている。充電用トランジスタＱ１のゲートと接地電圧との間には、ＮＭＯＳトランジスタＭ２１及びＭ２２が直列に接続されている。演算増幅回路２４において、非反転入力端には第１基準電圧Ｖｒ１が、反転入力端には充電電流検出回路２１の出力信号Ｖｓｅｎがそれぞれ入力され、出力端はＮＭＯＳトランジスタＭ２１のゲートに接続されている。また、演算増幅回路２５において、非反転入力端には第２基準電圧Ｖｒ２が、反転入力端には分圧電圧Ｖｆｂがそれぞれ入力され、出力端はＮＭＯＳトランジスタＭ２２のゲートに接続されている。
また、抵抗Ｒｓｅｎの直流電源１５側の一端と接地電圧との間には、抵抗Ｒ３１、ＰＭＯＳトランジスタＭ３１及び抵抗Ｒ３２が直列に接続され、ＰＭＯＳトランジスタＭ３１のゲートは差動増幅回路１の出力端に接続されている。差動増幅回路１において、非反転入力端は抵抗Ｒｓｅｎと充電用トランジスタＱ１との接続部に接続され、反転入力端は抵抗Ｒ３１とＰＭＯＳトランジスタＭ３１との接続部に接続されている。ＰＭＯＳトランジスタＭ３１と抵抗Ｒ３２の接続部から出力信号Ｖｓｅｎが出力される。
このような構成において、２次電池１６の電池電圧Ｖｂａｔが小さく、分圧電圧Ｖｆｂが第２基準電圧Ｖｒ２より小さい場合は、演算増幅回路２５の出力信号ＣＶはハイレベルになり、ＮＭＯＳトランジスタＭ２２がオンする。演算増幅回路２４は、充電電流検出回路２１の出力信号Ｖｓｅｎが第１基準電圧Ｖｒ１と同電圧になるように、充電用トランジスタＱ１のドレイン電流である充電電流ｉｃｈを制御する。すなわち、２次電池１６に対して、充電用トランジスタＱ１のドレイン電流ｉｃｈによる定電流充電が行われる。
分圧電圧Ｖｆｂの電圧が第２基準電圧Ｖｒ２以上になると、演算増幅回路２５の出力信号ＣＶの電圧は低下し、演算増幅回路２５は、分圧電圧Ｖｆｂが第２基準電圧Ｖｒ２と同電圧になるように、ＮＭＯＳトランジスタＭ２２を介して充電用トランジスタＱ１を制御するようになり、定電圧充電が行われるようになる。なお、定電圧充電状態になると、充電用トランジスタＱ１のドレイン電流ｉｃｈは定電流充電時よりも減少するため、充電電流検出回路２１からの信号Ｖｓｅｎは、第１基準電圧Ｖｒ１よりも小さくなる。このことから、演算増幅回路２４の出力信号ＣＣはハイレベルになり、ＮＭＯＳトランジスタＭ２１がオンして定電流充電は終了し、充電用トランジスタＱ１のドレイン電流ｉｃｈによる定電圧充電が行われる。
ここで、充電電流検出回路２１では、抵抗Ｒｓｅｎの電圧降下が入力され、抵抗Ｒ３１と抵抗Ｒ３２との抵抗比で決まる増幅率で増幅し、更に接地電圧基準の電圧に変換して得られた信号Ｖｓｅｎが、ＰＭＯＳトランジスタＭ３１と抵抗Ｒ３２との接続部から出力される。直流電源１５と抵抗Ｒｓｅｎとの接続部の電圧をＶ１１とし、抵抗Ｒｓｅｎと充電用トランジスタＱ１との接続部の電圧をＶ１２とすると、信号Ｖｓｅｎの電圧は下記（８）式のようになる。
Ｖｓｅｎ＝（Ｖ１１−Ｖ１２）×Ｒ３２／Ｒ３１………………（８）
前記（８）式において、Ｒ３１は抵抗Ｒ３１の抵抗値を、Ｒ３２は抵抗Ｒ３２の抵抗値をそれぞれ示している。
差動増幅回路１を使用することにより、差動増幅回路１のオフセット電圧のばらつきを大幅に低減させることができ、２次電池１６への充電電流ｉｃｈにより発生する抵抗Ｒｓｅｎの両端間電圧差を正確に検出することができるため、抵抗Ｒｓｅｎの抵抗値を小さくして発熱を低減させることができる。
このように、本第１の実施の形態における差動増幅回路は、製造ばらつきによって入力オフセット電圧を調整するための調整抵抗Ｒ１〜Ｒ４の抵抗値が変動しても、該変動を補正するように差動対に供給するバイアス電流ｉ３も変動するようにしたため、調整抵抗における電圧降下は常に一定となり、測定したオフセット電圧Ｖｏｆに最も近いオフセット補正電圧Ｖａｄｊを設定することができる。
更に、差動増幅回路１が作動中の温度変化に応じて調整抵抗Ｒ１〜Ｒ４が変化した場合や、経年変化で調整抵抗Ｒ１〜Ｒ４の抵抗値が変化した場合でも、バイアス電流生成用の抵抗Ｒｂも同様に変化するため、オフセット補正電圧Ｖａｄｊの変動を抑制することができる。このように、製造ばらつきによってオフセット電圧の分解能が影響されず、温度変化や経時変化にも影響を受けないようにオフセット調整を行うことができる。
第２の実施の形態．
図４は、本発明の第２の実施の形態における差動増幅回路の回路例を示した図である。なお、図４では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図４における図１との相違点は、抵抗Ｒ４及びヒューズＦ４をなくし、入力トランジスタＭ１及び抵抗Ｒ１の接続部とＮＭＯＳトランジスタＭ５のドレインとの間にヒューズＦａを、入力トランジスタＭ２及び抵抗Ｒ３の接続部とＮＭＯＳトランジスタＭ５のドレインとの間にヒューズＦｂをそれぞれ設けたことにある。これに伴って、図１の差動増幅回路１を差動増幅回路１ａにした。
図４において、差動増幅回路１ａは、入力トランジスタＭ１，Ｍ２と、ＰＭＯＳトランジスタＭ３，Ｍ４と、調整抵抗をなす直列に接続された抵抗Ｒ１〜Ｒ３と、ヒューズＦ１〜Ｆ３，Ｆａ，Ｆｂと、バイアス電流源２とを備えている。なお、抵抗Ｒ１〜Ｒ３及びヒューズＦ１〜Ｆ３は可変抵抗をなすと共にオフセット調整回路部をなし、ヒューズＦａは第１遮断回路を、ヒューズＦｂは第２遮断回路をそれぞれなす。
入力トランジスタＭ１とＭ２の各ソースの間には、抵抗Ｒ１〜Ｒ３が直列に接続され、抵抗Ｒ１〜Ｒ３には、対応するトリミングヒューズＦ１〜Ｆ３がそれぞれ並列に接続されている。入力トランジスタＭ１のソースとＮＭＯＳトランジスタＭ５のドレインとの間にはヒューズＦａが、入力トランジスタＭ２のソースとＮＭＯＳトランジスタＭ５のドレインとの間にはヒューズＦｂがそれぞれ接続されている。
このような構成において、図１の場合と同様、第１入力端ＩＮ１に適当なバイアス電圧Ｖ１を入力し、第２入力端ＩＮ２の電圧を０Ｖから徐々に上昇させて、出力端ＯＵＴの電圧が低下するときの第２入力端ＩＮ２の電圧Ｖ２を調べる。
電圧Ｖ２が電圧Ｖ１より大きい場合は、まず、ヒューズＦａをカットし、抵抗Ｒ１〜Ｒ３をＮＭＯＳトランジスタＭ１のソースとＮＭＯＳトランジスタＭ５のドレインとの間に直列に接続する。ヒューズＦｂはカットしないため、ＮＭＯＳトランジスタＭ２のソースはＮＭＯＳトランジスタＭ５のドレインに抵抗０Ωで接続される。
逆に、電圧Ｖ２が電圧Ｖ１より小さい場合は、まず、ヒューズＦｂをカットし、抵抗Ｒ１〜Ｒ３をＮＭＯＳトランジスタＭ２のソースとＮＭＯＳトランジスタＭ５のドレインとの間に直列に接続する。ヒューズＦａはカットしないため、ＮＭＯＳトランジスタＭ１のソースはＮＭＯＳトランジスタＭ５のドレインに抵抗０Ωで接続される。
測定したオフセット電圧Ｖｏｆ、すなわち電圧Ｖ１とＶ２との差電圧に応じて、ヒューズＦ１〜Ｆ３を選択的にカットする。前記第１の実施の形態と同様、調整抵抗を構成する抵抗Ｒ１〜Ｒ３の抵抗値は同一でも良いし、２のべき乗の系列に設定しておいてもよい。ただし、調整抵抗の設定数は、抵抗値が同一である場合は４通りであるのに対して、２のべき乗の系列に設定した場合は多くなって８通りになる。前記第１の実施の形態と同様、抵抗Ｒ１〜Ｒ３は、バイアス電流生成用の抵抗Ｒｂと同一材料、同一製造プロセスで形成されており、製造ばらつきや温度変化等によって抵抗値が変動してもオフセット補正電圧Ｖａｄｊに影響を与えることはない。
図５は、本発明の第２の実施の形態における差動増幅回路の他の回路例を示した図である。なお、図５では、図４と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図４との相違点のみ説明する。
図５における図４との相違点は、抵抗Ｒ１〜Ｒ３の直列回路がＰＭＯＳトランジスタＭ３とＭ４の各ソース間に接続されると共に、電源電圧ＶｄｄとＰＭＯＳトランジスタＭ３のソースとの間にヒューズＦａが、電源電圧ＶｄｄとＰＭＯＳトランジスタＭ４のソースとの間にヒューズＦｂがそれぞれ接続されるようにしたことと、入力トランジスタＭ１とＭ２の各ソースが接続されてＮＭＯＳトランジスタＭ５のドレインに接続されるようにしたことにある。
図４の場合と同様、第１入力端ＩＮ１に適当なバイアス電圧Ｖ１を入力して、第２入力端ＩＮ２の電圧を０Ｖから徐々に上昇させ、出力端ＯＵＴの電圧が低下するときの第２入力端ＩＮ２の電圧Ｖ２を調べる。電圧Ｖ２が電圧Ｖ１より大きい場合は、まず、ヒューズＦａをカットして抵抗Ｒ１〜Ｒ３をＰＭＯＳトランジスタＭ３のソースと電源電圧Ｖｄｄとの間に直列に接続する。ヒューズＦｂはカットしないことから、ＰＭＯＳトランジスタＭ４のソースは電源電圧Ｖｄｄに抵抗０Ωで接続される。
電圧Ｖ２が電圧Ｖ１よりも小さい場合は、まず、ヒューズＦｂをカットし、抵抗Ｒ１〜Ｒ３をＰＭＯＳトランジスタＭ４のソースと電源電圧Ｖｄｄとの間に直列に接続する。ヒューズＦａはカットしないため、ＰＭＯＳトランジスタＭ３のソースは電源電圧Ｖｄｄに抵抗０Ωで接続される。測定したオフセット電圧Ｖｏｆ、すなわち電圧Ｖ１とＶ２との差電圧に応じて、ヒューズＦ１〜Ｆ３を選択的にカットする。
なお、図４又は図５の差動増幅回路を使用した２次電池の充電制御装置の例を示した図は、図３の差動増幅回路１を差動増幅回路１ａに変える以外は図３と同じであることからその説明を省略する。
このように、本第２の実施の形態における差動増幅回路は、前記第１の実施の形態から抵抗Ｒ４及びヒューズＦ４をなくすようにしたことから、前記第１の実施の形態と同様の効果を得ることができると共に、調整抵抗をなす抵抗の数を削減することができチップ面積の削減を図ることができる。
なお、本第２の実施の形態では、説明を簡単にするため、調整抵抗をなす抵抗が３個の場合を例にして示したが、本発明はこれに限定するものではなく、調整抵抗をなす抵抗の数とヒューズの数を増やせば選択可能なオフセット補正電圧Ｖａｄｊの数を増やせることは言うまでもない。更に、調整抵抗をなす各抵抗の抵抗値を２のべき乗の系列になるように設定することにより、ｎ個の抵抗で、抵抗値０Ωを含めると２ｎ通りの抵抗値を設定することができ、調整抵抗をなす抵抗の数を大幅に減らすことができ、ＩＣのチップ面積を小さくすることができる。
本発明の第１の実施の形態における差動増幅回路の回路例を示した図である。 本発明の第１の実施の形態における差動増幅回路の他の回路例を示した図である。 図１又は図２の差動増幅回路を使用した２次電池の充電制御装置の例を示した図である。 本発明の第２の実施の形態における差動増幅回路の回路例を示した図である。 本発明の第２の実施の形態における差動増幅回路の他の回路例を示した図である。 従来の充電電流検出回路の回路例を示した図である。 従来の差動増幅回路の回路例を示した図である。
符号の説明
１，１ａ 差動増幅回路
２ バイアス電流源
５ 演算増幅回路
６ 基準電圧発生回路
１０ 充電制御装置
２１ 充電電流検出回路
Ｍ１，Ｍ２ 入力トランジスタ
Ｍ３，Ｍ４，Ｍ７，Ｍ８，Ｍ３１ ＰＭＯＳトランジスタ
Ｍ５，Ｍ６，Ｍ９ ＮＭＯＳトランジスタ
Ｒ１〜Ｒ４，Ｒｂ，Ｒｓｅｎ，Ｒ３１，Ｒ３２ 抵抗
Ｆ１〜Ｆ４，Ｆａ，Ｆｂ ヒューズ

Claims (20)

  1. 制御電極が非反転入力端をなす第１入力トランジスタと、
    制御電極が反転入力端をなす、該第１入力トランジスタと差動対をなす第２入力トランジスタと、
    前記第１入力トランジスタ及び第２入力トランジスタへのバイアス電流を生成するバイアス電流生成回路部と、
    前記第１入力トランジスタの電流経路をなす第１経路に挿入された第１の可変抵抗、及び前記第２入力トランジスタの電流経路をなす第２経路に挿入された第２の可変抵抗からなる調整抵抗で構成され、入力オフセット電圧の調整を行うオフセット調整回路部と、
    を備え、
    前記バイアス電流生成回路部は、前記調整抵抗の抵抗値変動を相殺するように前記バイアス電流を変動させることを特徴とする差動増幅回路。
  2. 前記第１の可変抵抗は、
    直列に接続された複数の第１抵抗と、
    該各第１抵抗に対応して並列に接続された各第１トリミングヒューズと、
    で構成され、
    前記各第１トリミングヒューズが選択的に切断されて抵抗値が可変することを特徴とする請求項１記載の差動増幅回路。
  3. 前記第２の可変抵抗は、
    直列に接続された複数の第２抵抗と、
    該各第２抵抗に対応して並列に接続された各第２トリミングヒューズと、
    で構成され、
    前記各第２トリミングヒューズが選択的に切断されて抵抗値が可変することを特徴とする請求項１又は２記載の差動増幅回路。
  4. 制御電極が非反転入力端をなす第１入力トランジスタと、
    制御電極が反転入力端をなす、該第１入力トランジスタと差動対をなす第２入力トランジスタと、
    前記第１入力トランジスタ及び第２入力トランジスタへのバイアス電流を生成するバイアス電流生成回路部と、
    前記第１入力トランジスタの電流経路をなす第１経路と前記第２入力トランジスタの電流経路をなす第２経路との間に接続された可変抵抗からなる調整抵抗で構成され、入力オフセット電圧の調整を行うオフセット調整回路部と、
    前記第１経路又は第２経路のいずれかに前記調整抵抗を挿入するように接続の切り換えを行う接続切換回路部と、
    を備え、
    前記バイアス電流生成回路部は、前記調整抵抗の抵抗値変動を相殺するように前記バイアス電流を変動させることを特徴とする差動増幅回路。
  5. 前記可変抵抗は、
    直列に接続された複数の抵抗と、
    該各抵抗に対応して並列に接続された各トリミングヒューズと、
    で構成され、
    前記各トリミングヒューズが選択的に切断されて抵抗値が可変することを特徴とする請求項４記載の差動増幅回路。
  6. 前記接続切換回路部は、
    前記第１入力トランジスタ及び前記調整抵抗の接続部と前記バイアス電流生成回路部との接続を遮断するための第１遮断回路と、
    前記第２入力トランジスタ及び前記調整抵抗の接続部と前記バイアス電流生成回路部との接続を遮断するための第２遮断回路と、
    を備え、
    前記第１遮断回路及び第２遮断回路は、それぞれトリミングヒューズで構成されることを特徴とする請求項４又は５記載の差動増幅回路。
  7. 前記バイアス電流生成回路部は、
    前記調整抵抗の抵抗値変動量に比例して抵抗値が変動するバイアス電流生成用抵抗と、
    該バイアス電流生成用抵抗の電圧降下が所定の電圧になるように該バイアス電流生成用抵抗に流れる電流を制御する電流制御回路と、
    該電流制御回路から前記バイアス電流生成用抵抗に流れる電流に比例した電流を前記バイアス電流として生成する比例電流生成回路と、
    を備えることを特徴とする請求項１、２、３、４、５又は６記載の差動増幅回路。
  8. 前記比例電流生成回路は、前記電流制御回路から前記バイアス電流生成用抵抗に流れる電流を前記バイアス電流とすることを特徴とする請求項７記載の差動増幅回路。
  9. 前記バイアス電流生成用抵抗は、前記調整抵抗と同一の抵抗材料で、かつ同一の製造プロセスで形成されることを特徴とする請求項７又は８記載の差動増幅回路。
  10. 前記調整抵抗を構成する各抵抗は、最も小さい抵抗値Ｋに対してＫ×２ｎ（ｎは整数）の系列の異なる抵抗値を有することを特徴とする請求項１、２、３、４、５、６、７、８又は９記載の差動増幅回路。
  11. ２次電池に供給する充電電流が流れる充電電流検出用抵抗の両端電圧を、差動増幅回路を使用した減算回路で接地基準の電圧に変換して該充電電流の検出を行う充電電流検出回路を備え、該充電電流検出回路の出力信号に基づいて前記充電電流を制御し前記２次電池の充電を行う充電制御装置において、
    前記差動増幅回路は、
    制御電極が非反転入力端をなす第１入力トランジスタと、
    制御電極が反転入力端をなす、該第１入力トランジスタと差動対をなす第２入力トランジスタと、
    前記第１入力トランジスタ及び第２入力トランジスタへのバイアス電流を生成するバイアス電流生成回路部と、
    前記第１入力トランジスタの電流経路をなす第１経路に挿入された第１の可変抵抗、及び前記第２入力トランジスタの電流経路をなす第２経路に挿入された第２の可変抵抗からなる調整抵抗で構成され、入力オフセット電圧の調整を行うオフセット調整回路部と、
    を備え、
    前記バイアス電流生成回路部は、前記調整抵抗の抵抗値変動を相殺するように前記バイアス電流を変動させることを特徴とする充電制御装置。
  12. 前記第１の可変抵抗は、
    直列に接続された複数の第１抵抗と、
    該各第１抵抗に対応して並列に接続された各第１トリミングヒューズと、
    で構成され、
    前記各第１トリミングヒューズが選択的に切断されて抵抗値が可変することを特徴とする請求項１１記載の充電制御装置。
  13. 前記第２の可変抵抗は、
    直列に接続された複数の第２抵抗と、
    該各第２抵抗に対応して並列に接続された各第２トリミングヒューズと、
    で構成され、
    前記各第２トリミングヒューズが選択的に切断されて抵抗値が可変することを特徴とする請求項１１又は１２記載の充電制御装置。
  14. ２次電池に供給する充電電流が流れる充電電流検出用抵抗の両端電圧を、差動増幅回路を使用した減算回路で接地基準の電圧に変換して該充電電流の検出を行う充電電流検出回路を備え、該充電電流検出回路の出力信号に基づいて前記充電電流を制御し前記２次電池の充電を行う充電制御装置において、
    前記差動増幅回路は、
    制御電極が非反転入力端をなす第１入力トランジスタと、
    制御電極が反転入力端をなす、該第１入力トランジスタと差動対をなす第２入力トランジスタと、
    前記第１入力トランジスタ及び第２入力トランジスタへのバイアス電流を生成するバイアス電流生成回路部と、
    前記第１入力トランジスタの電流経路をなす第１経路と前記第２入力トランジスタの電流経路をなす第２経路との間に接続された可変抵抗からなる調整抵抗で構成され、入力オフセット電圧の調整を行うオフセット調整回路部と、
    前記第１経路又は第２経路のいずれかに前記調整抵抗を挿入するように接続の切り換えを行う接続切換回路部と、
    を備え、
    前記バイアス電流生成回路部は、前記調整抵抗の抵抗値変動を相殺するように前記バイアス電流を変動させることを特徴とする充電制御装置。
  15. 前記可変抵抗は、
    直列に接続された複数の抵抗と、
    該各抵抗に対応して並列に接続された各トリミングヒューズと、
    で構成され、
    前記各トリミングヒューズが選択的に切断されて抵抗値が可変することを特徴とする請求項１４記載の充電制御装置。
  16. 前記接続切換回路部は、
    前記第１入力トランジスタ及び前記調整抵抗の接続部と前記バイアス電流生成回路部との接続を遮断するための第１遮断回路と、
    前記第２入力トランジスタ及び前記調整抵抗の接続部と前記バイアス電流生成回路部との接続を遮断するための第２遮断回路と、
    を備え、
    前記第１遮断回路及び第２遮断回路は、それぞれトリミングヒューズで構成されることを特徴とする請求項１４又は１５記載の充電制御装置。
  17. 前記バイアス電流生成回路部は、
    前記調整抵抗の抵抗値変動量に比例して抵抗値が変動するバイアス電流生成用抵抗と、
    該バイアス電流生成用抵抗の電圧降下が所定の電圧になるように該バイアス電流生成用抵抗に流れる電流を制御する電流制御回路と、
    該電流制御回路から前記バイアス電流生成用抵抗に流れる電流に比例した電流を前記バイアス電流として生成する比例電流生成回路と、
    を備えることを特徴とする請求項１１、１２、１３、１４、１５又は１６記載の充電制御装置。
  18. 前記比例電流生成回路は、前記電流制御回路から前記バイアス電流生成用抵抗に流れる電流を前記バイアス電流とすることを特徴とする請求項１７記載の充電制御装置。
  19. 前記バイアス電流生成用抵抗は、前記調整抵抗と同一の抵抗材料で、かつ同一の製造プロセスで形成されることを特徴とする請求項１７又は１８記載の充電制御装置。
  20. 前記調整抵抗を構成する各抵抗は、最も小さい抵抗値Ｋに対してＫ×２ｎ（ｎは整数）の系列の異なる抵抗値を有することを特徴とする請求項１１、１２、１３、１４、１５、１６、１７、１８又は１９記載の充電制御装置。
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