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JP7313853B2 - 半導体メモリ - Google Patents

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Description

本発明の実施形態は、半導体メモリに関する。
半導体メモリのようなメモリデバイスにおいて、記憶密度の向上のために、メモリセルの多値化技術が、研究及び開発されている。
特開２０１８－１８５６８号公報
半導体メモリの動作特性を向上する。
実施形態の半導体メモリは、第１のビット線と、第２のビット線と、ソース線と、前記第１のビット線と前記ソース線との間に電気的に接続され、第１のトランジスタと第１のキャパシタとを含む第１のメモリセルと、前記第２のビット線と前記ソース線との間に電気的に接続され、第２のトランジスタと第２のキャパシタとを含む第２のメモリセルと、前記ソース線に電気的に接続された第３のトランジスタと、前記第１のビット線及び前記ソース線に電気的に接続された第４のトランジスタと、前記第２のビット線及び前記ソース線に電気的に接続された第５のトランジスタと、前記第１のビット線に電気的に接続された第１のノードと、前記第２のビット線に電気的に接続された第２のノードと、を含むセンスアンプ回路と、を含み、前記センスアンプ回路は、第１の転送ゲートを介して前記第１のノードに電気的に接続された第１の入力端子と、第２の転送ゲートを介して前記第２のノードに電気的に接続された第２の入力端子と、を有する第１のセンスユニットと、前記第１のノードに電気的に接続された第３の入力端子と、前記第２のノードに電気的に接続された第４の入力端子と、を有する第２のセンスユニットと、前記第１のセンスユニットの前記第１の入力端子に電気的に接続された第１の端子と、前記第２のセンスユニットの前記第４の入力端子に電気的に接続された第２の端子と、を有する第３のキャパシタと、前記第１のセンスユニットの前記第２の入力端子に電気的に接続された第３の端子と、前記第２のセンスユニットの前記第３の入力端子に電気的に接続された第４の端子と、を有する第４のキャパシタと、を含み、前記第４のトランジスタは、前記第１の転送ゲートを介して前記第１のノードに電気的に接続された第５の端子と、前記ソース線に電気的に接続された第６の端子と、を含み、前記第５のトランジスタは、前記第２の転送ゲートを介して前記第２のノードに電気的に接続された第７の端子と、前記ソース線に電気的に接続された第８の端子と、を含み、前記第１のメモリセルは、前記第１のノードに電気的に接続された第９の端子と、前記ソース線に電気的に接続された第１０の端子と、を含み、前記第２のメモリセルは、前記第２のノードに電気的に接続された第１１の端子と、前記ソース線に電気的に接続された第１２の端子と、を含み、前記第１のメモリセルから前記第２のビット線に読み出されたデータを、前記第１のメモリセルに書き込む場合、前記第５のトランジスタをオン状態に設定し、オン状態の前記第５のトランジスタを介して、前記第２のビット線と前記ソース線とを電気的に接続し、前記第１及び第２の転送ゲートをオン状態に設定し、前記ソース線に電気的に接続され且つ前記第２の転送ゲートの一端及び前記第７の端子に接続された前記第２のビット線における第１の部分を、オン状態の前記第２の転送ゲートを介して、前記第２の転送ゲートの他端及び前記第２のメモリセルに接続された前記第２のビット線における第２の部分に電気的に接続して、前記第１のメモリセルに前記データを書き込むための第１の書き込み電圧を生成し、前記第１の書き込み電圧を、前記ソース線を介して、前記第１のメモリセルに印加し、前記第２のメモリセルから前記第１のビット線に読み出されたデータを、前記第２のメモリセルに書き込む場合、前記第４のトランジスタをオン状態に設定し、オン状態の前記第４のトランジスタを介して、前記第１のビット線と前記ソース線とを電気的に接続し、前記第１及び第２の転送ゲートをオン状態に設定し、前記ソース線に電気的に接続され且つ前記第１の転送ゲートの一端及び前記第５の端子に接続された前記第１のビット線における第３の部分を、オン状態の前記第１の転送ゲートを介して、前記第１の転送ゲートの他端及び前記第１のメモリセルに接続された前記第１のビット線における第４の部分に電気的に接続して、前記第２のメモリセルに前記データを書き込むための第２の書き込み電圧を生成し、前記第２の書き込み電圧を、前記ソース線を介して、前記第２のメモリセルに印加し、前記第１の部分又は前記第３の部分の第１の容量が“ＣＡ”と表記され、前記第２の部分又は前記第４の部分の第２の容量が“ＣＢ”と表記され、前記ソース線の第３の容量が“Ｃｘ”と表記される場合、前記ＣＡと前記Ｃｘとの合成容量は、前記ＣＢの２倍である。
実施形態の半導体メモリの構成例を示すブロック図。 実施形態の半導体メモリのメモリセルアレイの構成例を示す回路図。 実施形態の半導体メモリのメモリセルアレイの構成例を示す断面図。 実施形態の半導体メモリのメモリセルの構造の一例を示す図。 メモリセルに保持される信号とデータとの関係を説明するための図。 メモリセルに記憶されるデータの読み出しを説明するための図。 実施形態の半導体メモリのセンスアンプ回路の構成例を示す模式図。 実施形態の半導体メモリの書き込み動作の一例を示すタイミングチャート。 実施形態の半導体メモリの読み出し動作の一例を示すタイミングチャート。 実施形態の半導体メモリの読み出し動作の一例を説明するための模式図。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
［実施形態］
図１乃至図１０を参照して、実施形態の半導体メモリについて、説明する。
（１）構成例
図１乃至図６を用いて、本実施形態の半導体メモリの構成例について、説明する。
＜全体構成＞
図１は、本実施形態の半導体メモリを含むシステムを説明するための図である。
図１に示されるように、あるシステム内において、本実施形態の半導体メモリ（メモリデバイス）８００は、配線又は無線通信によって、プロセッサ９００に接続されている。半導体メモリ８００とプロセッサ９００との間で、コマンドＣＭＤ、アドレスＡＤＲ、データＤＴ及び制御信号などの様々な信号が、送受信される。
半導体メモリ８００は、メモリセルアレイ８０１、ロウ制御回路８０２、カラム制御回路８０３、デコード回路８０４、センスアンプ回路８０５、電圧生成回路８０６、シーケンサ８０８、インターフェイス回路８０９などを含む。
メモリセルアレイ８０１は、複数のメモリセルＭＣを含む。メモリセルＭＣは、ビット線及びワード線などの複数の配線に接続される。メモリセルＭＣは、１ビット以上のデータを、記憶できる。メモリセルアレイ８０１の内部構成は、後述される。
インターフェイス回路８０９は、プロセッサ９００からの信号（コマンドＣＭＤ、アドレスＡＤＲ、データＤＴ及び制御信号など）を受信する。インターフェイス回路８０９は、受信した信号を、半導体メモリ８００内の他の回路へ転送する。
インターフェイス回路８０９は、メモリセルアレイ８０１から読み出されたデータを、プロセッサ９００へ送信する。
デコード回路８０４は、アドレスＡＤＲをデコードする。デコード回路８０４は、アドレスＡＤＲのデコード結果を、ロウ制御回路８０２及びカラム制御回路８０３に出力する。
ロウ制御回路８０２は、メモリセルアレイ８０１のロウを制御する。ロウ制御回路８０１は、アドレスＡＤＲのデコード結果（ロウアドレス）に基づいて、メモリセルアレイ８０１の複数のロウの中から少なくとも１つを選択（活性化）する。ロウ制御回路８０２は、選択されたロウ以外のロウを、非選択状態（非活性化状態）に設定する。
ロウ制御回路８０２は、例えば、ワード線ドライバ回路、スイッチ回路（セレクタ）などを含む。
カラム制御回路８０３は、メモリセルアレイ８０１のカラムを制御する。カラム制御回路８０３は、アドレスＡＤＲのデコード結果（カラムアドレス）に基づいて、メモリセルアレイ８０１の複数のカラムの中から少なくとも１つを選択（活性化）する。カラム制御回路８０３は、選択されたカラム以外のカラムを、非選択状態（非活性化状態）に設定する。
カラム制御回路８０３は、例えば、ビット線ドライバ回路、スイッチ回路（セレクタ）などを含む。本実施形態において、カラム制御回路８０３は、ソース線制御回路（ソース線ドライバ回路）８９を含む。
センスアンプ回路８０５は、カラム制御回路８０３を介して、メモリセルアレイ８０１に接続される。センスアンプ回路８０５は、選択されたメモリセルＭＣからのデータの読み出し時に、選択されたメモリセルＭＣ内に記憶されたデータに対応する信号を、センス及び増幅する。信号のセンス結果に基づいて、選択されたメモリセルＭＣのデータが、読み出される。センスアンプ回路８０５は、選択されたメモリセルＭＣに対するデータの書き込み時に、メモリセルＭＣに書き込むべきデータに応じて、選択されたメモリセルＭＣに接続された配線の電位を制御できる。
例えば、センスアンプ回路８０５は、複数のセンスアンプ８０を有する。センスアンプ８０は、１又は複数のビット線に対応する。
以下において、データの読み出し（読み出し動作）及びデータの書き込み（書き込み動作）時において、動作の対象として選択されたメモリセルは、選択セルとよばれる。動作の対象として選択されないメモリセルは、非選択セルとよばれる。
電圧生成回路８０６は、メモリセルアレイ８０１に対して実行すべき動作に応じて、動作に用いられる複数の電圧を生成する。電圧生成回路８０６は、生成した電圧を、ロウ制御回路８０２、カラム制御回路８０３及びセンスアンプ回路８０５へ、出力する。
シーケンサ８０８は、コマンドＣＭＤ及び制御信号に基づいて、メモリデバイス８００内の複数の回路８０２～８０６の動作を制御する。
本実施形態の半導体メモリ８００は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）である。ＤＲＡＭ８００において、メモリセルＭＣは、少なくとも１つのキャパシタと少なくとも１つのトランジスタとを含む。キャパシタは、メモリセルＭＣのメモリ素子（データ保持部）として用いられる。トランジスタは、メモリセルＭＣの選択素子（スイッチ素子）として用いられる。以下において、メモリセルＭＣ内のトランジスタは、セルトランジスタとよばれる。
（１ａ）メモリセルアレイの構成例
＜回路例＞
図２は、本実施形態のメモリデバイス（例えば、ＤＲＡＭ）のメモリセルアレイの一例を示す等価回路図である。
メモリセルアレイ８０１は、複数のメモリセルＭＣ、複数のワード線ＷＬ（ＷＬａ，ＷＬｂ）、複数のビット線ＢＬ（ＢＬａ，ＢＬｂ）、及び、複数のソース線ＳＬを含む。
ワード線ＷＬは、ロウ制御回路８０２に接続される。ビット線ＢＬ及びソース線ＳＬは、カラム制御回路８０３に接続される。ビット線ＢＬ及びソース線ＳＬは、カラム制御回路８０３を介して、センスアンプ回路８０５に接続される。
例えば、本実施形態のＤＲＡＭ８００は、３次元構造のメモリセルアレイ８０１を有する。メモリセルアレイ８０１内において、複数のメモリセルＭＣは、Ｘ－Ｙ平面内において２次元に配列されるとともに、Ｘ－Ｙ平面に垂直なＺ方向に配列されている。
Ｘ方向に配列された複数のメモリセルＭＣは、共通のワード線ＷＬに接続される。
Ｙ方向に配列された複数のメモリセルＭＣは、共通のビット線ＢＬ、及び、共通のソース線ＳＬに接続される。
本実施形態において、各メモリセルＭＣは、キャパシタ１０と、セルトランジスタ２０と、を含む。例えば、各メモリセルＭＣにおいて、キャパシタ１０及びセルトランジスタ２０は、以下のように、ビット線ＢＬ、ソース線ＳＬ及びワード線ＷＬに接続される。
セルトランジスタ２０の一方の端子（ソース／ドレインの一方、電流経路の一端）が、ビット線ＢＬに接続される。セルトランジスタ２０の他方の端子（ソース／ドレインの他方、電流経路の一端）は、キャパシタ１０の一方の端子に接続される。キャパシタ１０の他方の端子は、ソース線ＳＬに接続される。
セルトランジスタ２０のゲートは、ワード線ＷＬに接続される。
例えば、トランジスタ５０（５０ａ，５０ｂ）が、Ｙ方向におけるメモリセルアレイ８０１の端部に、設けられている。
トランジスタ５０の一方の端子は、ビット線ＢＬに接続されている。トランジスタ５０の他方の端子は、ソース線ＳＬに接続されている。トランジスタ５０ａのゲートは、ワード線ＷＬｚａに接続されている。トランジスタ５０ｂのゲートは、ワード線ＷＬｚｂに接続されている。
トランジスタ５０において、トランジスタ５０とソース線ＳＬとの間に、キャパシタ３０は、設けられない。
メモリセルＭＣに対する所望の動作時において、セルトランジスタ２０に加えて、トランジスタ５０がオン状態に設定される。トランジスタ５０は、メモリセルＭＣの動作に寄与する。トランジスタ５０は、メモリセルＭＣの選択素子として、機能する。
例えば、ＤＲＡＭの実行すべき動作に応じて、ビット線ＢＬａとソース線ＳＬとの間のメモリセルＭＣａが選択された場合、トランジスタ５０ｂが、活性化される。これに対して、ビット線ＢＬｂとソース線ＳＬとの間のメモリセルＭＣｂが選択された場合、トランジスタ５０ａが、活性化される。このように、メモリセルＭＣに対する動作時において、キャパシタ１０は、２つのトランジスタ２０，５０を介して、２つのビット線ＢＬａ，ＢＬｂに接続される。
以下では、トランジスタ５０は、区別化のために、レプリカトランジスタ（又は、ダミートランジスタ）５０ともよばれる。
＜構造例＞
図３は、本実施形態のＤＲＡＭのメモリセルアレイの構造例を説明するための模式図である。図３において、メモリセルアレイの断面構造が、模式的に示されている。図３において、ＤＲＡＭの構成要素を覆う絶縁層（例えば、層間絶縁膜）の図示は、省略する。
図３に示されるように、本実施形態のＤＲＡＭにおいて、メモリセルアレイ８０１は、層間絶縁膜（図示せず）を介して、半導体基板９の上方に設けられている。
複数のセルトランジスタ２０ｂが、Ｙ方向に延在する導電層（配線）４０上方に、設けられている。導電層４０は、ビット線ＢＬｂ（又は、その一部）である。
キャパシタ１０ｂのそれぞれは、対応するトランジスタ２０ｂの上方に設けられている。
Ｙ方向に延在する導電層４１は、複数のキャパシタ１０ｂの上方に、設けられている。導電層４１は、ソース線ＳＬ（又は、その一部）である。
複数のキャパシタ１０ａが、ソース線ＳＬ上に設けられている。
セルトランジスタ２０ａのそれぞれは、対応するキャパシタ１０ａの上方に設けられている。
Ｙ方向に延在する導電層４２が、セルトランジスタ２０ａの上方に設けられている。導電層４２は、ビット線ＢＬａ（又はその一部）である。
このように、本実施形態のＤＲＡＭにおいて、キャパシタ１０（１０ａ，１０ｂ）及びセルトランジスタ２０（２０ａ，２０ｂ）が、半導体基板９の表面に対して垂直方向（Ｚ方向）に積層されている。
これによって、３次元構造のメモリセルアレイ８０１が、構成される。
メモリセルＭＣにおいて、キャパシタ１０（１０ａ，１０ｂ）は、２つの導電層１１，１３と、絶縁層１２と、を含む。絶縁層１２は、２つの導電層１１，１３間に設けられている。
導電層１１，１３は、キャパシタ１０の電極である。以下において、説明の区別化のために、導電層１１，１３は、キャパシタ電極１１，１３とよばれる。絶縁層１２は、キャパシタ電極１１，１３間の誘電体である。絶縁層１２は、キャパシタ絶縁膜１２とよばれる。
キャパシタ１０は、電荷を保持できる。キャパシタ１０の静電容量Ｃｓは、２つのキャパシタ電極１１，１３の対向面積、キャパシタ絶縁膜１２の材料の誘電率、及びキャパシタ絶縁膜１２の膜厚などの制御に応じて、適宜設定される。
セルトランジスタ２０（２０ａ，２０ｂ）は、複数の半導体層２１１，２１２，２１３、ゲート電極２２及びゲート絶縁膜２３を含む。
ゲート絶縁膜２３は、半導体層２１２の側面上に設けられている。半導体層２１２の側面は、半導体基板９の表面（Ｘ－Ｙ平面）に対してほぼ垂直な面である。
ゲート電極２２は、半導体層２１２の側面にゲート絶縁膜２３を介して対向する。ゲート電極２２は、Ｘ方向に延在する。ゲート電極２２は、ワード線ＷＬとして用いられる。
半導体層２１２は、Ｚ方向において、２つの半導体層２１１，２１３間に設けられている。半導体層２１１，２１３は、セルトランジスタ２０のソース／ドレイン層２１１，２１３である。半導体層２１２は、セルトランジスタ２０のチャネル層（チャネル領域）である。セルトランジスタ２０のゲート電圧が、セルトランジスタ２０のしきい値電圧以上である場合に、チャネル層２１２内に、チャネルが形成される。
セルトランジスタ２０の電流経路は、半導体基板９の表面（Ｘ－Ｙ平面）に対してほぼ垂直な方向に設定されている。このようなトランジスタ２０は、縦型トランジスタとよばれる。
図４は、メモリセルに用いられるキャパシタ及びセルトランジスタの構造の一例を示す鳥瞰図である。
例えば、キャパシタ１０の一方のキャパシタ電極１３は、円柱状（又は角柱状）の構造を有する。キャパシタ電極１３の一端は、導電層（ソース線）４１に接続される。キャパシタ絶縁膜１２が、キャパシタ電極１３の他端及び側面を覆うように、キャパシタ電極１３上に設けられている。キャパシタ１０の他方のキャパシタ電極１１は、キャパシタ絶縁膜１２の上面及び側面を覆うように、キャパシタ絶縁膜１２上に設けられている。
キャパシタ１０の静電容量Ｃｓは、絶縁層１２を介した２つの導電層１１，１３の対向面積に応じる。尚、絶縁層１２の材料及び膜厚によって、静電容量Ｃｓの大きさが制御されてもよい。
例えば、導電層１１，１３の材料は、金属、半導体、及び、導電性化合物などの中から選択される。絶縁層１２の材料は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及び、高誘電体物などの中から選択される。
セルトランジスタ２０において、半導体層２１１，２１２，２１３は、Ｚ方向においてキャパシタ電極１３と導電層４２との間に設けられている。
ソース／ドレイン層２１１は、例えば、コンタクトプラグ１９１を介して、キャパシタ電極１１上に設けられている。
チャネル層２１２は、ソース／ドレイン層２１１上に積層されている。ソース／ドレイン層２１３は、チャネル層２１２上に積層されている。
ゲート絶縁膜２３が、チャネル層２１２の側面上に設けられている。
ゲート電極２２が、ゲート絶縁膜２３を介して、チャネル層２１２の側面に対向している。
ソース／ドレイン層２１３と導電層４２との間に、コンタクトプラグが設けられてもよい。
半導体層２１１，２１２，２１３の材料は、シリコン、シリコンゲルマニウム、ゲルマニウム、及び酸化物半導体などから選択される。例えば、酸化物半導体は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び錫（Ｓｎ）等のうち１以上を含む酸化物である。一般に、酸化物半導体のバンドギャップは、シリコンのバンドギャップより大きい。これに伴って、電圧が印加されていない状態における酸化物半導体の導電率は、電圧が印加されていない状態におけるシリコンの導電率より低い。それゆえ、酸化物半導体（例えば、ＩｎＧａＺｎＯ）が半導体層２１１，２１２，２１３に用いられた場合、セルトランジスタ２０のカットオフ特性が向上し、リーク電流が低減される。この結果として、メモリセルＭＣのデータリテンション特性が、向上する。
尚、メモリセルＭＣの構造は、図３及び図４の構造に限定されない。
例えば、トランジスタ５０（５０ａ，５０ｂ）が、メモリセルアレイ８０１のＹ方向の端部に設けられる。
トランジスタ５０は、セルトランジスタ２０と実質的に同じ構造を有する。
トランジスタ５０は、複数の半導体層２１１，２１２，２１３、ゲート電極２２及びゲート絶縁膜２３を含む。ゲート電極２２は、ゲート絶縁膜２３を介して、半導体層２１２に対向している。半導体層（チャネル層）２１２は、Ｚ方向において、２つの半導体層（ソース／ドレイン層）２１１，２１３間に設けられている。
トランジスタ５０ａの一端は、ビット線ＢＬａに接続されている。トランジスタ５０ａの他端は、コンタクトプラグ３０ａを介して、ソース線ＳＬに接続されている。トランジスタ５０ｂの一端は、ビット線ＢＬｂに接続されている。トランジスタ５０ｂの他端は、コンタクトプラグ３０ｂを介して、ソース線ＳＬに接続されている。キャパシタは、トランジスタ５０とソース線ＳＬとの間に設けられない。
トランジスタ５０の容量成分は、メモリセルＭＣの容量、及び／又は、メモリセルＭＣとセンスアンプ回路８０５とを接続する配線（例えば、ビット線ＢＬ及びソース線ＳＬ）の配線容量に付加される。トランジスタ５０によって、メモリセルＭＣの容量及び／又はビット線ＢＬ及びソース線ＳＬの配線容量が、調整され得る。
メモリセルアレイ８０１の下方の領域において、ＤＲＡＭに含まれる複数の回路８０２～８０９が、半導体基板９上に設けられている。
図３において、図示の簡略化のために、２つの電界効果トランジスタＴＲのみが、図示されている。但し、半導体基板９上において、複数のＰ型／Ｎ型の電界効果トランジスタＴＲ、複数の抵抗素子、及び、複数の容量素子などが、設けられている。これらの素子によって、ＤＲＡＭ８００の回路８０１～８０９が構成される。
トランジスタＴＲは、半導体基板９内の半導体領域（アクティブ領域）ＡＡ内に設けられている。半導体領域は、素子分離絶縁層９９９によって区画された領域である。
トランジスタＴＲは、２つのソース／ドレイン層９４を有する。ソース／ドレイン層９４は、半導体領域内に設けられている。ゲート電極９２は、ゲート絶縁膜９３を介して、チャネル領域上方に設けられている。トランジスタＴＲにおいて、チャネル領域は、２つのソース／ドレイン層９４間の領域である。
ゲート電極９２及びソース／ドレイン層９４は、コンタクト（図示せず）を介して、配線（図示せず）に接続される。
例えば、図３において、トランジスタＴＲを含む回路は、センスアンプ回路８０５とする。
本実施形態のＤＲＡＭ８００において、ビット線ＢＬは、カラム選択スイッチＳＷ（ＳＷａ，ＳＷｂ）を介して、センスアンプ回路８０５の対応するセンスアンプ８０に接続される。
カラム選択スイッチ（転送ゲート）ＳＷは、縦型の電界効果トランジスタである。カラム選択スイッチＳＷの構造は、セルトランジスタ２０と実質的に同じである。カラム選択スイッチＳＷは、チャネル層２１２、ソース／ドレイン層２１１，２１３、ゲート電極２２及びゲート絶縁膜２３を有する。カラム選択スイッチＳＷのゲート電極２２に、アドレスに対応する制御信号が、供給される。これによって、センスアンプ８０とビット線ＢＬとの電気的な接続が、制御される。
カラム選択スイッチＳＷａは、ビット線ＢＬａとセンスアンプ回路８０５のノードとの間に設けられている。カラム選択スイッチＳＷａの一方の端子（ソース／ドレイン層２１３）は、ビット線ＢＬａに接続される。カラム選択スイッチＳＷａの他方の端子（ソース／ドレイン層２１１）は、コンタクトプラグ３９ａ、拡散層９９ａ及び導電層（図示せず）などを介して、対応するセンスアンプ８０の第１の端子（ノード）に接続される。
カラム選択スイッチＳＷｂは、ビット線ＢＬｂとセンスアンプ回路８０５のノードとの間に設けられている。カラム選択スイッチＳＷｂの一方の端子は、ビット線ＢＬｂに接続される。カラム選択スイッチＳＷｂの他方の端子は、導電層３５ｂ、コンタクトプラグ３９ｂ及び拡散層９９ｂなどを介して、対応するセンスアンプ８０の第２の端子（ノード）に接続される。
本実施形態において、転送ゲートＴＸが、ソース線ＳＬとセンスアンプ８０のとの間に設けられている。転送ゲートＴＸは、電界効果トランジスタである。転送ゲートＴＸは、カラム選択スイッチＳＷ及びセルトランジスタ２０と実質的に同じ構造を有している。転送ゲートＴＸは、チャネル層２１２、ソース／ドレイン層２１１，２１３、ゲート電極２２及びゲート絶縁膜２３を有する。転送ゲートＴＸのゲート電極２２に、制御信号が、供給される。これによって、センスアンプ８０とソース線ＳＬとの電気的な接続が、制御される。
転送ゲートＴＸの一方の端子（ソース／ドレイン層）は、コンタクトプラグ３１を介して、ソース線ＳＬ（導電層４１）に接続される。転送ゲートＴＸの他方の端子（ソース／ドレイン層）は、導電層３５ｃ、コンタクトプラグ３９ｃ及び拡散層９９ｃなどを介して、センスアンプ８０に接続される。例えば、Ｚ方向における導電層３５ｃの位置（配線レベル）は、Ｚ方向におけるビット線ＢＬｂの位置と実質的に同じである。
転送ゲートＴＸは、ある大きさの静電容量Ｃｚを有する。転送ゲートＴＸは、ソース線ＳＬに対する配線容量の一部として作用し得る。転送ゲートＴＸは、ソース線ＳＬの配線容量の調整用に設けられている。図３において、１つのソース線ＳＬに、１つの転送ゲートＴＸが接続されている例が示されているが、これに限定されない。２つ以上の転送ゲートＴＸが、１つのソース線ＳＬに接続されてもよい。ソース線ＳＬの容量の調整用の転送ゲートが、ソース線ＳＬに接続されなくともよい。
例えば、コンタクトプラグ３９ａ，３９ｂ，３９ｃは、カラム制御回路を介して、センスアンプ回路８０５に接続されている。対応するセンスアンプ８０に共通に接続されるコンタクトプラグ３９ａ，３９ｂ，３９ｃは、メモリセルアレイ８０１の一端側の領域内に設けられている。
カラム選択スイッチＳＷ及び転送ゲートＴＸの容量成分は、センスアンプ８０のノードの容量（メモリセルとセンスアンプの回路を接続する配線の容量）として含まれ得る。
本実施形態のＤＲＡＭにおいて、メモリセルＭＣは、２ビット以上のデータを保持できる。２ビット以上のデータを保持するメモリセルは、ＭＬＣ（Multi Level Cell）とよばれる。以下において、ＭＬＣとして、２ビットのデータ（“００”、“０１”、“１０”及び“１１”）を記憶するメモリセルが、例示される。
図５は、２ビットのデータとキャパシタに保持される電荷量との関係を示す模式図である。図５のグラフの縦軸は、キャパシタの電荷量に対応する。
図５に示されるように、２ビットのデータを記憶するＭＬＣにおいて、“００”データが電荷量Ｑ１に関連付けられ、“０１”データが電荷量Ｑ２に関連付けられ、“１０”データが電荷量Ｑ３に関連付けられ、“１１”データが電荷量Ｑ４に関連付けられる。
例えば、０Ｖの電圧値が電荷量Ｑ１に対応し、電圧値ＶＤＤが電荷量Ｑ４に対応する。また、電圧値（１／３）×ＶＤＤが電荷量Ｑ２に対応し、電圧（２／３）×ＶＤＤが電荷量Ｑ３に対応する。このように、電圧と電荷量との対応付けが可能なように、メモリセルＭＣの構成が設定される。
これによって、本実施形態のＤＲＡＭのメモリセルは、２ビットのデータを記憶可能なＭＬＣとして機能する。
図６は、データと読み出し電圧との関係を示す図である。
グラフの横軸は、読み出しデータに対応する。グラフの縦軸は、読み出し電圧に対応する。
上述のように、メモリセルＭＣは、“００”、“０１”、“１０”、及び、“１１”のデータを記憶することが可能である。
読み出し動作において、上位ビットにおける“１”と“０”との判別は、“０１”データに対応する電圧値と“１０”データに対応する電圧値との間の電圧値を用いることで、実行できる。例えば、（１／２）×ＶＤＤの電圧値が、上位ビットの“０”と“１”との判定電圧（参照電圧）に用いられる。
上位ビットが“０”である場合、下位ビットにおける“１”及び“０”は、“００”データに対応する電圧値と“０１”データに対応する電圧値との大小関係に基づいて、判別できる。例えば、０Ｖと（１／３）×ＶＤＤとの間の電圧値（例えば、（１／６）×ＶＤＤ）が、“０”の上位ビットを有するデータにおける下位ビットの“１”と“０”との判定電圧に用いられ得る。
上位ビットが“１”である場合、下位ビットにおける“１”及び“０”は、“１０”データに対応する電圧値と“１１”データに対応する電圧値との大小関係に基づいて、判別できる。例えば、（２／３）×ＶＤＤの電圧値とＶＤＤ電圧値との間の電圧値（例えば、（５／６）×ＶＤＤ）が、“１”の上位ビットを有するデータに対する下位ビットの“１”と“０”との判定電圧に用いられ得る。
このように、メモリセルＭＣ内の２ビットのデータ（４つのデータ）が、判別できる。
（１ｂ）センスアンプ回路の構成例
図７は、本実施形態のＤＲＡＭにおけるセンスアンプ回路の構成例について、説明する。
図７は、本実施形態のＤＲＡＭにおけるセンスアンプ回路を説明するための等価回路図である。
センスアンプ回路８０５は、複数のセンスアンプ８０を含む。例えば、１つのセンスアンプ８０が、１つ（又は複数）のビット線対（ＢＬａ，ＢＬｂ）に対応する。
センスアンプ８０の第１のノードＮＤ１（ＮＤ１ａ，ＮＤ１ｂ）は、ビット線ＢＬａに接続されている。センスアンプの第２のノードＮＤ２（ＮＤ２ａ，ＮＤ２ｂ）は、ビット線ＢＬｂに接続されている。
本実施形態において、センスアンプ８０は、容量結合型のセンスアンプである。本実施形態において、容量結合型のセンスアンプ８０は、２ビットのデータを読み出し（判別）可能なように、構成されている。
センスアンプ８０は、第１のセンスユニット８Ａ、第２のセンスユニット８Ｂ及び１以上の転送ゲート（スイッチ素子）ＴＧを含む。
第１及び第２のセンスユニット８Ａ，８Ｂは、ビット線ＢＬの電位をセンスできる。第１及び第２のセンスユニット８Ａ，８Ｂは、ビット線ＢＬの電位を増幅できる。
第１のセンスユニット８Ａの一方の入力端子は、ノードＮＤ１ａに接続され、第１のセンスユニット８Ａの他方の入力端子は、ノードＮＤ２ａに接続されている。
第２のセンスユニット８Ｂの一方の入力端子は、ノードＮＤ１ｂに接続され、第２のセンスユニット８Ｂの他方の入力端子は、ノードＮＤ２ｂに接続されている。
センスユニット８Ａは、キャパシタ（容量性カップリング）Ｃ１ａ，Ｃ１ｂを介して、センスユニット８Ｂに接続されている。キャパシタＣ１ａの静電容量は、キャパシタＣ１ｂの静電容量とほぼ同じである。
センスユニット８Ａの一方の入力端子は、キャパシタＣ１ａを介して、センスユニット８Ｂの一方の入力端子に接続されている。センスユニット８Ａの他方の入力端子は、キャパシタＣ１ｂを介して、センスユニット８Ｂの他方の入力端子に接続されている。
制御信号ＳＥＮａが、センスユニット８Ａに供給される。センスユニット８Ａの動作（活性化／非活性化）は、制御信号ＳＥＮａの信号レベルに応じて、制御される。
制御信号ＳＥＮｂが、センスユニット８Ｂに供給される。センスユニット８Ｂの動作（活性化／非活性化）は、制御信号ＳＥＮｂの信号レベルに応じて、制御される。
センスユニット８Ａは、メモリセルＭＣ内のデータの上位ビットが、“０”であるか“１”であるかをセンスする。上位ビットの値に対応する信号（電位）は、領域Ａ１側のノードＮＤ１ａ，ＮＤ２ａ内に、保持（蓄積）される。領域（保持領域又は判定領域）Ａ１に保持された信号を用いて、選択セル内のデータの上位ビットが、判定される。
センスユニット８Ｂは、メモリセルＭＣ内のデータの下位ビットが、“０”であるか“１”であるかをセンスする。下位ビットの値に対応する信号は、領域Ａ２側のノードＮＤ１ｂ，ＮＤ２ｂ内に、保持（蓄積）される。領域（保持領域又は判定領域）Ａ２に保持された信号を用いて、選択セル内のデータの下位ビットが、判定される。
転送ゲートＴＧ（ＴＧａ，ＴＧｂ）は、第１のセンスユニット８Ａと第２のセンスユニット８Ｂとの間に、設けられている。
転送ゲートＴＧａの一方の端子は、ノードＮＤ１ａに接続され、転送ゲートＴＧａの他方の端子は、ノードＮＤ２ａに接続されている。転送ゲートＴＧｂの一方の端子は、ノードＮＤ１ｂに接続され、転送ゲートＴＧｂの他方の端子は、ノードＮＤ２ｂに接続されている。制御信号ＳＴＧが、転送ゲートＴＧａ，ＴＧｂのゲートに供給される。制御信号ＳＴＧによって、転送ゲートＴＧａ，ＴＧｂのオン及びオフが、制御される。
転送ゲートＴＧａは、センスアンプ８０内において、ビット線ＢＬａ（ビット線ＢＬａを含む配線）を２つの部分７０ａ，７０ｂに電気的に分割するように、設けられている。
転送ゲートＴＧａの一方の端子（電流経路の一端）は、ビット線ＢＬａの第１の部分７０ａに接続され、転送ゲートＴＧａの他方の端子（電流経路の他端）は、ビット線ＢＬａの第２の部分７０ｂに接続される。
転送ゲートＴＧｂは、センスアンプ８０内において、ビット線ＢＬｂ（ビット線ＢＬｂを含む配線）を２つの部分７１ａ，７１ｂに電気的に分割するように、設けられている。転送ゲートＴＧｂの一方の端子は、ビット線ＢＬｂの第１の部分７１ａに接続され、転送ゲートＴＧｂの他方の端子は、ビット線ＢＬｂの第２の部分７１ｂに接続される。
部分７０ａは、ノードＮＤ１ａ（センスユニット８Ａの一方の入力端子）に接続され、部分７１ａは、ノードＮＤ２ａ（センスユニット８Ａの他方の入力端子）に接続される。
部分７０ｂは、ノードＮＤ１ｂ（センスユニット８Ｂの一方の入力端子）に接続され、部分７１ｂは、ノードＮＤ２ｂ（センスユニット８Ｂの他方の入力端子）に接続されている。
図７において、センスアンプ８０に対するメモリセル及びレプリカトランジスタの接続関係が模式的に示されている。
センスユニット８Ａは、センスアンプ８０の領域Ａ１内に設けられている。センスユニット８Ｂは、センスアンプ８０の領域Ａ２内に設けられている。
上記のセンスアンプ８０の構成に対して、メモリセルＭＣは、センスアンプ８０の領域Ａ１側において、センスアンプ８０に接続される。メモリセルＭＣは、転送ゲートＴＧａ，ＴＧｂを介して、センスユニット８Ａに接続される。メモリセルＭＣは、転送ゲートＴＧａ，ＴＧｂを介さずに、センスユニット８Ｂに接続される。
この場合において、２つのメモリセルＭＣａ，ＭＣｂが、部分７０ｂと部分７１ｂとの間に接続されていると、みなすことができる。レプリカトランジスタ５０ａ，５０ｂは、センスアンプ８０の領域Ａ１側において、センスアンプ８０に接続されている。２つのレプリカトランジスタ５０ａ，５０ｂは、部分７０ａと部分７１ａとの間に接続されていると、みなすことができる。
このように、容量結合型センスアンプ８０において、メモリセルＭＣは、センスアンプ８０を中央にレプリカトランジスタ５０が設けられた領域Ａ１とは反対側の領域Ａ２内に設けられている。
ソース線ＳＬは、ソース線制御回路８９に接続されている。ソース線ＳＬの電位は、ソース線制御回路８９によって、制御され得る。ソース線ＳＬは、転送ゲート（図示せず）を介して、センスアンプ８０に接続されてもよい。
センスアンプ８０は、容量ＣＡ，ＣＢを有する。容量ＣＡ，ＣＢは、センスユニット８Ａ，８Ｂに接続された配線ＢＬａ，ＢＬｂの配線容量、及び、素子ＴＧ，５０の容量成分（インピーダンス）などに起因する。
ソース線ＳＬは、配線容量（以下では、ソース線容量ともよばれる）Ｃｘを有する。
本実施形態のＤＲＡＭにおいて、読み出し動作における多値データの書き戻し（再書き込み動作）時に、ソース線ＳＬを用いて、データを選択セルＭＣに書き戻す。選択セルに対する再書き込み動作は、ソース線ＳＬを介して、実行される。
データの書き戻しのための電圧（以下では、再書き込み電圧とよばれる）ＶＲＷの電圧値は、配線容量ＣＡ，ＣＢ，Ｃｘに保持された信号量（例えば、電位）に基づいて決定される。再書き込み電圧ＶＲＷは、センスアンプ８０（センスアンプ回路８０５）からソース線ＳＬに供給される。
上位ビットの判定に用いられる信号（領域Ａ１側に保持される信号）は、部分７０ａ，７１ａの配線容量ＣＡとソース線の配線容量Ｃｘとの合成容量に、保持される。
下位ビットの判定に用いられる信号（領域Ａ２側に保持される信号）は、部分７０ｂ，７１ｂの配線容量ＣＢに、保持される。
領域Ａ１側の配線容量の大きさは、ソース線ＳＬの配線容量Ｃｘに応じて、調整及び増幅される。
本実施形態において、配線容量ＣＡ，ＣＢ，Ｃｘの静電容量の比は、以下のように、設定される。
Ｃｘ×ＣＡ／（Ｃｘ＋ＣＡ）：ＣＢ ＝ ２：１
このように、部分７０ａ，７１ａとソース線ＳＬとの間の合成容量Ｃｘ×ＣＡ／（Ｃｘ＋ＣＡ）は、部分７０ｂ，７１ｂの配線容量の２倍程度に設定される。
尚、配線容量ＣＢは、以下のように示され得る。
ＣＢ＝Ｃｘ×ＣＡ／（２×（Ｃｘ＋ＣＡ））
本実施形態において、容量ＣｘとメモリセルＭＣの容量Ｃｓの比（Ｃｘ／Ｃｓ）を大きくすることで、読み出し動作時に生じる信号量（センスアンプによってセンスされる信号の大きさ）が、増大できる。本実施形態において、メモリセルＭＣの容量Ｃｓが比較的小さい場合であっても、ソース線ＳＬの容量を大きくすることで、信号量を増大できる。
（２）動作例
図８及び図９を参照して、本実施形態の半導体メモリ（例えば、ＤＲＡＭ）の動作例（制御方法）について、説明する。ここでは、図１乃至図７も、本実施形態の半導体メモリの動作の説明に、適宜用いられる。
本実施形態のＤＲＡＭにおいて、メモリセルが、２ビットのデータ（“００”、“０１”、“１０”、“１１”）を記憶する場合における、ＤＲＡＭの書き込み動作及び読み出し動作が、説明される。
以下において、選択ビット線は“ＢＬ－ｓ”と表記され、選択ビット線と相補の関係のビット線は、“ｂＢＬ－ｓ”と表記される。
（２ａ）書き込み動作
図８を用いて、本実施形態のメモリデバイスの書き込み動作について、説明する。
本実施形態のＤＲＡＭにデータが書き込まれる場合、外部デバイス（例えば、ＣＰＵ）は、本実施形態のＤＲＡＭに、書き込みコマンド、アドレス及びデータ（書き込みデータ）を送信する。また、外部デバイスは、本実施形態のＤＲＡＭに、制御信号を送信する。
本実施形態のＤＲＡＭは、書き込みコマンド、アドレス、データ及び制御信号を受信する。
本実施形態のＤＲＡＭは、書き込みコマンド及び制御信号に基づいて、アドレスに対応する選択セルに、受信したデータを書き込む。
ＤＲＡＭ８００内において、シーケンサ８０８が、書き込み動作のための各種の制御を、他の回路に対して実行する。
デコード回路８０４は、アドレスをデコードする。デコード回路８０４は、デコード結果をロウ制御回路８０２及びカラム制御回路８０３に送信する。
ロウ制御回路８０２は、アドレスのデコード結果に基づいて、ワード線ＷＬの活性化／非活性化を制御する。カラム制御回路８０３は、アドレスのデコード結果に基づいて、ビット線ＢＬ及びソース線ＳＬの活性化／非活性化を制御する。
電圧生成回路８０６は、書き込み動作に用いられる様々な電圧を、生成する。電圧生成回路８０６は、生成した電圧を、他の回路に供給する。
時刻ｔ１ａにおいて、書き込み電圧ＶＷＲが、選択ビット線ＢＬ－ｓに印加される。
ビット線に対する書き込み電圧の印加と実質的に同じタイミングで、電圧値Ｖ１を有する選択電圧が、選択ワード線ＷＬに印加される。電圧値Ｖ１は、セルトランジスタ２０のオン電圧（以下では、オン電圧Ｖ１とも表記される）である。これによって、選択セルＭＣ内において、セルトランジスタ２０が、オン状態に設定される。
書き込み電圧ＶＷＲが、オン状態のセルトランジスタ２０を介して、選択セルＭＣ内のキャパシタ１０に印加される。
尚、書き込み電圧ＶＷＲの印加時において、選択ソース線ＳＬ－ｓ、相補のビット線ｂＢＬ－ｓ及びレプリカワード線ＷＬｚ－ｓの電位は、０Ｖに設定されている。但し、ワード線ＷＬｚ－ｓに対する選択電圧の印加によって、選択セルに対応するレプリカトランジスタ５０が、オン状態に設定されてもよい。
例えば、所定の電位の非選択電圧（例えば、０Ｖより大きい電圧）が、非選択ビット線及び非選択ソース線に、印加されている。
本実施形態のＤＲＡＭに関して、２ビットのデータを保持するＭＬＣの書き込み動作において、選択セルＭＣに書き込まれるデータに応じて、キャパシタ１０に印加される書き込み電圧ＶＷＲの電圧値が制御される。
“００”のデータがメモリセルＭＣに書き込まれる場合、書き込み電圧ＶＷＲの電圧値が、電圧値ＶｗＡに設定される。“０１”のデータがメモリセルＭＣに書き込まれる場合、書き込み電圧ＶＷＲの電圧値が、電圧値ＶｗＢに設定される。“１０”のデータがメモリセルＭＣに書き込まれる場合、書き込み電圧ＶＷＲの電圧値が、電圧値ＶｗＣに設定される。“１１”のデータがメモリセルＭＣに書き込まれる場合、書き込み電圧ＶＷＲの電圧値が、電圧値ＶｗＤに設定される。
例えば、電圧値ＶｗＤは、電源電圧ＶＤＤである。電圧値ＶｗＣは、（２／３）×ＶＤＤである。電圧値ＶｗＢは、（１／３）×ＶＤＤである。電圧値ＶｗＡは、０Ｖ（グランド電圧ＶＳＳ）である。
これによって、選択ビット線ＢＬ－ｓと選択ソース線ＳＬ－ｓとの間の電位差が、書き込み電圧ＶＷＲとして、選択セルＭＣに印加される。
選択セルＭＣにおいて、電荷が、書き込み電圧ＶＷＲの電圧値に応じて、キャパシタ１０内に保持（蓄積）される。
この結果として、選択セルＭＣにおいて、キャパシタ１０内に蓄積された電荷量に応じたデータが、書き込まれる。選択セルＭＣは、２ビットデータを保持する。
尚、ビット線ＢＬ－ｓの電位が、ある一定の電圧値（例えば、電圧値Ｖｄｄ）に設定され、ソース線ＳＬの電位が、書き込みデータに応じた値に設定されることによって、書き込みデータに応じた書き込み電圧ＶＷＲが、選択セルＭＣに印加されてもよい。
時刻ｔ２ａにおいて、選択ワード線ＷＬ－ｓの電位は、電圧値Ｖ１から０Ｖに低下される。これによって、選択セルＭＣにおいて、セルトランジスタ２０は、オフ状態に設定される。選択ビット線ＢＬ－ｓの電位は、書き込み電圧ＶＷＲの値から０Ｖに低下される。これによって、選択セルに対する書き込み電圧の印加は、停止される。
以上のように、本実施形態のＤＲＡＭの書き込み動作が、完了する。
（２ｂ）読み出し動作
図９を用いて、本実施形態のＤＲＡＭの読み出し動作について、説明する。
以下のように、ＤＲＡＭにおいて、読み出し動作のシーケンスは、データの読み出しとデータの再書き込みとを含む。ここでは、ビット線ＢＬａとソース線ＳＬとの間のメモリセルＭＣａが選択された場合における本実施形態のＤＲＡＭの読み出し動作について、説明する。
＜データの読み出し＞
上述のＭＬＣの書き込み動作によって、メモリセルＭＣのキャパシタ１０は、記憶すべきデータに応じたキャパシタ電圧ＶＣを保持する。メモリセルＭＣが２ビットのデータを記憶する場合、データの上位ビットの読み出し（判定）とデータの下位ビットの読み出しが、選択セルＭＣに対して実行される。
ＤＲＡＭ８００に対する読み出し動作の実行時において、プロセッサ９００は、読み出しコマンドＣＭＤ、アドレスＡＤＲ及び制御信号などを、ＤＲＡＭ８００に送信する。
書き込み動作と実質的に同様に、シーケンサ８０８は、受信された読み出しコマンド及び制御信号に基づいて、読み出し動作の実行のために、各回路８０２～８０６の動作を制御する。アドレスＡＤＲに基づいて、選択ビット線ＢＬ－ｓ，ｂＢＬ－ｓ、選択ソース線ＳＬ－ｓ、及び、選択ワード線ＷＬ－ｓなどが、順次活性化される。
時刻ｔ１ｂにおいて、選択ビット線ＢＬ－ｓ（ここでは、ビット線ＢＬａ）及びビット線ｂＢＬ－ｓ（ここでは、ビット線ＢＬｂ）は、カラム制御回路８０３又はセンスアンプ回路８０５によって、所定の電位にプリチャージされる。選択ビット線ＢＬ－ｓ，ｂＢＬ－ｓの電位は、例えば、（１／２）×ＶＤＤに設定される。例えば、非選択ビット線の電位は、選択ビット線ＢＬ－ｓ，ｂＢＬ－ｓと同様に、（１／２）×ＶＤＤに設定される。尚、非選択ビット線は、電気的にフローティングな状態に設定されてもよい。
時刻ｔ２ｂにおいて、電圧値Ｖ１の電圧ＶＷＬが、ロウ制御回路８０２によって、選択ワード線ＷＬ－ｓに印加される。これによって、セルトランジスタ２０が、オン状態に設定される。選択ワード線ＷＬ－ｓに対するオン電圧Ｖ１の印加時において、０Ｖ（グランド電圧ＶＳＳ）が、非選択ワード線に印加される。これによって、非選択セルは、オフ状態に維持される。オフ状態のセルトランジスタによって、非選択セルのキャパシタ１０は、ビット線ＢＬａ，ＢＬｂから電気的に分離される。
選択セルＭＣのセルトランジスタ２０がオン状態である期間において、センスアンプ回路８０５（又はカラム制御回路８０３）が、読み出し電圧ＶＲＤを、選択セルＭＣに印加される。読み出し電圧ＶＲＤは、選択ビット線ＢＬ－ｓ（及びビット線ｂＢＬ－ｓ）に印加される。読み出し電圧ＶＲＤの電圧値Ｖｒは、例えば、（１／２）×ＶＤＤである。
読み出し電圧ＶＲＤの印加によって、選択セルＭＣ内のデータの上位ビットが“１”であるか（選択セルＭＣのデータが“１１”又は“１０”であるか）、又は、“０”であるか（選択セルＭＣのデータが“０１”又は“００”であるか）、判定される。
図５及び図６を用いて説明したように、選択セルＭＣのデータの上位ビットが“１”である場合（選択セルＭＣ内のデータが“１１”又は“１０”のデータである場合）、選択セルＭＣのキャパシタ１０の電位は、選択ビット線ＢＬ－ｓに印加された電圧値（１／２）×ＶＤＤより高い。
この場合において、選択セルＭＣ内のキャパシタ１０の電荷は、選択ビット線ＢＬ－ｓに移動する。この結果として、ビット線ＢＬ－ｓの電位は増加し、キャパシタ１０の電位は低下する。
例えば、選択セルＭＣが“１１”データを記憶している場合、選択ビット線ＢＬ－ｓの電位は、ΔＶの値だけ上がる。この場合において、選択ビット線ＢＬ－ｓの電位は、（１／２）×ＶＤＤ＋ΔＶとなる。“ΔＶ”は、“１１”データを保持するキャパシタ１０の信号電圧Ｖｓの絶対値に実質的に相当する。
選択セルＭＣが“１０”データを記憶している場合、選択ビット線ＢＬ－ｓの電位は、（１／３）×ΔＶの値だけ上がる。この場合において、選択ビット線ＢＬ－ｓの電位は、（１／２）×ＶＤＤ＋（１／３）×ΔＶとなる。
選択セルＭＣのデータの上位ビットが“０”である場合、選択セルＭＣのキャパシタの電位は、選択ビット線ＢＬ－ｓに印加された電圧値（１／２）×ＶＤＤより低い。
この場合において、ビット線ＢＬ－ｓの電荷が、選択セルＭＣ内のキャパシタ１０に移動する。この結果として、選択ビット線ＢＬ－ｓの電位は低下し、キャパシタ１０の電位は増加する。
例えば、選択セルＭＣが“００”データを記憶している場合、選択ビット線ＢＬ－ｓの電位は、（１／２）×ＶＤＤからΔＶ（＝Ｖｓ）の値だけ下がる。この場合において、選択ビット線ＢＬ－ｓの電位は、（１／２）×ＶＤＤ－ΔＶとなる。
選択セルＭＣが“０１”データを記憶している場合、選択ビット線ＢＬ－ｓの電位は、（１／２）×ＶＤＤから（１／３）×ΔＶの値だけ下がる。この場合において、選択ビット線ＢＬ－ｓの電位は、（１／２）×ＶＤＤ－（１／３）×ΔＶｓとなる。
選択ビット線ＢＬ－ｓの電位の変化のための期間が経過した後、時刻ｔ３ｂにおいて、選択ワード線ＷＬ－ｓの電位は、電圧値Ｖ１から０Ｖに変化される。
時刻ｔ３ｂにおいて、選択ソース線ＳＬの電位は、ソース線制御回路８９によって、０Ｖからある電位（例えば、（１／２）×ＶＤＤ）に遷移される。この時、容量素子としての転送ゲートＴＸが、選択ソース線ＳＬ－ｓに接続されている場合、転送ゲートＴＸは、制御信号（ゲート電圧）によって、オン状態に設定される。
時刻ｔ４ｂにおいて、選択ワード線ＷＬ－ｓに対応するレプリカワード線（以下では、選択レプリカワード線とよばれる）ＷＬｚ－ｓの電位が、ロウ制御回路８０２によって、０Ｖから電圧値Ｖ２に遷移される。これによって、レプリカトランジスタ５０が、オン状態に設定される。本例において、選択セルＭＣは、ビット線ＢＬａとソース線ＳＬとの間に設けられている。この場合において、ビット線ＢＬｂとソース線ＳＬとの間のレプリカトランジスタ５０ｂが、オン状態に設定される。この一方で、ビット線ＢＬａとソース線ＳＬとの間のレプリカトランジスタ５０ａは、オフ状態に維持される。
時刻ｔ５ｂにおいて、制御信号ＳＴＧの信号レベルが、“Ｌ”レベルから“Ｈ”レベルに遷移される。制御信号ＳＴＧの“Ｌ”レベルは、０Ｖに対応する。制御信号ＳＴＧの“Ｈ”レベルは、電圧値Ｖ３に対応する。電圧Ｖ３は、転送ゲートＴＧのオン電圧である。
電圧値Ｖ３の印加によって、転送ゲートＴＧが、オン状態に設定される。
これによって、選択ビット線ＢＬ－ｓ，ｂＢＬ－ｓが、オン状態の転送ゲートＴＧを介して、センスユニット８ＡのノードＮＤ１ａ，ＮＤ２ａに電気的に接続される。選択セルＭＣのデータに対応する電圧値が、ノードＮＤ１ａに保持される。
例えば、選択レプリカワード線ＷＬｚ－ｓの電位は、制御信号ＳＴＧの信号レベルが“Ｈ”レベルの期間中（例えば、時刻ｔ６ｂ）において、電圧値Ｖ２から０Ｖに遷移される。これによって、レプリカトランジスタ５０は、オフ状態に設定される。
時刻ｔ７ｂにおいて、制御信号ＳＴＧの信号レベルが、“Ｈ”レベルから“Ｌ”レベルへ遷移される。これによって、転送ゲートＴＧは、オフ状態に設定される。
選択ビット線ＢＬ－ｓ，ｂＢＬ－ｓの電位が、センスアンプ８０内のノードＮＤ１ａ，ＮＤ２ａに保持される。このように、選択セルＭＣの上位ビットの読み出し結果に対応する選択ビット線ＢＬ－ｓ，ｂＢＬ－ｓの電位が、センスアンプ８０の上位ビットの保持領域（判定領域）Ａ１に、転送される。
センスユニット８Ａは、制御信号ＳＥＮ１（例えば、“Ｈ”レベルの信号ＳＥＮ１）によって、活性化される。センスユニット８Ａは、ノードＮＤ１ａ，ＮＤ２ａの電位を、センス及び増幅する。
センスユニット８Ａにおけるセンス結果に基づいて、“１”のデータ又は“０”のデータが、選択セルＭＣの上位ビットのデータとして、センスユニット８Ａの出力端子ＯＵＴＡから出力される。
選択セルＭＣの下位ビットのデータは、センスユニット８Ｂによって、決定される。
センスユニット８Ｂが、制御信号ＳＥＮ２（例えば、“Ｈ”レベルの信号ＳＥＮ２）によって活性化される。
センスユニット８Ｂは、ノードＮＤ１ｂ，ＮＤ２ｂの電位を、センス及び増幅する。
上述のように、センスユニット８Ａは、静電容量Ｃ１，Ｃ２を含む容量性カップリングによって、センスユニット８Ｂに接続されている。また、上位ビットのデータの保持のための配線容量ＣＡと下位ビットのデータの保持のための配線容量ＣＢとの比は、２：１である。
上位ビットが“１”データである場合、信号（電位）の増幅によって、ノードＮＤ１ａの電位が電圧値ＶＤＤに上昇し、ノードＮＤ２ａの電位が０Ｖまで低下する。
上位ビットのデータのセンス時におけるノードＮＤ１ａ，ＮＤ２ａの電位の変動の影響を受けて、ノードＮＤ１ｂ，ＮＤ２ｂの電位は、（１／３）×ΔＶだけ変動するように、静電容量Ｃ１，Ｃ２が、設計されている。
選択セルＭＣが“１１”データを記憶している場合、上位データの読み出しのための信号の増幅の前において、ビット線ＢＬ－ｓの電位（例えば、部分７１ａの電位）は、（１／２）×ＶＤＤ＋ΔＶであり、ビット線ｂＢＬ－ｓの電位（例えば、部分７１ｂの電位）は、（１／２）×ＶＤＤである。
上位データの読み出しのための信号の増幅に起因するノードＮＤ１ａ，ＮＤ２ａの電位の変動によって、ノードＮＤ１ｂの電位は、（１／３）×ΔＶだけ減少し、ノードＮＤ２ｂの電位は、（１／３）×ΔＶだけ増加する。
それゆえ、“１１”データの場合、上位データの読み出しのための信号の増幅の後において、ノードＮＤ２ｂの電位が、ノードＮＤ１ｂの電位より低い。
一方、選択セルＭＣが“１０”データを記憶している場合、上位データの読み出しのための信号の増幅の前において、ビット線ＢＬ－ｓの電位（例えば、部分７１ａの電位）は、（１／２）×ＶＤＤ＋（１／３）×ΔＶであり、ビット線ｂＢＬ－ｓの電位（例えば、部分７１ｂの電位）は、（１／２）×ＶＤＤである。
上位データの読み出しのための信号の増幅に起因するノードＮＤ１ａ，ＮＤ２ａの電位の変動によって、ノードＮＤ１ｂの電位は、（１／３）×ΔＶだけ減少し、ノードＮＤ２ｂの電位は、（１／３）×ΔＶだけ増加する。
それゆえ、“１０”データの場合、上位データの読み出しのための信号の増幅の後において、ノードＮＤ２ｂの電位が、ノードＮＤ１ｂの電位より高くなる。
このように、上位ビットが“１”である場合において、上位ビットの読み出し時にセンスされる電圧値に基づいて、下位ビットのデータが、“１”であるか“０”であるか決定され得る。
上位ビットが“０”データである場合、信号の増幅によって、ノードＮＤ１ａの電位が０Ｖまで低下し、ノードＮＤ２ａの電位が電圧値ＶＤＤに上昇する。
選択セルＭＣが“００”データを記憶している場合、上位データの読み出しのための信号の増幅の前において、ビット線ＢＬ－ｓの電位（例えば、部分７１ａの電位）は、（１／２）×ＶＤＤ－ΔＶであり、ビット線ｂＢＬ－ｓの電位（例えば、部分７１ｂの電位）は、（１／２）×ＶＤＤである。
上位データの読み出しのための信号の増幅に起因するノードＮＤ１ａ，ＮＤ２ａの電位の変動によって、ノードＮＤ１ｂの電位は、（１／３）×ΔＶだけ増加し、ノードＮＤ２ｂの電位は、（１／３）×ΔＶだけ減少する。
それゆえ、選択セルのデータが“００”データである場合、上位データの読み出しのための信号の増幅の後において、ノードＮＤ１ｂの電位が、ノードＮＤ２ｂの電位より低い。
選択セルＭＣが“０１”データを記憶している場合、上位データの読み出しのための信号の増幅の前において、ビット線ＢＬ－ｓの電位（例えば、部分７１ａの電位）は、（１／２）×ＶＤＤ－（１／３）×ΔＶであり、ビット線ｂＢＬ－ｓの電位（例えば、部分７１ｂの電位）は、（１／２）×ＶＤＤである。
上位データの読み出しのための信号の増幅に起因するノードＮＤ１ａ，ＮＤ２ａの電位の変動によって、ノードＮＤ１ｂの電位は、（１／３）×ΔＶだけ増加し、ノードＮＤ２ｂの電位は、（１／３）×ΔＶだけ減少する。
それゆえ、選択セルのデータが“０１”データの場合、上位データの読み出しのための信号の増幅の後において、ノードＮＤ１ｂの電位が、ノードＮＤ２ｂの電位より高くなる。
このように、上位ビットが“０”である場合において、上位ビットの読み出し時にセンスされる電圧値に基づいて、データの下位ビットが、“１”であるか“０”であるか決定され得る。
データの下位ビットに対応する電位は、センスアンプ８０の下位ビットの保持領域（判定領域）Ａ２のノードＮＤ１ｂ，ＮＤ２ｂ内に、保持される。
センスユニット８Ｂは、ノードＮＤ１ｂ、ＮＤ２ｂの電位をセンス及び増幅する。これによって、ノードＮＤ１ｂの電位は、下位ビットのデータが“１”である場合に、電圧値ＶＤＤに設定され、下位ビットのデータが“０”である場合に０Ｖに設定される。例えば、センスユニット８Ｂによる電位の増幅の前に、センスユニット８Ａはオフ状態に設定される。
センスユニット８Ｂにおけるセンス結果に基づいて、“１”のデータ又は“０”のデータが、選択セルＭＣの下位ビットのデータとして、センスユニット８Ｂの出力端子ＯＵＴＢから出力される。
この後、制御信号ＳＥＮ２によって、センスユニット８Ｂは、非活性化される。
例えば、時刻ｔ８ｂにおいて、ビット線ＢＬ－ｓ，ｂＢＬ－ｓ及びソース線ＳＬ－ｓは、非活性化される。
以上のように、選択セルＭＣから２ビットのデータが読み出される。
選択セルＭＣ内のデータは、データの読み出し（キャパシタ１０の電荷量の変化）によって、破壊される。それゆえ、データの読み出しの後、読み出し結果に基づいて、データの書き戻し（再書き込み）が実行される。
＜データの書き戻し＞
図９を用いて、本実施形態のＤＲＡＭにおけるＭＬＣに対するデータの書き戻しについて、説明する。
上述のデータの読み出しにおいて、読み出し結果に対応する電圧値が、センスアンプ８０とメモリセルＭＣとの間の配線容量ＣＡ，ＣＢ，Ｃｘに、保持される。
配線容量ＣＡ，ＣＢ，Ｃｘに保持された電位を用いて、データの書き戻しのための電圧（以下では、再書き込み電圧とよばれる）が、決定される。
データの上位ビットに対応する電圧値が、部分７０ａ，７１ａの配線容量ＣＡ内に保持されている。データの下位ビットに対応する電圧値が、部分７０ｂ，７１ｂの配線容量ＣＢ内に保持されている。センスユニット８Ａ，８Ｂによる信号の増幅によって、部分７０ａ，７１ａ，７０ｂ，７１ｂの電位は、センスされた上位ビット及び下位ビットのデータに応じて、電圧値ＶＤＤ又は０Ｖに設定されている。
時刻ｔ１ｃにおいて、データの書き戻し時において、制御信号ＳＴＧの信号レベルが、“Ｌ”レベルから“Ｈ”レベルに遷移される。“Ｈ”レベルの信号（電圧値Ｖ３）によって、転送ゲート（トランジスタ）ＴＧは、オン状態に設定される。
これによって、オン状態の転送ゲートＴＧを介して、領域Ａ２内のビット線ＢＬの部分７０ｂ，７１ｂが、領域Ａ１内のビット線ＢＬの部分７０ａ，７１ａに電気的に接続される。
データの読み出し結果が“１１”データである場合、上位ビットのデータの保持状態における部分７０ａの電位は、電圧値ＶＤＤであり、下位ビットのデータの保持状態における部分７１ａの電位は、電圧値ＶＤＤである。
この場合において、配線容量の比が２：１に設定されているため、転送ゲートＴＧのオンによって、電気的に接続された部分７０及び部分７１の電位は、（２／３）×ＶＤＤ＋（１／３）×ＶＤＤ＝ＶＤＤとなる。
データの読み出し結果が“１０”データである場合、上位ビットのデータの保持状態における部分７０ａの電位は、電圧値ＶＤＤであり、下位ビットのデータの保持状態における部分７１ａの電位は、０Ｖである。
この場合において、配線容量の比が２：１に設定されているため、転送ゲートＴＧのオンによって、電気的に接続された部分７０及び部分７１の電位は、（２／３）×ＶＤＤ＋（１／３）×０＝（２／３）×ＶＤＤの電圧値となる。
データの読み出し結果が“０１”データである場合、上位ビットのデータの保持状態における部分７０ａの電位は、０Ｖであり、下位ビットのデータの保持状態における部分７１ａの電位は、電圧値ＶＤＤである。
この場合において、配線容量の比が２：１に設定されているため、転送ゲートＴＧのオンによって、電気的に接続された部分７０及び部分７１の電位は、（２／３）×０＋（１／３）×ＶＤＤ＝（１／３）×ＶＤＤの電圧値となる。
データの読み出し結果が“００”データである場合、上位ビットのデータの保持状態における部分７０ａの電位は、０Ｖであり、下位ビットのデータの保持状態における部分７１ａの電位は、０Ｖである。
この場合において、配線容量の比が２：１に設定されているため、転送ゲートＴＧのオンによって、電気的に接続された部分７０及び部分７１の電位は、（２／３）×０＋（１／３）×０＝０Ｖの電圧値となる。
このように、データの読み出し結果に応じて、４つの異なる電圧値が、得られる。
それゆえ、２ビットのデータに対応するように、４パターンの再書き込み電圧ＶＲＷが、センスアンプ８０によって、データの読み出しの結果に基づいて決定される。
データの読み出し結果に対応して、１つの電圧値が、再書き込み電圧ＶＲＷの電圧値として設定される。
本実施形態において、決定された電圧値を有する再書き込み電圧ＶＷＲは、ソース線ＳＬ―ｓに供給される。再書き込み電圧ＶＷＲは、ソース線ＳＬ－ｓを介して、選択セルＭＣに印加される。
時刻ｔ２ｃにおいて、信号が“Ｈ”レベルに設定された状態で、選択されたレプリカワード線ＷＬｚ－ｓの電位が、０Ｖから電圧値Ｖ２に遷移される。電圧値（オン電圧）Ｖ２の印加によって、レプリカトランジスタ５０が、オン状態に設定される。
これによって、再書き込み電圧ＶＲＷが、センスアンプ８０内のノード（配線）ＮＤ１，ＮＤ２、ビット線ＢＬ及びレプリカトランジスタ５０を経由して、メモリセルアレイ８０１内のソース線ＳＬに、供給される。
例えば、０Ｖの電圧が、選択ビット線ＢＬ－ｓに、印加される。例えば、再書き込み電圧と同じ電圧値を有する電圧が、ビット線ｂＢＬ－ｓに、印加される。
読み出されたデータが“１１”データである場合、ビット線ＢＬ－ｓの電位は、０Ｖに設定され、ソース線ＳＬの電位は、ＶＤＤの電圧値に設定される。それゆえ、選択セルＭＣに印加される再書き込み電圧ＶＲＤの電圧値は、ＶＤＤ（＝ＶｗＤ）となる。この電圧値を有する再書き込み電圧ＶＲＷの印加によって、“１１”データが、選択セルＭＣに書き込まれる。
読み出されたデータが“１０”データである場合、ビット線ＢＬ－ｓの電位は、電圧値０Ｖに設定され、ソース線ＳＬの電位は、（２／３）×ＶＤＤの電圧値に設定される。それゆえ、再書き込み電圧ＶＲＷの電圧値は、電圧値（２／３）×ＶＤＤ（＝ＶｗＣ）となる。この電圧値を有する再書き込み電圧ＶＲＷの印加によって、“１０”データが、選択セルＭＣに書き込まれる。
読み出されたデータが“０１”データである場合、ビット線ＢＬ－ｓの電位は、電圧値０Ｖに設定され、ソース線ＳＬの電位は、（１／３）×ＶＤＤの電圧値に設定される。それゆえ、再書き込み電圧ＶＲＷの電圧値は、電圧値（１／３）×ＶＤＤ（＝ＶｗＢ）となる。この電圧値を有する再書き込み電圧ＶＲＷの印加によって、“０１”データが、選択セルＭＣに書き込まれる。
読み出されたデータが“００”データである場合、ビット線ＢＬの電位は、０Ｖに設定され、ソース線ＳＬの電位は、０Ｖに設定される。それゆえ、再書き込み電圧ＶＲＷの電圧値は、０Ｖ（＝ＶｗＡ）となる。この電圧値を有する再書き込み電圧ＶＲＷの印加によって、“１０”データが、選択セルＭＣに書き込まれる。
時刻ｔ３ｃにおいて、再書き込み電圧ＶＲＷの印加の後、選択レプリカワード線ＷＬｚ－ｓの電位が、電圧値Ｖ２から０Ｖに遷移される。これによって、レプリカトランジスタ５０は、オフ状態に設定される。
時刻ｔ４ｃにおいて、制御信号ＳＴＧの信号レベル（電圧値）は、“Ｈ”レベル（電圧値Ｖ３）から“Ｌ”レベル（０Ｖ）に遷移される。
選択ビット線ＢＬ－ｓ，ｂＢＬ－ｓ及び選択ソース線ＳＬ－ｓは、非活性化される。選択ソース線ＳＬ－ｓの転送ゲートＴＸは、オフ状態に設定される。
このように、選択セルに対するデータの再書き込みが、完了する。
以上のように、データの読み出し及びデータの再書き込みを含む読み出しシーケンスによって、選択セルに対する読み出し動作が、終了する。
（３） まとめ
本実施形態の半導体メモリ（メモリデバイス）において、容量結合型センスアンプ８０によって、多値データ（２桁以上のビット）の読み出し及び多値データの再書き込みが、実行される。
本実施形態の半導体メモリは、読み出し動作のデータの再書き込みにおいて、再書き込み電圧を、ソース線を介して、選択セルに供給する。ソース線に供給された再書き込み電圧が、選択セルに印加される。これによって、本実施形態の半導体メモリにおいて、データが、ソース線を介して、選択セル内に再書き込みされる。
本実施形態において、ビット線（メモリセルとセンスアンプとを接続する配線）の配線容量に加えて、ソース線の配線容量を用いて、容量性カップリングの大きさ（配線容量の比）が、設定される。例えば、転送ゲートが、ソース線の配線容量の調整（例えば、増加）のために、ソース線に接続されている。
これによって、本実施形態のＤＲＡＭは、メモリセルＭＣの容量Ｃｓが比較的小さい場合であっても、信号量を増大できる。
例えば、メモリセルの容量Ｃｓが１０ｆＦ以下であっても、ソース線ＳＬの配線容量とメモリセルの容量Ｃｓとの比（Ｃｘ／Ｃｓ）を大きくすることで、多値データの読み出し（センシング）／再書き込み電圧の決定のための信号の増幅、及び、読み出しデータの信号の増幅を、両立できる。
また、本実施形態のＤＲＡＭは、ソース線の配線長／配線容量の制御によって、メモリセルとセンスアンプ回路との間の容量の増大、及び、容量の分割比の調整を、実行できる。
それゆえ、本実施形態のＤＲＡＭは、配線、素子及び回路を複雑なレイアウトで設計すること無しに、データのセンス及び再書き込みのための信号量を大きくできる。
この結果として、本実施形態のＤＲＡＭは、例えばメモリの信頼性のような、メモリの特性を向上できる。
以上のように、本実施形態の半導体メモリは、特性を向上できる。
（４）変形例
図１０を用いて、実施形態の半導体メモリ（例えば、ＤＲＡＭ）の変形例について、説明する。
ダミーセルＤＣが、ソース線ＳＬに接続されてもよい。ダミーセルＤＣは、キャパシタ（以下では、ダミーキャパシタとよばれる）１０ｄ及びトランジスタ（以下では、ダミートランジスタとよばれる）２０ｄの少なくとも一方を含む。
ダミーキャパシタ１０ｄの構造は、キャパシタ１０の構造と実質的に同じである。ダミートランジスタ２０ｄの構造は、セルトランジスタ２０の構造と実質的に同じである。
ダミーセルＤＣは、ダミーキャパシタ１０ｄ及び／又はダミートランジスタに起因する容量成分を含む。ダミーセルＤＣの容量成分によって、ソース線ＳＬの配線容量Ｃｘが、調整される。
例えば、ダミーセルＤＣがソース線ＳＬに接続された場合、配線容量Ｃｘは、増大する。
このように、変形例の半導体メモリは、メモリの特性を向上できる。
（５） その他
本実施形態の半導体メモリとして、ＤＲＡＭが例示されている。但し、１つのメモリ素子が２ビット以上のデータを記憶する半導体メモリ（又はメモリデバイス）であれば、ＤＲＡＭ以外の半導体メモリが、本実施形態の半導体メモリ（又はメモリデバイス）に適用されてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
８００：半導体メモリ、８０１：メモリセルアレイ、８０４：センスアンプ回路、８０：センスアンプ、ＭＣ：メモリセル、１０：キャパシタ、２０：セルトランジスタ。

Claims (2)

  1. 第１のビット線と、
    第２のビット線と、
    ソース線と、
    前記第１のビット線と前記ソース線との間に電気的に接続され、第１のトランジスタと第１のキャパシタとを含む第１のメモリセルと、
    前記第２のビット線と前記ソース線との間に電気的に接続され、第２のトランジスタと第２のキャパシタとを含む第２のメモリセルと、
    前記ソース線に電気的に接続された第３のトランジスタと、
    前記第１のビット線及び前記ソース線に電気的に接続された第４のトランジスタと、
    前記第２のビット線及び前記ソース線に電気的に接続された第５のトランジスタと、
    前記第１のビット線に電気的に接続された第１のノードと、前記第２のビット線に電気的に接続された第２のノードと、を含むセンスアンプ回路と、
    を具備し、
    前記センスアンプ回路は、
    第１の転送ゲートを介して前記第１のノードに電気的に接続された第１の入力端子と、第２の転送ゲートを介して前記第２のノードに電気的に接続された第２の入力端子と、を有する第１のセンスユニットと、
    前記第１のノードに電気的に接続された第３の入力端子と、前記第２のノードに電気的に接続された第４の入力端子と、を有する第２のセンスユニットと、
    前記第１のセンスユニットの前記第１の入力端子に電気的に接続された第１の端子と、前記第２のセンスユニットの前記第４の入力端子に電気的に接続された第２の端子と、を有する第３のキャパシタと、
    前記第１のセンスユニットの前記第２の入力端子に電気的に接続された第３の端子と、前記第２のセンスユニットの前記第３の入力端子に電気的に接続された第４の端子と、を有する第４のキャパシタと、
    を含み、
    前記第４のトランジスタは、
    前記第１の転送ゲートを介して前記第１のノードに電気的に接続された第５の端子と、
    前記ソース線に電気的に接続された第６の端子と、
    を含み、
    前記第５のトランジスタは、
    前記第２の転送ゲートを介して前記第２のノードに電気的に接続された第７の端子と、
    前記ソース線に電気的に接続された第８の端子と、
    を含み、
    前記第１のメモリセルは、
    前記第１のノードに電気的に接続された第９の端子と、
    前記ソース線に電気的に接続された第１０の端子と、
    を含み、
    前記第２のメモリセルは、
    前記第２のノードに電気的に接続された第１１の端子と、
    前記ソース線に電気的に接続された第１２の端子と、
    を含み、
    前記第１のメモリセルから前記第２のビット線に読み出されたデータを、前記第１のメモリセルに書き込む場合、
    前記第５のトランジスタをオン状態に設定し、オン状態の前記第５のトランジスタを介して、前記第２のビット線と前記ソース線とを電気的に接続し、
    前記第１及び第２の転送ゲートをオン状態に設定し、前記ソース線に電気的に接続され且つ前記第２の転送ゲートの一端及び前記第７の端子に接続された前記第２のビット線における第１の部分を、オン状態の前記第２の転送ゲートを介して、前記第２の転送ゲートの他端及び前記第２のメモリセルに接続された前記第２のビット線における第２の部分に電気的に接続して、前記第１のメモリセルに前記データを書き込むための第１の書き込み電圧を生成し、
    前記第１の書き込み電圧を、前記ソース線を介して、前記第１のメモリセルに印加し、
    前記第２のメモリセルから前記第１のビット線に読み出されたデータを、前記第２のメモリセルに書き込む場合、
    前記第４のトランジスタをオン状態に設定し、オン状態の前記第４のトランジスタを介して、前記第１のビット線と前記ソース線とを電気的に接続し、
    前記第１及び第２の転送ゲートをオン状態に設定し、前記ソース線に電気的に接続され且つ前記第１の転送ゲートの一端及び前記第５の端子に接続された前記第１のビット線における第３の部分を、オン状態の前記第１の転送ゲートを介して、前記第１の転送ゲートの他端及び前記第１のメモリセルに接続された前記第１のビット線における第４の部分に電気的に接続して、前記第２のメモリセルに前記データを書き込むための第２の書き込み電圧を生成し、
    前記第２の書き込み電圧を、前記ソース線を介して、前記第２のメモリセルに印加し、
    前記第１の部分又は前記第３の部分の第１の容量が“ＣＡ”と表記され、前記第２の部分又は前記第４の部分の第２の容量が“ＣＢ”と表記され、前記ソース線の第３の容量が“Ｃｘ”と表記される場合、前記ＣＡと前記Ｃｘとの合成容量は、前記ＣＢの２倍である、
    半導体メモリ。
  2. 前記第１のメモリセルは、２ビットの前記データを記憶可能である、
    請求項１に記載の半導体メモリ。
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