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JP2018018568A - 半導体記憶装置 - Google Patents

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Abstract

【課題】ＤＲＡＭの高性能化及び低コスト化を実現する。【解決手段】実施形態に係わる半導体記憶装置は、第１及び第２の電極を有するキャパシタＣｉｊ、並びに、第１及び第２の端子を有する電流経路及びその電流経路のオン／オフを制御する制御端子を有し、第１の端子が第１の電極に接続されるトランジスタＴｉｊ、を有するメモリセルＵｉｊと、第２の端子に接続され、第１の方向に延びる第１の導電線ＢＬｊと、第２の電極に接続され、第１の方向に延びる第２の導電線ＳＬｊと、制御端子に接続され、第２の方向に延びる第３の導電線ＷＬｉと、センスアンプ１７と、第１の導電線ＢＬｊ及びセンスアンプ１７間に接続されるスイッチ素子Ｑｃｌａｍｐと、を備える。【選択図】図３

Description

実施形態は、半導体記憶装置に関する。
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）は、システムのメインメモリや、バッファメモリなど、様々な用途に使用される。従って、ＤＲＡＭの高性能化及び低コスト化は、重要である。
特開２０１３−８４３１号公報 特開平６−２９５５８９号公報
実施形態は、ＤＲＡＭの高性能化及び低コスト化を図る技術を提案する。
実施形態によれば、半導体記憶装置は、第１及び第２の電極を有するキャパシタ、並びに、第１及び第２の端子を有する電流経路及び前記電流経路のオン／オフを制御する制御端子を有し、前記第１の端子が前記第１の電極に接続されるトランジスタ、を有するメモリセルと、前記第２の端子に接続される第１の導電線と、前記第２の電極に接続される第２の導電線と、前記制御端子に接続される第３の導電線と、センスアンプと、前記第１の導電線と前記センスアンプとの間に接続されるスイッチ素子と、書き込み動作において、前記スイッチ素子をオフにし、前記第１の導電線に第１の電位を印加し、前記メモリセルに書き込まれるべき書き込みデータの値に応じて第２の導電線の電位を設定するコントローラと、を備える。
ＤＲＡＭのブロック図。 メモリセルアレイの例を示す回路図。 カラムセレクタ及びセンスアンプを含む周辺回路の例を示す回路図。 カラムセレクタ及びセンスアンプを含む周辺回路の例を示す回路図。 書き込み動作の例を示す図。 書き込みデータと書き込み電圧の関係を示す図。 Ｖｓｔｏｒａｇｅを決定する例を示す図。 読み出し動作の例を示す図。 読み出しデータと読み出し電圧の関係を示す図。 Ｖｒｅａｄを決定する例を示す図。 電位ジェネレータの例を示す図。 書き込み動作の動作波形の例を示す図。 読み出し動作の動作波形の例を示す図。 読み出し動作の動作波形の例を示す図。 読み出し動作の動作波形の例を示す図。 読み出し動作の動作波形の例を示す図。 図１２の動作波形の変形例を示す図。 ソース線の電位と書き込み時間の関係を示す図。 図１３乃至図１６の動作波形の変形例を示す図。 図１３乃至図１６の動作波形の変形例を示す図。 ソース線の電位と読み出し時間の関係を示す図。 図１の変形例を示すブロック図。 図３の変形例を示す回路図。 書き込み動作の例を示す図。 書き込みデータと書き込み電圧の関係を示す図。 Ｖｓｔｏｒａｇｅを決定する例を示す図。 読み出し動作の例を示す図。 読み出しデータと読み出し電圧の関係を示す図。 Ｖｒｅａｄを決定する例を示す図。 電位ジェネレータの例を示す図。 書き込み動作の動作波形の例を示す図。 １回目の読み出し動作の動作波形の例を示す図。 １回目の読み出し動作の動作波形の例を示す図。 ２回目−Ａの読み出し動作の動作波形の例を示す図。 ２回目−Ａの読み出し動作の動作波形の例を示す図。 ２回目−Ｂの読み出し動作の動作波形の例を示す図。 ２回目−Ｂの読み出し動作の動作波形の例を示す図。 Multi-level DRAM + twice readの流れを示すフローチャート。 書き戻し動作（write-back operation）の動作波形の例を示す図。 twice readにおいてレジスタに記憶されるデータを示す図。 once readingに使用される周辺回路の例を示す回路図。 図４１のロジック回路の例を示す図。 Multi-level DRAM + once readingの流れを示すフローチャート。 once readingに用いるセンスアンプの動作波形を示す図。 once readingにおいてセンスアンプから出力されるデータの例を示す図。 三次元ＤＲＡＭの平面図。 図４６のＸＬＶＩＩ−ＸＬＶＩＩ線に沿う断面図。 メモリセルの構造例を示す斜視図。 メモリセルの構造例を示す斜視図。 トランジスタＱｐｒｅの構造例を示す斜視図。 トランジスタＱＷの構造例を示す斜視図。 図４７のデバイス構造の変形例を示す断面図。 トランジスタＴ_ＳＬの構造例を示す斜視図。 カラムセレクタ及びセンスアンプを含む周辺回路の例を示す回路図。 カラムセレクタ及びセンスアンプを含む周辺回路の例を示す回路図。 カラムセレクタ及びセンスアンプを含む周辺回路の例を示す回路図。 カラムセレクタ及びセンスアンプを含む周辺回路の例を示す回路図。 ソース線を共有する２つのメモリセルの書き込み動作の例を示す図。 ソース線の電位変化による非選択セルへの影響を説明する図。 ＮＡＮＤメモリのページバッファへの適用例を示す図。 ページバッファの面積縮小効果を説明する図。
以下、図面を参照しながら実施例を説明する。
（ブロック図）
図１は、実施例に係わるＤＲＡＭのブロック図を示している。
ＤＲＡＭ１０は、インターフェース回路１１、コントローラ１２、電位ジェネレータ１３、ロウデコーダ／ドライバ１４、カラムデコーダ１５、カラムセレクタ１６、センスアンプ１７、及び、メモリセルアレイ１８を備える。
書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ、アドレス信号Ａｄｄｒ、及び、書き込みデータＤｗは、ＤＲＡＭ１０の外部からインターフェース回路１１に入力される。読み出しデータＤｒは、インターフェース回路１１からＤＲＡＭ１０の外部に出力される。
書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ、及び、書き込みデータＤｗは、インターフェース回路１１からコントローラ１２に転送される。
コントローラ１２は、電位ジェネレータ１３、ロウデコーダ／ドライバ１４、カラムデコーダ１５、及び、センスアンプ１７の動作を制御する。
例えば、コントローラ１２は、書き込みイネーブル信号ＷＥを受けると、電位ジェネレータ１３、ロウデコーダ／ドライバ１４、及び、カラムデコーダ１５を動作状態にし、センスアンプ１７を非動作状態にする。また、コントローラ１２は、書き込み動作に必要な複数の電位ＶＷＬ，ＶＢＬ，ＶＳＬの生成を電位ジェネレータ１３に指示する。
また、例えば、コントローラ１２は、読み出しイネーブル信号ＲＥを受けると、電位ジェネレータ１３、ロウデコーダ／ドライバ１４、カラムデコーダ１５、及び、センスアンプ１７を動作状態にする。また、コントローラ１２は、読み出し動作に必要な複数の電位ＶＷＬ，ＶＢＬ，ＶＳＬの生成を電位ジェネレータ１３に指示する。
アドレス信号Ａｄｄｒは、インターフェース回路１１から、ロウデコーダ／ドライバ１４、及び、カラムデコーダ１５に転送される。
ロウデコーダ／ドライバ１４は、アドレス信号Ａｄｄｒに基づき、ワード線ＷＬを選択し、そのワード線ＷＬに電位ジェネレータ１３からの電位ＶＷＬを転送する。カラムデコーダ１５は、アドレス信号Ａｄｄｒに基づき、カラムセレクタ１６を用いてビット線ＢＬ及びソース線ＳＬを選択する。電位ジェネレータ１３からの電位ＶＢＬ，ＶＳＬは、カラムセレクタ１６を介して、それらビット線ＢＬ及びソース線ＳＬに転送される。
メモリセルＵｉｊは、キャパシタＣｉｊ及びトランジスタ（ＦＥＴ： Field Effect Transistor）Ｔｉｊを備える。
例えば、図２に示すように、メモリセルＵｉｊは、直列接続されるキャパシタＣｉｊ及びトランジスタＴｉｊを備える。但し、ｉ及びｊは、０，１，２，…である。
キャパシタＣｉｊは、第１及び第２の電極を備え、トランジスタＴｉｊは、第１及び第２の端子を有する電流経路と、この電流経路のオン／オフを制御する制御端子と、を備える。トランジスタＴｉｊの第１の端子は、キャパシタＣｉｊの第１の電極に接続される。
ビット線ＢＬｊは、トランジスタＴｉｊの第２の端子に接続され、第１の方向に延びる。ソース線ＳＬｊは、キャパシタＣｉｊの第２の電極に接続され、第１の方向に延びる。ワード線ＷＬｉは、トランジスタＴｉｊの制御端子に接続され、第１の方向に交差する第２の方向に延びる。
ここで重要な点は、ソース線ＳＬｊがカラムＣｏＬｊ毎に独立に設けられ、かつ、ビット線ＢＬｊ及びソース線ＳＬｊが互いに並行に延びていることにある。また、このようなレイアウトにおいて、書き込み動作は、例えば、ビット線ＢＬｊに固定電位（例えば、電源電位Ｖｄｄ）ＶＢＬを印加し、ソース線ＳＬｊの電位ＶＳＬを書き込みデータＤｗの値に応じて変化させることにより行う。
例えば、メモリセルＵｉｊに１ビットデータ（０又は１）を書き込む場合、書き込みデータが０のときは、ソース線ＳＬｊの電位ＶＳＬをＶｄｄとし、書き込みデータが１のときは、ソース線ＳＬｊの電位ＶＳＬをＶｓｓ(０Ｖ)とすればよい。
また、メモリセルＵｉｊに２ビットデータ（００、０１、１０、又は、１１）を書き込む場合、書き込みデータが００のときは、ソース線ＳＬｊの電位ＶＳＬをＶｄｄとし、書き込みデータが０１のときは、ソース線ＳＬｊの電位ＶＳＬを（１／３）×Ｖｄｄとし、書き込みデータが１０のときは、ソース線ＳＬｊの電位ＶＳＬを（２／３）×Ｖｄｄとし、書き込みデータが１１のときは、ソース線ＳＬｊの電位ＶＳＬをＶｄｄとすればよい。
一般的には、メモリセルＵｉｊにｎビットデータを書き込む場合、２ｎの書き込みデータに対応させて、２ｎの電位、即ち、第１の電位、第２の電位、第３の電位、…第２ｎの電位を用意し、これらのうちの１つをソース線ＳＬｊの電位ＶＳＬとすればよい。但し、ｎは、自然数であり、２ｎの電位、即ち、第１の電位、第２の電位、第３の電位、…第２ｎの電位は、互いに異なる。
（周辺回路）
図３及び図４は、カラムセレクタ及びセンスアンプを含む周辺回路の例を示している。
メモリセルＵｉｊ、キャパシタＣｉｊ、トランジスタＴｉｊ、ワード線ＷＬｉ、ビット線ＢＬｊ、及び、ソース線ＳＬｊは、それぞれ、図１及び図２に示すメモリセルＵｉｊ、キャパシタＣｉｊ、トランジスタＴｉｊ、ワード線ＷＬｉ、ビット線ＢＬｊ、及び、ソース線ＳＬｊに対応する。
カラムセレクタ１６は、カラムＣｏＬｊを選択する選択素子としてのトランジスタ（例えば、ＮチャネルＦＥＴ）ＱＣＳを備える。トランジスタＱＣＳは、図１のカラムデコーダ１５からの選択信号φＣＳがアクティブ（例えば、ハイレベル）のとき、オンとなり、選択信号φＣＳがノンアクティブ（例えば、ロウレベル）のとき、オフとなる。
トランジスタＱＣＳがオンのとき、図１の電位ジェネレータ１３からの電位ＶＳＬがソース線ＳＬｊに印加される。
Ｑｗは、書き込み動作において、図１の電位ジェネレータ１３からの電位ＶＢＬをビット線ＢＬｊに印加するためのトランジスタ（例えば、ＮチャネルＦＥＴ）である。書き込み動作における電位ＶＢＬは、例えば、上述したように、固定電位（例えば、電源電位Ｖｄｄ）である。従って、書き込み動作において、図１のコントローラ１２からの制御信号φｗがアクティブ（例えば、ハイレベル）になると、トランジスタＱｗがオンとなり、固定電位ＶＢＬがビット線ＢＬｊに転送される。また、制御信号φｗがノンアクティブ（例えば、ロウレベル）になると、トランジスタＱｗがオフとなる。
Ｑｐｒｅは、読み出し動作において、図１の電位ジェネレータ１３からの電位ＶＢＬをプリチャージ電位としてビット線ＢＬｊに印加するためのトランジスタ（例えば、ＮチャネルＦＥＴ）である。読み出し動作において、図１のコントローラ１２からの制御信号φｐｒｅがアクティブ（例えば、ハイレベル）になると、トランジスタＱｐｒｅがオンとなり、電位ＶＢＬがビット線ＢＬｊに転送される。また、制御信号φｐｒｅがノンアクティブ（例えば、ロウレベル）になると、トランジスタＱｐｒｅがオフとなる。
Ｑｃｌａｍｐは、読み出し動作において、ビット線ＢＬｊをセンスアンプ１７に電気的に接続するためのスイッチ素子（クランプ回路）として機能する。Ｑｃｌａｍｐは、例えば、ＮチャネルＦＥＴである。読み出し動作において、図１のコントローラ１２からの制御信号φｃｌａｍｐがアクティブ（例えば、ハイレベル）になると、トランジスタＱｃｌａｍｐがオンとなり、ビット線ＢＬｊとセンスアンプ１７が互いに電気的に接続される。また、制御信号φｃｌａｍｐがノンアクティブ（例えば、ロウレベル）になると、トランジスタＱｃｌａｍｐがオフとなる。
トランジスタＱｃｌａｍｐは、書き込み動作においてオフとなる。即ち、書き込み動作においてセンスアンプ１７は使用しない。なぜなら、上述したように、書き込み動作は、ビット線ＢＬｊの電位ＶＢＬを固定電位とし、ソース線ＳＬｊの電位ＶＳＬを変化させることにより行うからである。但し、読み出し動作（Single-level DRAM）における読み出しデータの再書き込み（書き戻し）は除く。
これら書き込み動作及び読み出し動作の詳細については、後述する。
センスアンプ１７は、ＳＲＡＭ（スタティックランダムアクセスメモリ）セル、即ち、フリップフロップ接続される２つのインバータ回路を備える。図１のコントローラ１２からの制御信号（センスアンプイネーブル信号）φＳＥがアクティブ（例えば、ハイレベル）になると、センスアンプ１７が動作状態になる。また、制御信号φＳＥがノンアクティブ（例えば、ロウレベル）になると、センスアンプ１７が非動作状態になる。
センスアンプ１７は、２つの入出力ノードＳ１，Ｓ２を備える。読み出しデータＤｒは、例えば、入出力ノードＳ１から出力される。
Ｑｅｑは、２つの入出力ノードＳ１，Ｓ２の電位ＶＳ１，ＶＳ２をイコライズするトランジスタ（イコライズ回路）である。Ｑｅｑは、例えば、ＮチャネルＦＥＴである。図１のコントローラ１２からの制御信号φｅｑがアクティブ（例えば、ハイレベル）になると、トランジスタＱｅｑがオンとなり、２つの入出力ノードＳ１，Ｓ２の電位ＶＳ１，ＶＳ２がイコライズされる。制御信号φｅｑがノンアクティブ（例えば、ロウレベル）になると、トランジスタＱｅｑがオフとなる。
Ｑｒｓｔは、２つの入出力ノードＳ１，Ｓ２の電位ＶＳ１，ＶＳ２をリセットするトランジスタ（例えば、ＮチャネルＦＥＴ）である。図１のコントローラ１２からの制御信号φｒｓｔがアクティブ（例えば、ハイレベル）になると、トランジスタＱｒｓｔがオンとなり、２つの入出力ノードＳ１，Ｓ２の電位ＶＳ１，ＶＳ２がリセットされる。制御信号φｒｓｔがノンアクティブ（例えば、ロウレベル）になると、トランジスタＱｒｓｔがオフとなる。
図３のセンスアンプ１７は、１ビットデータを１つのメモリセルＵｉｊに記憶させる１セル／１ビットタイプのSingle-level DRAM、又は、ｎビットデータ（ｎは、２以上の自然数）を１つのメモリセルＵｉｊに記憶させるMulti-level DRAMに対応する。従って、読み出し動作で使用する基準電位Ｖｒｅｆは、トランジスタＱｐｒｅ及びトランジスタＱｃｌａｍｐを介して、入出力ノードＳ２に印加される。
また、図４のセンスアンプ１７は、１ビットデータを２つのメモリセルＵｉｊに記憶させる２セル／１ビットタイプのSingle-level DRAMに対応する。この場合、相補データが２つのメモリセルＵｉｊに記憶される。従って、読み出し動作において、ビット線ＢＬｉｊの電位ＶＢＬが入出力ノードＳ１に転送され、ビット線ＢＬｉｊ（ｂＢＬｉｊ）の電位ＶＢＬ（ＶｂＢＬ）が入出力ノードＳ２に転送される。
（動作例：Single-level DRAMの場合）
図５は、書き込み動作の例を示している。図６は、書き込みデータと書き込み電圧の関係を示している。
この例は、メモリセルに１ビットデータ（０又は１）を書き込む場合の例である。
メモリセルは、同図の等価回路に示すように、ビット線ＢＬｊとソース線ＳＬｊとの間に直列接続されるキャパシタＣｉｊとトランジスタＴｉｊとを備える。
この場合、書き込みデータは、キャパシタＣｉｊに印加される書き込み電圧（キャパシタ電圧）Ｖｓｔｏｒａｇｅ（＝Ｖｃａｐ−ＶＳＬ）により制御することができる。
例えば、書き込みデータ１をメモリセルに書き込む場合、書き込み電圧ＶｓｔｏｒａｇｅをＶｗ１（例えば、Ｖｄｄ）に設定し、書き込みデータ０をメモリセルに書き込む場合、書き込み電圧ＶｓｔｏｒａｇｅをＶｗ０（例えば、０Ｖ）に設定すればよい。但し、Ｖｗ０＜Ｖｗ１である。
図７は、図５及び図６において書き込み電圧Ｖｓｔｏｒａｇｅを決定する例を示している。
本実施例は、上述したように、書き込み動作において、ソース線ＳＬｊの電位ＶＳＬを変化させることを特徴とする。
従って、例えば、書き込みデータ１をメモリセルに書き込む場合、ワード線ＷＬｉの電位ＶＷＬをＶｏｎ_ｗに設定し、ビット線ＢＬｊの電位ＶＢＬをＶｄｄに設定し、ソース線ＳＬｊの電位ＶＳＬを０Ｖに設定する。但し、Ｖｏｎ_ｗ≧ＶＢＬ＋Ｖｔｈであり、Ｖｔｈは、トランジスタＴｉｊの閾値電圧である。
この場合、書き込み電圧Ｖｓｔｏｒａｇｅ（＝Ｖｃａｐ−ＶＳＬ）は、Ｖｗ１（＝ＶＢＬ−ＶＳＬ＝Ｖｄｄ）となり、書き込みデータ１がキャパシタＣｉｊに記憶される。
また、書き込みデータ０をメモリセルに書き込む場合、ワード線ＷＬｉの電位ＶＷＬをＶｏｎ_ｗに設定し、ビット線ＢＬｊの電位ＶＢＬをＶｄｄに設定し、ソース線ＳＬｊの電位ＶＳＬをＶｄｄに設定する。
この場合、書き込み電圧Ｖｓｔｏｒａｇｅ（＝Ｖｃａｐ−ＶＳＬ）は、Ｖｗ０（＝ＶＢＬ−ＶＳＬ＝０Ｖ）となり、書き込みデータ０がキャパシタＣｉｊに記憶される。
本実施例では、書き込み動作において、ソース線ＳＬｊの電位ＶＳＬを変化させることが可能である。従って、例えば、書き込みデータ１をメモリセルに書き込む場合、ソース線ＳＬｊの電位ＶＳＬを、例えば、−αＶ（マイナス電位）に設定することにより、書き込みデータ１の書き込み動作を高速化できる。
即ち、ソース線ＳＬｊの電位ＶＳＬを−αＶに設定すると、書き込み電圧Ｖｓｔｏｒａｇｅ（＝Ｖｃａｐ−ＶＳＬ）は、Ｖｗ１（＝ＶＢＬ−ＶＳＬ＝Ｖｄｄ＋αＶ）となり、ソース線ＳＬｊの電位ＶＳＬを０Ｖに設定した場合に比べて、書き込み電圧Ｖｓｔｏｒａｇｅが大きくなる。従って、書き込みデータ１がキャパシタＣｉｊに加速して記憶される（加速書き込み）。
図８は、読み出し動作の例を示している。図９は、読み出しデータと読み出し電圧の関係を示している。
この例は、メモリセルから１ビットデータ（０又は１）を読み出す場合の例である。
メモリセルは、同図の等価回路に示すように、ビット線ＢＬｊとソース線ＳＬｊとの間に直列接続されるキャパシタＣｉｊとトランジスタＴｉｊとを備える。
例えば、メモリセルに１が記憶されている場合、キャパシタＣｉｊは、書き込み電圧ＶｓｔｏｒａｇｅとしてＶｄｄを保持する。即ち、ソース線ＳＬｊの電位が０Ｖのとき、Ｖｃａｐは、Ｖｄｄである。また、メモリセルに０が記憶されている場合、キャパシタＣｉｊは、書き込み電圧Ｖｓｔｏｒａｇｅとして０Ｖを保持する。即ち、ソース線ＳＬｊの電位が０Ｖのとき、Ｖｃａｐも、０Ｖである。
この場合、読み出しデータ（メモリセルに１が記憶されているか、又は、０が記憶されているか）は、読み出し電圧Ｖｒｅａｄ（＝ＶＢＬ−ＶＳＬ）として、Ｖｄｄと０Ｖとの間の電圧、例えば、Ｖｄｄ／２を、キャパシタＣｉｊに印加することにより判定可能である。
例えば、読み出し動作において、ソース線ＳＬｊの電位ＶＳＬを０Ｖに設定し、かつ、ビット線ＢＬｊの電位ＶＢＬをプリチャージ電位Ｖｐｒｅ＝Ｖｄｄ／２（フローティング）に設定した状態で、トランジスタＴｉｊをオンにすると、キャパシタＣｉｊに記憶されているデータ（０又は１）に応じてビット線ＢＬｊの電位ＶＢＬが変化する。
即ち、キャパシタＣｉｊに記憶されているデータが１（ＶｃａｐがＶｄｄ）のとき、トランジスタＴｉｊがオンになると、キャパシタＣｉｊに蓄積された電荷がビット線ＢＬｊに移動し、ビットＢＬｊの電位ＶＢＬは、Ｖｐｒｅ＝Ｖｄｄ／２（フローティング）からΔＶだけ上昇する。これに対し、キャパシタＣｉｊに記憶されているデータが０（Ｖｃａｐが０Ｖ）のとき、トランジスタＴｉｊがオンになると、ビット線ＢＬｊに蓄積された電荷がキャパシタＣｉｊに移動し、ビットＢＬｊの電位ＶＢＬは、Ｖｄｄ／２（フローティング）からΔＶだけ下降する。
従って、このビットＢＬｊの電位の変化をセンスアンプにより検出すれば、メモリセルに記憶されているデータを読み出すことができる。
図１０は、図８及び図９において読み出し電圧Ｖｒｅａｄを決定する例を示している。
例えば、メモリセルからデータを読み出す場合、ワード線ＷＬｉの電位ＶＷＬをＶｏｎ_ｒに設定し、ビット線ＢＬｊの電位ＶＢＬをプリチャージ電位Ｖｐｒｅ＝Ｖｄｄ／２（フローティング）に設定し、ソース線ＳＬｊの電位ＶＳＬを０Ｖに設定する。但し、Ｖｏｎ_ｒ≧ＶＢＬ＋Ｖｔｈであり、Ｖｔｈは、トランジスタＴｉｊの閾値電圧である。
この場合、上述したように、ビット線ＢＬｊの電位ＶＢＬは、プリチャージ電位Ｖｐｒｅ＝Ｖｄｄ／２（フローティング）から、メモリセルに記憶されたデータ（０又は１）に応じて、上昇／下降する。
本実施例では、上述したように、ソース線ＳＬｊの電位ＶＳＬを変化させることが可能である。従って、読み出し動作において、例えば、ソース線ＳＬｊの電位ＶＳＬを０Ｖから±βＶに変化させ、キャパシタＣｉｊでの容量カップリングにより、上述のΔＶを大きくすることができる（ビット線ブースト効果）。ΔＶが大きくなれば、例えば、図３及び図４のセンスアンプ１７の２つの入出力ノードＳ１，Ｓ２に入力される初期電位差が大きくなるため、読み出し動作の高速化が可能となる。
例えば、ソース線ＳＬｊの電位ＶＳＬを０Ｖから＋βＶに変化させる場合、読み出しデータが１のときのビット線ＢＬｊの電位ＶＢＬの上昇量は、ソース線ＳＬｊの電位ＶＳＬが０Ｖのままである場合に比べて、大きくなる。また、ソース線ＳＬｊの電位ＶＳＬを０Ｖから−βＶに変化させる場合、読み出しデータが０のときのビット線ＢＬｊの電位ＶＢＬの下降量は、ソース線ＳＬｊの電位ＶＳＬが０Ｖのままである場合に比べて、大きくなる。
図１１は、電位ジェネレータの例を示している。
電位ジェネレータ１３は、図１の電位ジェネレータ１３に対応する。
電位ジェネレータ１３は、第１のジェネレータ１３_writeと、第２のジェネレータ１３_readと、マルチプレクサＭＵＸ_writeと、を備える。
第１のジェネレータ１３_writeは、書き込み動作において使用する電位を出力する機能を有し、書き込みイネーブル信号ＷＥがアクティブ（例えば、ハイレベル）になると、動作状態となる。
第１のジェネレータ１３_writeは、例えば、図７に示すＶＷＬ（＝Ｖｏｎ＿Ｗ）及びＶＢＬ（＝Ｖｄｄ）を出力する。また、マルチプレクサＭＵＸ_writeは、図７に示すＶＳＬ（＝Ｖｄｄ又は０Ｖ）を出力する。
例えば、図１のコントローラ１２からの制御信号ＣＮＴ_Ｗが１のとき、即ち、書き込みデータＤｗが１のとき、マルチプレクサＭＵＸ_writeは、ＶＳＬとして０Ｖを出力する。また、図１のコントローラ１２からの制御信号ＣＮＴ_Ｗが０のとき、即ち、書き込みデータＤｗが０のとき、マルチプレクサＭＵＸ_writeは、ＶＳＬとしてＶｄｄを出力する。
第２のジェネレータ１３_readは、読み出し動作において使用する電位を出力する機能を有し、読み出しイネーブル信号ＲＥがアクティブ（例えば、ハイレベル）になると、動作状態となる。
第２のジェネレータ１３_readは、例えば、図１０に示すＶＷＬ（＝Ｖｏｎ＿ｒ）、ＶＢＬ＝Ｖｐｒｅ（＝Ｖｄｄ／２）、及び、ＶＳＬ（＝０Ｖ）を出力する。
図１２は、書き込み動作の動作波形の例を示している。
同図において、ＷＥは、書き込みイネーブル信号であり、ＶＷＬ、ＶＢＬ、及び、ＶＳＬは、例えば、図７のＶＷＬ、ＶＢＬ、及び、ＶＳＬに対応し、φＷ、ＶＳ１、及び、ＶＳ２は、図３及び図４のφＷ、ＶＳ１、及び、ＶＳ２に対応する。
この動作波形は、図１のコントローラ１２により制御される。
書き込みイネーブル信号ＷＥがハイレベルになると、コントローラ１２は、制御信号φＣＳ及び制御信号φＷをハイレベルに設定する。制御信号φＣＳ及び制御信号φＷがハイレベルになると、Ｖｄｄが、図１１の電位ジェネレータ１３から選択されたビット線ＢＬｊにＶＢＬとして転送される。また、書き込みデータ（０又は１）に応じた電位（Ｖｄｄ又は０Ｖ）が、図１１の電位ジェネレータ１３から選択されたソース線ＳＬｊにＶＳＬとして転送される。
この後、コントローラ１２は、図１のロウデコーダ／ドライバ１４に対して、選択されたワード線ＷＬｉにＶＷＬとしてＶｏｎ＿ｗを転送するように指示する。即ち、図１のロウデコーダ／ドライバ１４は、コントローラ１２からの指示を受けると、Ｖｏｎ＿ｗを、図１１の電位ジェネレータ１３から選択されたワード線ＷＬｉに転送する。
その結果、選択されたメモリセル（選択セル）Ｕｉｊ内のトランジスタＴｉｊがオンとなり、選択セルＵｉｊ内のキャパシタＣｉｊに書き込みデータ（０又は１）に応じた書き込み電圧Ｖｓｔｏｒａｇｅが印加される。
例えば、書き込みデータが１の場合、書き込み電圧Ｖｓｔｏｒａｇｅは、Ｖｄｄ（＝ＶＢＬ−ＶＳＬ）となり、データ１が選択セルＵｉｊ内のキャパシタＣｉｊに書き込まれる。また、書き込みデータが０の場合、書き込み電圧Ｖｓｔｏｒａｇｅは、０Ｖ（＝ＶＢＬ−ＶＳＬ）となり、データ０が選択セルＵｉｊ内のキャパシタＣｉｊに書き込まれる。
尚、書き込み動作では、例えば、図３及び図４に示すセンスアンプ１７は使用しない。従って、トランジスタＱｃｌａｍｐは、オフであり、センスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位は、リセット状態（Ｖｓｓ）である。
図１３乃至図１６は、読み出し動作の動作波形の例を示している。
読み出し動作は、１セル／１ビットタイプのＤＲＡＭ（図３）と、２セル／１ビットタイプのＤＲＡＭ（図４）とで異なるため、以下、それぞれについて説明する。
図１３及び図１４は、１セル／１ビットタイプのＤＲＡＭの読み出し動作の動作波形を示している。また、図１３は、読み出し動作の対象となる選択セルにデータ１が記憶されているときの動作波形であり、図１４は、選択セルにデータ０が記憶されているときの動作波形である。
これらの図において、ＲＥは、読み出しイネーブル信号であり、ＶＷＬ、ＶＢＬ、及び、ＶＳＬは、例えば、図１０のＶＷＬ、ＶＢＬ、及び、ＶＳＬに対応し、φｃｌａｍｐ、φｐｒｅ、φＳＥ、ＶＳ１、ＶＳ２、φｒｓｔ、及び、φｃａｐは、図３のφｃｌａｍｐ、φｐｒｅ、φＳＥ、ＶＳ１、ＶＳ２、φｒｓｔ、及び、φｃａｐに対応する。
この動作波形は、図１のコントローラ１２により制御される。
読み出しイネーブル信号ＲＥがハイレベルになると、コントローラ１２は、制御信号φＣＳ及び制御信号φｃｌａｍｐをハイレベルに設定する。また、コントローラ１２は、制御信号φｐｒｅをハイレベルに設定する。
制御信号φｐｒｅがハイレベルになると、プリチャージ電位Ｖｐｒｅ（＝Ｖｄｄ／２）が、図１１の電位ジェネレータ１３から選択されたビット線ＢＬｊにＶＢＬとして転送され、かつ、図３のセンスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位ＶＳ１，ＶＳ２が、プリチャージ電位Ｖｐｒｅに設定される。
この後、制御信号φｐｒｅがロウレベルになると、選択されたビット線ＢＬｊの電位ＶＢＬ、及び、２つの入出力ノードＳ１，Ｓ２の電位ＶＳ１，ＶＳ２は、それぞれ、プリチャージ電位Ｖｐｒｅ（フローティング）に設定される。
また、読み出し動作では、Ｖｓｓ（０Ｖ）が、図１１の電位ジェネレータ１３からソース線ＳＬｊにＶＳＬとして転送される。
この後、コントローラ１２は、図１のロウデコーダ／ドライバ１４に対して、選択されたワード線ＷＬｉにＶＷＬとしてＶｏｎ＿ｒを転送するように指示する。即ち、図１のロウデコーダ／ドライバ１４は、コントローラ１２からの指示を受けると、Ｖｏｎ＿ｒを、図１１の電位ジェネレータ１３から選択されたワード線ＷＬｉに転送する。
その結果、選択されたメモリセル（選択セル）Ｕｉｊ内のトランジスタＴｉｊがオンとなり、選択セルＵｉｊ内のキャパシタＣｉｊに記憶されているデータ（０又は１）に応じて選択されたビット線ＢＬｊの電位ＶＢＬが変化する。
例えば、図１３に示すように、キャパシタＣｉｊに記憶されているデータが１（ＶｃａｐがＶｄｄ）のとき、トランジスタＴｉｊがオンになると、キャパシタＣｉｊに蓄積された電荷がビット線ＢＬｊに移動し、ビットＢＬｊの電位ＶＢＬ、及び、入出力ノードＳ１の電位ＶＳ１は、Ｖｐｒｅ＝Ｖｄｄ／２（フローティング）からΔＶだけ上昇する。この時、Ｖｃａｐは、ＶｄｄからΔＶだけ低下する。また、入出力ノードＳ２の電位ＶＳ２（基準電位Ｖｒｅｆ）は、Ｖｐｒｅ＝Ｖｄｄ／２（フローティング）のまま変化しない。
これに対し、図１４に示すように、キャパシタＣｉｊに記憶されているデータが０（Ｖｃａｐが０Ｖ）のとき、トランジスタＴｉｊがオンになると、ビット線ＢＬｊに蓄積された電荷がキャパシタＣｉｊに移動し、ビットＢＬｊの電位ＶＢＬ、及び、入出力ノードＳ１の電位ＶＳ１は、Ｖｄｄ／２（フローティング）からΔＶだけ下降する。この時、Ｖｃａｐは、０ＶからΔＶだけ上昇する。また、入出力ノードＳ２の電位ＶＳ２（基準電位Ｖｒｅｆ）は、Ｖｐｒｅ＝Ｖｄｄ／２（フローティング）のまま変化しない。
この後、コントローラ１２は、制御信号（センスアンプイネーブル信号）φＳＥをハイレベルに設定する。その結果、例えば、図３のセンスアンプ１７が動作状態となり、センスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位差（ＶＳ１−ＶＳ２）が増幅される。
即ち、図１３に示すように、入出力ノードＳ１の電位ＶＳ１が入出力ノードＳ２の電位ＶＳ２（Ｖｒｅｆ）よりも大きい場合、入出力ノードＳ１の電位ＶＳ１は、Ｖｄｄに変化し、入出力ノードＳ２の電位ＶＳ２は、０Ｖに変化する。これにより、読み出しデータ１（Ｖｄｄ）が入出力ノードＳ１から出力される。
また、入出力ノードＳ１の電位ＶＳ１がＶｄｄに変化すると、選択されたビット線ＢＬｊの電位ＶＢＬもＶｄｄとなり、かつ、Ｖｄｄが選択セルＵｉｊ内のキャパシタＣｉｊに転送される。従って、Ｖｃａｐは、Ｖｄｄ−ΔＶから、再び、Ｖｄｄに変化する。即ち、データ１が選択セルＵｉｊ内のキャパシタＣｉｊに書き戻される（リフレッシュ）。
一方、図１４に示すように、入出力ノードＳ１の電位ＶＳ１が入出力ノードＳ２の電位ＶＳ２（Ｖｒｅｆ）よりも小さい場合、入出力ノードＳ１の電位ＶＳ１は、０Ｖに変化し、入出力ノードＳ２の電位ＶＳ２は、Ｖｄｄに変化する。これにより、読み出しデータ０（０Ｖ）が入出力ノードＳ１から出力される。
また、入出力ノードＳ１の電位ＶＳ１が０Ｖに変化すると、選択されたビット線ＢＬｊの電位ＶＢＬも０Ｖとなり、かつ、０Ｖが選択セルＵｉｊ内のキャパシタＣｉｊに転送される。従って、Ｖｃａｐは、０Ｖ＋ΔＶから、再び、０Ｖに変化する。即ち、データ０が選択セルＵｉｊ内のキャパシタＣｉｊに書き戻される（リフレッシュ）。
この後、コントローラ１２は、選択されたワード線ＷＬｉの電位ＶＷＬをＶｏｎ＿ｒからＶｓｓ（０Ｖ）に変化させ、かつ、制御信号φＣＳ、φｃｌａｍｐ、及び、φＳＥを、それぞれ、ロウレベルに変化させる。
最後に、コントローラ１２は、制御信号φｒｓｔをハイレベルに設定する。その結果、選択されたビット線ＢＬｊの電位ＶＢＬ、センスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位ＶＳ１，ＶＳ２は、Ｖｓｓ（０Ｖ）となり、リセットされる。
図１５及び図１６は、２セル／１ビットタイプのＤＲＡＭの読み出し動作の動作波形を示している。また、図１５は、読み出し動作の対象となる選択セルにデータ１が記憶されているときの動作波形であり、図１６は、選択セルにデータ０が記憶されているときの動作波形である。
これらの図において、ＲＥは、読み出しイネーブル信号であり、ＶＷＬ、ＶＢＬ、及び、ＶＳＬは、例えば、図１０のＶＷＬ、ＶＢＬ、及び、ＶＳＬに対応し、φｃｌａｍｐ、φｐｒｅ、φＳＥ、ＶＳ１、ＶＳ２、φｒｓｔ、及び、φｃａｐは、図４のφｃｌａｍｐ、φｐｒｅ、φＳＥ、ＶＳ１、ＶＳ２、φｒｓｔ、及び、φｃａｐに対応する。
この動作波形は、図１のコントローラ１２により制御される。
ＶＷＬとしてのＶｏｎ＿ｒが選択されたワード線ＷＬｉに印加される前の動作は、図１３及び図１４の例と同じであるため、ここでの説明を省略する。
Ｖｏｎ＿ｒが選択されたワード線ＷＬｉに印加されると、選択セルＵｉｊ内のトランジスタＴｉｊがオンとなり、選択セルＵｉｊ内のキャパシタＣｉｊに記憶されているデータ（０又は１）に応じて選択されたビット線ＢＬｊの電位ＶＢＬが変化する。
例えば、図１５に示すように、入出力ノードＳ１側において、キャパシタＣｉｊに記憶されているデータが１（Ｓ１側ＶｃａｐがＶｄｄ）のとき、トランジスタＴｉｊがオンになると、キャパシタＣｉｊに蓄積された電荷がビット線ＢＬｊに移動し、ビットＢＬｊの電位ＶＢＬ、及び、入出力ノードＳ１の電位ＶＳ１は、Ｖｐｒｅ＝Ｖｄｄ／２（フローティング）からΔＶだけ上昇する。この時、Ｓ１側Ｖｃａｐは、ＶｄｄからΔＶだけ低下する。
この場合、入出力ノードＳ２側において、キャパシタＣｉｊに記憶されているデータは０（Ｓ２側Ｖｃａｐが０Ｖ）であるため、トランジスタＴｉｊがオンになると、ビット線ＢＬｊ（ｂＢＬｊ）に蓄積された電荷がキャパシタＣｉｊに移動し、ビットＢＬｊ（ｂＢＬｊ）の電位ＶＢＬ（ＶｂＢＬ）、及び、入出力ノードＳ２の電位ＶＳ２は、Ｖｐｒｅ＝Ｖｄｄ／２（フローティング）からΔＶだけ下降する。この時、Ｓ２側Ｖｃａｐは、０ＶからΔＶだけ上昇する。
従って、２つの入出力ノードＳ１，Ｓ２の電位差（ＶＳ１−ＶＳ２）は、２ΔＶとなる。これは、図１３の動作波形における２つの入出力ノードＳ１，Ｓ２の電位差ΔＶ（＝ＶＳ１−ＶＳ２）の２倍である。
これに対し、図１６に示すように、入出力ノードＳ１側において、キャパシタＣｉｊに記憶されているデータが０（Ｓ１側Ｖｃａｐが０Ｖ）のとき、トランジスタＴｉｊがオンになると、ビット線ＢＬｊに蓄積された電荷がキャパシタＣｉｊに移動し、ビットＢＬｊの電位ＶＢＬ、及び、入出力ノードＳ１の電位ＶＳ１は、Ｖｄｄ／２（フローティング）からΔＶだけ下降する。この時、Ｓ１側Ｖｃａｐは、０ＶからΔＶだけ上昇する。
この場合、入出力ノードＳ２側において、キャパシタＣｉｊに記憶されているデータは１（ＶｃａｐがＶｄｄ）であるため、トランジスタＴｉｊがオンになると、キャパシタＣｉｊに蓄積された電荷がビット線ＢＬｊ（ｂＢＬｊ）に移動し、ビットＢＬｊ（ｂＢＬｊ）の電位ＶＢＬ（ＶｂＢＬ）、及び、入出力ノードＳ２の電位ＶＳ２は、Ｖｐｒｅ＝Ｖｄｄ／２（フローティング）からΔＶだけ上昇する。この時、Ｓ２側Ｖｃａｐは、ＶｄｄからΔＶだけ下降する。
従って、２つの入出力ノードＳ１，Ｓ２の電位差（ＶＳ１−ＶＳ２）は、２ΔＶとなる。これは、図１４の動作波形における２つの入出力ノードＳ１，Ｓ２の電位差ΔＶ（＝ＶＳ１−ＶＳ２）の２倍である。
この後、コントローラ１２は、制御信号（センスアンプイネーブル信号）φＳＥをハイレベルに設定する。その結果、例えば、図４のセンスアンプ１７が動作状態となり、センスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位差（ＶＳ１−ＶＳ２）が増幅される。
即ち、図１５に示すように、入出力ノードＳ１の電位ＶＳ１が入出力ノードＳ２の電位ＶＳ２（Ｖｒｅｆ）よりも大きい場合、入出力ノードＳ１の電位ＶＳ１は、Ｖｄｄに変化し、入出力ノードＳ２の電位ＶＳ２は、０Ｖに変化する。これにより、読み出しデータ１（Ｖｄｄ）が入出力ノードＳ１から出力される。
入出力ノードＳ１の電位ＶＳ１がＶｄｄに変化する速度（センス速度）は、センスアンプ１７の２つの入出力ノードＳ１，Ｓ２の初期電位差が２ΔＶであるため、図１３の動作波形よりも高速である。これは、高速読み出しが可能であることを意味する。
また、入出力ノードＳ１の電位ＶＳ１がＶｄｄに変化すると、選択されたビット線ＢＬｊの電位ＶＢＬもＶｄｄとなり、かつ、Ｖｄｄが選択セルＵｉｊ内のキャパシタＣｉｊに転送される。従って、Ｓ１側Ｖｃａｐは、Ｖｄｄ−ΔＶから、再び、Ｖｄｄに変化する。即ち、データ１が選択セルＵｉｊ内のキャパシタＣｉｊに書き戻される（リフレッシュ）。
同様に、入出力ノードＳ２の電位ＶＳ２が０Ｖに変化すると、選択されたビット線ＢＬｊ（ｂＢＬｊ）の電位ＶＢＬ（ＶｂＢＬ）も０Ｖとなり、かつ、０Ｖが選択セルＵｉｊ内のキャパシタＣｉｊに転送される。従って、Ｓ２側Ｖｃａｐは、０Ｖ＋ΔＶから、再び、０Ｖに変化する。即ち、データ０が選択セルＵｉｊ内のキャパシタＣｉｊに書き戻される（リフレッシュ）。
一方、図１６に示すように、入出力ノードＳ１の電位ＶＳ１が入出力ノードＳ２の電位ＶＳ２（Ｖｒｅｆ）よりも小さい場合、入出力ノードＳ１の電位ＶＳ１は、０Ｖに変化し、入出力ノードＳ２の電位ＶＳ２は、Ｖｄｄに変化する。これにより、読み出しデータ０（０Ｖ）が入出力ノードＳ１から出力される。
入出力ノードＳ１の電位ＶＳ１が０Ｖに変化する速度（センス速度）は、センスアンプ１７の２つの入出力ノードＳ１，Ｓ２の初期電位差が２ΔＶであるため、図１４の動作波形よりも高速である。これは、高速読み出しが可能であることを意味する。
また、入出力ノードＳ１の電位ＶＳ１が０Ｖに変化すると、選択されたビット線ＢＬｊの電位ＶＢＬも０Ｖとなり、かつ、０Ｖが選択セルＵｉｊ内のキャパシタＣｉｊに転送される。従って、Ｓ１側Ｖｃａｐは、０Ｖ＋ΔＶから、再び、０Ｖに変化する。即ち、データ０が選択セルＵｉｊ内のキャパシタＣｉｊに書き戻される（リフレッシュ）。
同様に、入出力ノードＳ２の電位ＶＳ２がＶｄｄに変化すると、選択されたビット線ＢＬｊ(ｂＢＬｊ）の電位ＶＢＬ（ＶｂＢＬ）もＶｄｄとなり、かつ、Ｖｄｄが選択セルＵｉｊ内のキャパシタＣｉｊに転送される。従って、Ｓ２側Ｖｃａｐは、Ｖｄｄ−ΔＶから、再び、Ｖｄｄに変化する。即ち、データ１が選択セルＵｉｊ内のキャパシタＣｉｊに書き戻される（リフレッシュ）。
この後、コントローラ１２は、選択されたワード線ＷＬｉの電位ＶＷＬをＶｏｎ＿ｒからＶｓｓ（０Ｖ）に変化させ、かつ、制御信号φＣＳ、φｃｌａｍｐ、及び、φＳＥを、それぞれ、ロウレベルに変化させる。
最後に、コントローラ１２は、制御信号φｒｓｔをハイレベルに設定する。その結果、選択されたビット線ＢＬｊの電位ＶＢＬ、センスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位ＶＳ１，ＶＳ２は、Ｖｓｓ（０Ｖ）となり、リセットされる。
図１７は、図１２の書き込み動作の動作波形の変形例を示している。
この変形例は、図１２の動作波形において、書き込みデータ１の書き込み速度を向上させる技術に関する。
図１７の動作波形が図１２の動作波形と異なる点は、書き込みデータが１のときのＶＳＬを、例えば、Ｖｓｓ（０Ｖ）から−αＶ（マイナス電位）に変更したことにある。その結果、選択セルＵｉｊに書き込みデータとして１を書き込む場合、選択セルＵｉｊ内のキャパシタＣｉｊに印加される書き込み電圧Ｖｓｔｏｒａｇｅは、Ｖｄｄ＋αＶとなり、書き込み動作が高速化される（１−加速書き込み）。
図１８は、ソース線の電位と書き込み時間の関係を示している。
同図から明らかなように、ソース線ＳＬｊの電位ＶＳＬが小さいほど（αの値が大きいほど）、書き込み電圧Ｖｓｔｏｒａｇｅが大きくなるため、高速書き込みが可能となる。但し、ＶＳＬが０Ｖのときの書き込み時間を基準値とする。
図１９及び図２０は、それぞれ、図１３及び図１４の読み出し動作の動作波形の変形例を示している。
この変形例は、図１３及び図１４の動作波形において、読み出しデータ（０又は１）の読み出し速度を向上させる技術に関する。
図１９の動作波形は、図１３の動作波形に対応し、図２０の動作波形は、図１４の動作波形に対応する。
図１９の動作波形が図１３の動作波形と異なる点は、ＶＷＬがＶｏｎ＿ｒに変化した時点又はそれよりも後、かつ、制御信号（センスアンプイネーブル信号）φＳＥがハイレベルになる前において、ソース線ＳＬの電位ＶＳＬを０Ｖから＋βＶ（プラス電位）に変化させたことにある。
その結果、ビット線ブースト効果により、ビット線ＢＬｊの電位ＶＢＬは、Ｖｐｒｅ＝Ｖｄｄ／２（フローティング）からΔＶ’だけ上昇する（読み出しデータが１の場合）。このΔＶ’は、ソース線ＳＬの電位ＶＳＬを０Ｖのまま変化させない場合のΔＶ（図１３）よりも大きい。従って、読み出しデータ１を高速にセンスすることができる。
図２０の動作波形が図１４の動作波形と異なる点は、ＶＷＬがＶｏｎ＿ｒに変化した時点又はそれよりも後、かつ、制御信号（センスアンプイネーブル信号）φＳＥがハイレベルになる前において、ソース線ＳＬの電位ＶＳＬを０Ｖから−βＶ（マイナス電位）に変化させたことにある。
その結果、ビット線ブースト効果により、ビット線ＢＬｊの電位ＶＢＬは、Ｖｐｒｅ＝Ｖｄｄ／２（フローティング）からΔＶ’だけ下降する（読み出しデータが０の場合）。このΔＶ’は、ソース線ＳＬの電位ＶＳＬを０Ｖのまま変化させない場合のΔＶ（図１４）よりも大きい。従って、読み出しデータ０を高速にセンスすることができる。
図２１は、ソース線の電位と読み出し時間の関係を示している。
同図から明らかなように、ソース線ＳＬｊの電位ＶＳＬの変化量が大きいほど、即ち、｜±βＶ｜の値が大きいほど、ブースト効果によるΔＶ’の値が大きくなるため、高速読み出しが可能となる。但し、ＶＳＬを０Ｖのままで変化させないときの読み出し時間を基準値とする。
（動作例：Multi-level DRAMの場合）
Multi-level DRAMの場合、書き込み動作は、メモリセルに印加される書き込み電圧を変えることにより、Single-level DRAMと同様に行うことができる。一方、読み出し動作は、メモリセルからMulti-bit dataを読み出すため、複数回の読み出し（multiple reading）、又は、１回読み出し（once reading）のときは複数のセンスアンプによるパラレルセンス（parallel sensing）が必要となる。
また、DRAMの読み出し動作は、メモリセルのデータが破壊（destruct）する、即ち、キャパシタに蓄積されている電荷が変動する、いわゆる破壊読み出し（destructive read）である。従って、コントローラは、読み出し動作が行われた後、メモリセルに、再び、正しいデータを書き込む書き戻し動作（write-back operation）を行わなければならない。
Single-level DRAMの場合、メモリセルからセンスアンプに読み出したデータ（０又は１）を、再び、センスアンプからメモリセルに書き込むことにより、この書き戻し動作を行うことができる（図１３乃至図１６、図１９、及び、図２０を参照）。
しかし、Multi-level DRAMの場合、メモリセルに記憶されるデータは、２ｎ通り（ｎビットデータがメモリセルに記憶されるn-level DRAMの場合）存在するのに対し、センスアンプに記憶されるデータは、２通り（０又は１）である。但し、ｎは、２以上の自然数である。従って、Multi-level DRAMでは、Single-level DRAMの書き戻し動作を採用することができない。
そこで、本実施例では、コントローラは、読み出し動作を行った後、読み出しデータを一時的に保持し、この読み出しデータに基づいて書き込み動作を行うことにより、破壊読出しに対応した書き戻し動作を実行する。
そのために、例えば、図２２に示すように、ＤＲＡＭ１０は、センスアンプ１７からコントローラ１２に読み出しデータＤｒを転送するパスを有し、かつ、コントローラ１２は、読み出しデータＤｒを一時的に記憶するレジスタＲｅｇ．を備えるのが望ましい。尚、図２２において、図１と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
また、Multi-level DRAMの場合、例えば、図２３に示すように、ビット線ＢＬｊとセンスアンプ１７との電気的接続の有無を決めるスイッチ素子（例えば、ＮチャネルＦＥＴ）ＱＳＷが、それらビット線ＢＬｊとセンスアンプ１７との間に接続される。スイッチ素子ＱＳＷのオン／オフは、図２２のコントローラ１２からの制御信号φＳＷにより制御される。
スイッチ素子ＱＳＷは、読み出し動作において、メモリセルＵｉｊから読み出され、かつ、センスアンプ１７で増幅されたデータが、再び、メモリセルＵｉｊに転送されることを防止するために設けられる。但し、スイッチ素子ＱＳＷの機能は、トランジスタＱｃｌａｍｐにより実現することも可能である。この場合、スイッチ素子ＱＳＷは、省略可能である。
尚、図２３において、図３と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
以下、Multi-level DRAMにおける書き込み動作及び読み出し動作を順次説明する。
図２４は、書き込み動作の例を示している。図２５は、書き込みデータと書き込み電圧の関係を示している。
この例は、メモリセルに２ビットデータ（００、０１、１０、又は、１１）を書き込む場合の例である。
メモリセルは、同図の等価回路に示すように、ビット線ＢＬｊとソース線ＳＬｊとの間に直列接続されるキャパシタＣｉｊとトランジスタＴｉｊとを備える。
この場合、書き込みデータは、キャパシタＣｉｊに印加される書き込み電圧（キャパシタ電圧）Ｖｓｔｏｒａｇｅ（＝Ｖｃａｐ−ＶＳＬ）により制御することができる。
例えば、書き込みデータ１１をメモリセルに書き込む場合、書き込み電圧ＶｓｔｏｒａｇｅをＶｗ１１（例えば、Ｖｄｄ）に設定し、書き込みデータ１０をメモリセルに書き込む場合、書き込み電圧ＶｓｔｏｒａｇｅをＶｗ１０（例えば、（２／３）×Ｖｄｄ）に設定し、書き込みデータ０１をメモリセルに書き込む場合、書き込み電圧ＶｓｔｏｒａｇｅをＶｗ０１（例えば、(１／３)×Ｖｄｄ）に設定し、書き込みデータ００をメモリセルに書き込む場合、書き込み電圧ＶｓｔｏｒａｇｅをＶｗ００（例えば、０Ｖ）に設定すればよい。但し、Ｖｗ００＜Ｖｗ０１＜Ｖｗ１０＜Ｖｗ１１である。
図２６は、図２４及び図２５において書き込み電圧Ｖｓｔｏｒａｇｅを決定する例を示している。
本実施例は、上述したように、書き込み動作において、ソース線ＳＬｊの電位ＶＳＬを変化させることを特徴とする。
従って、例えば、書き込みデータ１１をメモリセルに書き込む場合、ワード線ＷＬｉの電位ＶＷＬをＶｏｎ_ｗに設定し、ビット線ＢＬｊの電位ＶＢＬをＶｄｄに設定し、ソース線ＳＬｊの電位ＶＳＬを０Ｖに設定する。但し、Ｖｏｎ_ｗ≧ＶＢＬ＋Ｖｔｈであり、Ｖｔｈは、トランジスタＴｉｊの閾値電圧である。
この場合、書き込み電圧Ｖｓｔｏｒａｇｅ（＝Ｖｃａｐ−ＶＳＬ）は、Ｖｗ１１（＝ＶＢＬ−ＶＳＬ＝Ｖｄｄ）となり、書き込みデータ１がキャパシタＣｉｊに記憶される。
また、書き込みデータ１０をメモリセルに書き込む場合、ワード線ＷＬｉの電位ＶＷＬをＶｏｎ_ｗに設定し、ビット線ＢＬｊの電位ＶＢＬをＶｄｄに設定し、ソース線ＳＬｊの電位ＶＳＬを(１／３)×Ｖｄｄに設定する。
この場合、書き込み電圧Ｖｓｔｏｒａｇｅ（＝Ｖｃａｐ−ＶＳＬ）は、Ｖｗ１０（＝ＶＢＬ−ＶＳＬ＝（２／３）×Ｖｄｄ）となり、書き込みデータ１０がキャパシタＣｉｊに記憶される。
また、書き込みデータ０１をメモリセルに書き込む場合、ワード線ＷＬｉの電位ＶＷＬをＶｏｎ_ｗに設定し、ビット線ＢＬｊの電位ＶＢＬをＶｄｄに設定し、ソース線ＳＬｊの電位ＶＳＬを(２／３)×Ｖｄｄに設定する。
この場合、書き込み電圧Ｖｓｔｏｒａｇｅ（＝Ｖｃａｐ−ＶＳＬ）は、Ｖｗ０１（＝ＶＢＬ−ＶＳＬ＝（１／３）×Ｖｄｄ）となり、書き込みデータ０１がキャパシタＣｉｊに記憶される。
また、書き込みデータ００をメモリセルに書き込む場合、ワード線ＷＬｉの電位ＶＷＬをＶｏｎ_ｗに設定し、ビット線ＢＬｊの電位ＶＢＬをＶｄｄに設定し、ソース線ＳＬｊの電位ＶＳＬをＶｄｄに設定する。
この場合、書き込み電圧Ｖｓｔｏｒａｇｅ（＝Ｖｃａｐ−ＶＳＬ）は、Ｖｗ００（＝ＶＢＬ−ＶＳＬ＝０Ｖ）となり、書き込みデータ００がキャパシタＣｉｊに記憶される。
図２７は、読み出し動作の例を示している。図２８は、読み出しデータと読み出し電圧の関係を示している。
この例は、メモリセルから２ビットデータ（００、０１、１０、又は、１１）を読み出す場合の例である。
メモリセルは、同図の等価回路に示すように、ビット線ＢＬｊとソース線ＳＬｊとの間に直列接続されるキャパシタＣｉｊとトランジスタＴｉｊとを備える。
例えば、メモリセルに１１，１０，０１，００が記憶されている場合、キャパシタＣｉｊは、書き込み電圧Ｖｓｔｏｒａｇｅとして、それぞれ、Ｖｄｄ、(２／３)×Ｖｄｄ、(１／３)×Ｖｄｄ、及び、０Ｖを保持する。但し、ソース線ＳＬｊの電位は、０Ｖとする。
この場合、読み出しデータは、２回の読み出し動作により判定可能である。
１回目の読み出し動作では、読み出し電圧Ｖｒｅａｄ（＝ＶＢＬ−ＶＳＬ）として、（２／３）×Ｖｄｄと（１／３）×Ｖｄｄとの間の電圧、例えば、（３／６）×Ｖｄｄ＝Ｖｄｄ／２を、キャパシタＣｉｊに印加する。これにより、メモリセルに１１若しくは１０が記憶されているか、又は、０１若しくは００が記憶されているか、を判定可能である。
例えば、１回目の読み出し動作において、ソース線ＳＬｊの電位ＶＳＬを０Ｖに設定し、かつ、ビット線ＢＬｊの電位ＶＢＬをプリチャージ電位Ｖｐｒｅ＝Ｖｄｄ／２（フローティング）に設定した状態で、トランジスタＴｉｊをオンにすると、キャパシタＣｉｊに記憶されているデータに応じてビット線ＢＬｊの電位ＶＢＬが変化する。
即ち、キャパシタＣｉｊに記憶されているデータが１１又は１０（ＶｃａｐがＶｄｄ又は（２／３）×Ｖｄｄ）のとき、トランジスタＴｉｊがオンになると、キャパシタＣｉｊに蓄積された電荷がビット線ＢＬｊに移動し、ビットＢＬｊの電位ＶＢＬは、Ｖｐｒｅ＝Ｖｄｄ／２（フローティング）からΔＶ１だけ上昇する。これに対し、キャパシタＣｉｊに記憶されているデータが０１又は００（Ｖｃａｐが（１／３）×Ｖｄｄ又は０Ｖ）のとき、トランジスタＴｉｊがオンになると、ビット線ＢＬｊに蓄積された電荷がキャパシタＣｉｊに移動し、ビットＢＬｊの電位ＶＢＬは、Ｖｄｄ／２（フローティング）からΔＶ１だけ下降する。
従って、このビットＢＬｊの電位の変化をセンスアンプにより検出すれば、メモリセルに記憶されているデータが１１若しくは１０であるか、又は、０１若しくは００であるか、を読み出すことができる。
２回目の読み出し動作は、１回目の読み出し動作の結果に基づいて行う。
まず、１回目の読み出し動作において、メモリセルに記憶されているデータが１１又は１０であることが判明した場合、２回目の読み出し動作（２回目−Ａ）では、読み出し電圧Ｖｒｅａｄ（＝ＶＢＬ−ＶＳＬ）として、Ｖｄｄと（２／３）×Ｖｄｄとの間の電圧、例えば、（５／６）×Ｖｄｄを、キャパシタＣｉｊに印加する。これにより、メモリセルに１１が記憶されているか、又は、１０が記憶されているか、を判定可能である。
例えば、２回目の読み出し動作（２回目−Ａ）において、ソース線ＳＬｊの電位ＶＳＬを０Ｖに設定し、かつ、ビット線ＢＬｊの電位ＶＢＬをプリチャージ電位Ｖｐｒｅ＝（５／６）×Ｖｄｄ（フローティング）に設定した状態で、トランジスタＴｉｊをオンにすると、キャパシタＣｉｊに記憶されているデータに応じてビット線ＢＬｊの電位ＶＢＬが変化する。
即ち、キャパシタＣｉｊに記憶されているデータが１１（ＶｃａｐがＶｄｄ）のとき、トランジスタＴｉｊがオンになると、キャパシタＣｉｊに蓄積された電荷がビット線ＢＬｊに移動し、ビットＢＬｊの電位ＶＢＬは、Ｖｐｒｅ＝（５／６）×Ｖｄｄ（フローティング）からΔＶ２だけ上昇する。これに対し、キャパシタＣｉｊに記憶されているデータが１０（Ｖｃａｐが（２／３）×Ｖｄｄ）のとき、トランジスタＴｉｊがオンになると、ビット線ＢＬｊに蓄積された電荷がキャパシタＣｉｊに移動し、ビットＢＬｊの電位ＶＢＬは、（５／６）×Ｖｄｄ（フローティング）からΔＶ２だけ下降する。
従って、このビットＢＬｊの電位の変化をセンスアンプにより検出すれば、メモリセルに記憶されているデータが１１であるか、又は、１０であるか、を読み出すことができる。
次に、１回目の読み出し動作において、メモリセルに記憶されているデータが０１又は００であることが判明した場合、２回目の読み出し動作（２回目−Ｂ）では、読み出し電圧Ｖｒｅａｄ（＝ＶＢＬ−ＶＳＬ）として、（１／３）×Ｖｄｄと０Ｖとの間の電圧、例えば、（１／６）×Ｖｄｄを、キャパシタＣｉｊに印加する。これにより、メモリセルに０１が記憶されているか、又は、００が記憶されているか、を判定可能である。
例えば、２回目の読み出し動作（２回目−Ｂ）において、ソース線ＳＬｊの電位ＶＳＬを０Ｖに設定し、かつ、ビット線ＢＬｊの電位ＶＢＬをプリチャージ電位Ｖｐｒｅ＝（１／６）×Ｖｄｄ（フローティング）に設定した状態で、トランジスタＴｉｊをオンにすると、キャパシタＣｉｊに記憶されているデータに応じてビット線ＢＬｊの電位ＶＢＬが変化する。
即ち、キャパシタＣｉｊに記憶されているデータが０１（Ｖｃａｐが（１／３）×Ｖｄｄ）のとき、トランジスタＴｉｊがオンになると、キャパシタＣｉｊに蓄積された電荷がビット線ＢＬｊに移動し、ビットＢＬｊの電位ＶＢＬは、Ｖｐｒｅ＝（１／６）×Ｖｄｄ（フローティング）からΔＶ２だけ上昇する。これに対し、キャパシタＣｉｊに記憶されているデータが００（Ｖｃａｐが０Ｖ）のとき、トランジスタＴｉｊがオンになると、ビット線ＢＬｊに蓄積された電荷がキャパシタＣｉｊに移動し、ビットＢＬｊの電位ＶＢＬは、（１／６）×Ｖｄｄ（フローティング）からΔＶ２だけ下降する。
従って、このビットＢＬｊの電位の変化をセンスアンプにより検出すれば、メモリセルに記憶されているデータが０１であるか、又は、００であるか、を読み出すことができる。
図２９は、図２７及び図２８において読み出し電圧Ｖｒｅａｄを決定する例を示している。
例えば、１回目の読み出し動作の場合、ワード線ＷＬｉの電位ＶＷＬをＶｏｎ_ｒに設定し、ビット線ＢＬｊの電位ＶＢＬをプリチャージ電位Ｖｐｒｅ＝（３／６）×Ｖｄｄ（フローティング）に設定し、ソース線ＳＬｊの電位ＶＳＬを０Ｖに設定する。但し、Ｖｏｎ_ｒ≧ＶＢＬ＋Ｖｔｈであり、Ｖｔｈは、トランジスタＴｉｊの閾値電圧である。
この場合、上述したように、ビット線ＢＬｊの電位ＶＢＬは、プリチャージ電位Ｖｐｒｅ＝（３／６）×Ｖｄｄ（フローティング）から、メモリセルに記憶されたデータに応じて、上昇／下降する。
本実施例では、上述したように、ソース線ＳＬｊの電位ＶＳＬを変化させることが可能である。従って、１回目の読み出し動作において、例えば、ソース線ＳＬｊの電位ＶＳＬを０Ｖから±βＶに変化させ、キャパシタＣｉｊでの容量カップリングにより、上述のΔＶ１を大きくすることができる（ビット線ブースト効果）。ΔＶ１が大きくなれば、例えば、図２３のセンスアンプ１７の２つの入出力ノードＳ１，Ｓ２に入力される初期電位差が大きくなるため、読み出し動作の高速化が可能となる。
例えば、ソース線ＳＬｊの電位ＶＳＬを０Ｖから＋βＶに変化させる場合、読み出しデータが１１又は１０のときのビット線ＢＬｊの電位ＶＢＬの上昇量は、ソース線ＳＬｊの電位ＶＳＬが０Ｖのままである場合に比べて、大きくなる。また、ソース線ＳＬｊの電位ＶＳＬを０Ｖから−βＶに変化させる場合、読み出しデータが０１又は００のときのビット線ＢＬｊの電位ＶＢＬの下降量は、ソース線ＳＬｊの電位ＶＳＬが０Ｖのままである場合に比べて、大きくなる。
また、２回目−Ａの読み出し動作の場合、ワード線ＷＬｉの電位ＶＷＬをＶｏｎ_ｒに設定し、ビット線ＢＬｊの電位ＶＢＬをプリチャージ電位Ｖｐｒｅ＝（５／６）×Ｖｄｄ（フローティング）に設定し、ソース線ＳＬｊの電位ＶＳＬを０Ｖに設定する。
この場合、上述したように、ビット線ＢＬｊの電位ＶＢＬは、プリチャージ電位Ｖｐｒｅ＝（５／６）×Ｖｄｄ（フローティング）から、メモリセルに記憶されたデータに応じて、上昇／下降する。
また、２回目−Ａの読み出し動作において、１回目の読み出し動作と同様に、例えば、ソース線ＳＬｊの電位ＶＳＬを０Ｖから±βＶに変化させ、キャパシタＣｉｊでの容量カップリングにより、上述のΔＶ２を大きくしてもよい（ビット線ブースト効果）。
また、２回目−Ｂの読み出し動作の場合、ワード線ＷＬｉの電位ＶＷＬをＶｏｎ_ｒに設定し、ビット線ＢＬｊの電位ＶＢＬをプリチャージ電位Ｖｐｒｅ＝（１／６）×Ｖｄｄ（フローティング）に設定し、ソース線ＳＬｊの電位ＶＳＬを０Ｖに設定する。
この場合、上述したように、ビット線ＢＬｊの電位ＶＢＬは、プリチャージ電位Ｖｐｒｅ＝（１／６）×Ｖｄｄ（フローティング）から、メモリセルに記憶されたデータに応じて、上昇／下降する。
また、２回目−Ｂの読み出し動作においても、１回目の読み出し動作と同様に、例えば、ソース線ＳＬｊの電位ＶＳＬを０Ｖから±βＶに変化させ、キャパシタＣｉｊでの容量カップリングにより、上述のΔＶ２を大きくしてもよい（ビット線ブースト効果）。
尚、Multi-level DRAMの場合、データの書き込み方法としては、１セル／１ビットタイプ（１ビットデータを１つのメモリセルに記憶させるタイプ）を採用し、読み出し動作は、図２３のセンスアンプ１７に示すように、入出力ノードＳ２に基準電位Ｖｒｅｆを入力するのが望ましい。
図３０は、電位ジェネレータの例を示している。
電位ジェネレータ１３は、図２２の電位ジェネレータ１３に対応する。
電位ジェネレータ１３は、第１のジェネレータ１３_writeと、第２のジェネレータ１３_readと、マルチプレクサＭＵＸ_write，ＭＵＸ_readと、を備える。
第１のジェネレータ１３_writeは、書き込み動作において使用する電位を出力する機能を有し、書き込みイネーブル信号ＷＥがアクティブ（例えば、ハイレベル）になると、動作状態となる。
第１のジェネレータ１３_writeは、例えば、図２６に示すＶＷＬ（＝Ｖｏｎ＿Ｗ）及びＶＢＬ（＝Ｖｄｄ）を出力する。また、第１のジェネレータ１３_writeは、例えば、Ｖｄｄ、（２／３）×Ｖｄｄ、（１／３）×Ｖｄｄ、及び、０Ｖを出力する。マルチプレクサＭＵＸ_writeは、図２２のコントローラ１２からの制御信号ＣＮＴ_Ｗに基づいて、例えば、Ｖｄｄ、（２／３）×Ｖｄｄ、（１／３）×Ｖｄｄ、及び、０Ｖのうちの１つを、図２６に示すＶＳＬとして出力する。
例えば、制御信号ＣＮＴ_Ｗが１１のとき、即ち、書き込みデータＤｗが１１のとき、マルチプレクサＭＵＸ_writeは、ＶＳＬとして０Ｖを出力する。また、制御信号ＣＮＴ_Ｗが１０のとき、即ち、書き込みデータＤｗが１０のとき、マルチプレクサＭＵＸ_writeは、ＶＳＬとして（１／３）×Ｖｄｄを出力する。また、制御信号ＣＮＴ_Ｗが０１のとき、即ち、書き込みデータＤｗが０１のとき、マルチプレクサＭＵＸ_writeは、ＶＳＬとして（２／３）×Ｖｄｄを出力する。また、制御信号ＣＮＴ_Ｗが００のとき、即ち、書き込みデータＤｗが００のとき、マルチプレクサＭＵＸ_writeは、ＶＳＬとしてＶｄｄを出力する。
第２のジェネレータ１３_readは、２回の読み出し動作において使用する電位を出力する機能を有し、読み出しイネーブル信号ＲＥがアクティブ（例えば、ハイレベル）になると、動作状態となる。
第２のジェネレータ１３_readは、例えば、図２９に示すＶＷＬ（＝Ｖｏｎ＿ｒ）、及び、ＶＳＬ（＝０Ｖ）を出力する。
また、第２のジェネレータ１３_readは、例えば、（５／６）×Ｖｄｄ、（３／６）×Ｖｄｄ、及び、（１／６）×Ｖｄｄを出力する。マルチプレクサＭＵＸ_readは、図２２のコントローラ１２からの制御信号ＣＮＴ_ｒに基づいて、例えば、（５／６）×Ｖｄｄ、（３／６）×Ｖｄｄ、及び、（１／６）×Ｖｄｄのうちの１つを、図２９に示すＶＢＬ（＝Ｖｐｒｅ）して出力する。
例えば、制御信号ＣＮＴ_ｒが１回目の読み出し動作を示すとき、マルチプレクサＭＵＸ_readは、ＶＢＬとして（３／６）×Ｖｄｄを出力する。また、制御信号ＣＮＴ_ｒが２回目−Ａの読み出し動作を示すとき、マルチプレクサＭＵＸ_readは、ＶＢＬとして（５／６）×Ｖｄｄを出力する。、制御信号ＣＮＴ_ｒが２回目−Ｂの読み出し動作を示すとき、マルチプレクサＭＵＸ_readは、ＶＢＬとして（１／６）×Ｖｄｄを出力する。
図３１は、書き込み動作の動作波形の例を示している。
同図において、ＷＥは、書き込みイネーブル信号であり、ＶＷＬ、ＶＢＬ、及び、ＶＳＬは、例えば、図２６のＶＷＬ、ＶＢＬ、及び、ＶＳＬに対応し、φＷ、ＶＳ１、及び、ＶＳ２は、図２３のφＷ、ＶＳ１、及び、ＶＳ２に対応する。
この動作波形は、図２２のコントローラ１２により制御される。
書き込みイネーブル信号ＷＥがハイレベルになると、コントローラ１２は、制御信号φＣＳ及び制御信号φＷをハイレベルに設定する。制御信号φＣＳ及び制御信号φＷがハイレベルになると、Ｖｄｄが、図３０の電位ジェネレータ１３から選択されたビット線ＢＬｊにＶＢＬとして転送される。また、書き込みデータ（００、０１、１０、又は、１１）に応じた電位（Ｖｄｄ、（２／３）×Ｖｄｄ、（１／３）×Ｖｄｄ、又は、０Ｖ）が、図３０の電位ジェネレータ１３から選択されたソース線ＳＬｊにＶＳＬとして転送される。
この後、コントローラ１２は、図２２のロウデコーダ／ドライバ１４に対して、選択されたワード線ＷＬｉにＶＷＬとしてＶｏｎ＿ｗを転送するように指示する。即ち、図２２のロウデコーダ／ドライバ１４は、コントローラ１２からの指示を受けると、Ｖｏｎ＿ｗを、図３０の電位ジェネレータ１３から選択されたワード線ＷＬｉに転送する。
その結果、選択されたメモリセル（選択セル）Ｕｉｊ内のトランジスタＴｉｊがオンとなり、選択セルＵｉｊ内のキャパシタＣｉｊに書き込みデータ（００、０１、１０、又は、１１）に応じた書き込み電圧Ｖｓｔｏｒａｇｅ（ＶＷ００（０Ｖ）、ＶＷ０１、ＶＷ１０、又は、ＶＷ１１）が印加される。
尚、書き込み動作では、例えば、図２３に示すセンスアンプ１７は使用しない。従って、トランジスタＱｃｌａｍｐ，ＱＳＷは、オフであり、センスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位は、リセット状態（Ｖｓｓ）である。
図３２乃至図３７は、読み出し動作の動作波形の例を示している。
ＤＲＡＭは、２ビットデータを１つのメモリセルに記憶するタイプであり、図２３のセンスアンプ１７を用いて選択セルからデータを読み出す場合を説明する。
・１回目の読み出し動作
図３２及び図３３は、それぞれ１回目の読み出し動作を示す。図３２は、読み出し動作の対象となる選択セルにデータ１１又は１０が記憶されているときの動作波形であり、図３３は、選択セルにデータ０１又は００が記憶されているときの動作波形である。
これらの図において、ＲＥは、読み出しイネーブル信号であり、ＶＷＬ、ＶＢＬ、及び、ＶＳＬは、例えば、図２９のＶＷＬ、ＶＢＬ、及び、ＶＳＬに対応し、φｃｌａｍｐ、φｓｗ、φｐｒｅ、φＳＥ、ＶＳ１、ＶＳ２、φｒｓｔ、及び、φｃａｐは、図２３のφｃｌａｍｐ、φｓｗ、φｐｒｅ、φＳＥ、ＶＳ１、ＶＳ２、φｒｓｔ、及び、φｃａｐに対応する。
この動作波形は、図２２のコントローラ１２により制御される。
読み出しイネーブル信号ＲＥがハイレベルになると、コントローラ１２は、制御信号φＣＳ，φｃｌａｍｐ，φｓｗをハイレベルに設定する。また、コントローラ１２は、制御信号φｐｒｅをハイレベルに設定する。
制御信号φｐｒｅがハイレベルになると、プリチャージ電位Ｖｐｒｅ（＝（３／６）×Ｖｄｄ）が、図３０の電位ジェネレータ１３から選択されたビット線ＢＬｊにＶＢＬとして転送され、かつ、図２３のセンスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位ＶＳ１，ＶＳ２が、プリチャージ電位Ｖｐｒｅに設定される。
この後、制御信号φｐｒｅがロウレベルになると、選択されたビット線ＢＬｊの電位ＶＢＬ、及び、２つの入出力ノードＳ１，Ｓ２の電位ＶＳ１，ＶＳ２は、それぞれ、プリチャージ電位Ｖｐｒｅ（フローティング）に設定される。
また、Ｖｓｓ（０Ｖ）が、図３０の電位ジェネレータ１３からソース線ＳＬｊにＶＳＬとして転送される。
この後、コントローラ１２は、図２２のロウデコーダ／ドライバ１４に対して、選択されたワード線ＷＬｉにＶＷＬとしてＶｏｎ＿ｒを転送するように指示する。即ち、図２２のロウデコーダ／ドライバ１４は、コントローラ１２からの指示を受けると、Ｖｏｎ＿ｒを、図３０の電位ジェネレータ１３から選択されたワード線ＷＬｉに転送する。
その結果、選択されたメモリセル（選択セル）Ｕｉｊ内のトランジスタＴｉｊがオンとなり、選択セルＵｉｊ内のキャパシタＣｉｊに記憶されているデータに応じて選択されたビット線ＢＬｊの電位ＶＢＬが変化する。
例えば、図３２に示すように、キャパシタＣｉｊに記憶されているデータが１１又は１０（ＶｃａｐがＶｄｄ又は（２／３）×Ｖｄｄ）のとき、トランジスタＴｉｊがオンになると、キャパシタＣｉｊに蓄積された電荷がビット線ＢＬｊに移動し、ビットＢＬｊの電位ＶＢＬ、及び、入出力ノードＳ１の電位ＶＳ１は、Ｖｐｒｅ＝（３／６）×Ｖｄｄ（フローティング）からΔＶ１だけ上昇する。この時、Ｖｃａｐは、Ｖｄｄ又は（２／３）×ＶｄｄからΔＶ１だけ低下する。また、入出力ノードＳ２の電位ＶＳ２（基準電位Ｖｒｅｆ）は、Ｖｐｒｅ＝（３／６）×Ｖｄｄ（フローティング）のまま変化しない。
これに対し、図３３に示すように、キャパシタＣｉｊに記憶されているデータが０１又は００（Ｖｃａｐが（１／３）×Ｖｄｄ又は０Ｖ）のとき、トランジスタＴｉｊがオンになると、ビット線ＢＬｊに蓄積された電荷がキャパシタＣｉｊに移動し、ビットＢＬｊの電位ＶＢＬ、及び、入出力ノードＳ１の電位ＶＳ１は、（３／６）×Ｖｄｄ（フローティング）からΔＶ１だけ下降する。この時、Ｖｃａｐは、（１／３）×Ｖｄｄ又は０ＶからΔＶ１だけ上昇する。また、入出力ノードＳ２の電位ＶＳ２（基準電位Ｖｒｅｆ）は、Ｖｐｒｅ＝（３／６）×Ｖｄｄ（フローティング）のまま変化しない。
この後、コントローラ１２は、制御信号（センスアンプイネーブル信号）φＳＥをハイレベルに設定する。その結果、例えば、図２３のセンスアンプ１７が動作状態となり、センスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位差（ＶＳ１−ＶＳ２）が増幅される。
即ち、図３２に示すように、入出力ノードＳ１の電位ＶＳ１が入出力ノードＳ２の電位ＶＳ２（Ｖｒｅｆ）よりも大きい場合、入出力ノードＳ１の電位ＶＳ１は、Ｖｄｄに変化し、入出力ノードＳ２の電位ＶＳ２は、０Ｖに変化する。これにより、選択セルＵｉｊに１１又は１０が記憶されていることを示す読み出しデータ（Ｖｄｄ）が入出力ノードＳ１から出力される。読み出しデータは、インターフェース部１１及びコントローラ１２に転送される。
一方、図３３に示すように、入出力ノードＳ１の電位ＶＳ１が入出力ノードＳ２の電位ＶＳ２（Ｖｒｅｆ）よりも小さい場合、入出力ノードＳ１の電位ＶＳ１は、０Ｖに変化し、入出力ノードＳ２の電位ＶＳ２は、Ｖｄｄに変化する。これにより、選択セルＵｉｊに０１又は００が記憶されていることを示す読み出しデータ（０Ｖ）が入出力ノードＳ１から出力される。読み出しデータは、インターフェース部１１及びコントローラ１２に転送される。
コントローラ１２は、例えば、１回目の読み出し動作に係わる読み出しデータをレジスタＲｅｇ．内の第１のレジスタＲｅｇ．０に保持する。
また、コントローラ１２は、制御信号φＳＥをハイレベルに設定するとほぼ同時に、制御信号φＳＷをロウレベルに設定し、スイッチ素子ＱＳＷをオフにする。これは、センスアンプ１７により増幅された入出力ノードＳ１の電位ＶＳ１（＝Ｖｄｄ又は０Ｖ）がビット線ＢＬｊを経由してメモリセルＵｉｊに転送されることを防止するためである。即ち、この時点では、メモリセルＵｉｊに対する書き戻し動作は、実行しない。
尚、スイッチ素子ＱＳＷを省略する場合、制御信号φＳＥをハイレベルに設定するとほぼ同時に、制御信号φｃｌａｍｐをロウレベルに設定すればよい。
この後、コントローラ１２は、選択されたワード線ＷＬｉの電位ＶＷＬをＶｏｎ＿ｒからＶｓｓ（０Ｖ）に変化させ、かつ、制御信号φＣＳ、φｃｌａｍｐ、及び、φＳＥを、それぞれ、ロウレベルに変化させる。
最後に、コントローラ１２は、制御信号φｒｓｔをハイレベルに設定する。その結果、選択されたビット線ＢＬｊの電位ＶＢＬ、センスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位ＶＳ１，ＶＳ２は、Ｖｓｓ（０Ｖ）となり、リセットされる。
・２回目−Ａの読み出し動作
図３４及び図３５は、それぞれ２回目−Ａの読み出し動作を示す。図３４は、読み出し動作の対象となる選択セルにデータ１１が記憶されているときの動作波形であり、図３５は、選択セルにデータ１０が記憶されているときの動作波形である。
これらの図において、ＲＥは、読み出しイネーブル信号であり、ＶＷＬ、ＶＢＬ、及び、ＶＳＬは、例えば、図２９のＶＷＬ、ＶＢＬ、及び、ＶＳＬに対応し、φｃｌａｍｐ、φｓｗ、φｐｒｅ、φＳＥ、ＶＳ１、ＶＳ２、φｒｓｔ、及び、φｃａｐは、図２３のφｃｌａｍｐ、φｓｗ、φｐｒｅ、φＳＥ、ＶＳ１、ＶＳ２、φｒｓｔ、及び、φｃａｐに対応する。
この動作波形は、図２２のコントローラ１２により制御される。
読み出しイネーブル信号ＲＥがハイレベルになると、コントローラ１２は、制御信号φＣＳ，φｃｌａｍｐ，φｓｗをハイレベルに設定する。また、コントローラ１２は、制御信号φｐｒｅをハイレベルに設定する。
制御信号φｐｒｅがハイレベルになると、プリチャージ電位Ｖｐｒｅ（＝（５／６）×Ｖｄｄ）が、図３０の電位ジェネレータ１３から選択されたビット線ＢＬｊにＶＢＬとして転送され、かつ、図２３のセンスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位ＶＳ１，ＶＳ２が、プリチャージ電位Ｖｐｒｅに設定される。
この後、制御信号φｐｒｅがロウレベルになると、選択されたビット線ＢＬｊの電位ＶＢＬ、及び、２つの入出力ノードＳ１，Ｓ２の電位ＶＳ１，ＶＳ２は、それぞれ、プリチャージ電位Ｖｐｒｅ（フローティング）に設定される。
また、Ｖｓｓ（０Ｖ）が、図３０の電位ジェネレータ１３からソース線ＳＬｊにＶＳＬとして転送される。
この後、コントローラ１２は、図２２のロウデコーダ／ドライバ１４に対して、選択されたワード線ＷＬｉにＶＷＬとしてＶｏｎ＿ｒを転送するように指示する。即ち、図２２のロウデコーダ／ドライバ１４は、コントローラ１２からの指示を受けると、Ｖｏｎ＿ｒを、図３０の電位ジェネレータ１３から選択されたワード線ＷＬｉに転送する。
その結果、選択されたメモリセル（選択セル）Ｕｉｊ内のトランジスタＴｉｊがオンとなり、選択セルＵｉｊ内のキャパシタＣｉｊに記憶されているデータに応じて選択されたビット線ＢＬｊの電位ＶＢＬが変化する。
例えば、図３４に示すように、キャパシタＣｉｊに記憶されているデータが１１（ＶｃａｐがＶｄｄ−Δ１）のとき、トランジスタＴｉｊがオンになると、キャパシタＣｉｊに蓄積された電荷がビット線ＢＬｊに移動し、ビットＢＬｊの電位ＶＢＬ、及び、入出力ノードＳ１の電位ＶＳ１は、Ｖｐｒｅ＝（５／６）×Ｖｄｄ（フローティング）からΔＶ２だけ上昇する。この時、Ｖｃａｐは、（Ｖｄｄ−Δ１）からΔＶ２だけ低下する。また、入出力ノードＳ２の電位ＶＳ２（基準電位Ｖｒｅｆ）は、Ｖｐｒｅ＝（５／６）×Ｖｄｄ（フローティング）のまま変化しない。
これに対し、図３５に示すように、キャパシタＣｉｊに記憶されているデータが１０（Ｖｃａｐが（（２／３）×Ｖｄｄ）−ΔＶ１）のとき、トランジスタＴｉｊがオンになると、ビット線ＢＬｊに蓄積された電荷がキャパシタＣｉｊに移動し、ビットＢＬｊの電位ＶＢＬ、及び、入出力ノードＳ１の電位ＶＳ１は、（５／６）×Ｖｄｄ（フローティング）からΔＶ２だけ下降する。この時、Ｖｃａｐは、（（２／３）×Ｖｄｄ）−ΔＶ１からΔＶ２だけ上昇する。また、入出力ノードＳ２の電位ＶＳ２（基準電位Ｖｒｅｆ）は、Ｖｐｒｅ＝（５／６）×Ｖｄｄ（フローティング）のまま変化しない。
この後、コントローラ１２は、制御信号（センスアンプイネーブル信号）φＳＥをハイレベルに設定する。その結果、例えば、図２３のセンスアンプ１７が動作状態となり、センスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位差（ＶＳ１−ＶＳ２）が増幅される。
即ち、図３３に示すように、入出力ノードＳ１の電位ＶＳ１が入出力ノードＳ２の電位ＶＳ２（Ｖｒｅｆ）よりも大きい場合、入出力ノードＳ１の電位ＶＳ１は、Ｖｄｄに変化し、入出力ノードＳ２の電位ＶＳ２は、０Ｖに変化する。これにより、読み出しデータ１１（Ｖｄｄ）が入出力ノードＳ１から出力される。読み出しデータは、インターフェース部１１及びコントローラ１２に転送される。
一方、図３５に示すように、入出力ノードＳ１の電位ＶＳ１が入出力ノードＳ２の電位ＶＳ２（Ｖｒｅｆ）よりも小さい場合、入出力ノードＳ１の電位ＶＳ１は、０Ｖに変化し、入出力ノードＳ２の電位ＶＳ２は、Ｖｄｄに変化する。これにより、読み出しデータ１０（０Ｖ）が入出力ノードＳ１から出力される。読み出しデータは、インターフェース部１１及びコントローラ１２に転送される。
コントローラ１２は、例えば、２回目−Ａの読み出し動作に係わる読み出しデータをレジスタＲｅｇ．内の第２のレジスタＲｅｇ．１に保持する。
また、コントローラ１２は、制御信号φＳＥをハイレベルに設定するとほぼ同時に、制御信号φＳＷをロウレベルに設定し、スイッチ素子ＱＳＷをオフにする。これは、センスアンプ１７により増幅された入出力ノードＳ１の電位ＶＳ１（＝Ｖｄｄ又は０Ｖ）がビット線ＢＬｊを経由してメモリセルＵｉｊに転送されることを防止するためである。即ち、この時点では、メモリセルＵｉｊに対する書き戻し動作は、実行しない。
尚、スイッチ素子ＱＳＷを省略する場合、制御信号φＳＥをハイレベルに設定するとほぼ同時に、制御信号φｃｌａｍｐをロウレベルに設定すればよい。
この後、コントローラ１２は、選択されたワード線ＷＬｉの電位ＶＷＬをＶｏｎ＿ｒからＶｓｓ（０Ｖ）に変化させ、かつ、制御信号φＣＳ、φｃｌａｍｐ、及び、φＳＥを、それぞれ、ロウレベルに変化させる。
最後に、コントローラ１２は、制御信号φｒｓｔをハイレベルに設定する。その結果、選択されたビット線ＢＬｊの電位ＶＢＬ、センスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位ＶＳ１，ＶＳ２は、Ｖｓｓ（０Ｖ）となり、リセットされる。
・２回目−Ｂの読み出し動作
図３６及び図３７は、それぞれ２回目−Ｂの読み出し動作を示す。図３６は、読み出し動作の対象となる選択セルにデータ０１が記憶されているときの動作波形であり、図３７は、選択セルにデータ００が記憶されているときの動作波形である。
これらの図において、ＲＥは、読み出しイネーブル信号であり、ＶＷＬ、ＶＢＬ、及び、ＶＳＬは、例えば、図２９のＶＷＬ、ＶＢＬ、及び、ＶＳＬに対応し、φｃｌａｍｐ、φｓｗ、φｐｒｅ、φＳＥ、ＶＳ１、ＶＳ２、φｒｓｔ、及び、φｃａｐは、図２３のφｃｌａｍｐ、φｓｗ、φｐｒｅ、φＳＥ、ＶＳ１、ＶＳ２、φｒｓｔ、及び、φｃａｐに対応する。
この動作波形は、図２２のコントローラ１２により制御される。
読み出しイネーブル信号ＲＥがハイレベルになると、コントローラ１２は、制御信号φＣＳ，φｃｌａｍｐ，φｓｗをハイレベルに設定する。また、コントローラ１２は、制御信号φｐｒｅをハイレベルに設定する。
制御信号φｐｒｅがハイレベルになると、プリチャージ電位Ｖｐｒｅ（＝（１／６）×Ｖｄｄ）が、図３０の電位ジェネレータ１３から選択されたビット線ＢＬｊにＶＢＬとして転送され、かつ、図２３のセンスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位ＶＳ１，ＶＳ２が、プリチャージ電位Ｖｐｒｅに設定される。
この後、制御信号φｐｒｅがロウレベルになると、選択されたビット線ＢＬｊの電位ＶＢＬ、及び、２つの入出力ノードＳ１，Ｓ２の電位ＶＳ１，ＶＳ２は、それぞれ、プリチャージ電位Ｖｐｒｅ（フローティング）に設定される。
また、Ｖｓｓ（０Ｖ）が、図３０の電位ジェネレータ１３からソース線ＳＬｊにＶＳＬとして転送される。
この後、コントローラ１２は、図２２のロウデコーダ／ドライバ１４に対して、選択されたワード線ＷＬｉにＶＷＬとしてＶｏｎ＿ｒを転送するように指示する。即ち、図２２のロウデコーダ／ドライバ１４は、コントローラ１２からの指示を受けると、Ｖｏｎ＿ｒを、図３０の電位ジェネレータ１３から選択されたワード線ＷＬｉに転送する。
その結果、選択されたメモリセル（選択セル）Ｕｉｊ内のトランジスタＴｉｊがオンとなり、選択セルＵｉｊ内のキャパシタＣｉｊに記憶されているデータに応じて選択されたビット線ＢＬｊの電位ＶＢＬが変化する。
例えば、図３６に示すように、キャパシタＣｉｊに記憶されているデータが０１（Ｖｃａｐが（１／３）×Ｖｄｄ）のとき、トランジスタＴｉｊがオンになると、キャパシタＣｉｊに蓄積された電荷がビット線ＢＬｊに移動し、ビットＢＬｊの電位ＶＢＬ、及び、入出力ノードＳ１の電位ＶＳ１は、Ｖｐｒｅ＝（１／６）×Ｖｄｄ（フローティング）からΔＶ２だけ上昇する。この時、Ｖｃａｐは、（（１／３）×Ｖｄｄ）＋ΔＶ１からΔＶ２だけ低下する。また、入出力ノードＳ２の電位ＶＳ２（基準電位Ｖｒｅｆ）は、Ｖｐｒｅ＝（１／６）×Ｖｄｄ（フローティング）のまま変化しない。
これに対し、図３７に示すように、キャパシタＣｉｊに記憶されているデータが００（Ｖｃａｐが０Ｖ）のとき、トランジスタＴｉｊがオンになると、ビット線ＢＬｊに蓄積された電荷がキャパシタＣｉｊに移動し、ビットＢＬｊの電位ＶＢＬ、及び、入出力ノードＳ１の電位ＶＳ１は、（１／６）×Ｖｄｄ（フローティング）からΔＶ２だけ下降する。この時、Ｖｃａｐは、（０Ｖ＋ΔＶ１）からΔＶ２だけ上昇する。また、入出力ノードＳ２の電位ＶＳ２（基準電位Ｖｒｅｆ）は、Ｖｐｒｅ＝（１／６）×Ｖｄｄ（フローティング）のまま変化しない。
この後、コントローラ１２は、制御信号（センスアンプイネーブル信号）φＳＥをハイレベルに設定する。その結果、例えば、図２３のセンスアンプ１７が動作状態となり、センスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位差（ＶＳ１−ＶＳ２）が増幅される。
即ち、図３６に示すように、入出力ノードＳ１の電位ＶＳ１が入出力ノードＳ２の電位ＶＳ２（Ｖｒｅｆ）よりも大きい場合、入出力ノードＳ１の電位ＶＳ１は、Ｖｄｄに変化し、入出力ノードＳ２の電位ＶＳ２は、０Ｖに変化する。これにより、読み出しデータ０１（Ｖｄｄ）が入出力ノードＳ１から出力される。読み出しデータは、インターフェース部１１及びコントローラ１２に転送される。
一方、図３７に示すように、入出力ノードＳ１の電位ＶＳ１が入出力ノードＳ２の電位ＶＳ２（Ｖｒｅｆ）よりも小さい場合、入出力ノードＳ１の電位ＶＳ１は、０Ｖに変化し、入出力ノードＳ２の電位ＶＳ２は、Ｖｄｄに変化する。これにより、読み出しデータ００（０Ｖ）が入出力ノードＳ１から出力される。読み出しデータは、インターフェース部１１及びコントローラ１２に転送される。
コントローラ１２は、例えば、２回目−Ｂの読み出し動作に係わる読み出しデータをレジスタＲｅｇ．内の第２のレジスタＲｅｇ．１に保持する。
また、コントローラ１２は、制御信号φＳＥをハイレベルに設定するとほぼ同時に、制御信号φＳＷをロウレベルに設定し、スイッチ素子ＱＳＷをオフにする。これは、センスアンプ１７により増幅された入出力ノードＳ１の電位ＶＳ１（＝Ｖｄｄ又は０Ｖ）がビット線ＢＬｊを経由してメモリセルＵｉｊに転送されることを防止するためである。即ち、この時点では、メモリセルＵｉｊに対する書き戻し動作は、実行しない。
尚、スイッチ素子ＱＳＷを省略する場合、制御信号φＳＥをハイレベルに設定するとほぼ同時に、制御信号φｃｌａｍｐをロウレベルに設定すればよい。
この後、コントローラ１２は、選択されたワード線ＷＬｉの電位ＶＷＬをＶｏｎ＿ｒからＶｓｓ（０Ｖ）に変化させ、かつ、制御信号φＣＳ、φｃｌａｍｐ、及び、φＳＥを、それぞれ、ロウレベルに変化させる。
最後に、コントローラ１２は、制御信号φｒｓｔをハイレベルに設定する。その結果、選択されたビット線ＢＬｊの電位ＶＢＬ、センスアンプ１７の２つの入出力ノードＳ１，Ｓ２の電位ＶＳ１，ＶＳ２は、Ｖｓｓ（０Ｖ）となり、リセットされる。
以上、説明したように、メモリセルＵｉｊ内に記憶された２ビットデータは、このような２回の読み出し動作により読み出すことができる。
しかし、メモリセルＵｉｊのキャパシタＣｉｊに蓄積されている電荷量は、上述の２回の読み出し動作により正しい値を保持していない（destructive read）。従って、図２２のコントローラ１２は、上述の２回の読み出し動作を行った後、レジスタＲｅｇ．に記憶されているデータに基づいて、キャパシタＣｉｊに正しい電荷量を再書き込みする書き戻し動作を実行する。
図３８は、２回の読み出し動作と書き戻し動作のフローチャートを示している。
同図において、ステップＳＴ００，ＳＴ０１，ＳＴ０２＿０，ＳＴ０２＿１，ＳＴ０３＿０，ＳＴ０３＿１，ＳＴ０４＿０，ＳＴ０４＿１，ＳＴ０５＿００，ＳＴ０５＿０１，ＳＴ０５＿１０，ＳＴ０５＿１１，ＳＴ０６＿００，ＳＴ０６＿０１，ＳＴ０６＿１０，ＳＴ０６＿１１は、上述の２回の読み出し動作に対応する。
図３９は、書き戻し動作の動作波形の例を示している。
この動作波形は、図３８のステップＳＴ０７＿００，ＳＴ０７＿０１，ＳＴ０７＿１０，ＳＴ０７＿１１に対応する。
また、同図において、ＷＥは、書き込みイネーブル信号であり、ＶＷＬ、ＶＢＬ、及び、ＶＳＬは、例えば、図２６のＶＷＬ、ＶＢＬ、及び、ＶＳＬに対応し、φＷ、Ｖｃａｐ、ＶＳ１、及び、ＶＳ２は、図２３のφＷ、Ｖｃａｐ、ＶＳ１、及び、ＶＳ２に対応する。
この動作波形は、図２２のコントローラ１２により制御される。
書き込みイネーブル信号ＷＥがハイレベルになると、コントローラ１２は、制御信号φＣＳ及び制御信号φＷをハイレベルに設定する。制御信号φＣＳ及び制御信号φＷがハイレベルになると、Ｖｄｄが、図３０の電位ジェネレータ１３から選択されたビット線ＢＬｊにＶＢＬとして転送される。また、書き戻しデータ（００、０１、１０、又は、１１）に応じた電位（Ｖｄｄ、（２／３）×Ｖｄｄ、（１／３）×Ｖｄｄ、又は、０Ｖ）が、図３０の電位ジェネレータ１３から選択されたソース線ＳＬｊにＶＳＬとして転送される。
例えば、図４０に示すように、上述の２回の読み出し動作において、読み出しデータが１１の場合、レジスタＲｅｇ．０，Ｒｅｇ．１は、それぞれ、データ１１を記憶する。従って、書き戻しデータは、１１であり、例えば、０Ｖが、図３０の電位ジェネレータ１３から選択されたソース線ＳＬｊにＶＳＬとして転送される。
同様に、上述の２回の読み出し動作において、読み出しデータが１０，０１，００の場合、レジスタＲｅｇ．０，Ｒｅｇ．１は、それぞれ、データ１０，０１，００を記憶する。従って、書き戻しデータは、それぞれ、１０，０１，００である。
そして、書き戻しデータが１０の場合、（１／３）×Ｖｄｄが、図３０の電位ジェネレータ１３から選択されたソース線ＳＬｊにＶＳＬとして転送される。また、書き戻しデータが０１の場合、（２／３）×Ｖｄｄが、図３０の電位ジェネレータ１３から選択されたソース線ＳＬｊにＶＳＬとして転送される。さらに、書き戻しデータが００の場合、Ｖｄｄが、図３０の電位ジェネレータ１３から選択されたソース線ＳＬｊにＶＳＬとして転送される。
この後、コントローラ１２は、図２２のロウデコーダ／ドライバ１４に対して、選択されたワード線ＷＬｉにＶＷＬとしてＶｏｎ＿ｗを転送するように指示する。即ち、図２２のロウデコーダ／ドライバ１４は、コントローラ１２からの指示を受けると、Ｖｏｎ＿ｗを、図３０の電位ジェネレータ１３から選択されたワード線ＷＬｉに転送する。
その結果、選択されたメモリセル（選択セル）Ｕｉｊ内のトランジスタＴｉｊがオンとなり、選択セルＵｉｊ内のキャパシタＣｉｊに書き戻しデータ（００、０１、１０、又は、１１）に応じた書き込み電圧Ｖｓｔｏｒａｇｅ（ＶＷ００（０Ｖ）、ＶＷ０１、ＶＷ１０、又は、ＶＷ１１）が印加される。
図４１は、図２３の周辺回路の変形例を示している。
図２３の例では、Multi-level DRAMにおいて、１つのセンスアンプ１７が１つのメモリセルＵｉｊに接続される。このため、メモリセルＵｉｊがｎビットデータを記憶する場合、上述のように、ｎビットデータは、ｎ回の読み出し動作によりメモリセルＵｉｊから読み出される。但し、ｎは、２以上の自然数である。
これに対し、図４１の例では、Multi-level DRAMにおいて、メモリセルＵｉｊがｎビットデータ（例えば、ｎ＝２）を記憶する場合、（２ｎ−１）個のセンスアンプ１７−０，１７−１，１７−２が１つのメモリセルＵｉｊに接続される。この場合、コントローラ１２は、ｎ個のセンスアンプ（ＳＡ０，ＳＡ１，ＳＡ２）１７−０，１７−１，１７−２をパラレルに動作させることにより、ｎビットデータは、１回の読み出し動作によりメモリセルＵｉｊから読み出すことができる。
図４１において、図２３と同じ要素には同じ符号を付すことによりその詳細な説明を省略する。また、図４１の例が図２３の例と異なる点は、複数個のセンスアンプ１７−０，１７−１，１７−２が１つのメモリセルＵｉｊに対応し、かつ、ロジック回路１９が、複数のセンスアンプ１７−０，１７−１，１７−２からのデータに基づいて、読み出しデータＤｒ０，Ｄｒ１を出力する点にある。
センスアンプ１７−０，１７−１，１７−２は、それぞれ、図２３のセンスアンプ１７に対応する。また、ＲＳＴ０／ＥＱ０、ＲＳＴ１／ＥＱ１、及び、ＲＳＴ２／ＥＱ２は、それぞれ、図２３のリセット回路（トランジスタＱｒｓｔ）及びイコライズ回路（トランジスタＱｅｑ）に対応する。
ここで、図４１の例に示すように、１回の読み出し動作により２ビットビットデータを読み出す場合、ビット線ＢＬｊ及びノードＳ１０，Ｓ１１，Ｓ１２は、プリチャージ電位Ｖｐｒｅとして、ＶＢＬ＝（３／６）×Ｖｄｄに設定される。
一方、センスアンプ１７−０のノードＳ２０は、プリチャージ電位Ｖｐｒｅ０として、Ｖｒｅｆ０＝（３／６）×Ｖｄｄに設定される。また、センスアンプ１７−１のノードＳ２１は、プリチャージ電位Ｖｐｒｅ１として、Ｖｒｅｆ１＝（５／６）×Ｖｄｄに設定される。さらに、センスアンプ１７−２のノードＳ２２は、プリチャージ電位Ｖｐｒｅ２として、Ｖｒｅｆ２＝（１／６）×Ｖｄｄに設定される。
図４２は、図４１のロジック回路１９の例を示している。
図４１のノードＳ１０の電位ＶＳ１０は、ラッチ回路Ｌ１０に入力される。また、図４１のノードＳ１１，Ｓ１２の電位ＶＳ１１，ＶＳ１２は、それぞれ、ラッチ回路Ｌ１１，Ｌ１２に入力される。
ラッチ回路Ｌ１１，Ｌ１２にラッチされたデータ（電位）は、マルチプレクサＭＵＸ＿ｄｒ１に入力される。
ラッチ回路Ｌ１０にラッチされたデータ（電位）は、読み出しデータＤｒ０としてロジック回路１９から出力されると共に、マルチプレクサＭＵＸ＿ｄｒ１から出力される読み出しデータＤｒ１を選択する選択信号として、マルチプレクサＭＵＸ＿ｄｒ１に入力される。
例えば、ＶＳ１０が１（Ｖｄｄ）であり、ラッチ回路Ｌ１０が１をラッチするとき、マルチプレクサＭＵＸ＿ｄｒ１は、読み出しデータＤｒ１として、ラッチ回路Ｌ１１にラッチされたデータ（電位）、即ち、ＶＳ１１を出力する。また、ＶＳ１０が０（Ｖｓｓ）であり、ラッチ回路Ｌ１０が０をラッチするとき、マルチプレクサＭＵＸ＿ｄｒ１は、読み出しデータＤｒ１として、ラッチ回路Ｌ１２にラッチされたデータ（電位）、即ち、ＶＳ１２を出力する。
図４３は、図４１の周辺回路を用いた１回読み出し(once reading)のフローチャートを示している。図４４は、１回読み出しを行う場合の図４１の複数のセンスアンプＳＡ０，ＳＡ１，ＳＡ２の動作を示している。
この１回読み出しは、図３２及び図３３の１回目の読み出し動作、図３４及び図３５の２回目−Ａの読み出し動作、及び、図３６及び図３７の２回目−Ｂの読み出し動作を、まとめて１回で行うイメージである。
まず、図３２乃至図３７の例と同様に、読み出し動作を実行し、センスアンプＳＡ０，ＳＡ１，ＳＡ２及びロジック回路１９を用いて、読み出しデータを判定及び出力する（ステップＳＴ１０，ＳＴ１１，ＳＴ１２）。
但し、ビット線ＢＬｊ及びノードＳ１０，Ｓ１１，Ｓ１２は、ＶＢＬ（Ｖｐｒｅ）＝（３／６）×Ｖｄｄに設定される。また、センスアンプＳＡ０のノードＳ２０は、Ｖｒｅｆ０（Ｖｐｒｅ０）＝（３／６）×Ｖｄｄに設定され、センスアンプＳＡ１のノードＳ２１は、Ｖｒｅｆ１（Ｖｐｒｅ１）＝（５／６）×Ｖｄｄに設定され、センスアンプＳＡ２のノードＳ２２は、Ｖｒｅｆ２（Ｖｐｒｅ２）＝（１／６）×Ｖｄｄに設定される。
この時、センスアンプＳＡ０では、図４４に示すように、メモリセルＵｉｊに記憶されたデータが１１，１０のとき、ノードＳ１０の電位ＶＳ１０がＶｄｄ（ノードＳ２０の電位ＶＳ２０がＶｓｓ）となり、メモリセルＵｉｊに記憶されたデータが０１，００のとき、ノードＳ１０の電位ＶＳ１０がＶｓｓ（ノードＳ２０の電位ＶＳ２０がＶｄｄ）となる。
また、センスアンプＳＡ１では、図４４に示すように、メモリセルＵｉｊに記憶されたデータが１１のとき、ノードＳ１１の電位ＶＳ１１がＶｄｄ（ノードＳ２１の電位ＶＳ２１がＶｓｓ）となり、メモリセルＵｉｊに記憶されたデータが１０，０１，００のとき、ノードＳ１１の電位ＶＳ１１がＶｓｓ（ノードＳ２１の電位ＶＳ２１がＶｄｄ）となる。
さらに、センスアンプＳＡ２では、図４４に示すように、メモリセルＵｉｊに記憶されたデータが１１，１０，０１のとき、ノードＳ１２の電位ＶＳ１２がＶｄｄ（ノードＳ２２の電位ＶＳ２２がＶｓｓ）となり、メモリセルＵｉｊに記憶されたデータが００のとき、ノードＳ１２の電位ＶＳ１２がＶｓｓ（ノードＳ２２の電位ＶＳ２２がＶｄｄ）となる。
従って、図４２のロジック回路１９は、読み出しデータが１１の場合、即ち、ＶＳ１０、ＶＳ１１、及び、ＶＳ１２がそれぞれ１１１の場合、読み出しデータＤｒ０＝１，Ｄｒ１＝１を出力する。
また、図４２のロジック回路１９は、読み出しデータが１０の場合、即ち、ＶＳ１０、ＶＳ１１、及び、ＶＳ１２がそれぞれ１０１の場合、読み出しデータＤｒ０＝１，Ｄｒ１＝０を出力する。また、図４２のロジック回路１９は、読み出しデータが０１の場合、即ち、ＶＳ１０、ＶＳ１１、及び、ＶＳ１２がそれぞれ００１の場合、読み出しデータＤｒ０＝０，Ｄｒ１＝１を出力する。
さらに、図４２のロジック回路１９は、読み出しデータが００の場合、即ち、ＶＳ１０、ＶＳ１１、及び、ＶＳ１２がそれぞれ０００の場合、読み出しデータＤｒ０＝０，Ｄｒ１＝０を出力する。
以上をまとめたのが図４５である。
同図から明らかなように、センスアンプＳ０，Ｓ１，Ｓ２及びロジック回路１９を用いて、メモリセルＵｉｊから２ビットデータを読み出すことができる。
また、この読み出しデータＤｒ０，Ｄｒ１は、図２２のコントローラ１２に入力される。従って、図２２のコントローラ１２は、読み出し動作（１回読み出し）後、読み出しデータに基づいて、書き戻し動作を実行する（ステップＳＴ１３）。
書き戻し動作は、図３９に示すフローに従って行えばよいので、ここでの詳細な説明を省略する。
尚、Multi-level DRAMにおいても、図１９乃至図２１に示すビット線ブースト効果を適用することが可能である。
（デバイス構造例）
ＤＲＡＭの高性能化は、上述した図１乃至図４５の実施例により実現できる。以下では、ＤＲＡＭの低コスト化を図るための技術を説明する。
ＤＲＡＭの低コスト化は、例えば、上述したように、ＤＲＡＭのメモリセル（キャパシタ）に複数ビット（Multi-level）を記憶させることにより実現できると共に、以下に説明するように、ＤＲＡＭを三次元化することによっても実現できる。これにより、ＤＲＡＭの大容量化が実現され、１ビット当たりのコストが低下するからである。
ここで、ＤＲＡＭを三次元化するとは、メモリセル（トランジスタ及びキャパシタ）を半導体基板の上面よりも上に配置することを意味する。この場合、例えば、センスアンプなどの周辺回路が半導体基板上に配置され、メモリセルアレイは、この周辺回路よりもさらに上に配置される。
図４６は、三次元ＤＲＡＭの平面図を示している。図４７は、図４６のＸＬＶＩＩ−ＸＬＶＩＩ線に沿う断面図である。
半導体基板２０は、例えば、シリコン基板であり、上面を有する。周辺回路２１Ａ，２１Ｂは、半導体基板２０の上面上に配置される。また、トランジスタ（例えば、ＦＥＴ）Ｑｃｌａｍｐ，Ｔ_ＳＬは、半導体基板２０上に配置される。トランジスタＱｃｌａｍｐは、例えば、図３、図４、及び、図２３のトランジスタＱｃｌａｍｐに対応する。トランジスタＴ_ＳＬは、三次元ＤＲＡＭにおいて、ソース線ＳＬを選択するための選択素子である。
メモリセルアレイは、周辺回路２１Ａ，２１Ｂよりもさらに上に配置される。メモリセルアレイは、積み重ねられる２つのブロックＢＫ０，ＢＫ１を備える。本例では、ブロックの数は、２つであるが、これに限られない。ブロックの数は、１つであってもよいし、２つ又はそれより多くてもよい。
２つのブロックＢＫ０，ＢＫ１の各々は、さらに、２つのサブアレイＭＡ↓，ＭＡ↑を備える。サブアレイＭＡ↓は、ビット線ＢＬ↓と、ビット線ＢＬ↓よりも上のソース線ＳＬと、ビット線ＢＬ↓及びソース線ＳＬ間のメモリセル（トランジスタＴｉｊ↓及びキャパシタＣｉｊ↓）と、を備える。
サブアレイＭＡ↑は、ソース線ＳＬと、ソース線ＳＬよりも上のビット線ＢＬ↑と、ソース線ＳＬ及びビット線ＢＬ↑間のメモリセル（トランジスタＴｉｊ↑及びキャパシタＣｉｊ↑）と、を備える。サブアレイＭＡ↓のソース線ＳＬとサブアレイＭＡ↑のソース線ＳＬは、１つの導電線により共有される（エリアＸ）。ソース線ＳＬは、コンタクトプラグ２２により、トランジスタＴ_ＳＬに接続される。
また、ブロックＢＫ０のビット線ＢＬ↑とブロックＢＫ１のビット線ＢＬ↓は、１つの導電線により共有される（エリアＹ）。ビット線ＢＬ↓及びビット線ＢＬ↑は、コンタクトプラグ２３により、トランジスタＱｃｌａｍｐに接続される。
ビット線ＢＬ↓，ＢＬ↑及びソース線ＳＬは、半導体基板２０の上面に沿う第１の方向に延びる。また、ワード線ＷＬｉｊ↓，ＷＬｉｊ↑は、半導体基板２０の上面に沿い、かつ、第１の方向に交差する第２の方向に延びる。
サブアレイＭＡ↓内のメモリセルは、トランジスタＴｉｊ↓と、トランジスタＴｉｊ↓上のキャパシタＣｉｊ↓と、を備える。
例えば、図４８に示すように、トランジスタＴｉｊ↓は、チャネル（電流経路）としての半導体層（半導体ピラー）２４↓と、ゲート絶縁層２５↓と、ワード線ＷＬｉｊ↓と、を備える。半導体層２４↓の下面は、図４７のビット線ＢＬ↓に接続される。キャパシタＣｉｊ↓は、ピラー電極部２６↓と、ピラー電極部２６↓を覆う絶縁部２７↓と、絶縁部２７↓を覆うセル電極部２８↓と、を備える。ピラー電極部２６↓の上面は、ソース線ＳＬに接続される。セル電極部２８↓の下面は、半導体層２４↓に接続される。
トランジスタＴｉｊ↓は、例えば、半導体基板２０よりも上に配置されるチャネルとしての半導体層２４↓を備え、かつ、チャネルとしての半導体層２４↓が半導体基板２０の上面に交差する縦型トランジスタである。チャネルとしての半導体層２４↓は、半導体基板２０から独立していれば、どのような材料を備えていても構わない。例えば、半導体層２４↓は、エピタキシャル単結晶シリコン層、ポリシリコン層、アモルファスシリコン層など、であってもよい。
また、半導体層２４↓は、酸化物半導体層であってもよい。
近年、優れたオフリーク特性（オフ時のリーク電流が小さいという特性）を有するいわゆる酸化物半導体ＴＦＴ（thin film transistor）が研究発表されている。酸化物半導体ＴＦＴは、酸化物半導体をチャネルとする点に特徴を有する。酸化物半導体は、例えば、酸化インジウム、酸化ガリウム、及び、酸化亜鉛を含む、いわゆるＩＧＺＯ（InGaZnO）である。酸化物半導体は、例えば、酸化ズズ、酸化アルミニウム、酸化シリコンなど、であってもよい。このような酸化物半導体ＴＦＴをトランジスタＴｉｊ↓に採用することも可能である。
酸化物半導体ＴＦＴは、例えば、２００℃程度の低温プロセスで形成することが可能であるため、ウェハプロセスにおいて半導体基板２０上の周辺回路２１Ａ,２１Ｂに熱ストレスを与えないという意味で、ＤＲＡＭの三次元化に非常に有効な技術である。また、酸化物半導体ＴＦＴは、一般的なシリコンチャネルトランジスタに比べて、オフ時のリーク電流を大幅に削減できる。
従って、半導体層２４↓として酸化物半導体（例えば、ＩＧＺＯなど）を用いれば、非常に長いデータ保持時間（リテンションタイム）を有するＤＲＡＭ（ULR DRAM: Ultra Long Retention DRAM）を実現できる。
例えば、シリコンをチャネルとするトランジスタＴｉｊ↓の場合、リテンションタイムは、64msec程度である。このため、短い周期でデータのリフレッシュ（再書き込み）を行わなければならない。これに対し、ＩＧＺＯをチャネルとするトランジスタＴｉｊ↓の場合、リテンションタイムは、10days程度である。このため、データのリフレッシュがシステムのパフォーマンスに影響を与えることがない。
本実施例では、トランジスタＴｉｊ↓のチャネルとしての半導体層２４↓は、円柱形状を有するが、これに限定されることはない。ゲート絶縁層２５↓は、例えば、酸化シリコンなどの絶縁体を備える。ワード線ＷＬｉｊ↓は、例えば、アルミニウム、銅、タングステンなど、のメタル材料を備える。
キャパシタＣｉｊ↓は、いわゆるフィン型キャパシタである。キャパシタＣｉｊ↓は、円柱形状を有するが、これに限定されることはない。ピラー電極部２６↓及びセル電極部２８↓は、例えば、アルミニウム、銅、タングステンなど、のメタル材料を備える。絶縁部２７↓は、例えば、銅酸化物、タングステン酸化物、シリコン酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物、タンタル酸化物や、これらの積層構造など、を備える。
サブアレイＭＡ↑内のメモリセルは、キャパシタＣｉｊ↑と、キャパシタＣｉｊ↑上のトランジスタＴｉｊ↑と、を備える。
例えば、図４９に示すように、トランジスタＴｉｊ↑は、チャネル（電流経路）としての半導体層（半導体ピラー）２４↑と、ゲート絶縁層２５↑と、ワード線ＷＬｉｊ↑と、を備える。半導体層２４↑の上面は、図４７のビット線ＢＬ↑に接続される。キャパシタＣｉｊ↑は、ピラー電極部２６↑と、ピラー電極部２６↑を覆う絶縁部２７↑と、絶縁部２７↑を覆うセル電極部２８↑と、を備える。ピラー電極部２６↑の下面は、ソース線ＳＬに接続される。セル電極部２８↑の上面は、半導体層２４↑に接続される。
トランジスタＴｉｊ↑は、サブアレイＭＡ↓内のトランジスタＴｉｊ↓と同様に、チャネルとしての半導体層２４↑が半導体基板２０の上面に交差する縦型トランジスタである。キャパシタＣｉｊ↑は、サブアレイＭＡ↓内のキャパシタＣｉｊ↓と同様に、フィン型キャパシタである。
トランジスタＴｉｊ↑及びキャパシタＣｉｊ↑の構造は、トランジスタＴｉｊ↓及びキャパシタＣｉｊ↓の構造と比べると、上下が逆である点が異なる。
トランジスタＱｐｒｅ及びトランジスタＱＷのペアは、ビット線ＢＬ↓及びビット線ＢＬ↑のそれぞれに接続される。トランジスタＱｐｒｅ及びトランジスタＱＷは、例えば、図３、図４、及び、図２３のトランジスタＱｐｒｅ及びトランジスタＱＷに対応する。
トランジスタＱｐｒｅ及びトランジスタＱＷは、メモリセルのトランジスタＴｉｊ↓，Ｔｉｊ↑と同様に、縦型トランジスタである。
例えば、図５０に示すように、トランジスタＱｐｒｅは、チャネル（電流経路）としての半導体層（半導体ピラー）２４↓と、ゲート絶縁層２５↓と、ゲート電極Ｇ１と、を備える。半導体層２４↓の下面は、図４７のビット線ＢＬ↓又はビット線ＢＬ↑に接続される。
また、図５１に示すように、トランジスタＱＷは、チャネル（電流経路）としての半導体層（半導体ピラー）２４↑と、ゲート絶縁層２５↑と、ゲート電極Ｇ２と、を備える。半導体層２４↑の上面は、図４７のビット線ＢＬ↓又はビット線ＢＬ↑に接続される。
トランジスタＱｐｒｅ及びトランジスタＱＷがメモリセルアレイ内に縦型トランジスタとして配置されることにより、これらトランジスタによるビット線ＢＬ↓／ＢＬ↑の充電速度が高速化される。
尚、トランジスタＱｐｒｅ及びトランジスタＱＷの位置は、変更可能である。
例えば、トランジスタＱｐｒｅは、図４７のビット線ＢＬ↓／ＢＬ↑の下面に接続されてもよいし、トランジスタＱＷは、図４７のビット線ＢＬ↓／ＢＬ↑の上面に接続されてもよい。また、トランジスタＱｐｒｅ及びトランジスタＱＷは、共に、ビット線ＢＬ↓／ＢＬ↑の上面に接続してもよいし、ビット線ＢＬ↓／ＢＬ↑の下面に接続してもよい。
このような三次元ＤＲＡＭにおいて、例えば、ブロックＢＫ０での書き込み動作とブロックＢＫ１での書き込み動作は、パラレルに行うことができる。また、ブロックＢＫ０内のサブアレイＭＡ↓での書き込み動作とブロックＢＫ０内のサブアレイＭＡ↑での書き込み動作は、ソース線ＳＬが共有されているため、シリアルに行う。これについては、後述する。
また、ブロックＢＫ０内のサブアレイＭＡ↓での書き込み動作では、複数のワード線ＷＬｉｊ↓のうちの１本が選択される。選択された１本のワード線の電位は、アクティブ状態（ハイレベル）に設定され、それ以外の複数本のワード線の電位は、ノンアクティブ状態（ロウレベル）に設定される。
また、このような三次元ＤＲＡＭの場合、１つのサブアレイにおいて、１つのメモリセル当たりの平面サイズは、図４６の平面図から明らかなように、４Ｆ２を実現できる。従って、半導体基板２０上に、ｎのブロック、即ち、２ｎのサブアレイを積み重ねたと仮定すると、１つのメモリセル当たりの平面サイズは、２Ｆ２／ｎ（＝４Ｆ２／２ｎ）を実現できる。但し、ｎは、１又はそれよりも大きい自然数である。
図５２は、図４７のデバイス構造の変形例を示している。
このデバイス構造が図４７のデバイス構造と異なる点は、ソース線ＳＬを選択するトランジスタＴ_ＳＬが、メモリセル内のトランジスタＴｉｊ↓，Ｔｉｊ↑と同様に、縦型トランジスタであることにある。
例えば、図５３に示すように、トランジスタＴ_ＳＬは、チャネル（電流経路）としての半導体層（半導体ピラー）２４↑と、ゲート絶縁層２５↑と、ゲート電極Ｇ３と、を備える。半導体層２４↑は、ソース線ＳＬと周辺回路２１Ｂとの間に接続される。また、トランジスタＴ_ＳＬの位置は、トランジスタＱｐｒｅ，ＱＷと同様に、変更可能である。
図５４乃至図５７は、それぞれ、図４６乃至図５３のデバイス構造を採用したときのカラムセレクタ及びセンスアンプを含む周辺回路の例を示している。
キャパシタＣｉｊ↓，Ｃｉｊ↑、トランジスタＴｉｊ↓，Ｔｉｊ↑、ワード線ＷＬｉｊ↓，ＷＬｉｊ↑、ビット線ＢＬ↓，ＢＬ↑、ソース線ＳＬ、及び、トランジスタＱｐｒｅ，ＱＷ，Ｑｃｌａｍｐ，Ｔ_ＳＬは、それぞれ、図４６乃至図５３に示すキャパシタＣｉｊ↓，Ｃｉｊ↑、トランジスタＴｉｊ↓，Ｔｉｊ↑、ワード線ＷＬｉｊ↓，ＷＬｉｊ↑、ビット線ＢＬ↓，ＢＬ↑、ソース線ＳＬ、及び、トランジスタＱｐｒｅ，ＱＷ，Ｑｃｌａｍｐ，Ｔ_ＳＬに対応する。
また、図５４乃至図５７において、図３、図４、及び、図２３に示す周辺回路と同じ要素には同じ符号を付すことによりその詳細な説明を省略する。
図５４及び図５５は、１セル／１ビットタイプのSingle-level DRAM、又は、Multi-level DRAMであり、図３及び図２３に対応する。図５４及び図５５の異なる点は、センスアンプ１７とビット線ＢＬ↓，ＢＬ↑との対応関係にある。即ち、図５４の例では、２つのビット線ＢＬ↓，ＢＬ↑に１つのセンスアンプ１７が共通に接続されるのに対し、図５５の例では、１つのビット線ＢＬ↓に１つのセンスアンプ１７↓が接続され、かつ、１つのビット線ＢＬ↑に１つのセンスアンプ１７↑が接続される。
図４６乃至図５３に示す三次元ＤＲＡＭの場合、メモリセルＵｉｊ↓とメモリセルＵｉｊ↑は、１つのソース線ＳＬを共有する。また、本実施例では、上述したように、例えば、書き込み動作において、ソース線ＳＬの電位を変化させることにより、メモリセルＵｉｊ↓，Ｕｉｊ↑に書き込みデータを書き込む。従って、これら２つのメモリセルＵｉｊ↓，Ｕｉｊ↑に対して、パラレルに書き込み動作を行うことができない。
そこで、メモリセルＵｉｊ↓に接続されるワード線ＷＬｉｊ↓と、メモリセルＵｉｊ↑に接続されるワード線ＷＬｉｊ↑とを独立させる。
これにより、例えば、メモリセルＵｉｊ↓に書き込みデータを書き込む場合、ワード線ＷＬｉｊ↓をハイレベル（選択状態）に設定し、ワード線ＷＬｉｊ↑をロウレベル（非選択状態）に設定し、ビット線ＢＬ↓を固定電位に設定し、かつ、ソース線ＳＬを書き込みデータの値に応じた電位ＶＳＬに設定すれば、メモリセルＵｉｊ↓に独立に書き込みデータを書き込むことができる。
また、例えば、メモリセルＵｉｊ↑に書き込みデータを書き込む場合、ワード線ＷＬｉｊ↑をハイレベル（選択状態）に設定し、ワード線ＷＬｉｊ↓をロウレベル（非選択状態）に設定し、ビット線ＢＬ↑を固定電位に設定し、かつ、ソース線ＳＬを書き込みデータの値に応じた電位ＶＳＬに設定すれば、メモリセルＵｉｊ↑に独立に書き込みデータを書き込むことができる。
即ち、例えば、図５８に示すように、２つのメモリセルＵｉｊ↓，Ｕｉｊ↑に対する書き込み動作は、時分割制御によりシリアルに行われる。
尚、各メモリセルＵｉｊ↓，Ｕｉｊ↑に対する書き込み動作は、Single-level DRAMの場合、例えば、図１２又は図１７の波形図と同じであり、かつ、Multi-level DRAMの場合、例えば、図３１の波形図と同じであるため、ここでの詳細な説明を省略する。
但し、図５４及び図５５の例では、例えば、図３及び図２３のカラムセレクタ１６に対応する要素が存在しない。２つのメモリセルＵｉｊ↓，Ｕｉｊ↑のうちの一方に対して書き込み動作を実行するときは、φＳＬをハイレベルに設定し、トランジスタＴ_ＳＬをオンにすればよい。従って、図１２、図１７、又は、図３１の波形図において、φＣＳをφＳＬに置き換えれば、各メモリセルＵｉｊ↓，Ｕｉｊ↑に対する書き込み動作を説明できる。
図５４の例の場合、読み出し動作は、２つのメモリセルＵｉｊ↓，Ｕｉｊ↑に対して、シリアルに行う。
例えば、メモリセルＵｉｊ↓からデータを読み出す場合、ワード線ＷＬｉｊ↓をハイレベル（選択状態）に設定し、ワード線ＷＬｉｊ↑をロウレベル（非選択状態）に設定し、ソース線ＳＬを０Ｖに設定し、ビット線ＢＬ↓をプリチャージ電位Ｖｐｒｅに設定する。これにより、メモリセルＵｉｊ↓からデータを読み出すことができる。
また、例えば、メモリセルＵｉｊ↑からデータを読み出す場合、ワード線ＷＬｉｊ↑をハイレベル（選択状態）に設定し、ワード線ＷＬｉｊ↓をロウレベル（非選択状態）に設定し、ソース線ＳＬを０Ｖに設定し、ビット線ＢＬ↑をプリチャージ電位Ｖｐｒｅに設定する。これにより、メモリセルＵｉｊ↑からデータを読み出すことができる。
これに対し、図５５の例の場合、読み出し動作は、２つのメモリセルＵｉｊ↓，Ｕｉｊ↑に対して、パラレルに行うことができる。
例えば、２つのメモリセルＵｉｊ↓，Ｕｉｊ↑からパラレルにデータを読み出す場合、２つのワード線ＷＬｉｊ↓，ＷＬｉｊ↑を共にハイレベル（選択状態）に設定し、ソース線ＳＬを０Ｖに設定し、２つのビット線ＢＬ↓，ＢＬ↑を共にプリチャージ電位Ｖｐｒｅに設定する。これにより、２つのメモリセルＵｉｊ↓，Ｕｉｊ↑からパラレルにデータを読み出すことができる。
尚、各メモリセルＵｉｊ↓，Ｕｉｊ↑に対する読み出し動作は、Single-level DRAMの場合、例えば、図１３、図１４、図１９、又は、図２０の波形図と同じであり、かつ、Multi-level DRAMの場合、例えば、図３２乃至図３７の波形図と同じであるため、ここでの詳細な説明を省略する。
但し、図１３、図１４、図１９、図２０、又は、図３２乃至図３７の波形図において、φＣＳをφＳＬに置き換えることが必要である。
図５６及び図５７は、２セル／１ビットタイプのSingle-level DRAMであり、図４に対応する。図５６及び図５７の異なる点は、センスアンプ１７とビット線ＢＬ↓，ＢＬ↑との対応関係にある。即ち、図５６の例では、ビット線ペアＢＬ↓，ＢＬ↓とビット線ペアＢＬ↑，ＢＬ↑とに１つのセンスアンプ１７が共通に接続されるのに対し、図５７の例では、ビット線ペアＢＬ↓，ＢＬ↓に１つのセンスアンプ１７↓が接続され、かつ、ビット線ペアＢＬ↑，ＢＬ↑に１つのセンスアンプ１７↑が接続される。
書き込み動作は、図５４及び図５５の場合と同様に、メモリセルペアＵｉｊ↓，Ｕｉｊ↓とメモリセルペアＵｉｊ↑，Ｕｉｊ↑とに対して、シリアルに行う。即ち、メモリセルペアＵｉｊ↓，Ｕｉｊ↓に接続されるワード線ＷＬｉｊ↓と、メモリセルペアＵｉｊ↑，Ｕｉｊ↑に接続されるワード線ＷＬｉｊ↑とを独立させる。
これにより、例えば、メモリセルペアＵｉｊ↓，Ｕｉｊ↓に書き込みデータを書き込む場合、ワード線ＷＬｉｊ↓をハイレベル（選択状態）に設定し、ワード線ＷＬｉｊ↑をロウレベル（非選択状態）に設定し、ビット線ＢＬ↓を固定電位に設定し、かつ、ソース線ＳＬを書き込みデータの値に応じた電位ＶＳＬに設定すれば、メモリセルペアＵｉｊ↓，Ｕｉｊ↓に独立に書き込みデータを書き込むことができる。
また、例えば、メモリセルペアＵｉｊ↑，Ｕｉｊ↑に書き込みデータを書き込む場合、ワード線ＷＬｉｊ↑をハイレベル（選択状態）に設定し、ワード線ＷＬｉｊ↓をロウレベル（非選択状態）に設定し、ビット線ＢＬ↑を固定電位に設定し、かつ、ソース線ＳＬを書き込みデータの値に応じた電位ＶＳＬに設定すれば、メモリセルペアＵｉｊ↑，Ｕｉｊ↑に独立に書き込みデータを書き込むことができる。
尚、メモリセルペアＵｉｊ↓，Ｕｉｊ↓、又は、メモリセルペアＵｉｊ↑，Ｕｉｊ↑対する書き込み動作（Single-level DRAMの場合）は、例えば、図１２又は図１７の波形図と同じである。但し、メモリセルペアＵｉｊ↓，Ｕｉｊ↓には相補データが記憶され、メモリセルペアＵｉｊ↑，Ｕｉｊ↑には、相補データが記憶される。
また、図１２又は図１７の波形図において、φＣＳをφＳＬに置き換えることが必要である。
図５６の例の場合、図５４の例と同様に、読み出し動作は、メモリセルペアＵｉｊ↓，Ｕｉｊ↓とメモリセルペアＵｉｊ↑，Ｕｉｊ↑とでシリアルに行う。
例えば、メモリセルペアＵｉｊ↓，Ｕｉｊ↓からデータを読み出す場合、ワード線ＷＬｉｊ↓をハイレベル（選択状態）に設定し、ワード線ＷＬｉｊ↑をロウレベル（非選択状態）に設定し、ソース線ＳＬを０Ｖに設定し、ビット線ＢＬ↓をプリチャージ電位Ｖｐｒｅに設定する。これにより、メモリセルペアＵｉｊ↓，Ｕｉｊ↓からデータを読み出すことができる。
また、例えば、メモリセルペアＵｉｊ↑，Ｕｉｊ↑からデータを読み出す場合、ワード線ＷＬｉｊ↑をハイレベル（選択状態）に設定し、ワード線ＷＬｉｊ↓をロウレベル（非選択状態）に設定し、ソース線ＳＬを０Ｖに設定し、ビット線ＢＬ↑をプリチャージ電位Ｖｐｒｅに設定する。これにより、メモリセルペアＵｉｊ↑，Ｕｉｊ↑からデータを読み出すことができる。
これに対し、図５７の例の場合、読み出し動作は、メモリセルペアＵｉｊ↓，Ｕｉｊ↓とメモリセルペアＵｉｊ↑，Ｕｉｊ↑とでパラレルに行うことができる。
例えば、メモリセルペアＵｉｊ↓，Ｕｉｊ↓とメモリセルペアＵｉｊ↑，Ｕｉｊ↑とからパラレルにデータを読み出す場合、２つのワード線ＷＬｉｊ↓，ＷＬｉｊ↑を共にハイレベル（選択状態）に設定し、ソース線ＳＬを０Ｖに設定し、２つのビット線ＢＬ↓，ＢＬ↑を共にプリチャージ電位Ｖｐｒｅに設定する。これにより、メモリセルペアＵｉｊ↓，Ｕｉｊ↓とメモリセルペアＵｉｊ↑，Ｕｉｊ↑とからからパラレルにデータを読み出すことができる。
尚、メモリセルペアＵｉｊ↓，Ｕｉｊ↓、又は、メモリセルペアＵｉｊ↑，Ｕｉｊ↑対する読み出し動作（Single-level DRAMの場合）は、例えば、図１５又は図１６の波形図と同じであるため、ここでの詳細な説明を省略する。但し、図１５又は図１６の波形図において、φＣＳをφＳＬに置き換えることが必要である。
図５９は、ソース線の電位変化による非選択セルへの影響を示している。
図４６乃至図５３に示す三次元ＤＲＡＭの場合、メモリセルＵｉｊ↓とメモリセルＵｉｊ↑は、１つのソース線ＳＬを共有する。従って、例えば、メモリセルＵｉｊ↓に書き込みデータを書き込む場合、メモリセルＵｉｊ↓は選択セルとなり、メモリセルＵｉｊ↑は、書き込みを行わない非選択セルとなる。
また、選択セルに対して書き込みを行っている間、ソース線ＳＬの電位ＶＳＬが非選択セルにも印加されることになる。従って、ソース線ＳＬの電位ＶＳＬの変化が非選択セルのデータ（Ｖｃａｐ）に影響を与えないことが必要である。
同図に示すように、本実施例においては、選択セルに書き込みデータを書き込むためにソース線ＳＬの電位ＶＳＬを変化させても、非選択セルのデータ（Ｖｃａｐ）は変化しない。即ち、非選択セルのＶｃａｐは、容量カップリングにより一時的に変化するが、直ちに元に戻る。これは、非選択セルのトランジスタがオフであるからである。
従って、メモリセルＵｉｊ↓，Ｕｉｊ↑内のトランジスタＴｉｊ↓，Ｔｉｊ↑は、オフリークが少ないトランジスタ（例えば、酸化物半導体ＴＦＴ）とするのが望ましい。
（適用例）
本実施例に係わるＤＲＡＭは、ＮＡＮＤメモリのページバッファに適用可能である。ＮＡＮＤメモリのページバッファとは、ＮＡＮＤメモリに書き込む書き込みデータ、又は、ＮＡＮＤメモリから読み出す読み出しデータを一時的に記憶するメモリのことである。
ＮＡＮＤメモリでは、書き込み動作及び読み出し動作がページと呼ばれるデータ単位で行われる。従って、このデータ単位を有するデータ（ページデータ）の同期をとるなどの目的のため、ページバッファは必要である。
しかし、近年、ＮＡＮＤメモリの多値化が進み、例えば、１つのメモリセルに２ビット又はそれを超えるビット数のデータを記憶させる場合がある。この場合、１つのメモリセルに記憶させるビット数に比例して、ページバッファのメモリサイズも大きくなる。一般的には、１つのメモリセルにｎビット（ｎは、２以上の自然数）を記憶させる場合、その１つのメモリセルに対応するページバッファの数は、ｎ個となる。
従って、１つのページバッファが２つのＳＲＡＭセルを有すると仮定すると、１つのメモリセルにｎビットを記憶させる場合、その１つのメモリセルに対して２ｎ個のＳＲＡＭセルが必要となる。また、ページデータが８キロバイト（６４キロビット）と仮定すると、ページデータに対して、（２ｎ×６４キロ）個のＳＲＡＭセルが必要となる。
ＳＲＡＭセルは、半導体基板上に平面的に形成されるため、このようなＮＡＮＤメモリの多値化により、ＮＡＮＤメモリ（チップ）内のページバッファの面積が大きくなる傾向にある。この場合、ページバッファの面積がボトルネックとなり、ＮＡＮＤメモリ内のメモリセルアレイの面積（メモリ容量）を増加させることができない。
本実施例のＤＲＡＭは、従来のページバッファ（ＳＲＡＭセル）の代替品として使用することにより、ページバッファのメモリサイズの増大という問題を解決する。
図６０は、ＮＡＮＤメモリのページバッファへの適用例を示している。
ＮＡＮＤメモリ１は、インターフェース回路２と、コントローラ３と、電位ジェネレータ４と、ロウデコーダ／ドライバ５と、メモリセルアレイ６と、センスアンプ７と、ページバッファ８と、を備える。
インターフェース回路２は、例えば、読み出し／書き込み／消去コマンドＣＭＤ及びアドレス信号ＡＤＤＲを受け付ける。また、インターフェース回路２は、読み出し／書き込みデータＤｗ，Ｄｒのインターフェースとして機能する。
コントローラ３は、メモリセルアレイ６に対する読み出し／書き込み／消去動作を制御する。例えば、インターフェース回路２が読み出し／書き込みコマンドを受け付けたとき、コントローラ３は、メモリセルアレイ６に対する読み出し／書き込み動作を制御する。読み出し／書き込み動作では、コントローラ３は、電位ジェネレータ４に読み出し／書き込みパルスの生成を指示する。電位ジェネレータ４は、コントローラ３からの指示に基づき読み出し／書き込みパルスを発生する。
メモリセルアレイ６は、複数のブロック（本例では、ｍのブロック）ＢＫ０，ＢＫ１，…ＢＫ（ｍ−１）を備える。各ブロックは、複数のビット線（本例では、jのビット線）ＢＬ０，ＢＬ１，…ＢＬ（ｊ−１）にそれぞれ接続される複数のセルユニットＵＴを備える。
例えば、ブロックＢＫ０において、セルユニットＵＴは、直列接続される複数のメモリセル（本例では、ｉのメモリセル）ＭＣ０，ＭＣ１，…ＭＣ（ｉ−１）を有するＮＡＮＤストリングと、ＮＡＮＤストリング及びソース線ＳＬ間に接続される選択トランジスタＴＳと、ＮＡＮＤストリング及びビット線ＢＬｋ（ｋは、１〜（ｊ−１）のうちの１つ）間に接続される選択トランジスタＴＤと、を備える。
複数のメモリセルＭＣ０，ＭＣ１，…ＭＣ（ｉ−１）の各々は、例えば、電荷蓄積層（charge storage layer）ＦＧと、制御ゲート電極（control gate electrode）ＣＧと、を有するフラッシュメモリセル（ＦＥＴ）であり、選択トランジスタＴＳ，ＴＤは、例えば、ゲート電極Ｇを有するＦＥＴである。
複数のメモリセルＭＣ０，ＭＣ１，…ＭＣ（ｉ−１）の制御ゲート電極ＣＧは、それぞれ、複数のワード線ＷＬ０，ＷＬ１，…ＷＬ（ｉ−１）に接続され、選択トランジスタＴＳ，ＴＤのゲート電極Ｇは、選択ゲート線ＳＧＳ，ＳＧＤに接続される。複数のビット線ＢＬ０，ＢＬ１，…ＢＬ（ｊ−１）は、それぞれ、センスアンプ（ＳＡ）７に接続される。ページバッファ８は、インターフェース回路２とセンスアンプ７との間に接続される。
ページバッファ８は、例えば、図１又は図２２のＤＲＡＭであり、コントローラ３から、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ、及び、アドレス信号Ａｄｄｒを受ける。ページバッファ８は、コントローラ３の制御の基づき、書き込みデータＤｗ又は読み出しデータＤｒを一時的に記憶する。
図６１は、ページバッファの面積縮小効果を示している。
例えば、１つのメモリセルが３ビットデータを記憶するＴＬＣ（Triple-level cell）−ＮＡＮＤの場合、従来のページバッファ８は、１つのセンスアンプＳＡに対して、例えば、６個のＳＲＡＭセルが必要であり、かつ、これらＳＲＡＭセルは、半導体基板上に平面的に形成される。これに対し、本実施例のページバッファ８は、１つのセンスアンプＳＡに対して、例えば、６個のＤＲＡＭセルが必要であり、かつ、これらＤＲＡＭセルは、半導体基板上に積み重ねて形成される。
従って、本実施例のページバッファ８は、従来のページバッファ８に比べて、ＮＡＮＤメモリ（チップ）内に占める面積を大幅に縮小できる。
（むすび）
以上、本実施例によれば、ＤＲＡＭの高性能化及び低コスト化を実現できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０： ＤＲＡＭ、 １１： インターフェース回路、 １２： コントローラ、 １３： 電位ジェネレータ、 １４： ロウデコーダ／ドライバ、 １５： カラムデコーダ、 １６： カラムセレクタ、 １７： センスアンプ、 １８： メモリセルアレイ、 １９： ロジック回路、 ２０： 半導体基板、 ２１Ａ，２１Ｂ： 周辺回路、 ２２，２３： コンタクトプラグ、 ２４↓，２４↑： 半導体層（チャネル）、 ２５↓，２５↑： ゲート絶縁層、 ２６↓，２６↑： ピラー電極部、 ２７↓，２７↑： 絶縁部、 ２８↓，２８↑： セル電極部。

Claims (5)

  1. 第１及び第２の電極を有するキャパシタ、並びに、第１及び第２の端子を有する電流経路及び前記電流経路のオン／オフを制御する制御端子を有し、前記第１の端子が前記第１の電極に接続されるトランジスタ、を有するメモリセルと、
    前記第２の端子に接続される第１の導電線と、
    前記第２の電極に接続される第２の導電線と、
    前記制御端子に接続される第３の導電線と、
    センスアンプと、
    前記第１の導電線と前記センスアンプとの間に接続されるスイッチ素子と、
    書き込み動作において、前記スイッチ素子をオフにし、前記第１の導電線に第１の電位を印加し、前記メモリセルに書き込まれるべき書き込みデータの値に応じて第２の導電線の電位を設定するコントローラと、
    を具備する半導体記憶装置。
  2. 前記書き込みデータは、１ビットデータであり、
    前記コントローラは、前記書き込み動作において、前記第１の電位及びこれとは異なる第２の電位のうちの１つを前記第２の導電線に印加する、
    請求項１に記載の半導体記憶装置。
  3. 前記書き込みデータは、ｎビットデータであり、
    前記コントローラは、前記書き込み動作において、前記第１の電位、第２の電位、第３の電位、…及び、第２ｎの電位のうちの１つを前記第２の導電線に印加する、
    但し、ｎは、２以上の自然数であり、前記第１、第２、第３、…及び、第２ｎの電位は、互いに異なる、
    請求項１に記載の半導体記憶装置。
  4. 半導体基板と、前記半導体基板上のセンスアンプと、前記センスアンプよりも上のメモリセルアレイと、を具備し、
    前記メモリセルアレイは、
    第１及び第２の電極を有する第１のキャパシタ、並びに、第１及び第２の端子を有する第１の電流経路及び前記第１の電流経路のオン／オフを制御する第１の制御端子を有し、前記第１の端子が前記第１の電極に接続される第１のトランジスタ、を有する第１のメモリセルと、
    第３及び第４の電極を有する第２のキャパシタ、並びに、第３及び第４の端子を有する第２の電流経路及び前記第２の電流経路のオン／オフを制御する第２の制御端子を有し、前記第３の端子が前記第３の電極に接続される第２のトランジスタ、を有する第２のメモリセルと、
    前記第２の端子に接続され、前記半導体基板の上面に沿う第１の方向に延びる第１の導電線と、
    前記第２及び第４の電極に接続され、前記第１の方向に延びる第２の導電線と、
    前記第１の制御端子に接続され、前記半導体基板の上面に沿い、前記第１の方向に交差する第２の方向に延びる第３の導電線と、
    前記第４の端子に接続され、前記第１の方向に延びる第４の導電線と、
    前記第２の制御端子に接続され、前記第２の方向に延びる第５の導電線と、を備える、
    半導体記憶装置。
  5. 複数の電位を生成可能であり、前記複数の電位のうちの１つを前記第２の導電線に印加する電位ジェネレータ、
    をさらに具備する、請求項４に記載の半導体記憶装置。
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