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JP7395390B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
レベルシフタ回路を備えた半導体装置が知られている。
特開２０１１－１４６５４９号公報
信頼性を向上できる半導体装置を提供する。
本実施形態の半導体装置は、第１電圧、第１電圧よりも高い第２電圧、及び第２電圧よりも高い第３電圧を印加され、第１電圧に基づく入力信号を受信可能なＩ／Ｏ回路を備える。Ｉ／Ｏ回路は、第２電圧が印加され、第２電圧及び第２信号に基づいて、第１信号を生成可能なイネーブラ回路と、イネーブラ回路に接続され、第１信号に基づいて、第２電圧に基づく第３信号を、第３電圧に基づく第４信号にレベルシフト可能な第１レベルシフタ回路とを備える。イネーブラ回路は、ＮＡＮＤ回路と、トランジスタと、抵抗素子と、第１インバータ回路と、第２インバータ回路とを含む。ＮＡＮＤ回路の一方の入力端子には、第２電圧が印加される。ＮＡＮＤ回路の他方の入力端子には、第２信号が入力される。トランジスタのゲートは、ＮＡＮＤ回路の出力端子に接続される。トランジスタのソースには、接地電圧が印加される。トランジスタのドレインは、抵抗素子の一端及び第１インバータ回路の入力端子に接続される。抵抗素子の他端には、第３電圧が印加される。第１インバータ回路の出力端子は、第２インバータ回路の入力端子に接続される。第２インバータ回路の出力端子は、第１レベルシフタ回路に接続される。
図１は、第１実施形態に係る半導体装置のブロック図。 図２は、第１実施形態に係る半導体装置に含まれるＩ／Ｏ回路の一部を示す回路図。 図３は、第１実施形態に係る半導体装置に含まれるＩ／Ｏ回路内のレベルシフタ回路の回路図。 図４は、第１実施形態に係る半導体装置に含まれるＩ／Ｏ回路内のレベルシフタ回路の回路図。 図５は、第１実施形態に係る半導体装置に含まれるＩ／Ｏ回路内のイネーブラ回路の回路図。 図６は、第１実施形態に係る半導体装置に含まれるＩ／Ｏ回路の動作を説明する図。 図７は、第１実施形態に係る半導体装置に含まれるＩ／Ｏ回路の動作を説明する図。 図８は、第１実施形態に係る半導体装置に含まれるＩ／Ｏ回路の動作を説明する図。 図９は、第２実施形態に係る半導体装置に含まれるＩ／Ｏ回路内のイネーブラ回路の回路図。 図１０は、第２実施形態に係る半導体装置に含まれるＩ／Ｏ回路の動作を説明する図。 図１１は、第２実施形態に係る半導体装置に含まれるＩ／Ｏ回路の動作を説明する図。 図１２は、第２実施形態に係る半導体装置に含まれるＩ／Ｏ回路の動作を説明する図。 図１３は、第２実施形態に係る半導体装置に含まれるＩ／Ｏ回路の動作を説明する図。 図１４は、第２実施形態に係る半導体装置に含まれるＩ／Ｏ回路の動作を説明する図。 図１５は、第２実施形態に係る半導体装置に含まれるＩ／Ｏ回路の動作を説明する図。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
１．第１実施形態
第１実施形態に係る半導体装置について説明する。以下では、多段構成の複数のレベルシフタ回路を備えたＩ／Ｏ回路を含むシステムオンチップ（system-on-a-chip：ＳＯＣ）を例に挙げて説明する。
１．１ 構成
１．１．１ ＳＯＣの全体構成
まず、本実施形態に係るＳＯＣの大まかな全体構成について、図１を用いて説明する。
図１は、本実施形態に係るＳＯＣ１のブロック図である。ＳＯＣ１は、Ｉ／Ｏ回路１００、及び電源状態監視回路（ＰＯＣ：power on control）２００を含む。なお、ＳＯＣ１内のＩ／Ｏ回路１００の数は、１つに限定されない。
Ｉ／Ｏ回路１００には、例えば電源管理ＩＣ（ＰＭＩＣ：power management IC）２から、電源電圧ＶＤＤＬ、ＶＤＤＭ、及びＶＤＤＨが供給される。電圧ＶＤＤＬ、ＶＤＤＭ、及びＶＤＤＨは、ＶＤＤＬ＜ＶＤＤＭ＜ＶＤＤＨの関係にある。電圧ＶＤＤＬは、例えば１．１Ｖである。電圧ＶＤＤＭは、例えば３．３Ｖである。電圧ＶＤＤＨは、例えば５Ｖである。なお、電圧ＶＤＤＬは、１．１Ｖに限定されない。電圧ＶＤＤＭは、３．３Ｖに限定されない。電圧ＶＤＤＨは、５Ｖに限定されない。
Ｉ／Ｏ回路１００は、図示せぬ外部デバイスとＳＯＣ１との間の信号の入出力を制御する。Ｉ／Ｏ回路１００は、外部デバイスから受信した入力信号をＳＯＣ１内の図示せぬ任意の回路に送信する。Ｉ／Ｏ回路１００は、後述するレベルシフタ回路を含む。例えば、Ｉ／Ｏ回路１００は、外部デバイスから受信した電圧ＶＤＤＬに基づく入力信号を電圧ＶＤＤＭまたは電圧ＶＤＤＨに基づく信号にレベルシフトさせて、ＳＯＣ１内の他の回路に送信する。
また、Ｉ／Ｏ回路１００は、ＳＯＣ１内の図示せぬ任意の回路から受信した信号を外部デバイスに出力する。Ｉ／Ｏ回路１００は、ＰＯＣ２００から信号ＥＮＭ＿Ｎを受信する。信号ＥＮＭ＿Ｎの詳細については、後述する。
ＰＯＣ２００には、例えばＰＭＩＣ２から、電源電圧ＶＤＤＬ、ＶＤＤＭ、及びＶＤＤＨが供給される。ＰＯＣ２００は、ＳＯＣ１内の電圧ＶＤＤＬ及びＶＤＤＭの状態をモニタし、アクティブかどうかを判断する。なお、本明細書では、電源電圧の状態について、「アクティブ」とは、電源電圧がＨｉｇｈ（“Ｈ”）レベルに立ち上がっている（電源電圧が予め設定された電圧値以上である）状態を意味する。また、電源電圧の状態について、「インアクティブ」とは、電源電圧がＬｏｗ（“Ｌ”）レベルに立ち下がっている（電源電圧が予め設定された電圧値未満である）状態を意味する。
また、ＰＯＣ２００は、ＳＯＣ１内の電圧ＶＤＤＭがアクティブかどうかを示す信号ＥＮＭ＿ＮをＩ／Ｏ回路１００に送信する。より具体的には、例えば、電圧ＶＤＤＭがアクティブの場合には、ＰＯＣ２００は、“Ｌ”レベルの信号ＥＮＭ＿ＮをＩ／Ｏ回路１００に送信する。他方で、電圧ＶＤＤＭがインアクティブの場合には、ＰＯＣ２００は、“Ｈ”レベルの信号ＥＮＭ＿ＮをＩ／Ｏ回路１００に送信する。
１．１．２ Ｉ／Ｏ回路１００の構成
次に、本実施形態に係るＳＯＣ１に含まれるＩ／Ｏ回路１００の構成の詳細について、図２を用いて説明する。
図２は、Ｉ／Ｏ回路１００の一部を示す回路図である。Ｉ／Ｏ回路１００には、電圧ＶＤＤＬ、電圧ＶＤＤＭ、電圧ＶＤＤＨ、及び接地電圧ＶＳＳが供給される。また、Ｉ／Ｏ回路１００は、インバータ回路１１０～１１３、レベルシフタ回路１２０及び１３０、並びにイネーブラ回路１４０を含む。
インバータ回路１１０は、電圧ＶＤＤＬを動作電圧として動作する。インバータ回路１１０は、例えば外部デバイスから電圧ＶＤＤＬに基づく入力信号ＩＮを受信する。そして、インバータ回路１１０は、受信した信号の論理レベルを反転させた信号をインバータ回路１１１及びレベルシフタ回路１２０に送信する。
インバータ回路１１１は、インバータ回路１１０と同様に、電圧ＶＤＤＬを動作電圧として動作する。インバータ回路１１１は、インバータ回路１１０から信号を受信する。そして、インバータ回路１１１は、受信した信号の論理レベルを反転させた信号をレベルシフタ回路１２０に送信する。
インバータ回路１１２は、電圧ＶＤＤＭを動作電圧として動作する。インバータ回路１１２は、レベルシフタ回路１２０から信号を受信する。そして、インバータ回路１１２は、受信した信号の論理レベルを反転させた信号をインバータ回路１１３及びレベルシフタ回路１３０に送信する。
インバータ回路１１３は、インバータ回路１１２と同様に、電圧ＶＤＤＭを動作電圧として動作する。インバータ回路１１３は、インバータ回路１１２から信号を受信する。そして、インバータ回路１１３は、受信した信号の論理レベルを反転させた信号をレベルシフタ回路１３０に送信する。
レベルシフタ回路１２０は、入力信号を、入力信号よりも高い電圧（信号）レベルの信号に変換する。そして、レベルシフタ回路１２０は、変換した信号を出力信号として出力する。より具体的には、レベルシフタ回路１２０は、電圧ＶＤＤＭを動作電圧として動作する。レベルシフタ回路１２０は、ＰＯＣ２００から信号ＥＮＭ＿Ｎを受信する。信号ＥＮＭ＿Ｎは、レベルシフタ回路１２０の動作の制御に使用される。レベルシフタ回路１２０は、受信した信号ＥＮＭ＿Ｎに基づいて、電圧ＶＤＤＬに基づく入力信号ＩＮを電圧ＶＤＤＭに基づく信号にレベルシフトさせる。レベルシフタ回路１２０は、レベルシフトした電圧ＶＤＤＭに基づく信号をインバータ回路１１２に送信する。
レベルシフタ回路１３０は、レベルシフタ回路１２０と同様に、入力信号を、入力信号よりも高い電圧（信号）レベルの信号に変換する。そして、レベルシフタ回路１３０は、変換した信号を出力信号として出力する。より具体的には、レベルシフタ回路１３０は、電圧ＶＤＤＨを動作電圧として動作する。レベルシフタ回路１３０は、イネーブラ回路１４０から信号ＥＮＨ＿Ｎを受信する。信号ＥＮＨ＿Ｎは、レベルシフタ回路１３０の動作を制御するための信号である。レベルシフタ回路１３０は、受信した信号ＥＮＨ＿Ｎに基づいて、レベルシフタ回路１２０から受信した電圧ＶＤＤＭに基づく信号を電圧ＶＤＤＨに基づく信号にレベルシフトさせる。レベルシフタ回路１３０は、レベルシフトした電圧ＶＤＤＨに基づく信号を出力信号ＯＵＴとしてＳＯＣ１内の他の回路に送信する。なお、レベルシフタ回路１３０とＳＯＣ１内の他の回路との間に、インバータ回路、論理ゲートなどの他の回路素子が設けられていてもよい。
また、Ｉ／Ｏ回路１００内のレベルシフタ回路１２０及び１３０の数は、１個に限定されない。例えば、Ｉ／Ｏ回路１００内に信号の入力端子が複数ある場合、Ｉ／Ｏ回路１００の入力端子毎に必要に応じてレベルシフタ回路１２０及び１３０が設けられる。
イネーブラ回路１４０は、電圧ＶＤＤＭの状態に基づいて、信号ＥＮＨ＿Ｎを生成する。そして、イネーブラ回路１４０は、生成した信号ＥＮＨ＿Ｎをレベルシフタ回路１３０に送信する。より具体的には、イネーブラ回路１４０は、電圧ＶＤＤＨを動作電圧として動作する。イネーブラ回路１４０には、電圧ＶＤＤＭが印加される。例えば、電圧ＶＤＤＭがアクティブの場合には、イネーブラ回路１４０は、“Ｌ”レベルの信号ＥＮＨ＿Ｎを生成し、生成した“Ｌ”レベルの信号ＥＮＨ＿Ｎをレベルシフタ回路１３０に送信する。他方で、電圧ＶＤＤＭがインアクティブの場合には、イネーブラ回路１４０は、“Ｈ”レベルの信号ＥＮＨ＿Ｎを生成し、生成した“Ｈ”レベルの信号ＥＮＨ＿Ｎをレベルシフタ回路１３０に送信する。なお、Ｉ／Ｏ回路１００内のレベルシフタ回路１３０の数が複数の場合、イネーブラ回路１４０は、生成した信号ＥＮＨ＿Ｎを複数のレベルシフタ回路１３０にそれぞれ送信する。
１．１．２．１ レベルシフタ回路１２０及び１３０の構成
次に、本実施形態に係るＳＯＣ１に含まれるＩ／Ｏ回路１００内のレベルシフタ回路１２０及び１３０の構成の詳細について、図３及び図４を用いて説明する。
まず、レベルシフタ回路１２０について説明する。図３は、レベルシフタ回路１２０の回路図である。レベルシフタ回路１２０は、ｎチャネルＭＯＳトランジスタ１２１～１２３、及びｐチャネルＭＯＳトランジスタ１２４～１２７を含む。
トランジスタ１２１のゲートには、入力端子Ｔ１からインバータ回路１１１の出力信号が入力される。トランジスタ１２１のソースには、接地電圧ＶＳＳが印加され、ドレインは、ノードＮ１に接続される。
トランジスタ１２２のゲートには、入力端子Ｔ２からインバータ回路１１０の出力信号が入力される。トランジスタ１２２のソースには、接地電圧ＶＳＳが印加され、ドレインは、ノードＮ２に接続される。
トランジスタ１２３のゲートには、信号ＥＮＭ＿Ｎが入力される。トランジスタ１２３のソースには、接地電圧ＶＳＳが印加され、ドレインは、ノードＮ２に接続される。
トランジスタ１２４のゲートは、ノードＮ２に接続され、ドレインは、ノードＮ１に接続され、ソースは、トランジスタ１２６のドレインに接続される。
トランジスタ１２５のゲートは、ノードＮ１に接続され、ドレインは、ノードＮ２に接続され、ソースは、トランジスタ１２７のドレインに接続される。
トランジスタ１２６のゲートには、信号ＥＮＭ＿Ｎが入力される。トランジスタ１２６のソースには、電圧ＶＤＤＭが印加される。
トランジスタ１２７のゲートには、信号ＥＮＭ＿Ｎが入力される。トランジスタ１２７のソースには、電圧ＶＤＤＭが印加される。
レベルシフタ回路１２０は、出力端子Ｔ３からノードＮ２の電位に基づく信号を出力する。
次に、レベルシフタ回路１３０について説明する。図４は、レベルシフタ回路１３０の回路図である。レベルシフタ回路１３０は、ｎチャネルＭＯＳトランジスタ１３１～１３３、及びｐチャネルＭＯＳトランジスタ１３４～１３７を含む。
トランジスタ１３１のゲートには、入力端子Ｔ４からインバータ回路１１３の出力信号が入力される。トランジスタ１３１のソースには、接地電圧ＶＳＳが印加され、ドレインは、ノードＮ３に接続される。
トランジスタ１３２のゲートには、入力端子Ｔ５からインバータ回路１１２の出力信号が入力される。トランジスタ１３２のソースには、接地電圧ＶＳＳが印加され、ドレインは、ノードＮ４に接続される。
トランジスタ１３３のゲートには、信号ＥＮＨ＿Ｎが入力される。トランジスタ１３３のソースには、接地電圧ＶＳＳが印加され、ドレインは、ノードＮ４に接続される。
トランジスタ１３４のゲートは、ノードＮ４に接続され、ドレインは、ノードＮ３に接続され、ソースは、トランジスタ１３６のドレインに接続される。
トランジスタ１３５のゲートは、ノードＮ３に接続され、ドレインは、ノードＮ４に接続され、ソースは、トランジスタ１３７のドレインに接続される。
トランジスタ１３６のゲートには、信号ＥＮＨ＿Ｎが入力される。トランジスタ１３６のソースには、電圧ＶＤＤＨが印加される。
トランジスタ１３７のゲートには、信号ＥＮＨ＿Ｎが入力される。トランジスタ１３７のソースには、電圧ＶＤＤＨが印加される。
レベルシフタ回路１３０は、出力端子Ｔ６からノードＮ４の電位に基づく信号を出力信号ＯＵＴとして出力する。
１．１．２．２ イネーブラ回路１４０の構成
次に、本実施形態に係るＳＯＣ１に含まれるＩ／Ｏ回路１００内のイネーブラ回路１４０の構成の詳細について、図５を用いて説明する。
図５は、イネーブラ回路１４０の回路図である。イネーブラ回路１４０は、ｎチャネルＭＯＳトランジスタ１４１、抵抗素子１４２、並びにインバータ回路１４３及び１４４を含む。
トランジスタ１４１のゲートには、電圧ＶＤＤＭが印加される。トランジスタ１４１のソースには、接地電圧ＶＳＳが印加され、ドレインは、ノードＮ５に接続される。
抵抗素子１４２の一端は、ノードＮ５に接続される。抵抗素子１４２の他端には、電圧ＶＤＤＨが印加される。抵抗素子１４２は、例えば１ＭΩである。なお、抵抗素子１４２は、１ＭΩに限定されない。
インバータ回路１４３は、電圧ＶＤＤＨを動作電圧として動作する。インバータ回路１４３は、ノードＮ５の電位に基づく信号を受信する。より具体的には、トランジスタ１４１がオン状態の場合には、インバータ回路１４３の入力端子に“Ｌ”レベルの電圧（信号）が印加される。他方で、トランジスタ１４１がオフ状態の場合には、インバータ回路１４３の入力端子に“Ｈ”レベルの電圧（信号）が印加される。そして、インバータ回路１４３は、受信した信号の論理レベルを反転させた信号をインバータ回路１４４に送信する。
インバータ回路１４４は、インバータ回路１４３と同様に、電圧ＶＤＤＨを動作電圧として動作する。インバータ回路１４４は、インバータ回路１４３から信号を受信する。そして、インバータ回路１４４は、受信した信号の論理レベルを反転させた信号ＥＮＨ＿Ｎをレベルシフタ回路１３０に送信する。
トランジスタ１４１と抵抗素子１４２の直列回路の回路閾値電圧は、トランジスタ１４１のサイズ（Ｌ／Ｗ等）、抵抗素子１４２の抵抗値により調整される。より具体的には、例えば、トランジスタ１４１の閾値電圧を低く設定したい場合、すなわち、比較的低い電圧ＶＤＤＭでトランジスタ１４１をオン状態とさせたい場合には、抵抗素子１４２の抵抗値を比較的大きい値にする。他方で、トランジスタ１４１の閾値電圧を高く設定したい場合、すなわち、比較的高い電圧ＶＤＤＭでトランジスタ１４１をオン状態とさせたい場合には、抵抗素子１４２の抵抗値を比較的小さい値にする。
１．２ Ｉ／Ｏ回路１００の動作
次に、本実施形態に係るＳＯＣ１に含まれるＩ／Ｏ回路１００の動作について、図６～図８を用いて説明する。
まず、電圧ＶＤＤＭがアクティブであり、且つ入力信号ＩＮが“Ｈ”レベル（電圧ＶＤＤＬ）である場合について説明する。図６は、電圧ＶＤＤＭがアクティブであり、且つ入力信号ＩＮが“Ｈ”レベルである場合のＩ／Ｏ回路１００の動作を説明する図である。
図６に示すように、インバータ回路１１０は、外部デバイスから“Ｈ”レベルの入力信号ＩＮを受信する。インバータ回路１１０は、“Ｈ”レベルの信号の論理レベルを反転させた“Ｌ”レベルの信号をインバータ回路１１１及びレベルシフタ回路１２０のトランジスタ１２２のゲートに送信する。インバータ回路１１１は、“Ｌ”レベルの信号の論理レベルを反転させた“Ｈ”レベルの信号をレベルシフタ回路１２０のトランジスタ１２１のゲートに送信する。
トランジスタ１２１のゲートには、インバータ回路１１１から受信した“Ｈ”レベルの信号が入力される。インバータ回路１１１から受信した信号が“Ｈ”レベルであるため、トランジスタ１２１はオン状態とされる。トランジスタ１２２のゲートには、インバータ回路１１０から受信した“Ｌ”レベルの信号が入力される。インバータ回路１１０から受信した信号が“Ｌ”レベルであるため、トランジスタ１２２はオフ状態とされる。電圧ＶＤＤＭがアクティブであるため、ＰＯＣ２００は、“Ｌ”レベルの信号ＥＮＭ＿Ｎをレベルシフタ回路１２０に送信する。レベルシフタ回路１２０のトランジスタ１２３、１２６、及び１２７の各ゲートには、ＰＯＣ２００から受信した“Ｌ”レベルの信号ＥＮＭ＿Ｎが入力される。信号ＥＮＭ＿Ｎが“Ｌ”レベルであるため、トランジスタ１２３はオフ状態とされるが、トランジスタ１２６及び１２７はオン状態とされる。トランジスタ１２１がオン状態である結果、ノードＮ１の電位は、“Ｌ”レベルとされる。これにより、トランジスタ１２５はオン状態とされる。トランジスタ１２５及び１２７がオン状態である結果、ノードＮ２の電位は、“Ｈ”レベルとされる。これにより、トランジスタ１２４はオフ状態とされる。結果として、レベルシフタ回路１２０は、“Ｈ”レベルの信号（電圧ＶＤＤＭ）をインバータ回路１１２に送信する。
インバータ回路１１２は、レベルシフタ回路１２０から“Ｈ”レベルの信号を受信する。インバータ回路１１２は、“Ｈ”レベルの信号の論理レベルを反転させた“Ｌ”レベルの信号をインバータ回路１１３及びレベルシフタ回路１３０のトランジスタ１３２のゲートに送信する。インバータ回路１１３は、“Ｌ”レベルの信号の論理レベルを反転させた“Ｈ”レベルの信号をレベルシフタ回路１３０のトランジスタ１３１のゲートに送信する。
イネーブラ回路１４０は、アクティブ状態の電圧ＶＤＤＭ、すなわち“Ｈ”レベルの信号を受信する。ゲートに“Ｈ”レベルの信号が入力されるため、トランジスタ１４１はオン状態とされる。その結果、ノードＮ５の電位は、“Ｌ”レベルとされる。これにより、インバータ回路１４３は、“Ｌ”レベルの信号を受信する。インバータ回路１４３は、“Ｌ”レベルの信号の論理レベルを反転させた“Ｈ”レベルの信号をインバータ回路１４４に送信する。インバータ回路１４４は、“Ｈ”レベルの信号の論理レベルを反転させた“Ｌ”レベルの信号ＥＮＨ＿Ｎをレベルシフタ回路１３０に送信する。
トランジスタ１３１のゲートには、インバータ回路１１３から受信した“Ｈ”レベルの信号が入力される。インバータ回路１１３から受信した信号が“Ｈ”レベルであるため、トランジスタ１３１はオン状態とされる。トランジスタ１３２のゲートには、インバータ回路１１２から受信した“Ｌ”レベルの信号が入力される。インバータ回路１１２から受信した信号が“Ｌ”レベルであるため、トランジスタ１３２はオフ状態とされる。レベルシフタ回路１３０のトランジスタ１３３、１３６及び１３７の各ゲートには、イネーブラ回路１４０から受信した“Ｌ”レベルの信号ＥＮＨ＿Ｎが入力される。信号ＥＮＨ＿Ｎが“Ｌ”レベルであるため、トランジスタ１３３はオフ状態とされるが、トランジスタ１３６及び１３７はオン状態とされる。トランジスタ１３１がオン状態である結果、ノードＮ３の電位は、“Ｌ”レベルとされる。これにより、トランジスタ１３５はオン状態とされる。トランジスタ１３５及び１３７がオン状態である結果、ノードＮ４の電位は、“Ｈ”レベルとされる。これにより、トランジスタ１３４はオフ状態とされる。結果として、レベルシフタ回路１３０は、“Ｈ”レベルの信号（電圧ＶＤＤＨ）を出力信号ＯＵＴとして出力する。
次に、電圧ＶＤＤＭがアクティブであり、且つ入力信号ＩＮが“Ｌ”レベルである場合について説明する。図７は、電圧ＶＤＤＭがアクティブであり、且つ入力信号ＩＮが“Ｌ”レベルである場合のＩ／Ｏ回路１００の動作を説明する図である。
図７に示すように、インバータ回路１１０は、外部デバイスから“Ｌ”レベルの入力信号ＩＮを受信する。インバータ回路１１０は、“Ｌ”レベルの信号の論理レベルを反転させた“Ｈ”レベルの信号をインバータ回路１１１及びレベルシフタ回路１２０のトランジスタ１２２のゲートに送信する。インバータ回路１１１は、“Ｈ”レベルの信号の論理レベルを反転させた“Ｌ”レベルの信号をレベルシフタ回路１２０のトランジスタ１２１のゲートに送信する。
トランジスタ１２１のゲートには、インバータ回路１１１から受信した“Ｌ”レベルの信号が入力される。インバータ回路１１１から受信した信号が“Ｌ”レベルであるため、トランジスタ１２１はオフ状態とされる。トランジスタ１２２のゲートには、インバータ回路１１０から受信した“Ｈ”レベルの信号が入力される。インバータ回路１１０から受信した信号が“Ｈ”レベルであるため、トランジスタ１２２はオン状態とされる。電圧ＶＤＤＭがアクティブであるため、ＰＯＣ２００は、“Ｌ”レベルの信号ＥＮＭ＿Ｎをレベルシフタ回路１２０に送信する。レベルシフタ回路１２０のトランジスタ１２３、１２６及び１２７の各ゲートには、ＰＯＣ２００から受信した“Ｌ”レベルの信号ＥＮＭ＿Ｎが入力される。信号ＥＮＭ＿Ｎが“Ｌ”レベルであるため、トランジスタ１２３はオフ状態とされるが、トランジスタ１２６及び１２７はオン状態とされる。トランジスタ１２２がオン状態である結果、ノードＮ２の電位は、“Ｌ”レベルとされる。これにより、トランジスタ１２４はオン状態とされる。トランジスタ１２４及び１２６がオン状態である結果、ノードＮ１の電位は、“Ｈ”レベルとされる。これにより、トランジスタ１２５はオフ状態とされる。結果として、レベルシフタ回路１２０は、“Ｌ”レベルの信号をインバータ回路１１２に送信する。
インバータ回路１１２は、レベルシフタ回路１２０から“Ｌ”レベルの信号を受信する。インバータ回路１１２は、“Ｌ”レベルの信号の論理レベルを反転させた“Ｈ”レベルの信号をインバータ回路１１３及びレベルシフタ回路１３０のトランジスタ１３２のゲートに送信する。インバータ回路１１３は、“Ｈ”レベルの信号の論理レベルを反転させた“Ｌ”レベルの信号をレベルシフタ回路１３０のトランジスタ１３１のゲートに送信する。
イネーブラ回路１４０は、図６の場合と同じ動作を行い、“Ｌ”レベルの信号ＥＮＨ＿Ｎをレベルシフタ回路１３０に送信する。
トランジスタ１３１のゲートには、インバータ回路１１３から受信した“Ｌ”レベルの信号が入力される。インバータ回路１１３から受信した信号が“Ｌ”レベルであるため、トランジスタ１３１はオフ状態とされる。トランジスタ１３２のゲートには、インバータ回路１１２から受信した“Ｈ”レベルの信号が入力される。インバータ回路１１２から受信した信号が“Ｈ”レベルであるため、トランジスタ１３２はオン状態とされる。レベルシフタ回路１３０のトランジスタ１３３、１３６及び１３７の各ゲートには、イネーブラ回路１４０から受信した“Ｌ”レベルの信号ＥＮＨ＿Ｎが入力される。信号ＥＮＨ＿Ｎが“Ｌ”レベルであるため、トランジスタ１３３はオフ状態とされるが、トランジスタ１３６及び１３７はオン状態とされる。トランジスタ１３２がオン状態である結果、ノードＮ４の電位は、“Ｌ”レベルとされる。これにより、トランジスタ１３４はオン状態とされる。トランジスタ１３４及び１３６がオン状態である結果、ノードＮ３の電位は、“Ｈ”レベルとされる。これにより、トランジスタ１３５は、オフ状態とされる。結果として、レベルシフタ回路１３０は、“Ｌ”レベルの信号を出力信号ＯＵＴとして出力する。
続いて、電圧ＶＤＤＭがインアクティブ（例えば、電圧ＶＳＳ）である場合について説明する。電圧ＶＤＤＭがインアクティブである場合とは、例えば、ＰＭＩＣ２からの電圧ＶＤＤＭの供給が中断された場合である。図８は、電圧ＶＤＤＭがインアクティブの場合のＩ／Ｏ回路１００の動作を説明する図である。
図８に示すように、インバータ回路１１０は、外部デバイスから“Ｈ”／“Ｌ”レベルの入力信号ＩＮを受信する。インバータ回路１１０は、入力信号ＩＮの論理レベルを反転させた信号をインバータ回路１１１及びレベルシフタ回路１２０のトランジスタ１２２のゲートに送信する。インバータ回路１１１は、インバータ回路１１０から受信した信号の論理レベルを反転させた信号をレベルシフタ回路１２０のトランジスタ１２１のゲートに送信する。
トランジスタ１２１のゲートには、インバータ回路１１１から受信した信号が入力される。トランジスタ１２２のゲートには、インバータ回路１１０から受信した信号が入力される。トランジスタ１２１及び１２２は、入力信号ＩＮの論理レベルに応じてオン状態、又はオフ状態とされる。電圧ＶＤＤＭがインアクティブであるため、ＰＯＣ２００は、“Ｈ”レベルの信号ＥＮＭ＿Ｎをレベルシフタ回路１２０に送信する。レベルシフタ回路１２０のトランジスタ１２３、１２６及び１２７の各ゲートには、ＰＯＣ２００から受信した“Ｈ”レベルの信号ＥＮＭ＿Ｎが入力される。信号ＥＮＭ＿Ｎが“Ｈ”レベルであるため、トランジスタ１２３はオン状態とされるが、トランジスタ１２６及び１２７はオフ状態とされる。
電圧ＶＤＤＭがインアクティブであるため、インバータ回路１１２は、レベルシフタ回路１２０から受信した信号に関係なく、“Ｌ”レベルの信号をインバータ回路１１３及びレベルシフタ回路１３０のトランジスタ１３２のゲートに送信する。インバータ回路１１３は、インバータ回路１１２と同様に、インバータ回路１１２から受信した信号に関係なく、“Ｌ”レベルの信号をレベルシフタ回路１３０のトランジスタ１３１のゲートに送信する。
イネーブラ回路１４０は、インアクティブ状態の電圧ＶＤＤＭ、すなわち“Ｌ”レベルの信号を受信する。ゲートに“Ｌ”レベルの信号が入力されるため、トランジスタ１４１はオフ状態とされる。その結果、ノードＮ５の電位は、“Ｈ”レベルとされる。これにより、インバータ回路１４３は、“Ｈ”レベルの信号を受信する。インバータ回路１４３は、“Ｈ”レベルの信号の論理レベルを反転させた“Ｌ”レベルの信号をインバータ回路１４４に送信する。インバータ回路１４４は、“Ｌ”レベルの信号の論理レベルを反転させた“Ｈ”レベルの信号ＥＮＨ＿Ｎをレベルシフタ回路１３０に送信する。
トランジスタ１３１のゲートには、インバータ回路１１３から受信した“Ｌ”レベルの信号が入力される。インバータ回路１１３から受信した信号が“Ｌ”レベルであるため、トランジスタ１３１はオフ状態とされる。トランジスタ１３２のゲートには、インバータ回路１１２から受信した“Ｌ”レベルの信号が入力される。インバータ回路１１２から受信した信号が“Ｌ”レベルであるため、トランジスタ１３２はオフ状態とされる。レベルシフタ回路１３０のトランジスタ１３３、１３６及び１３７の各ゲートには、イネーブラ回路１４０から受信した“Ｈ”レベルの信号ＥＮＨ＿Ｎが入力される。信号ＥＮＨ＿Ｎが“Ｈ”レベルであるため、トランジスタ１３３はオン状態とされるが、トランジスタ１３６及び１３７はオフ状態とされる。トランジスタ１３３がオン状態である結果、ノードＮ４の電位は、“Ｌ”レベルとされる。これにより、レベルシフタ回路１３０は、“Ｌ”レベルの信号を出力信号ＯＵＴとして出力する。
１．３ 本実施形態に係る効果
本実施形態に係る構成によれば、半導体装置の信頼性を向上できる。本効果につき、以下説明する。
例えば、電圧ＶＤＤＭに基づく信号を電圧ＶＤＤＨに基づく信号にレベルシフトさせるレベルシフタ回路において、外部から信号ＥＮＨ＿Ｎを受け取れない（供給されない）場合がある。信号ＥＮＨ＿Ｎを受け取れない場合、例えば、信号ＥＮＨ＿Ｎは“Ｌ”レベルに固定されることがある。このような場合、レベルシフタ回路は、“Ｌ”レベルの信号ＥＮＨ＿Ｎに基づいて動作をする。このため、電圧ＶＤＤＭがインアクティブ（例えば０Ｖ）になると、レベルシフタ回路の出力信号が不定になる可能性がある。また、電圧ＶＤＤＭが不確定のとき、レベルシフタ回路に貫通リーク電流が発生する可能性がある。電圧ＶＤＤＭが不確定の場合とは、電圧ＶＤＤＭが０Ｖ以外の場合、例えば、電圧ＶＤＤＭがパワーセーブされている場合である。
そこで、本実施形態に係るＳＯＣ１では、Ｉ／Ｏ回路１００が、電圧ＶＤＤＭに基づいて信号ＥＮＨ＿Ｎを生成するイネーブラ回路１４０と、信号ＥＮＨ＿Ｎに基づいて、電圧ＶＤＤＬに基づく入力信号ＩＮを電圧ＶＤＤＭに基づく信号にレベルシフトさせるレベルシフタ回路１２０と、電圧ＶＤＤＭに基づく信号を電圧ＶＤＤＨに基づく信号にレベルシフトさせるレベルシフタ回路１３０とを含む。この構成によれば、電圧ＶＤＤＭがインアクティブである場合に、イネーブラ回路１４０は、“Ｈ”レベルの信号ＥＮＨ＿Ｎを出力できる。これにより、レベルシフタ回路１３０の出力信号ＯＵＴは不定にならない。また、これにより、ＳＯＣ１は、レベルシフタ回路１３０における電圧ＶＤＤＨから接地電圧ＶＳＳへの貫通リーク電流を抑制できる。従って、ＳＯＣ１の信頼性を向上できる。
２．第２実施形態
次に、第２実施形態に係る半導体装置について説明する。本実施形態は、第１実施形態で説明したイネーブラ回路１４０の構成を変更したものである。以下では、第１実施形態と異なる点についてのみ説明する。
２．１ イネーブラ回路１４０の構成
本実施形態に係るＳＯＣ１に含まれるＩ／Ｏ回路１００内のイネーブラ回路１４０は、図５のイネーブラ回路１４０内にＮＡＮＤ回路１４５を設けたものである。以下、イネーブラ回路１４０の構成の詳細について、図９を用いて説明する。
図９は、イネーブラ回路１４０の回路図である。イネーブラ回路１４０は、ｎチャネルＭＯＳトランジスタ１４１、抵抗素子１４２、インバータ回路１４３及び１４４、並びにＮＡＮＤ回路１４５を含む。
ＮＡＮＤ回路１４５は、電圧ＶＤＤＭを動作電圧として動作する。ＮＡＮＤ回路１４５の一方の入力端子には、電圧ＶＤＤＭが印加され、他方の入力端子には、信号ＳＵＳＰＥＮＤＨが入力される。ＮＡＮＤ回路１４５は、電圧ＶＤＤＭの状態、及び信号ＳＵＳＰＥＮＤＨに基づいて、ＮＡＮＤ演算を行う。そして、ＮＡＮＤ回路１４５は、演算結果をトランジスタ１４１のゲートに送信する。
信号ＳＵＳＰＥＮＤＨは、ＳＯＣ１内の電圧ＶＤＤＨが供給される回路ブロック（機能ブロック）の使用の可否を制御する信号である。信号ＳＵＳＰＥＮＤＨは、ユーザアクションやＳＯＣ１からの制御によって設定される値であり、ＳＯＣ１内の例えば図示せぬレジスタに保持されている。より具体的には、例えば、ＳＯＣ１内の電圧ＶＤＤＨが供給される回路ブロックを使用しない場合（例えば、ユーザがＳＯＣ１を搭載したノートパソコンの蓋を閉じた場合、ＳＯＣ１がパワーセーブのためにＩ／Ｏ回路１００にアイドル指示を出した場合など）、信号ＳＵＳＰＥＮＤＨは、“Ｈ”レベルとされる。この場合、入力信号ＩＮに関わらず、レベルシフタ回路１３０は“Ｌ”レベルの信号を出力する。他方で、ＳＯＣ１内の電圧ＶＤＤＨが供給される回路ブロックを使用する場合、信号ＳＵＳＰＥＮＤＨは、“Ｌ”レベルとされる。この場合、レベルシフタ回路１３０において信号のレベルシフトが行われる。
２．２ Ｉ／Ｏ回路１００の動作
次に、本実施形態に係るＳＯＣ１に含まれるＩ／Ｏ回路１００の動作について、図１０～図１５を用いて説明する。
まず、レベルシフタ回路１３０において信号のレベルシフトを行う場合について説明する。
最初に、電圧ＶＤＤＭがアクティブであり、信号ＳＵＳＰＥＮＤＨが“Ｌ”レベルであり、且つ入力信号ＩＮが“Ｈ”レベルである場合について説明する。図１０は、電圧ＶＤＤＭがアクティブであり、信号ＳＵＳＰＥＮＤＨが“Ｌ”レベルであり、且つ入力信号ＩＮが“Ｈ”レベルである場合のＩ／Ｏ回路１００の動作を説明する図である。イネーブラ回路１４０以外の動作は、図６の場合と同じであるため、以下では、イネーブラ回路１４０の動作について説明する。
図１０に示すように、ＮＡＮＤ回路１４５の一方の入力端子には、アクティブ状態の電圧ＶＤＤＭ、すなわち“Ｈ”レベルの信号が入力される。ＮＡＮＤ回路１４５の他方の入力端子には、“Ｌ”レベルの信号ＳＵＳＰＥＮＤＨが入力される。ＮＡＮＤ回路１４５は、ＮＡＮＤ演算を行い、“Ｈ”レベルの信号を演算結果としてトランジスタ１４１のゲートに送信する。ＮＡＮＤ回路１４５から受信した信号が“Ｈ”レベルであるため、トランジスタ１４１はオン状態とされる。その結果、ノードＮ５の電位は、“Ｌ”レベルとされる。これにより、インバータ回路１４３は、“Ｌ”レベルの信号を受信する。インバータ回路１４３は、“Ｌ”レベルの信号の論理レベルを反転させた“Ｈ”レベルの信号をインバータ回路１４４に送信する。インバータ回路１４４は、“Ｈ”レベルの信号の論理レベルを反転させた“Ｌ”レベルの信号ＥＮＨ＿Ｎをレベルシフタ回路１３０に送信する。
次に、電圧ＶＤＤＭがアクティブであり、信号ＳＵＳＰＥＮＤＨが“Ｌ”レベルであり、且つ入力信号ＩＮが“Ｌ”レベルである場合について説明する。図１１は、電圧ＶＤＤＭがアクティブであり、信号ＳＵＳＰＥＮＤＨが“Ｌ”レベルであり、且つ入力信号ＩＮが“Ｌ”レベルである場合のＩ／Ｏ回路１００の動作を説明する図である。イネーブラ回路１４０以外の動作は、図７の場合と同じである。また、イネーブラ回路１４０の動作は、図１０の場合と同じである。
続いて、電圧ＶＤＤＭがインアクティブ（例えば、電圧ＶＳＳ）であり、且つ信号ＳＵＳＰＥＮＤＨが“Ｌ”レベルである場合について説明する。図１２は、電圧ＶＤＤＭがインアクティブであり、且つ信号ＳＵＳＰＥＮＤＨが“Ｌ”レベルである場合のＩ／Ｏ回路１００の動作を説明する図である。イネーブラ回路１４０以外の動作は、図８の場合と同じであるため、以下では、イネーブラ回路１４０の動作について説明する。
図１２に示すように、ＮＡＮＤ回路１４５の一方の入力端子には、インアクティブ状態の電圧ＶＤＤＭ、すなわち“Ｌ”レベルの信号が入力される。ＮＡＮＤ回路１４５の他方の入力端子には、“Ｌ”レベルの信号ＳＵＳＰＥＮＤＨが入力される。ＮＡＮＤ回路１４５の２入力が共に“Ｌ”レベルであるのでＮＡＮＤ回路１４５の通常の演算結果は“Ｈ”レベルとなるが、ＮＡＮＤ回路１４５が接続されている電圧ＶＤＤＭがインアクティブであるためＮＡＮＤ回路１４５の出力は“Ｌ”レベルとなる。電圧ＶＤＤＭがアクティブ状態からインアクティブ状態になった直後はＮＡＮＤ回路１４５の出力は“Ｈ”レベルとなっているが、リーク電流の影響で徐々に電圧ＶＤＤＭが降圧していくためＮＡＮＤ回路１４５の出力は最終的には“Ｌ”レベルになる。ＮＡＮＤ回路１４５から受信した信号が“Ｌ”レベルであるため、トランジスタ１４１はオフ状態とされる。その結果、ノードＮ５の電位は、“Ｈ”レベルとされる。これにより、インバータ回路１４３は、“Ｈ”レベルの信号を受信する。インバータ回路１４３は、“Ｈ”レベルの信号の論理レベルを反転させた“Ｌ”レベルの信号をインバータ回路１４４に送信する。インバータ回路１４４は、“Ｌ”レベルの信号の論理レベルを反転させた“Ｈ”レベルの信号ＥＮＨ＿Ｎをレベルシフタ回路１３０に送信する。
次に、入力信号ＩＮに関わらず、レベルシフタ回路１３０において“Ｌ”レベルの信号を出力する場合について説明する。
最初に、電圧ＶＤＤＭがアクティブであり、信号ＳＵＳＰＥＮＤＨが“Ｈ”レベルであり、且つ入力信号ＩＮが“Ｈ”レベルである場合について説明する。図１３は、電圧ＶＤＤＭがアクティブであり、信号ＳＵＳＰＥＮＤＨが“Ｈ”レベルであり、且つ入力信号ＩＮが“Ｈ”レベルである場合のＩ／Ｏ回路１００の動作を説明する図である。レベルシフタ回路１３０、及びイネーブラ回路１４０以外の動作は、図６の場合と同じであるため、以下では、レベルシフタ回路１３０、及びイネーブラ回路１４０の動作について説明する。
図１３に示すように、ＮＡＮＤ回路１４５の一方の入力端子には、アクティブ状態の電圧ＶＤＤＭ、すなわち“Ｈ”レベルの信号が入力される。ＮＡＮＤ回路１４５の他方の入力端子には、“Ｈ”レベルの信号ＳＵＳＰＥＮＤＨが入力される。ＮＡＮＤ回路１４５は、ＮＡＮＤ演算を行い、“Ｌ”レベルの信号を演算結果としてトランジスタ１４１のゲートに送信する。ＮＡＮＤ回路１４５から受信した信号が“Ｌ”レベルであるため、トランジスタ１４１はオフ状態とされる。その結果、ノードＮ５の電位は、“Ｈ”レベルとされる。これにより、インバータ回路１４３は、“Ｈ”レベルの信号を受信する。インバータ回路１４３は、“Ｈ”レベルの信号の論理レベルを反転させた“Ｌ”レベルの信号をインバータ回路１４４に送信する。インバータ回路１４４は、“Ｌ”レベルの信号の論理レベルを反転させた“Ｈ”レベルの信号ＥＮＨ＿Ｎをレベルシフタ回路１３０に送信する。
トランジスタ１３１のゲートには、インバータ回路１１３から受信した“Ｈ”レベルの信号が入力される。インバータ回路１１３から受信した信号が“Ｈ”レベルであるため、トランジスタ１３１はオン状態とされる。トランジスタ１３２のゲートには、インバータ回路１１２から受信した“Ｌ”レベルの信号が入力される。インバータ回路１１２から受信した信号が“Ｌ”レベルであるため、トランジスタ１３２はオフ状態とされる。レベルシフタ回路１３０のトランジスタ１３３、１３６及び１３７の各ゲートには、イネーブラ回路１４０から受信した“Ｈ”レベルの信号ＥＮＨ＿Ｎが入力される。信号ＥＮＨ＿Ｎが“Ｈ”レベルであるため、トランジスタ１３３はオン状態とされるが、トランジスタ１３６及び１３７はオフ状態とされる。トランジスタ１３３がオン状態である結果、ノードＮ４の電位は、“Ｌ”レベルとされる。これにより、レベルシフタ回路１３０は、“Ｌ”レベルの信号を出力信号ＯＵＴとして出力する。
次に、電圧ＶＤＤＭの電圧がアクティブであり、信号ＳＵＳＰＥＮＤＨが“Ｈ”レベルであり、且つ入力信号ＩＮが“Ｌ”レベルである場合について説明する。図１４は、電圧ＶＤＤＭの電圧がアクティブであり、信号ＳＵＳＰＥＮＤＨが“Ｈ”レベルであり、且つ入力信号ＩＮが“Ｌ”レベルである場合のＩ／Ｏ回路１００の動作を説明する図である。レベルシフタ回路１３０、及びイネーブラ回路１４０以外の動作は、図７の場合と同じであり、イネーブラ回路１４０の動作は、図１３の場合と同じであるため、以下では、レベルシフタ回路１３０の動作について説明する。
図１４に示すように、トランジスタ１３１のゲートには、インバータ回路１１３から受信した“Ｌ”レベルの信号が入力される。インバータ回路１１３から受信した信号が“Ｌ”レベルであるため、トランジスタ１３１はオフ状態とされる。トランジスタ１３２のゲートには、インバータ回路１１２から受信した“Ｈ”レベルの信号が入力される。インバータ回路１１２から受信した信号が“Ｈ”レベルであるため、トランジスタ１３２はオン状態とされる。レベルシフタ回路１３０のトランジスタ１３３、１３６及び１３７の各ゲートには、イネーブラ回路１４０から受信した“Ｈ”レベルの信号ＥＮＨ＿Ｎが入力される。信号ＥＮＨ＿Ｎが“Ｈ”レベルであるため、トランジスタ１３３はオン状態とされるが、トランジスタ１３６及び１３７はオフ状態とされる。トランジスタ１３３がオン状態である結果、ノードＮ４の電位は、“Ｌ”レベルとされる。これにより、レベルシフタ回路１３０は、“Ｌ”レベルの信号を出力信号ＯＵＴとして出力する。
続いて、電圧ＶＤＤＭがインアクティブ（例えば、電圧ＶＳＳ）であり、且つ信号ＳＵＳＰＥＮＤＨが“Ｈ”レベルである場合について説明する。図１５は、電圧ＶＤＤＭがインアクティブであり、且つ信号ＳＵＳＰＥＮＤＨが“Ｈ”レベルである場合のＩ／Ｏ回路１００の動作を説明する図である。イネーブラ回路１４０以外の動作は、図８の場合と同じであるため、以下では、イネーブラ回路１４０の動作について説明する。
図１５に示すように、ＮＡＮＤ回路１４５の一方の入力端子には、インアクティブ状態の電圧ＶＤＤＭ、すなわち“Ｌ”レベルの信号が入力される。ＮＡＮＤ回路１４５の他方の入力端子には、“Ｈ”レベルの信号ＳＵＳＰＥＮＤＨが入力される。ＮＡＮＤ回路１４５の２入力が“Ｌ”レベルと“Ｈ”レベルであるのでＮＡＮＤ回路１４５の通常の演算結果は“Ｈ”レベルとなるが、ＮＡＮＤ回路１４５が接続されている電圧ＶＤＤＭがインアクティブであるためＮＡＮＤ回路１４５の出力は“Ｌ”レベルとなる。電圧ＶＤＤＭがアクティブ状態からインアクティブ状態になった直後はＮＡＮＤ回路１４５の出力は“Ｈ”レベルとなっているが、リーク電流の影響で徐々に電圧ＶＤＤＭが降圧していくためＮＡＮＤ回路１４５の出力は最終的には“Ｌ”レベルになる。ＮＡＮＤ回路１４５から受信した信号が“Ｌ”レベルであるため、トランジスタ１４１はオフ状態とされる。その結果、ノードＮ５の電位は、“Ｈ”レベルとされる。これにより、インバータ回路１４３は、“Ｈ”レベルの信号を受信する。インバータ回路１４３は、“Ｈ”レベルの信号の論理レベルを反転させた“Ｌ”レベルの信号をインバータ回路１４４に送信する。インバータ回路１４４は、“Ｌ”レベルの信号の論理レベルを反転させた“Ｈ”レベルの信号ＥＮＨ＿Ｎをレベルシフタ回路１３０に送信する。
２．３ 本実施形態に係る効果
本実施形態に係る構成によれば、第１実施形態と同様に、レベルシフタ回路１３０の出力信号ＯＵＴは不定にならない。また、上記構成によれば、ＳＯＣ１は、第１実施形態と同様に、レベルシフタ回路１３０での貫通リーク電流を抑制できる。更に、上記構成によれば、電圧ＶＤＤＭがアクティブであり、且つ信号ＳＵＳＰＥＮＤＨが“Ｈ”レベルである場合に、ＮＡＮＤ回路１４５は、“Ｌ”レベルの信号を出力できる。これにより、ＳＯＣ１は、イネーブラ回路１４０における電圧ＶＤＤＨから接地電圧ＶＳＳへの定常リーク電流を抑制できる。
３．変形例等
上記のように、実施形態に係る半導体装置は、第１電圧(VDDL)、第１電圧よりも高い第２電圧(VDDM)、及び第２電圧よりも高い第３電圧(VDDH)を印加され、第１電圧に基づく入力信号(IN)を受信可能なＩ／Ｏ回路(100)を備える。Ｉ／Ｏ回路は、第２電圧が印加され、第２電圧に基づいて、第１信号(ENH_N)を生成可能なイネーブラ回路(140)と、イネーブラ回路に接続され、第１信号に基づいて、第２電圧に基づく信号を、第３電圧に基づく信号にレベルシフト可能な第１レベルシフタ回路(130)とを備える。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
イネーブラ回路１４０は、電圧ＶＤＤＭの状態に基づいて信号ＥＮＨ＿Ｎを生成可能な構成であれば上記実施形態の回路に限定されない。
また、信号ＥＮＭ＿Ｎは、Ｉ／Ｏ回路１００の内部で生成されてもよい。例えば、Ｉ／Ｏ回路１００がイネーブラ回路を含み、このイネーブラ回路が信号ＥＮＭ＿Ｎを生成し、レベルシフタ回路１２０がこのイネーブラ回路から信号ＥＮＭ＿Ｎを受信するようにしてもよい。このイネーブラ回路は、例えば、イネーブラ回路１４０と同様の構成であってもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…ＳＯＣ、２…ＰＭＩＣ、１００…Ｉ／Ｏ回路、１１０～１１３…インバータ回路、１２０、１３０…レベルシフタ回路、１２１～１２３…ｎチャネルＭＯＳトランジスタ、１２４～１２７…ｐチャネルＭＯＳトランジスタ、１３１～１３３…ｎチャネルＭＯＳトランジスタ、１３４～１３７…ｐチャネルＭＯＳトランジスタ、１４０…イネーブラ回路、１４５…ＮＡＮＤ回路

Claims (6)

  1. 第１電圧、前記第１電圧よりも高い第２電圧、及び前記第２電圧よりも高い第３電圧を印加され、前記第１電圧に基づく入力信号を受信可能なＩ／Ｏ回路
    を備え、
    前記Ｉ／Ｏ回路は、
    前記第２電圧が印加され、前記第２電圧及び第２信号に基づいて、第１信号を生成可能なイネーブラ回路と、
    前記イネーブラ回路に接続され、前記第１信号に基づいて、前記第２電圧に基づく第３信号を、前記第３電圧に基づく第４信号にレベルシフト可能な第１レベルシフタ回路と
    を備え、
    前記イネーブラ回路は、
    ＮＡＮＤ回路と、
    トランジスタと、
    抵抗素子と、
    第１インバータ回路と、
    第２インバータ回路と
    を含み、
    前記ＮＡＮＤ回路の一方の入力端子には、前記第２電圧が印加され、
    前記ＮＡＮＤ回路の他方の入力端子には、前記第２信号が入力され、
    前記トランジスタのゲートは、前記ＮＡＮＤ回路の出力端子に接続され、
    前記トランジスタのソースには、接地電圧が印加され、
    前記トランジスタのドレインは、前記抵抗素子の一端及び前記第１インバータ回路の入力端子に接続され、
    前記抵抗素子の他端には、前記第３電圧が印加され、
    前記第１インバータ回路の出力端子は、前記第２インバータ回路の入力端子に接続され、
    前記第２インバータ回路の出力端子は、前記第１レベルシフタ回路に接続される、半導体装置。
  2. 前記第２電圧が“Ｈ”レベルに立ち上がっており、且つ前記第２信号が“Ｌ”レベルである場合、
    前記第１信号は、“Ｌ”レベルであり、
    前記第３電圧に基づく前記第４信号は、前記入力信号と同じ論理レベルである、請求項１記載の半導体装置。
  3. 前記第２電圧が“Ｌ”レベルに立ち下がっており、且つ前記第２信号が前記“Ｌ”レベルである場合、
    前記第１信号は、“Ｈ”レベルであり、
    前記第３電圧に基づく前記第４信号は、“Ｌ”レベルである、請求項２記載の半導体装置。
  4. 前記第２信号が“Ｈ”レベルである場合、
    前記第１信号は、“Ｈ”レベルであり、
    前記第３電圧に基づく前記第４信号は、“Ｌ”レベルである、請求項２記載の半導体装置。
  5. 前記Ｉ／Ｏ回路は、
    第２レベルシフタ回路
    を更に含み、
    前記第２レベルシフタ回路は、第５信号に基づいて、前記入力信号を前記第２電圧に基づく前記第３信号にレベルシフトし、前記第１レベルシフタ回路に送信可能である、請求項１記載の半導体装置。
  6. 前記第２レベルシフタ回路は、前記第５信号を、前記Ｉ／Ｏ回路の外部から受信する、請求項５記載の半導体装置。
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