JP7292868B2 - 検出器 - Google Patents
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Description
入射する電子線を検出する半導体基板と、
前記半導体基板よりも厚く、前記半導体基板を支持する支持基板と、
前記半導体基板と前記支持基板との間に設けられた絶縁膜層と、
を有し、
前記絶縁膜層の内部には、前記半導体基板と電気的に接続しない帯電抑制膜が形成されている、
ことを特徴とする検出器である。
実施例1では、検出器における半導体基板と支持基板との間に配置された絶縁体(絶縁膜層)に対して、絶縁体内部の絶縁膜の帯電を抑制する帯電抑制膜(帯電防止膜)を形成する。これによって、支持基板により機械的強度を維持する構造において、絶縁膜の帯電を抑制することができ、検出器の故障を抑制することができる。
図1に本実施例の検出器(検出素子)の一例である固体素子1の構成図を示す。固体素子1は入射する電子線の量を測定する装置であり、半導体基板2と支持基板3を含む。支持基板3と半導体基板2は、絶縁膜層4を介して、電気的に絶縁しつつ、機械的に接合(接続)されている。このように、支持基板3が、絶縁膜層4を介して半導体基板2と接合されていることによって、半導体基板2が薄膜であっても、固体素子1の機械的強度が保たれる。
、絶縁膜層4における、絶縁性を確保しつつ、帯電しにくい構成にするためである。
このような固体素子1の上部から電子線が入射すると、支持基板3まで貫通した電子は、支持基板3の中で電離を引き起こし、結果、高エネルギーの電子が大量に発生する。電子の一部は高い運動エネルギーを有して絶縁膜層4の中に深く入り込み、固定電荷として残留する。このとき、絶縁膜層4と配線6の間には瞬間的には高い電位差が生じる。しかし、絶縁膜層4の内部に帯電抑制膜8を有することで、帯電した電荷は帯電抑制膜8によって徐々に排出されるため、絶縁膜層4における絶縁膜40の帯電を抑制することができる。このため、固体素子1の故障を抑制できる。
本実施例に係る固体素子1は、実施例1に係る固体素子1の構造に加え、支持基板3における絶縁膜層4と接しない面(裏面)に、半導体素子である裏面素子9が形成される。図2に本実施例に係る固体素子1の構成図を示す。なお、本実施例では、支持基板3はシリコン(半導体)によって構成されている。つまり、本実施例では、支持基板3は、半導体層であるといえる。
半導体基板2に対して半導体素子5を均一に配置してもよく、支持基板3に対して裏面素子9を、アース電極7が存在する位置以外にまんべんなく配置してもよい。
このように、本実施例では、支持するために厚さが必要な支持基板3に、回路を構成する裏面素子9が形成される。これによれば、薄膜化の必要がある半導体基板2に当該回路が形成される場合よりも、固体素子1の小型化が実現できる。従って、例えば、電子顕微鏡に対して固体素子1を用いる場合には、電子顕微鏡内部は超高真空を維持するために、固体素子1の体積が小さいことが望ましいため、特に効果的である。
本実施例に係る固体素子1は、実施例2に係る固体素子1の構造に加え、支持基板3の一部に、電子減速層10を含む。つまり、本実施例に係る支持基板3は、シリコンによって構成される半導体層と、電子減速層10によって構成される。図4に本実施例に係る固体素子1の構成図を示す。
本実施例の構成によれば、支持基板3の厚さを減らすことができるため、固体素子1の体積をさらに減らすことができる。
図5に本実施例に係る固体素子1の構成図を示す。本実施例に係る固体素子1は、実施例1に係る固体素子1と比較して、配線6が形成される位置が異なる。本実施例では、半導体基板2における絶縁膜層4と接する側の反対側の面に接するように絶縁膜層61が形成される。そして、この絶縁膜層61の中に配線6が形成される。
このように、本実施例によれば、一般的なSOI基板を用いることによって、実施例1などで生じる半導体基板2と絶縁膜層4との貼り合わせ工程や絶縁膜層4と支持基板3との貼り合わせ工程が必要ない。従って、本実施例に係る固体素子1は、歩留まりが高く、低コスト化することができる。
本実施例に係る固体素子1は、半導体素子5によって構成される画素(センサ)毎に、半導体素子5(半導体基板2)と裏面素子9の接続を貫通電極11を用いて行う。図6に本実施例に係る固体素子1の構成図を示す。
このように、本実施例によれば、実施例1に係る固体素子1において半導体素子5が行う回路動作を、本実施例では裏面素子9が行うことができる。従って、半導体素子5における光を受光するための部位の体積(面積)を大きくすることができるため、固体素子1における受光感度が向上する。
以上に説明した本発明の各実施例や変形例に記載された構成や処理は、互いに任意に組み合わせて利用できる。
Claims (11)
- 入射する電子線を検出する半導体基板と、
前記半導体基板よりも厚く、前記半導体基板を支持する支持基板と、
前記半導体基板と前記支持基板との間に設けられた絶縁膜層と、
を有し、
前記絶縁膜層の内部には、前記半導体基板と電気的に接続しない帯電抑制膜が形成されている、
ことを特徴とする検出器。 - 前記帯電抑制膜は、導体である、
ことを特徴とする請求項1に記載の検出器。 - 前記帯電抑制膜は、前記検出器の外部の電源と電気的に接続されている、
ことを特徴とする請求項1または請求項2に記載の検出器。 - 複数の前記帯電抑制膜が形成されており、
前記複数の帯電抑制膜は、前記絶縁膜層における絶縁膜を介して積層している、
ことを特徴とする請求項1から3のいずれか1項に記載の検出器。 - 前記半導体基板は、前記電子線が入射することによって発生する電子を信号に変換する機構の一部を有する、
ことを特徴とする請求項1から4のいずれか1項に記載の検出器。 - 前記支持基板は、導電性を有し、接地電極を介して一定の電位に固定されている、
ことを特徴とする請求項1から5のいずれか1項に記載の検出器。 - 前記支持基板における前記絶縁膜層と接しない面には、半導体素子である裏面素子が形成されている、
ことを特徴とする請求項1から6のいずれか1項に記載の検出器。 - 前記支持基板は、前記裏面素子を有する半導体層を有し、
前記支持基板または前記絶縁膜層は、電子減速層を有し、
前記電子減速層を構成する素材に対する前記電子線の侵入深さは、前記半導体層を構成する素材に対する前記電子線の侵入深さよりも小さい、
ことを特徴とする請求項7に記載の検出器。 - 前記電子減速層の厚さは、前記電子減速層を構成する素材に対する前記電子線の侵入深さよりも大きい、
ことを特徴とする請求項8に記載の検出器。 - 前記半導体基板と前記裏面素子とは、前記絶縁膜層と前記支持基板とを貫通する貫通電極を介して電気的に接続されている、
ことを特徴とする請求項7から9のいずれか1項に記載の検出器。 - 前記半導体基板と電気的に接続された配線層を有し、
前記配線層は、前記絶縁膜層の内部には形成されず、前記半導体基板における前記絶縁膜層と接しない面と接した第2絶縁膜層の内部に形成されている、
ことを特徴とする請求項1から9のいずれか1項に記載の検出器。
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