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JP6393347B2 - 電荷検出増幅器 - Google Patents

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Description

本発明は、放射線検出および像形成の技術分野に関し、特にエネルギー粒子、例えば，Ｘ線フォトンを検出し、測定する半導体放射線検出器の性能を改良するための装置に関する。本発明の装置は、粒子検出器からの信号を増幅するのに使用する電荷検出増幅器の形態となっている。本発明は、電界効果トランジスタ（ＦＥＴ）が、検出素子に結合されており、「電荷検出」増幅回路構造で使用されているＸ線検出システムで特別な利点を有する。本発明は、全体の容量を低減し、よって検出器全体の分解能を改善するための方法も提供するものである。
過去４０年にわたり、高感度、より高いエネルギー分解能、より低い電子ノイズおよびより広い能動的面積を得るために、半導体放射線検出器の開発が進められてきた。最近の１０年では、アノードの容量を一般的に０．２ｐＦ未満とすることにより、市販されている新しいタイプの検出器、例えば、ＰＩＮダイオードおよびリチウム補償（Ｓｉ（Ｌｉ）検出器のような以前のタイプの検出器とは、異なる「シリコンドリフト検出器」（ＳＤＤ）が出現した。このＳＤＤの容量は、以前のタイプのものと比較すると、１桁よりも大きい値だけ小さくなっている。
最良の検出結果を得るには、検出器と読み出し電子回路、特に第１増幅ステージを形成するのに使用されている電界効果トランジスタへの接続部との間のインターフェースを最適にすることが重要である。検出器とＦＥＴとの組み合わせのノイズ性能は、ＦＥＴのゲートから見た全容量に応じて決まる。この全容量は、検出器の容量と、ＦＥＴの入力容量と、ゲートに有効に接続されているその他の任意の容量とを含む（例えば、ソンスキー他著Ｎｕｃｌ．Ｉｎｓｔｒｕｍ．ａｎｄ Ｍｅｔｈｏｄ ｉｎ Ｐｈｙｓｉｃｓ Ｒｅｓｅａｒｃｈ Ａ ５１７，２００４年、３０１〜３１２ページ，ｅｑｎ．２および５．１章を参照されたい）。
何年もの間、高利得および優れたノイズ性能を有し、ＰＩＮダイオードおよびＳｉ（Ｌｉ）検出器と共に使用するのに理想的なディスクリートＦＥＴが市販されてきた。これらＦＥＴは、一般的に１ｐＦより小さい容量を有する（例えば、URL http://www.moxtek.com/jfets/ultra-low-noise-jfets.htmlおよび関連する「Ｎ−チャンネル超低ノイズＪＦＥＴカタログ参照）。
ディスクリートＦＥＴは、基本的には、入力容量が１ｐＦよりも小さくなるように製造できる。この入力容量は、ＦＥＴの寸法を縮小することにより小さくできるが、ＦＥＴの利得も低下する。従って、特定タイプのＦＥＴの性能を最適にするには、ＦＥＴの入力容量を検出器の容量とゲートに有効に接続されている他のすべての容量との和に近似させなければならない。ディスクリートＦＥＴのゲートコンタクトは、検出器に接続しなければならなく、この接続は、ショートワイヤの一端を検出器の読み出しアノードに接続し、他端をＦＥＴのゲートに接続するような標準的なワイヤボンディング技術を使用して一般に行われている。
放射線検出器で使用されるように設計された代表的なディスクリートＦＥＴでは丸いボンドパッドが使用されている（例えば、上記ＵＲＬで検討されている「ＭＸ−３０」を参照されたい）。各ボンドパッドは、薄い「トレース」（「トラック」とも称される）によって、必要な電極（例えば、「基板」、「フィードバック」、「ソース」、「ドレイン」、「ゲート」、「リセット」電極）に接続された丸い構造体となっている。業界では、かかるパッドは、通常は、従来の半導体リソグラフィー技術を使ってアルミ金属から製造され、「電界酸化膜」の頂部に置かれている。この酸化膜は、下方のシリコン材料から金属パッドを電気絶縁するよう一般的に１マイクロメータの厚さとなっている。ｎチャネルＪＦＥＴでは、下方のシリコン材料は、一般的にｐ＋材料の基板であり、この基板は固定された電位に保持されている。ボンドパッドは、「ウェッジ］または「ボール」ボンダーを使用してワイヤボンド接続部を形成するよう充分大きくなっており、便宜的に、ほとんどのノンクリチカルボンドパッドは、径が約１００マイクロメータとなっている。パッドをこれより小さくすると、ワイヤボンドをパッドに境界内に位置決めすることがより困難となってしまう。一般的に入手できるボンディング装置を使用した場合、径が７０マイクロメータよりも小さいボンドパッドに作業することは困難である。
酸化膜の下方の材料は、信号に対して効果的なアース平面であり、１マイクロメータの二酸化シリコン膜の頂部にある径７０μｍの円形のボンドパッドは，アースに対して０．１３ｐＦの有効な「平行平面」となる。従って、ＳＤＤ検出器に対し、クリチカルゲートパッドによって生じる浮遊容量は、検出器の容量よりも大きくなり得る。この浮遊容量は、ディスクリートＦＥＴの容量に対する限界値をより低く設定する。その理由は、全容量を低減することによりノイズを低減することを、ＦＥＴの利得低下に起因するノイズの増加で補う点までディスクリートＦＥＴの寸法を小さくしても、実際には価値はないからである。
ボンドパッドとワイヤとを接続しなくてもよいようにするために、検出器チップと同じシリコン上に第１増幅ステージのＦＥＴを集積化することができる（例えば、２００４年のソンスキー他著の上記引用参考文献を参照）。しかしながら、この解決案を使用すると、所望する特性を発揮するのに適したＦＥＴを設計し、製造することが困難となる。その理由は、良好な増幅およびノイズ特性を備えたＦＥＴを製造するための技術的プロセスおよび材料が、高抵抗率シリコン上に製造される半導体放射線検出器に必要なものとは通常全く異なるものとなってしまうからである。従って、基本的には、検出器と同じ基板上にＦＥＴを集積化することは大いに望ましいが、実用上ある問題が生じる。
集積ＦＥＴとディスクリートＦＥＴとの差異は、周知である。例えば、ニキューレ（Ｎｉｃｕｌａｅ）他著マイクロサイエンス マイクロアナル（Ｍｉｃｒｏｓｃｉ Ｍｉｃｒｏａｎａｌ）１３（補足２）２００７年は、ディスクリートＦＥＴに必要なボンディングパッドによって、別の入力容量が増加することを（前記論文の図１ｂ参照して）指摘している。
ディスクリートＦＥＴを維持することには、ある利点が有るので、ワイヤボンディングに関連した寄生ボンドパッドの容量の欠点を解消する方法を見つけることが望ましい。これに関連して、本発明がなされた。
本発明の第１の様相によれば、ゲート、ソースおよびドレインを有し、前記ゲートが、粒子検出器からの信号を受信するためにゲートパッドを使用して、前記粒子検出器に接続可能となっている電界効果トランジスタと、前記電界効果トランジスタの前記ドレインまたはソースに接続された入力端およびフィードバックコンデンサを介し、前記電界効果トランジスタの前記ゲートに接続された出力端を有する増幅器を備えた、粒子検出器からの信号を増幅するに使用するための電荷検出増幅器であって、前記電界効果トランジスタの前記ゲートパッドは、前記フィードバックコンデンサと集積化されていることを特徴とする電荷検出増幅器を提供するものである。
従って、我々は、電界効果トランジスタのゲートパッドをフィードバックコンデンサと集積化することにより、ゲートパッドおよびコンデンサの機能を保持しながら、ゲートパッド自体に生じる容量を有効に除去できることを実現できた。本発明の装置は、低インピーダンス増幅出力によってドライブされるフィードバック信号以外の信号を有効に容量接続するゲートボンドパッドを不要にするものである。
これを達成するために、一般的にフィードバックコンデンサは、ゲートパッドが前記プレートのうちの少なくとも一部を形成する誘電領域によって分離された複数のコンデンサプレートを含む。こうして、コンデンサプレートのうちの１つとして導電性ゲートパッドを使用することにより、集積化または組み合わされたゲートパッドコンデンサ部品が形成される。「プレート」間の分離距離に換算した、誘電領域の代表的な厚さは、約０．５〜１マイクロメータである。シリコン基板の場合、誘電体は、一般に二酸化シリコンである。
コンデンサパッドのうちの１つがパッドゲートによって構成される場合、前記プレートのうちの他方を高濃度にドープされた不純物（外因性）半導体材料から形成することが望ましい。ｎドープされた材料の場合、かかる領域は、例えばｎ＋形と表示されることになる。
後に理解できるように、前記ゲートパッドは、前記電界効果トランジスタの全体が平面状をした表面に配置されており、前記コンデンサは、前記表面に対して少なくとも一部が前記ゲートパッドの下方に形成されている。前記ゲートパッドは、前記表面に対してすべての放射方向に均一に延びており、従って、前記平面に対して全体の形状が円形となっている。他の形状、例えば、楕円形、四角形にすることも可能である。従って、パッドをより四角形または楕円形にすることによって全面積を若干縮小するような形状にすることも可能である。「クサビ形ボンダー」を使用する場合、このボンダーは、側面と側面とを位置決めすることが一般的に容易であるが、ボンド部をワイヤの方向に位置決めすることは、より困難である。別の問題は、ワイヤ方向にボンド部のテールが生じることである。
ゲートパッドの下方の別のプレートを形成する材料（例えば、高濃度にドープされた不純物半導体）の領域により、一般的に類似の形状を採用することが好ましい。一般にコンデンサプレートを形成する構造体は、半導体材料の周辺領域によりアイソレートされる。例えば、この材料を、比較的低濃度でドープされた不純物半導体材料とすることができ、この材料はｎドーピングの場合、ｎ−と表示されることになる。別のプレートを形成する高濃度にドープされた半導体材料を上記表面上に設けられた、横方向に離間するフィードバックパッドに接続するために「トレース」（または「トラック」）を設けることが好ましい。このフィードバックパッドを、アルミ材料の円形デポジットのような公知の形状にしてもよい。
前記電荷検出増幅器は、不純物半導体材料の領域を含むことができ、前記高濃度にドープされた領域の下方に位置すると共に、前記高濃度にドープされた領域と比較して比較的低いドープレベルを有する。この場合、前記低濃度にドープされた領域および高濃度にドープされた領域の各々は、同様な半導体ドーピングタイプとなっている。かかるタイプとして、当技術分野で知られているように「ｎ」タイプと「ｐ」タイプとがある。
ほとんどの場合、前記電荷検出増幅器は、比較的低濃度にドープされた領域の下方に位置する基板を含み、この基板は、第１のドープタイプと異なる第２のタイプの高濃度にドープされた不純物半導体材料から形成されている。この基板は、第１タイプと第２タイプとの間の「ｐｎ」接合部における電気的アイソレーションを保証するために使用時に電気的なバイアスをかけることができる。従って、前記高濃度にドープされたコンデンサプレートの相対的位置の効果は、前記ゲートパッドを前記基板から電磁シールドすることである。従って、前記ゲートパッドとコンデンサの相対的配置によって、前記ゲートパッドとアースとの間の容量を前記ゲートで生じる全容量よりも実質的に小さくできる。
電荷検出増幅器は、２つの可能な別の回路構造に配置できる。すなわち、増幅器は、まずこの増幅器が前記ソースに接続されるソースフォロワー回路構造で前記電界効果トランジスタに接続してもよいし、または前記増幅器が前記ドレインに接続されるコモンソース回路構造で前記電界効果トランジスタに接続してもよい。
本発明は、特定タイプの電界効果トランジスタだけに限定されているわけではないので、前記電界効果トランジスタは、ＪＦＥＴまたはＭＯＳＦＥＴデバイスの各々で構成できる。従って、本発明には、検出器の全容量と電界効果トランジスタのゲートに有効に接続されている他の容量が１ｐＦ未満となるような回路配置に特別な用途があることが理解できよう。
本発明の第１の様相に係わる電荷検出増幅器の他に、本発明の第２様相によれば、第１の様相に係わる電荷検出増幅器と、検出された粒子を示す信号を提供する出力端を有し、前記電荷検出増幅器によって信号を増幅するようになっている、粒子検出器とを備えた、粒子分析システムが提供される。当該粒子検出器は、シリコンドリフト検出器であることが好ましいが、他のタイプの粒子検出器も使用できると理解できよう。特定の実現例に応じてかかるシステムを使用して多数の異なる粒子のタイプを検出できるが、このシステムはＸ線フォトンの検出に使用することが好ましい。前記電界効果トランジスタ、前記増幅器および前記検出器の各々は、ディスクリート部品であり、これら部品は、使用時にそれぞれのボンドパッドに接合されたワイヤにより電気的に接続され、前記ボンドパッドのうちの一つは、前記ゲートパッドとなる。
従って、上記のことは、製造上の生産性を最適にすることを含むと同時に集積電界効果トランジスタを有する検出器チップに類似する利点も提供するディスクリート電界効果トランジスタを使用することに関連する利点も提供するものである。
以下添付図面を参照して本発明にかかわる電荷検出増幅器の一例について説明する。
別個のフィードバックパッドとゲートパッドとを内蔵した公知の電界効果トランジスタの平面図の一例を示す。 関連するコンデンサを備えたかかる公知の電界効果トランジスタを通過する断面略図である。 本発明に係わる装置の一例の平面略図である。 前記例に係わるゲートパッドとコンデンサとの組み合わせを通過する断面略図である。
本発明は、「電荷検出増幅器］（ＣＳＡ）を得るために放射線検出システムで一般的に使用される特性を利用するものである。ＣＳＡからの出力電圧ステップ量は、入力端に蓄積している電荷の増分量に比例し、かつ入力端に接続された検出器の容量からは独立している。検出器から放出される電荷の増分量は、入射放射線粒子のエネルギーに比例するので、ＣＳＡからの出力電圧ステップも粒子のエネルギーに比例する。英国特許第ＧＢ２３０５７７６号にはかかるＣＳＡの一例が記載されている。英国特許第ＧＢ２３０５７７６号の図５を参照すると、ＣＳＡのキーとなる構成部品は、高利得増幅器Ａとこの増幅器の低インピーダンス出力端をＦＥＴの高インピーダンス検出ゲートＧに接続するフィードバックコンデンサ５１２とであり、ＦＥＴは、接続部５０２により検出器にも接続されている。
ＦＥＴデバイスは、一般的に約１ｍｍ×１ｍｍの大きさの小型のダイであり、ＦＥＴの電極への接続は、上記のようにボンドパッドへワイヤボンディングすることによって行われている。
図１は、電荷検出増幅器６００における公知の半導体ＦＥＴの一例の平面図を示す。この場合、このデバイスは、シリコン基板上に形成されており、ＦＥＴは、ＦＥＴのドレインとして働く、ほぼ円形の領域を有する。ＦＥＴの表面には、この領域を覆うようにアルミのドレインパッドが置かれている。このドレインパッドを覆うと共に、このパッドから同心状に離間するようにゲート電極６０２が位置している。この電極は、短いアルミトレースを介して、ゲートパッド６０３に電気的に接続されている。ゲート電極のまわりに同心状に（かつ電極から離間するように）第３電極６０４が設けられている。この電極は、短いトレースを介してソースパッド６０５に接続されている。コンデンサ６０６も設けられており、このコンデンサの１つのプレートは、トレースを介してゲートパッド６０３に（従って、ゲート電極６０２にも）接続されている。コンデンサ６０６の第２プレートは、短いトレースを介してフィードバックパッド６０７に接続されている。基板パッド６０８も設けられており、このパッドは、シリコン基板に電気接続し、適当に電位を与えることができるようにしている。上記ＭＸ−３０デバイスの場合と同じように、さらに別のリセット構造を設けることもできるが、詳細については図示しない。
種々のパッドによってデバイス６００へワイヤを接続することが可能となっている。使用時には、入力端６０９およびゲートで検出器、例えばＳＤＤからの信号が受信され、増幅器Ａで増幅される。この結果出力信号が６１０が生じ、この出力信号は、コンデンサ６０６を介してゲートへ送られる。しかしながら、前に述べたように、ゲートパッド６０３が存在しているため、デバイスの一部に、ある容量が発生する。
フィードバックコンデンサをディスクリート構成部品にしてもよいし、このコンデンサをＦＥＴダイ上に集積化してもよい。図１に一例を示す。この例では、フィードバック接続のためのボンドパッド６０７がフィードバックコンデンサ６０６となっている長い構造体に接続されており、フィードバックコンデサ６０６は、別の薄いトラックによりゲートボンド６０３に接続されている。
半導体シリコンのアイソレートされた領域内にフィードバックコンデンサを構成しても良い。図２に示されるように、下方のｐ＋基板まで貫通するｐ＋壁７０２により、デバイスの残りの部分から一般的にｎタイプのシリコンの領域７０１がアイソレートされている。導電性ｎ＋領域７０４がフィードバックコンデンサの１つの電極を形成しており、この領域は、フィードバックボンドパッド６０７を介して外部増幅器の低インピーダンス出力端に接続されている。酸化膜７０６は、トレースによりゲート電極６０３に接続されているコンデンサ６０６の頂部プレート７０７に対する誘電絶縁体となっている。ｐ＋基板の電圧がフィードバック増幅器の出力よりも高い負電圧に保持されることを条件に、領域７０１内のｎ−シリコンとｐ＋基板７０３との間の半導体接合の欠損により電極７０４は、基板から電気的にアイソレートされている。従って、低インピーダンス増幅器により駆動される出力電圧の変動が、平行プレートフィードバックコンデンサを介してゲートへ送られる。
シリコンの近接領域にはＦＥＴ自体が形成されている。図２を参照して詳細に説明すれば、この領域は、ｐ＋ドープされた基板７０３と側壁７０２によりアイソレートされたｎ−タイプのシリコン領域からこの領域が形成される。これら高濃度にドープされた２つの領域７０９、７１０は、それぞれソースおよびドレインとなっており、これらソースおよびドレインは、ゲートとして作動するｐ＋ドープされた材料の中間領域７１１により、分離されている。図１に従った電気的配置を示すようボンドパッド６０１、６０３、６０５、６０７および関連するトレースが示されている。
ゲート電極は、薄い構造体となっていることが理解できよう。この構造体は、約２ミクロンメータ幅のリング状となっていることが多いので、ボンドパッドをこれに直接取り付けるには充分大きいとはいえない。その理由は、かかるボンドパッドは、径を一般的に７０マイクロメータより大きくしなければならないからである。ゲートパッドが酸化膜の頂部の上にある場合、必ずこの下に導電性構造体が存在することになる。この導電性構造体は、図２に示されるようにｐ＋基板をし得る。この基板は、導電性であり、４端子デバイスでは、固定された電圧に保持され、ＦＥＴに増幅されるはずのＡＣノイズ変動を除去するよう、電源は、アースからデカップリングされている。酸化膜の下では、導電性構造体をソースｎ＋領域またはドレインｎ＋領域としてもよい。これら領域は、ゲートと比較してアースに対するインピーダンスが小さい。従って、ゲートで電荷の増加が生じると、ゲート上の電圧のステップ上昇量は、ゲートに接続されているすべての容量の和に逆比例する。従って、検出器からの信号電荷に対するノイズ電荷は、ゲートに接続されているすべての容量の和に比例する。フィードバックコンデンサは、電荷検出回路構造に不可欠な部品であるので、ゲートボンドパッドがフィードバックコンデンサと集積化されている場合、これによってボンドパッドの付加的寄生容量が解消されるが、集積化しなかった場合、この寄生容量は、全容量およびノイズを増加する。
公知の配置では、通常ボンドパッドは、ｐ＋シリコン基板の頂部の上にある絶縁酸化膜の頂部にＡｌ金属をデポジットすることにより構成され、金属トラックがボンドパッドをＦＥＴゲートに接続するようになっている（図１参照）。しかしながら、本発明が実現するように、頂部フィードバックコンデンサの電極金属がボンドパッド状に構成される場合、ワイヤボンドをフィードバックコンデンサの頂部に接続し、金属トレースがパッドを直接ゲート電極に接続できる。従って、フィードバックコンデンサとボンドパッドとが別々に設けられるのではなく、１つの構造体に２つの機能が組み込まれる。この場合、専用ゲートパッドのスプリアス容量が解消される。
図３および図４には、本発明に係わるかかる配置の一例が示されている。ここで、図１の構造は、ゲートとコンデンサとを組み合わせたことによって得られる改良点が組み込まれるよう変形されている。先に説明した、従来の構造に従った例では、ｐ＋注入された基板材料の頂部上の電界酸化膜の頂部の上にゲートボンドパッドが位置することになるので、アースに対する寄生容量を有するようになる。本例に係わる図３の変形デバイスでは、ｎ−シリコンの所定の領域と、下方のｐ＋基板に接続しているｐ＋壁とをアイソレートするように製造プロセスが変更されている。特に、図３では、ゲートバンドパッド１０２の下方にｎ−シリコンの領域１０１が示されている。図４では、ｐ＋壁が１０９と表示された状態で、ｐ＋基板が１０８と表示されている。次に、ｎ−領域１０１内にｎ＋表面層１０３が形成されている。このｎ＋層１０３の上方には、酸化膜１０７が位置している。この酸化膜１０７の上にはアルミから形成されたゲートボンドパッド１０２が置かれており、酸化膜は、コンデンサに対する誘電体を構成する。リセット構造体も含めることもできると理解できるが、このリセット構造体は、明瞭化するために省略されている。例として記載した回路配置は、寄生容量を減少させたディスクリートＦＥＴで電荷検出増幅器を構成するよう（増幅器および他の関連する電子回路を維持しながら）図１に示された回路配置と置換できると理解できよう。
従来の半導体リソグラフィープロセスを使用することにより、金属トレース１０５により、ｎ＋層１０３にフィードバックボンドパッド１０４が電気接続され、ゲートボンドパッド、酸化膜および下方のｎ＋領域が並列プレートコンデンサを形成するよう酸化膜１０７の頂部にアルミゲートボンドパッド１０２が製造されている。酸化膜１０７を、電界酸化膜またはコンデンサの領域内に特別に製造された酸化膜とすることができる。フィードバック接続部は、通常低インピーダンス増幅器の出力端に接続されるので、ゲートボンドパッドの下方のｎ＋Ｓｉ層１０３は、アースに対する寄生容量が生じないように、ｐ＋Ｓｉ基板からゲートボンドパッドを有効にスクリーニングする。
酸化膜の厚さが１マイクロメータであり、ゲートボンドパッドの径が７０マイクロメータである場合、有効なフィードバック容量は、約０．１３ｐＦとなる。ボンドパッドの面積を広くすることにより、フィードバック容量の値をより大きく（０．３ｐＦ）することができる。ボンドパッドの下方の酸化膜の厚さを厚くすることにより、フィードバック容量をより小さくすることもできるが、製造能力、増幅器の安定性および寄生容量への感度などの実用上の制限が有り、これらはこの容量をどれだけ小さくできるかを制限する。
電荷検出増幅器回路構造を必要とする検出器の増幅システムでは、フィードバックコンデンサが不可欠である。ワイヤボンディングに必要なゲートワイヤボンドパッド構造体内にフィードバックコンデンサを組み込むことにより、ゲートボンドパッドの寄生容量を解消し、これにより放射線検出器のノイズ性能を改善できる。
本発明の原理は、放射線検出器のための第１増幅ステージを構成する半導体ＦＥＴに実施できる。原理的には、ｎタイプ材料とｐタイプ材料の極性を逆にしたり、Ｓｉ以外の他の半導体を使用したりすることもできる。本発明は主としてＳＤＤを使用するＸ線検出システムに向けられたものであるが、電荷検出増幅器回路構造で増幅しなければならないような電荷の増加を放出するエネルギー粒子の検出にも実施できる。従ってＸ線、ガンマ線、光フォトン、電子およびイオンのための多くのタイプの放射線検出器に有利に利用することができる。
１０１ ｎ−シリコン領域
１０２ ゲートボンドパッド
１０３ ｎ＋層
１０４ フィードバックボンドパッド
１０５ 金属トレース

Claims (16)

  1. ゲート、ソースおよびドレインを有し、前記ゲートは、粒子検出器からの信号を受信するためにワイヤボンド及びゲートボンドパッド（１０２）を使用して、前記粒子検出器に接続可能となっている電界効果トランジスタと、
    前記電界効果トランジスタの前記ドレインまたはソースに接続された入力端、およびフィードバックコンデンサを介し、前記電界効果トランジスタの前記ゲートに接続された出力端、を有する増幅器と、を備えた、粒子検出器からの信号の増幅に使用するための電荷検出増幅器であって、
    前記増幅器の出力端に接続されている前記フィードバックコンデンサのプレートは、前記ゲートボンドパッドに生じる寄生容量を有効に除去し又は前記ゲートで生じる全容量よりも実質的に小さくするように、前記ゲートボンドパッドを基板から電磁シールドする、ことを特徴とする電荷検出増幅器。
  2. 前記フィードバックコンデンサは、誘電領域により分離された複数のコンデンサプレートを備え、前記ゲートボンドパッド（１０２）は、前記プレートのうちの１つを形成する、請求項１記載の電荷検出増幅器。
  3. 前記誘電領域は、前記コンデンサのプレートの間を少なくとも０．５μｍ分離するようになっている、請求項２記載の電荷検出増幅器。
  4. 前記複数のコンデンサのプレートの他方は、高濃度にドープされた不純物半導体材料から形成されている、請求項２または請求項３記載の電荷検出増幅器。
  5. 前記ゲートボンドパッド（１０２）は、前記電界効果トランジスタの全体が平面状をした表面に配置されており、前記コンデンサは、前記表面に対して少なくとも一部が前記ゲートボンドパッドの下方に形成されている、請求項４記載の電荷検出増幅器。
  6. 前記コンデンサプレートは、半導体材料の周辺領域によってアイソレートされている、請求項５記載の電荷検出増幅器。
  7. 前記他方のプレートを形成する前記高濃度にドープされた半導体材料を、前記表面上に設けられた横方向に離間するフィードバックパッド（１０４）に接続するようになっているトレース（１０５）が設けられている、請求項５または請求項６記載の電荷検出増幅器。
  8. 前記電荷検出増幅器は、不純物半導体材料の領域を含み、この領域は、前記高濃度にドープされた領域の下方に位置すると共に、前記高濃度にドープされた領域と比較して比較的低いドープレベルを有し、前記低濃度にドープされた領域および高濃度にドープされた領域の各々は、第１の半導体ドープタイプとなっている、請求項４〜７のうちのいずれか１項に記載の電荷検出増幅器。
  9. 前記低濃度にドープされた領域の下方に位置する基板を更に含み、前記基板は、第１のドープタイプと異なる第２のタイプの高濃度にドープされた不純物半導体材料から形成されている、請求項８記載の電荷検出増幅器。
  10. 前記高濃度にドープされたコンデンサプレートの相対的位置により、前記ゲートボンドパッド（１０２）が前記基板から電磁シールドされている、請求項９記載の電荷検出増幅器。
  11. 前記増幅器は、この増幅器が前記ソースに接続されているソースフォロワー回路構造または前記増幅器が前記ドレインに接続されているコモンソース回路構造にて前記電界効果トランジスタに接続されている、請求項１〜１０のうちのいずれか１項に記載の電荷検出増幅器。
  12. 前記電界効果トランジスタは、ＪＦＥＴまたはＭＯＳＦＥＴである、請求項１〜１１のうちのいずれか１項に記載の電荷検出増幅器。
  13. 前記ゲートボンドパッド（１０２）とアースとの間の全容量は、１ｐＦ未満である、請求項１〜１２のうちのいずれか１項に記載の電荷検出増幅器。
  14. 前記請求項１〜１３のうちのいずれか１項に記載の電荷検出増幅器と、
    検出された粒子を示す信号を発生する出力端を有し、前記電荷検出増幅器によって信号を増幅するようになっている、粒子検出器とを備えた、粒子分析システム。
  15. 前記粒子検出器は、シリコンドリフト検出器である、請求項１４記載の粒子分析システム。
  16. 前記電界効果トランジスタ、前記増幅器および前記検出器の各々は、別個の部品であり、これら部品は、使用時にそれぞれのボンドパッドに接合されたワイヤにより電気的に接続され、前記ボンドパッドのうちの一つは、前記ゲートボンドパッド（１０２）である、請求項１４または請求項１５のいずれかに記載の粒子分析システム。
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