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JP7292860B2 - 光電変換装置 - Google Patents

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JP7292860B2
JP7292860B2 JP2018219443A JP2018219443A JP7292860B2 JP 7292860 B2 JP7292860 B2 JP 7292860B2 JP 2018219443 A JP2018219443 A JP 2018219443A JP 2018219443 A JP2018219443 A JP 2018219443A JP 7292860 B2 JP7292860 B2 JP 7292860B2
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Description

本発明は、光電変換装置に関する。
近年、イメージセンサなどの光電変換装置において、小型化や高集積化、画素信号の読み出し速度の高速化への要求が高まっている。そのため、光電変換装置内部で処理する信号量が増大していると同時に、信号処理手法が複雑化している。このような光電変換装置を実現するために、例えば、特許文献1には、複数の半導体基板を積層することにより小型化や高集積化を実現しながら、メモリを搭載して様々な信号処理に利用する手法が提案されている。
特許文献1に係る固体撮像装置は、センサ部を搭載した半導体基板と、センサ部の制御回路および信号処理用のロジック回路など(以下、センサ周辺回路部)を搭載した別の半導体基板とを積層した構造である。ここで、センサ部には、光信号を生成する複数の画素(センサ)が二次元アレイ状に形成されている。また、センサ周辺回路部とともに搭載されているメモリは、信号を記憶するメモリビットセルが二次元アレイ状に形成されるメモリセル部と、任意のアドレスのメモリセル部にアクセスして行う読み書きなどの動作を制御するメモリ周辺回路部から構成されている。
特開2015-126043号公報
高精細化、高フレームレート化、高機能化などの光電変換装置の性能の進歩の実現のために、光電変換装置内に搭載されるメモリには性能の進歩が求められている。具体的には、例えば、搭載メモリ容量の増加、メモリへの書き込み速度、読み出し速度の高速化である。本願発明者らは、これらのメモリ性能の向上のためには、メモリセル部のメモリビットセルを形成するプロセスは微細化に着目して選択され、周辺回路を形成するプロセスは処理の高速化に着目して選択されることが有効であることを見出した。
しかしながら、特許文献1に係る固体撮像装置においては、メモリが搭載されている半導体基板を生成する際に、メモリにおけるメモリセル部とメモリ周辺回路部とは同一のプロセス世代を用いて形成する必要がある。そのため、メモリセル部とメモリ周辺回路のそれぞれの性能に特化したプロセス条件を選択することができず、十分にメモリ性能を向上させることができなかった。
そこで、本発明は、固体撮像装置などの種々の光電変換装置において、メモリ性能を向上させることを目的とする。
本発明の第1の態様は、
第一基板および第二基板を含む複数の基板を積層することによって構成され、前記第一基板と前記第二基板とが電気的に接続されている光電変換装置であって、
信号を記憶するメモリセル部と、
前記メモリセル部を駆動するメモリ周辺回路部と、
光電変換に基づく信号をそれぞれ出力する複数のセンサを備えるセンサ部と、
前記センサ部を駆動する回路および前記センサ部から出力された信号を処理する回路の少なくとも一方を含むセンサ周辺回路部と、
を有し、
前記メモリ周辺回路部の少なくとも一部は、前記第一基板に形成されており、
前記メモリセル部は、前記第二基板に形成されており
前記メモリ周辺回路部は、前記センサ部が出力する前記信号を前記メモリセル部に記憶させ、
前記センサ部および前記センサ周辺回路部は、前記第二基板に形成されている、
ことを特徴とする光電変換装置である。
本発明の第2の態様は、
第一基板および第二基板を含む複数の基板を積層することによって構成され、前記第一基板と前記第二基板とが電気的に接続されている光電変換装置であって、
信号を記憶するメモリセル部と、
前記メモリセル部を駆動するメモリ周辺回路部と、
光電変換に基づく信号をそれぞれ出力する複数のセンサを備えるセンサ部と、
前記センサ部を駆動する回路および前記センサ部から出力された信号を処理する回路の少なくとも一方を含むセンサ周辺回路部と、
を有し、
前記メモリ周辺回路部の少なくとも一部は、前記第一基板に形成されており、
前記メモリセル部は、前記第二基板に形成されており、
前記メモリ周辺回路部は、前記センサ部が出力する前記信号を前記メモリセル部に記憶させ、
前記センサ部および前記センサ周辺回路部は、前記第一基板に形成されている、
ことを特徴とする光電変換装置である。
本発明の第3の態様は、
第一基板および第二基板を含む複数の基板を積層することによって構成され、前記第一基板と前記第二基板とが電気的に接続されている光電変換装置であって、
信号を記憶するメモリセル部と、
前記メモリセル部を駆動するメモリ周辺回路部と、
光電変換に基づく信号をそれぞれ出力する複数のセンサを備えるセンサ部と、
前記センサ部を駆動する回路および前記センサ部から出力された信号を処理する回路の
少なくとも一方を含むセンサ周辺回路部と、
を有し、
前記メモリ周辺回路部の少なくとも一部は、前記第一基板に形成されており、
前記メモリセル部は、前記第二基板に形成されており、
前記メモリ周辺回路部は、前記センサ部が出力する前記信号を前記メモリセル部に記憶させ、
前記センサ部は、前記第二基板に形成されており、
前記センサ周辺回路部は、前記第一基板に形成されている、
ことを特徴とする光電変換装置である。
本発明によれば、光電変換装置のメモリ性能を向上させることができる。
実施例1に係るイメージセンサの論理構成図 実施例1に係る撮像信号の処理フローを示す図 実施例1に係るイメージセンサの外観を示す図 実施例1に係るセンサ部を示す回路図 実施例1に係るAD部を示す回路図 実施例1に係るメモリを説明する回路図 実施例1に係るメモリビットセルを示す回路図 変形例1に係るイメージセンサを説明する図 変形例2に係るメモリの論理構成を説明する図 実施例2および実施例3に係るイメージセンサの外観を示す図 実施例4および実施例5に係るイメージセンサの外観を示す図 実施例5に係るメモリを説明する回路図 変形例3および変形例4に係るイメージセンサの外観を示す図 変形例3に係るメモリを説明する回路図 変形例4に係るメモリを説明する回路図
<実施例1>
以下にて、本発明の実施例1に係る光電変換装置としてイメージセンサ(CMOSイメージセンサ)について説明する。なお、本実施例において説明するイメージセンサの構成はあくまで例示であって限定されるものではない。
なお、本実施例では、複数の半導体基板が積層されることによって形成されるイメージセンサにおいて、メモリセル部とメモリ周辺回路部とを異なる基板に形成することにより、それぞれの性能に特化したプロセス条件を選択できるようにする。これによれば、イメージセンサ(光電変換装置)のメモリ性能を向上させることができる。
[イメージセンサの論理構成について]
まず、図1Aを用いて実施例1に係るイメージセンサ1の論理構成について説明する。イメージセンサ1は、センサ部2とセンサ周辺回路部3とメモリ9から構成されている。センサ部2は、アナログ電気信号を出力する複数の画素(センサ)が二次元アレイ状に形成されており、画素の各々が入射光を電荷(アナログ信号)に変換する光電変換素子を含む。センサ周辺回路部3は、センサ部2を駆動する回路およびセンサ部2から出力された信号を処理する回路の少なくとも一方を含むような回路部である。センサ周辺回路部3は、制御部4、AD部5、信号処理部6、垂直走査部7、水平走査部8、を含む。ここで、制御部4は、センサ全体の制御を行う。垂直走査部7は、アナログ電気信号をセンサ部2から取得するためのセンサ行を選択する。AD部5は、センサ部2から取得したアナログ電気信号をアナログ-デジタル変換(AD変換)する。水平走査部8は、AD変換されたデジタル信号のうちから、信号処理部6やメモリ9に出力するデジタル信号を選択する。信号処理部6は、AD変換されたデジタル信号に対して信号処理を施す。メモリ9は、出力されたデジタル信号を随時読み書きする。
[メモリの論理構成について]
次に、図1Bを用いてメモリ9の論理構成について説明する。メモリ9は、メモリセル部16とメモリ周辺回路部17から構成される。メモリセル部16には、信号を記憶するメモリビットセルが二次元アレイ状に形成されている。メモリ周辺回路部17は、メモリ制御部18、センスアンプ/ライトアンプ部(SAMP/WAMP部;増幅部)19、行デコーダ20、列デコーダ21、メモリI/O22を含む。ここで、メモリ制御部18は、メモリシステム全般の制御を行う。行デコーダ20は、任意の行アドレスに対応するメモリセル部16のメモリビットセル(メモリビットセルの行)を選択し、列デコーダ21は、任意の列アドレスに対応するメモリビットセル(メモリビットセルの列)を選択する。センスアンプ/ライトアンプ部19は、行デコーダ20および列デコーダ21が選択したメモリビットセルに読み書きする信号を増幅し、メモリI/O22は、信号の読み書きを行う際のメモリの入出力ポートである。
なお、本実施例では、メモリ9の一例としてSRAM(Static Random Access Memory)の構成について説明するが、あくまで例示であって限定されるものではない。メモリ9は、DRAM(Dynamic Random Access Memory)などの揮発性メモリから構成されてもよいし、不揮発性メモリから構成されてもよい。
[撮像信号の処理フローについて]
続いて、センサ部2が撮像した撮像信号の処理フローについて図2を用いて説明する。
センサ部2は、取得(撮像)した撮像信号をAD部5に出力する。
AD部5は、アナログ信号である撮像信号をデジタル信号に変換して、AD部5の内部の列メモリに一時的に記憶する。また、AD部5は、列メモリに記憶されたデジタル信号に対して、列毎にパラレル-シリアル変換を施す。パラレル-シリアル変換をAD部5が施したデジタル信号は、メモリ9に書き込まれる場合にはメモリ周辺回路部17に出力され、メモリ9に書き込まれない場合には信号処理部6に出力される。
メモリ9において、メモリ周辺回路部17は、パラレル-シリアル変換された信号を増幅する。そして、メモリ周辺回路部17は、書き込みを行うメモリセル部16のメモリビットセルを決定する動作であるアドレス指定をして、当該メモリビットセルにデジタル信号を書き込む(記憶する)。つまり、メモリ周辺回路部17は、センサ部2が出力する信号をメモリセル部16に記憶している。センサ部2からの信号をメモリセル部16に直接記憶する動作、及び、センサ部2の出力する信号に信号処理を行って得られた信号をメモリセル部16に記憶する動作は、いずれもセンサ部2の出力する信号をメモリセル部16に記憶する動作である。なお、メモリ9からデジタル信号を読み出す場合には、メモリ周辺回路部17は、同様にアドレス指定をして、メモリセル部16に記憶されているデジタル信号を読み出して増幅する。読み出して増幅された信号は、信号処理部6に出力される。
信号処理部6は、受信した信号に対して順次、信号処理を施す。ここで、信号処理部6が実行する信号処理には、具体的には、相関二重サンプリング処理(CDS処理)や信号補正処理などがある。信号処理部6は、イメージセンサ1の内部の他の構成またはイメージセンサ1の外部に、信号処理を施した信号を出力する。
[イメージセンサの外観構成について]
以下にて、イメージセンサ1の外観構成を図3Aの外観図を用いて説明する。イメージセンサ1は、半導体基板101と半導体基板102との2つの基板が積層された構造(積
層構造)を有する。なお、半導体基板101と半導体基板102とは、電気的に接続されている。ここで、メモリセル部16を有する基板を第二基板とすると、本実施例では、半導体基板101が第一基板であり、半導体基板102が第二基板である。
半導体基板102は、センサ部2と、センサ周辺回路部3と、デジタル信号を記憶するメモリセル部16を有する。ここで、センサ部2では、複数のセンサ10が二次元アレイ状に形成されている。また、半導体基板102は、イメージセンサ1とセンサ外部とを電気的に接続するための空間であるPAD開口部15を有する。
半導体基板101は、メモリセル部16に対する読み書きなどの動作を制御するメモリ周辺回路部17を有する。また、半導体基板101は、イメージセンサ1とセンサ外部とを電気的に接続するための外部接続電極であるPAD部14を有する。ここで、PAD部14は、PAD開口部15を介して、イメージセンサ1の外部と電気的に接続することができる。なお、必ずしも半導体基板102にPAD開口部15が形成され、半導体基板101にPAD部14が形成される必要はなく、半導体基板102にPAD部14が形成され、半導体基板101にPAD開口部15が形成される構成でもよい。
なお、半導体基板101と半導体基板102は、特許文献1に開示されている周知の方法により貼り合わせる(接続する;接合する)ことができる。また、半導体基板102におけるセンサ周辺回路部3と半導体基板101におけるメモリ周辺回路部17との電気的な接続(積層接続)は、銅などから構成される導電体であるビア13(VIA;ビアプラグ)を介して行うことができる。ビア13による積層接続は、例えば、いわゆるTSV(Through Silicon Via)方式でもよいし、あるいはCCB(Cu-Cu Bonding)方式でもよい。ここで、CCB(Cu-Cu Bonding)方式とは、複数の銅電極(導電体)を接触させた接続の方式である。また、積層接続において、制御信号用、電力供給用、センサ信号用などの目的に適した形成でビア13が構成されていてもよく、図3Aが示すように各半導体基板上の左右にビア13が形成されている必要はない。
なお、センサ周辺回路部3に含まれる制御部4、AD部5、信号処理部6、垂直走査部7、水平走査部8においては、各構成(要素)の全部あるいは一部が、半導体基板101に形成されていてもよい。
上述のように、イメージセンサ1に搭載されるメモリ9において、メモリセル部16は半導体基板102に形成され、メモリ周辺回路部17は半導体基板101に形成されている。従って、メモリセル部16とメモリ周辺回路部17とが異なる基板に形成される構成により、メモリセル部16とメモリ周辺回路部17を異なるプロセスによって製造することができる。すなわち、メモリ周辺回路部17に対しては、主にロジック回路から構成されるため、微細かつ低電圧、高速なトランジスタを製造可能なプロセスを採用できる。メモリセル部16に対しては、メモリビットセルを微細化して形成するプロセスを採用できる。従って、イメージセンサ1のメモリ性能を向上させることができる。
なお、メモリ周辺回路部17の面積縮小により確保できるスペースに、メモリ周辺回路部17を形成するプロセスによって製造可能なセンサ周辺回路部3の一部を形成してもよい。その結果、チップ全体として面積効率を向上させることができる。また、メモリ周辺回路部17を構成するトランジスタにおいては、メモリセル部16を構成するトランジスタよりも相対的に回路閾値を下げることにより、読み出し、書き込み速度などメモリ特性の向上を図ることもできる。ここで、回路閾値は、例えば、デジタル回路におけるON/OFFを検知するための、電圧レベルの境界を示す閾値である。つまり、メモリセル部16を構成するトランジスタは、メモリ周辺回路部17を構成するトランジスタよりも、回
路閾値が高くされる。
(ビアについて)
以下にて、積層接続部であるビア13を、図3Bの概念図を用いて説明する。半導体基板102に形成されるMOSトランジスタ(MOS Tr)およびMOSトランジスタに接続する回路12と、半導体基板101に形成されるMOSトランジスタおよびMOSトランジスタに接続する回路11とを電気的に接続する例を説明する。
半導体基板102に形成されるMOSトランジスタおよび回路12は、半導体基板102に形成される基板間接続部29(配線層)はビア13に電気的に接続されている。さらに、半導体基板102に形成されるMOSトランジスタおよび回路12は、半導体基板101に形成される基板間接続部30(配線層)を介して、半導体基板101に形成されるMOSトランジスタおよび回路11と電気的に接続される。なお、2つの半導体基板を積層する構造に対する基板間接続の方法を示したが、3つ以上の半導体基板を積層する構造に対しても同様の基板間接続の方法を適用することが可能である。つまり、3つ以上の半導体基板を積層する構造に対しても、隣接する基板同士が基板間接続部によって電気的に接続されていればよい。
(センサ部について)
以下にて、図4が示す回路図を用いて、複数のセンサ10によって構成されるセンサ部2の回路の構成を説明する。センサ10のそれぞれは、入射光を電荷に変換し、そして、変換された電荷に基づく信号(アナログ信号またはデジタル信号)を出力する。このために、センサ10はそれぞれ、フォトダイオード23、転送トランジスタ(TX Tr)24、リセットトランジスタ(RST Tr)25、増幅トランジスタ26、行選択トランジスタ(SEL Tr)27から構成される。センサ10から出力された信号は、垂直出力線28を通り、センサ周辺回路部3の一部であるAD部5へ伝達される。なお、垂直出力線28およびAD部5は、図4は示すようにセンサ10の列毎に形成される必要はなく、複数のセンサ10を1ブロックとするブロック毎に形成されていてもよいし、センサ10の1個毎に形成されていてもよい。センサ10がAD変換回路を含む場合は、センサ10がデジタル信号を出力する。
(AD部について)
以下にて、図5が示す回路図を用いて、AD部5の構成を説明する。AD部5は、比較器(Comparator)31、カウンタ(Counter;CNT)32、デジタル-アナログ変換器(DAC)33、列メモリ(Column Memmory)34から構成される。カウンタ32は所定のデジタル信号を出力し、デジタル-アナログ変換器33は当該デジタル信号をアナログ信号に変換する。センサ部2から出力されたアナログ信号は、比較器31に入力されて、デジタル-アナログ変換器33から出力されるアナログ信号と比較されることによって、デジタル信号に変換される。AD変換されたデジタル信号は、水平出力線35に伝達されて、必要に応じてメモリ9に随時読み書きされながら、信号処理部6によって信号処理が施される。
[メモリにおける信号の流れについて]
メモリ9における信号の具体的な流れを図6が示す回路図を用いて説明する。なお、図6において、ビア13は省略している。まず、以下では、AD変換されたデジタル信号をメモリ9に書き込む動作について、説明する。
(1)AD部5が出力したデジタル信号や制御信号は、基板間接続部29-1からビア13に伝達されて、さらに半導体基板101に形成された基板間接続部30-1に伝達される。
(2)当該信号は、メモリI/O22やSAMP/WAMP部19、MUX38などを介して基板間接続部30-2,30-3へ伝達される。
(3)当該信号は、ビア13を介して、半導体基板102に形成された基板間接続部29-2,29-3へ伝達され、メモリセル部16に対してデジタル信号の書き込みが行われる。このとき、メモリ制御部18の制御に基づき、メモリセル部16において、行デコーダ20によりWord線41が選択され、列デコーダ21によりBit線対(Bit線39/Bit Bar線40)が選択される。これによって、メモリ制御部18は、デジタル信号を書き込むメモリビットセル(bit cell;bc)42を選択する。そして、WAMP37は、選択されたメモリビットセル42に対して、メモリI/O22が受信した信号を増幅して書き込む。なお、SAMP36およびWAMP37は、SAMP/WAMP部19が有する構成の一部である。
このように、本実施例では、センサ部2が出力する信号は、センサ部2から出力されてからメモリセル部16のメモリビットセル42に記憶されるまでに、複数回、基板間の伝送が行われる。
なお、複数の入力を1つの信号として出力するマルチプレクサ(MUX;多重器)38をBit線対に接続することにより、メモリI/O22と水平出力線35との入出力におけるデジタル信号のBit数(入出力Bit数)を低減することができる。但し、必ずしもMUX38を接続する必要はない。なお、メモリI/O22とSAMP/WAMP部19の間にMUX38を接続することによっても、同様に、入出力Bit数を低減する構成とすることもできる。
次に、メモリ9に書き込まれた信号を読み出す場合について簡単に説明する。
(1)メモリ制御部18が制御することにより、行デコーダ20がWord線41を選択して、列デコーダ21がBit線対を選択して、読み出すメモリビットセル42を選択する。
(2)選択されたメモリビットセル42に記憶されているデジタル信号に合わせてBit線対の電位が変化するため、SAMP36がデジタル信号を増幅して読み出す。
(3)読み出されたデジタル信号は、書き込みの際と同様に、メモリI/O22、基板間接続部30-1,29-1などを介して、信号処理部6に伝達される。
(メモリビットセルについて)
メモリビットセル42の回路の構成について図7が示す回路図を用いて説明する。メモリビットセル42は6つのトランジスタで構成され、2つのロードトランジスタ(Load Tr)43、2つのドライバ用トランジスタ(Driver Tr)44、2つの転送トランジスタ(Transfer Tr)45から構成される。ここで、ロードトランジス43とドライバ用トランジスタ44から構成されるインバータ対によって、デジタル信号を記憶することができる。そして、書き込みの場合は、転送トランジスタ45を駆動することにより、Bit線対の状態をデジタル信号としてメモリビットセル42に書き込むことができる。一方、読み出しの場合は、転送トランジスタ45を駆動することにより、メモリビットセル42の状態をデジタル信号としてBit線対に読み出すことができる。
[効果]
本実施例によれば、複数の半導体基板が積層されている構成を有するイメージセンサにおいて、メモリセル部とメモリ周辺回路部を異なる半導体基板に搭載することにより、メモリセル部とメモリ周辺回路部を異なるプロセスによって製造することができる。すなわち、メモリセル部とメモリ周辺回路部に対して、それぞれ異なるデザインルールを採用することで、メモリ周辺回路部においては高速な処理を行うトランジスタを形成でき、メモ
リセル部においてはメモリビットセルの面積を縮小できる。その結果、メモリ容量の増加を図ることができる。また、メモリ周辺回路の読み出し、書き込みの速度を向上することが可能である。さらには、メモリセル部を構成するプロセスとメモリ周辺回路を構成するプロセスとの微細化世代や配線層数をそれぞれ独立に選択できることから、プロセスに関わる費用やフォトマスク作製に関わる費用を抑制することができる。従って、高精細で高フレームレートのイメージセンサを安価に提供することが可能である。
[変形例1]
なお、実施例1の構成に限定されるものではなく、実施例1の変形例として、イメージセンサ1は、図8Aが示すような構成を有していてもよい。つまり、イメージセンサ1は、信号処理部6の一部としてメモリ9が組み込まれているような構成であってもよい。
図8Bは、本変形例に係るイメージセンサ1におけるセンサ部2が出力した撮像信号の流れを示す図である。センサ部2は、取得した撮像信号をAD部5に出力する。AD部5は、AD変換などを行った撮像信号(デジタル信号)を信号処理部6に出力する。信号処理部6における第1処理部6aは、デジタル信号の受信処理やデジタル信号をメモリ9に記憶させるか否かの判定を行う。メモリ9に記憶させる場合には、実施例1と同様にメモリ周辺回路部17を介してメモリセル部16にデジタル信号が記憶される。メモリ9に記憶させない場合には、第2処理部6bは、デジタル信号に信号処理を施して外部に出力する。なお、イメージセンサ1が複数のメモリ9を搭載することによって、実施例1の構成と変形例1の構成とを兼ねる構成とすることも可能である。
[変形例2]
さらに、実施例1の変形例として、イメージセンサ1は、図9が示すようなメモリ9の論理構成を有していてもよい。つまり、メモリ9は、メモリセル部16-1とメモリセル部16-2との複数のメモリセル部16を有するような構成であってもよい。さらには、1つのメモリセル部16に対して複数のメモリ周辺回路部17を有する構成としてもよい。このように、メモリセル部16と対応するメモリ周辺回路部17の数は一致する必要はなく、メモリセル部16とメモリ周辺回路部17とが異なる半導体基板に形成されていればよい。
<実施例2>
実施例1では、1つの基板にセンサ部2とセンサ周辺回路部3とメモリセル部16が形成され、他方の基板にメモリ周辺回路部17が形成されているイメージセンサ1を説明した。これに対して、実施例2に係るイメージセンサ1では、図10Aが示すように、センサ部2とセンサ周辺回路部3とメモリ周辺回路部17が半導体基板201に形成され、メモリセル部16が半導体基板202に形成される。ここで、メモリセル部16を有する基板を第二基板とすると、本実施例では、半導体基板201が第一基板であり、半導体基板202が第二基板である。
このように、センサ周辺回路部3とメモリ周辺回路部17を同一基板上に形成することにより、メモリ周辺回路部17とセンサ周辺回路部3を同一基板上で配線することができるため、基板間接続部の数(積層接続数)を低減することができる。具体的には、本実施例では、実施例1において図6を用いて説明した、基板間接続部29-1,30-1による接続が必要ない。すなわち、配線を簡素化することができるため、寄生抵抗の低減によるメモリ動作の高速化も可能である。なお、本実施例では、メモリセル部16において、メモリビットセル42の固定レイアウトパターンに合わせて露光条件などプロセス条件を最適化することにより、さらに微細なトランジスタを形成することができる。これによれば、メモリセル部16を構成するメモリビットセルの面積を縮小できる。
<実施例3>
実施例1では、1つの基板にセンサ部2とセンサ周辺回路部3とメモリセル部16が形成され、他方の基板にメモリ周辺回路部17が形成されているイメージセンサ1を説明した。これに対して、実施例3に係るイメージセンサ1では、図10Bが示すように、センサ周辺回路部3およびメモリ周辺回路部17は半導体基板301に形成され、センサ部2およびメモリセル部16は半導体基板302に形成される。ここで、メモリセル部16を有する基板を第二基板とすると、本実施例では、半導体基板301が第一基板であり、半導体基板302が第二基板である。
本実施例では、センサ部2とメモリセル部16は、いずれも固定のレイアウトパターンにあわせてセンサ10とメモリビットセル42が二次元アレイ状に形成されることによって構成される。そのため、センサ部2とメモリセル部16を同一基板上に形成することにより、固定レイアウトパターンに適した製造プロセス、デザインルールを採用でき、メモリセル部16を構成するメモリビットセル42の面積を縮小できる。また、センサ部2とメモリセル部16は、いずれも固定のレイアウトパターンを用いるため、同一基板上に敷き詰めて形成し易く、メモリ全体としてメモリ容量を増加させて面積効率を向上させることもできる。
なお、センサ部2とAD部5とは、異なる基板上に形成されるため、センサ部2からAD部5への信号の伝達は、基板間接続部を介する必要がある。一方で、同一基板上にAD部5とメモリ周辺回路部17が形成されているため、実施例1において図6を用いて説明した、基板間接続部29-1および基板間接続部30-1が必要ない。
<実施例4>
実施例1では、半導体基板101と半導体基板102との2つの基板の積層によって構成されるイメージセンサ1を説明した。これに対して、実施例4に係るイメージセンサ1は、半導体基板401と半導体基板402と半導体基板403との3つの基板の積層によって構成される。より詳細には、図11Aが示すように、センサ周辺回路部3およびメモリ周辺回路部17は半導体基板401に形成され、メモリセル部16は半導体基板402に形成され、センサ部2は半導体基板403に形成される。ここで、半導体基板401と半導体基板403とは、ビア13および基板間接続部30,47を介して電気的に接続される。ここで、メモリセル部16を有する基板を第二基板とすると、本実施例では、半導体基板401が第一基板であり、半導体基板402が第二基板であり、センサ部2を有する半導体基板403が第三基板である。
このようにセンサ部2と、センサ周辺回路部3およびメモリ周辺回路部17と、メモリセル部16とをそれぞれ異なる基板に形成することにより、各基板に形成される回路を異なるプロセスによる最適な条件で製造することができる。例えば、センサ部2に対しては、センサ部2以外の回路特性に影響を与えることなくセンサ特性の低ノイズ化を図るために、高温での熱処理工程を導入し、結晶欠陥の改善を行うこともできる。さらに、センサ周辺回路部3とメモリ周辺回路部17に対しては、主にロジック回路から構成されるため、微細かつ低電圧、高速なトランジスタを製造可能なプロセスを採用できる。また、メモリセル部16に対しては、不純物注入条件を変更して、センサ周辺回路部3およびメモリ周辺回路部17よりも回路閾値を上げることにより、メモリ特性の向上を図ることもできる。
なお、センサ部2とAD部5とは、異なる基板に形成されているため基板間接続部により電気的に接続されている必要がある。メモリ周辺回路部17とAD部5とは半導体基板401に形成されているため、実施例1とは異なり、メモリ周辺回路部17とAD部5との接続に基板間接続部は不要である。また、メモリセル部16が半導体基板402に形成
されているため、メモリセル部16とメモリ周辺回路部17とは基板間接続部によって電気的に接続されている必要がある。
<実施例5>
実施例4では、メモリ周辺回路部17の全ての要素が1つの基板に形成されているイメージセンサ1を説明した。これに対して、実施例5に係るイメージセンサ1は、メモリ周辺回路部17が2つの基板に形成される。より詳細には、図11Bが示すように、イメージセンサ1において、センサ部2は半導体基板503に形成され、センサ周辺回路部3は半導体基板501に形成される。メモリ9において、メモリセル部16およびメモリ周辺回路部17の一部が半導体基板502に形成され、メモリ周辺回路部17の他の部分が半導体基板501に形成される。ここで、メモリセル部16を有する基板を第二基板とすると、本実施例では、半導体基板501が第一基板であり、半導体基板502が第二基板であり、センサ部2を有する半導体基板503が第三基板である。
ここで、本実施例では、メモリセル部16が形成される半導体基板502に、メモリ周辺回路部17の一部であるマルチプレクサ38が形成される。これによれば、マルチプレクサ38が信号を集約するため、半導体基板502と半導体基板501を接続する基板間接続部(ビア13)の数(積層接続数)を低減することができる。そのため、より多くのメモリビットセル42を基板間接続することができる。また、ビア13の間隔を広げることができるため、短絡(ショート)のリスクを低減することもできる。なお、必ずしもマルチプレクサ38が半導体基板502に形成されている必要はなく、メモリ周辺回路部17における他の要素(構成)が半導体基板502に形成されていてもよい。なお、マルチプレクサ38は、メモリセル部16を構成するメモリビットセル42のトランジスタを利用して構成されていてもよい。なお、メモリ周辺回路部17の一部が1つの基板に形成され、他の部分が当該1つの基板とは異なる基板に形成されることは、本実施例のようなイメージセンサ1に限らず、実施例1などの2つの基板から構成されるイメージセンサ1に対しても適用可能である。
図12は、本実施例に係るメモリ9の具体的な構成例を示す回路図である。半導体基板503のセンサ部2から出力された信号は、ビア13から基板間接続部30を介して半導体基板501のAD部5に伝達され、さらに半導体基板501のメモリ周辺回路部17に伝達される。メモリ周辺回路部17に伝達された信号は、基板間接続部30-1,30-2,30-3から、ビア13を介して基板間接続部47-1,47-2,47-3に伝達される。その後、当該信号は、半導体基板502に形成されたメモリ周辺回路部17の一部であるマルチプレクサ38を介してメモリビットセル42に対して書き込まれる。
[変形例3]
図13Aは、実施例5の別の形態である変形例3に係るイメージセンサ1を示す図である。本変形例では、メモリセル部16が形成される半導体基板502において、メモリ周辺回路部17の構成要素の1つであるMOSトランジスタ48が各Word線41の間に形成される。具体的には、図13Aおよび図14が示すように、1つのメモリ周辺回路部17に対して2つのメモリセル部16-1,16-2が形成されており、メモリセル部16-1とメモリセル部16-2との間に、MOSトランジスタ48が形成される。これによれば、Word線41方向のメモリビットセルアレイ接続の制御を行うことができ、メモリの用途やフロアプランに合わせて使用するメモリ容量を選択することができる。
なお、MOSトランジスタ48は、メモリビットセル42のトランジスタを利用して構成されていてもよいし、メモリセル部16に固定電位を与えるためにメモリビットセルアレイ間に形成されるウェルタップセルを利用して構成されていてもよい。つまり、MOSトランジスタ48は、メモリ周辺回路部17が有するものでなくてもよい。なお、2つの
メモリセル部16の間にMOSトランジスタ48が形成されることは、本変形例のような3つの基板を有するようなイメージセンサ1に限らず、2つの基板から構成されるイメージセンサ1に対しても適用可能である。
[変形例4]
図13Bは、実施例5の別の形態である変形例4に係るイメージセンサ1を示す図である。本変形例では、メモリセル部16が形成される半導体基板502において、上述したMOSトランジスタ48が各Bit線39の間に形成される。具体的には、図13Bおよび図15が示すように、2つのメモリセル部16-1とメモリセル部16-2との間に、MOSトランジスタ48が形成される。これによれば、Bit線39方向のメモリビットセルアレイ接続の制御を行うことができ、メモリの用途やフロアプランに合わせて使用するメモリ容量を選択することができる。
(その他の実施例)
以上に説明した本発明の各実施例や変形例に記載された構成や処理は、互いに任意に組み合わせて利用できる。なお、上述の各実施例や変形例のそれぞれにおいて、センサ部やセンサ周辺回路部の様々な配置の例を示したが、これには限定されない。つまり、メモリ周辺回路部の少なくとも一部とメモリセル部とが異なる基板に形成されていれば、センサ部およびセンサ周辺回路部は任意の基板に形成されていてもよい。
1:イメージセンサ、101:半導体基板、102:半導体基板
16:メモリセル部、17:メモリ周辺回路部

Claims (12)

  1. 第一基板および第二基板を含む複数の基板を積層することによって構成され、前記第一基板と前記第二基板とが電気的に接続されている光電変換装置であって、
    信号を記憶するメモリセル部と、
    前記メモリセル部を駆動するメモリ周辺回路部と、
    光電変換に基づく信号をそれぞれ出力する複数のセンサを備えるセンサ部と、
    前記センサ部を駆動する回路および前記センサ部から出力された信号を処理する回路の少なくとも一方を含むセンサ周辺回路部と、
    を有し、
    前記メモリ周辺回路部の少なくとも一部は、前記第一基板に形成されており、
    前記メモリセル部は、前記第二基板に形成されており
    前記メモリ周辺回路部は、前記センサ部が出力する前記信号を前記メモリセル部に記憶させ、
    前記センサ部および前記センサ周辺回路部は、前記第二基板に形成されている、
    ことを特徴とする光電変換装置。
  2. 第一基板および第二基板を含む複数の基板を積層することによって構成され、前記第一基板と前記第二基板とが電気的に接続されている光電変換装置であって、
    信号を記憶するメモリセル部と、
    前記メモリセル部を駆動するメモリ周辺回路部と、
    光電変換に基づく信号をそれぞれ出力する複数のセンサを備えるセンサ部と、
    前記センサ部を駆動する回路および前記センサ部から出力された信号を処理する回路の少なくとも一方を含むセンサ周辺回路部と、
    を有し、
    前記メモリ周辺回路部の少なくとも一部は、前記第一基板に形成されており、
    前記メモリセル部は、前記第二基板に形成されており、
    前記メモリ周辺回路部は、前記センサ部が出力する前記信号を前記メモリセル部に記憶させ、
    前記センサ部および前記センサ周辺回路部は、前記第一基板に形成されている、
    ことを特徴とする光電変換装置。
  3. 第一基板および第二基板を含む複数の基板を積層することによって構成され、前記第一基板と前記第二基板とが電気的に接続されている光電変換装置であって、
    信号を記憶するメモリセル部と、
    前記メモリセル部を駆動するメモリ周辺回路部と、
    光電変換に基づく信号をそれぞれ出力する複数のセンサを備えるセンサ部と、
    前記センサ部を駆動する回路および前記センサ部から出力された信号を処理する回路の少なくとも一方を含むセンサ周辺回路部と、
    を有し、
    前記メモリ周辺回路部の少なくとも一部は、前記第一基板に形成されており、
    前記メモリセル部は、前記第二基板に形成されており、
    前記メモリ周辺回路部は、前記センサ部が出力する前記信号を前記メモリセル部に記憶させ、
    前記センサ部は、前記第二基板に形成されており、
    前記センサ周辺回路部は、前記第一基板に形成されている、
    ことを特徴とする光電変換装置。
  4. 前記センサ部が出力する信号は、前記センサ部から出力されてから前記メモリセル部に記憶されるまでに、複数回、基板間の伝送が行われる、
    ことを特徴とする請求項1または3に記載の光電変換装置。
  5. 前記メモリ周辺回路部の前記一部は、
    メモリシステムの制御を行うメモリ制御部、
    前記メモリセル部に含まれるメモリビットセルの行を選択する行デコーダ、
    前記メモリセル部に含まれる前記メモリビットセルの列を選択する列デコーダ、
    読み書きする信号を増幅する増幅部、
    信号の読み書きを行う際の入出力ポート、
    のうち少なくともいずれかを含む、
    ことを特徴とする請求項1から4のいずれか1項に記載の光電変換装置。
  6. 前記メモリ周辺回路部および前記メモリセル部によって構成されるメモリは、SRAM(Static Random Access Memory)である、
    ことを特徴とする請求項1から5のいずれか1項に記載の光電変換装置。
  7. 前記メモリセル部と前記メモリ周辺回路部の前記一部とは、複数の銅電極が接触する基板間接続によって電気的に接続されている、
    ことを特徴とする請求項1からのいずれか1項に記載の光電変換装置。
  8. 前記メモリ周辺回路部の前記一部とは別の部分は、前記第二基板に形成されている、
    ことを特徴とする請求項1からのいずれか1項に記載の光電変換装置。
  9. 前記メモリ周辺回路部は、マルチプレクサを有し、
    前記マルチプレクサは、前記第二基板に形成されている、
    ことを特徴とする請求項に記載の光電変換装置。
  10. 前記メモリ周辺回路部の全てが、前記第一基板に形成されている、
    ことを特徴とする請求項1からのいずれか1項に記載の光電変換装置。
  11. 前記メモリセル部を構成するトランジスタは、前記メモリ周辺回路部を構成するトランジスタよりも閾値が高い、
    ことを特徴とする請求項10に記載の光電変換装置。
  12. 前記メモリセル部は、前記メモリ周辺回路部に対して2つ形成されており、
    当該2つのメモリセル部の間には、前記メモリ周辺回路部を構成するトランジスタが形成されている、
    ことを特徴とする請求項1から11のいずれか1項に記載の光電変換装置。
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