JP7292860B2 - 光電変換装置 - Google Patents
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Description
第一基板および第二基板を含む複数の基板を積層することによって構成され、前記第一基板と前記第二基板とが電気的に接続されている光電変換装置であって、
信号を記憶するメモリセル部と、
前記メモリセル部を駆動するメモリ周辺回路部と、
光電変換に基づく信号をそれぞれ出力する複数のセンサを備えるセンサ部と、
前記センサ部を駆動する回路および前記センサ部から出力された信号を処理する回路の少なくとも一方を含むセンサ周辺回路部と、
を有し、
前記メモリ周辺回路部の少なくとも一部は、前記第一基板に形成されており、
前記メモリセル部は、前記第二基板に形成されており、
前記メモリ周辺回路部は、前記センサ部が出力する前記信号を前記メモリセル部に記憶させ、
前記センサ部および前記センサ周辺回路部は、前記第二基板に形成されている、
ことを特徴とする光電変換装置である。
本発明の第2の態様は、
第一基板および第二基板を含む複数の基板を積層することによって構成され、前記第一基板と前記第二基板とが電気的に接続されている光電変換装置であって、
信号を記憶するメモリセル部と、
前記メモリセル部を駆動するメモリ周辺回路部と、
光電変換に基づく信号をそれぞれ出力する複数のセンサを備えるセンサ部と、
前記センサ部を駆動する回路および前記センサ部から出力された信号を処理する回路の少なくとも一方を含むセンサ周辺回路部と、
を有し、
前記メモリ周辺回路部の少なくとも一部は、前記第一基板に形成されており、
前記メモリセル部は、前記第二基板に形成されており、
前記メモリ周辺回路部は、前記センサ部が出力する前記信号を前記メモリセル部に記憶させ、
前記センサ部および前記センサ周辺回路部は、前記第一基板に形成されている、
ことを特徴とする光電変換装置である。
本発明の第3の態様は、
第一基板および第二基板を含む複数の基板を積層することによって構成され、前記第一基板と前記第二基板とが電気的に接続されている光電変換装置であって、
信号を記憶するメモリセル部と、
前記メモリセル部を駆動するメモリ周辺回路部と、
光電変換に基づく信号をそれぞれ出力する複数のセンサを備えるセンサ部と、
前記センサ部を駆動する回路および前記センサ部から出力された信号を処理する回路の
少なくとも一方を含むセンサ周辺回路部と、
を有し、
前記メモリ周辺回路部の少なくとも一部は、前記第一基板に形成されており、
前記メモリセル部は、前記第二基板に形成されており、
前記メモリ周辺回路部は、前記センサ部が出力する前記信号を前記メモリセル部に記憶させ、
前記センサ部は、前記第二基板に形成されており、
前記センサ周辺回路部は、前記第一基板に形成されている、
ことを特徴とする光電変換装置である。
以下にて、本発明の実施例1に係る光電変換装置としてイメージセンサ(CMOSイメージセンサ)について説明する。なお、本実施例において説明するイメージセンサの構成はあくまで例示であって限定されるものではない。
まず、図1Aを用いて実施例1に係るイメージセンサ1の論理構成について説明する。イメージセンサ1は、センサ部2とセンサ周辺回路部3とメモリ9から構成されている。センサ部2は、アナログ電気信号を出力する複数の画素(センサ)が二次元アレイ状に形成されており、画素の各々が入射光を電荷(アナログ信号)に変換する光電変換素子を含む。センサ周辺回路部3は、センサ部2を駆動する回路およびセンサ部2から出力された信号を処理する回路の少なくとも一方を含むような回路部である。センサ周辺回路部3は、制御部4、AD部5、信号処理部6、垂直走査部7、水平走査部8、を含む。ここで、制御部4は、センサ全体の制御を行う。垂直走査部7は、アナログ電気信号をセンサ部2から取得するためのセンサ行を選択する。AD部5は、センサ部2から取得したアナログ電気信号をアナログ-デジタル変換(AD変換)する。水平走査部8は、AD変換されたデジタル信号のうちから、信号処理部6やメモリ9に出力するデジタル信号を選択する。信号処理部6は、AD変換されたデジタル信号に対して信号処理を施す。メモリ9は、出力されたデジタル信号を随時読み書きする。
次に、図1Bを用いてメモリ9の論理構成について説明する。メモリ9は、メモリセル部16とメモリ周辺回路部17から構成される。メモリセル部16には、信号を記憶するメモリビットセルが二次元アレイ状に形成されている。メモリ周辺回路部17は、メモリ制御部18、センスアンプ/ライトアンプ部(SAMP/WAMP部;増幅部)19、行デコーダ20、列デコーダ21、メモリI/O22を含む。ここで、メモリ制御部18は、メモリシステム全般の制御を行う。行デコーダ20は、任意の行アドレスに対応するメモリセル部16のメモリビットセル(メモリビットセルの行)を選択し、列デコーダ21は、任意の列アドレスに対応するメモリビットセル(メモリビットセルの列)を選択する。センスアンプ/ライトアンプ部19は、行デコーダ20および列デコーダ21が選択したメモリビットセルに読み書きする信号を増幅し、メモリI/O22は、信号の読み書きを行う際のメモリの入出力ポートである。
続いて、センサ部2が撮像した撮像信号の処理フローについて図2を用いて説明する。
AD部5は、アナログ信号である撮像信号をデジタル信号に変換して、AD部5の内部の列メモリに一時的に記憶する。また、AD部5は、列メモリに記憶されたデジタル信号に対して、列毎にパラレル-シリアル変換を施す。パラレル-シリアル変換をAD部5が施したデジタル信号は、メモリ9に書き込まれる場合にはメモリ周辺回路部17に出力され、メモリ9に書き込まれない場合には信号処理部6に出力される。
以下にて、イメージセンサ1の外観構成を図3Aの外観図を用いて説明する。イメージセンサ1は、半導体基板101と半導体基板102との2つの基板が積層された構造(積
層構造)を有する。なお、半導体基板101と半導体基板102とは、電気的に接続されている。ここで、メモリセル部16を有する基板を第二基板とすると、本実施例では、半導体基板101が第一基板であり、半導体基板102が第二基板である。
路閾値が高くされる。
以下にて、積層接続部であるビア13を、図3Bの概念図を用いて説明する。半導体基板102に形成されるMOSトランジスタ(MOS Tr)およびMOSトランジスタに接続する回路12と、半導体基板101に形成されるMOSトランジスタおよびMOSトランジスタに接続する回路11とを電気的に接続する例を説明する。
以下にて、図4が示す回路図を用いて、複数のセンサ10によって構成されるセンサ部2の回路の構成を説明する。センサ10のそれぞれは、入射光を電荷に変換し、そして、変換された電荷に基づく信号(アナログ信号またはデジタル信号)を出力する。このために、センサ10はそれぞれ、フォトダイオード23、転送トランジスタ(TX Tr)24、リセットトランジスタ(RST Tr)25、増幅トランジスタ26、行選択トランジスタ(SEL Tr)27から構成される。センサ10から出力された信号は、垂直出力線28を通り、センサ周辺回路部3の一部であるAD部5へ伝達される。なお、垂直出力線28およびAD部5は、図4は示すようにセンサ10の列毎に形成される必要はなく、複数のセンサ10を1ブロックとするブロック毎に形成されていてもよいし、センサ10の1個毎に形成されていてもよい。センサ10がAD変換回路を含む場合は、センサ10がデジタル信号を出力する。
以下にて、図5が示す回路図を用いて、AD部5の構成を説明する。AD部5は、比較器(Comparator)31、カウンタ(Counter;CNT)32、デジタル-アナログ変換器(DAC)33、列メモリ(Column Memmory)34から構成される。カウンタ32は所定のデジタル信号を出力し、デジタル-アナログ変換器33は当該デジタル信号をアナログ信号に変換する。センサ部2から出力されたアナログ信号は、比較器31に入力されて、デジタル-アナログ変換器33から出力されるアナログ信号と比較されることによって、デジタル信号に変換される。AD変換されたデジタル信号は、水平出力線35に伝達されて、必要に応じてメモリ9に随時読み書きされながら、信号処理部6によって信号処理が施される。
メモリ9における信号の具体的な流れを図6が示す回路図を用いて説明する。なお、図6において、ビア13は省略している。まず、以下では、AD変換されたデジタル信号をメモリ9に書き込む動作について、説明する。
(2)当該信号は、メモリI/O22やSAMP/WAMP部19、MUX38などを介して基板間接続部30-2,30-3へ伝達される。
(3)当該信号は、ビア13を介して、半導体基板102に形成された基板間接続部29-2,29-3へ伝達され、メモリセル部16に対してデジタル信号の書き込みが行われる。このとき、メモリ制御部18の制御に基づき、メモリセル部16において、行デコーダ20によりWord線41が選択され、列デコーダ21によりBit線対(Bit線39/Bit Bar線40)が選択される。これによって、メモリ制御部18は、デジタル信号を書き込むメモリビットセル(bit cell;bc)42を選択する。そして、WAMP37は、選択されたメモリビットセル42に対して、メモリI/O22が受信した信号を増幅して書き込む。なお、SAMP36およびWAMP37は、SAMP/WAMP部19が有する構成の一部である。
(1)メモリ制御部18が制御することにより、行デコーダ20がWord線41を選択して、列デコーダ21がBit線対を選択して、読み出すメモリビットセル42を選択する。
(2)選択されたメモリビットセル42に記憶されているデジタル信号に合わせてBit線対の電位が変化するため、SAMP36がデジタル信号を増幅して読み出す。
(3)読み出されたデジタル信号は、書き込みの際と同様に、メモリI/O22、基板間接続部30-1,29-1などを介して、信号処理部6に伝達される。
メモリビットセル42の回路の構成について図7が示す回路図を用いて説明する。メモリビットセル42は6つのトランジスタで構成され、2つのロードトランジスタ(Load Tr)43、2つのドライバ用トランジスタ(Driver Tr)44、2つの転送トランジスタ(Transfer Tr)45から構成される。ここで、ロードトランジス43とドライバ用トランジスタ44から構成されるインバータ対によって、デジタル信号を記憶することができる。そして、書き込みの場合は、転送トランジスタ45を駆動することにより、Bit線対の状態をデジタル信号としてメモリビットセル42に書き込むことができる。一方、読み出しの場合は、転送トランジスタ45を駆動することにより、メモリビットセル42の状態をデジタル信号としてBit線対に読み出すことができる。
本実施例によれば、複数の半導体基板が積層されている構成を有するイメージセンサにおいて、メモリセル部とメモリ周辺回路部を異なる半導体基板に搭載することにより、メモリセル部とメモリ周辺回路部を異なるプロセスによって製造することができる。すなわち、メモリセル部とメモリ周辺回路部に対して、それぞれ異なるデザインルールを採用することで、メモリ周辺回路部においては高速な処理を行うトランジスタを形成でき、メモ
リセル部においてはメモリビットセルの面積を縮小できる。その結果、メモリ容量の増加を図ることができる。また、メモリ周辺回路の読み出し、書き込みの速度を向上することが可能である。さらには、メモリセル部を構成するプロセスとメモリ周辺回路を構成するプロセスとの微細化世代や配線層数をそれぞれ独立に選択できることから、プロセスに関わる費用やフォトマスク作製に関わる費用を抑制することができる。従って、高精細で高フレームレートのイメージセンサを安価に提供することが可能である。
なお、実施例1の構成に限定されるものではなく、実施例1の変形例として、イメージセンサ1は、図8Aが示すような構成を有していてもよい。つまり、イメージセンサ1は、信号処理部6の一部としてメモリ9が組み込まれているような構成であってもよい。
さらに、実施例1の変形例として、イメージセンサ1は、図9が示すようなメモリ9の論理構成を有していてもよい。つまり、メモリ9は、メモリセル部16-1とメモリセル部16-2との複数のメモリセル部16を有するような構成であってもよい。さらには、1つのメモリセル部16に対して複数のメモリ周辺回路部17を有する構成としてもよい。このように、メモリセル部16と対応するメモリ周辺回路部17の数は一致する必要はなく、メモリセル部16とメモリ周辺回路部17とが異なる半導体基板に形成されていればよい。
実施例1では、1つの基板にセンサ部2とセンサ周辺回路部3とメモリセル部16が形成され、他方の基板にメモリ周辺回路部17が形成されているイメージセンサ1を説明した。これに対して、実施例2に係るイメージセンサ1では、図10Aが示すように、センサ部2とセンサ周辺回路部3とメモリ周辺回路部17が半導体基板201に形成され、メモリセル部16が半導体基板202に形成される。ここで、メモリセル部16を有する基板を第二基板とすると、本実施例では、半導体基板201が第一基板であり、半導体基板202が第二基板である。
実施例1では、1つの基板にセンサ部2とセンサ周辺回路部3とメモリセル部16が形成され、他方の基板にメモリ周辺回路部17が形成されているイメージセンサ1を説明した。これに対して、実施例3に係るイメージセンサ1では、図10Bが示すように、センサ周辺回路部3およびメモリ周辺回路部17は半導体基板301に形成され、センサ部2およびメモリセル部16は半導体基板302に形成される。ここで、メモリセル部16を有する基板を第二基板とすると、本実施例では、半導体基板301が第一基板であり、半導体基板302が第二基板である。
実施例1では、半導体基板101と半導体基板102との2つの基板の積層によって構成されるイメージセンサ1を説明した。これに対して、実施例4に係るイメージセンサ1は、半導体基板401と半導体基板402と半導体基板403との3つの基板の積層によって構成される。より詳細には、図11Aが示すように、センサ周辺回路部3およびメモリ周辺回路部17は半導体基板401に形成され、メモリセル部16は半導体基板402に形成され、センサ部2は半導体基板403に形成される。ここで、半導体基板401と半導体基板403とは、ビア13および基板間接続部30,47を介して電気的に接続される。ここで、メモリセル部16を有する基板を第二基板とすると、本実施例では、半導体基板401が第一基板であり、半導体基板402が第二基板であり、センサ部2を有する半導体基板403が第三基板である。
されているため、メモリセル部16とメモリ周辺回路部17とは基板間接続部によって電気的に接続されている必要がある。
実施例4では、メモリ周辺回路部17の全ての要素が1つの基板に形成されているイメージセンサ1を説明した。これに対して、実施例5に係るイメージセンサ1は、メモリ周辺回路部17が2つの基板に形成される。より詳細には、図11Bが示すように、イメージセンサ1において、センサ部2は半導体基板503に形成され、センサ周辺回路部3は半導体基板501に形成される。メモリ9において、メモリセル部16およびメモリ周辺回路部17の一部が半導体基板502に形成され、メモリ周辺回路部17の他の部分が半導体基板501に形成される。ここで、メモリセル部16を有する基板を第二基板とすると、本実施例では、半導体基板501が第一基板であり、半導体基板502が第二基板であり、センサ部2を有する半導体基板503が第三基板である。
図13Aは、実施例5の別の形態である変形例3に係るイメージセンサ1を示す図である。本変形例では、メモリセル部16が形成される半導体基板502において、メモリ周辺回路部17の構成要素の1つであるMOSトランジスタ48が各Word線41の間に形成される。具体的には、図13Aおよび図14が示すように、1つのメモリ周辺回路部17に対して2つのメモリセル部16-1,16-2が形成されており、メモリセル部16-1とメモリセル部16-2との間に、MOSトランジスタ48が形成される。これによれば、Word線41方向のメモリビットセルアレイ接続の制御を行うことができ、メモリの用途やフロアプランに合わせて使用するメモリ容量を選択することができる。
メモリセル部16の間にMOSトランジスタ48が形成されることは、本変形例のような3つの基板を有するようなイメージセンサ1に限らず、2つの基板から構成されるイメージセンサ1に対しても適用可能である。
図13Bは、実施例5の別の形態である変形例4に係るイメージセンサ1を示す図である。本変形例では、メモリセル部16が形成される半導体基板502において、上述したMOSトランジスタ48が各Bit線39の間に形成される。具体的には、図13Bおよび図15が示すように、2つのメモリセル部16-1とメモリセル部16-2との間に、MOSトランジスタ48が形成される。これによれば、Bit線39方向のメモリビットセルアレイ接続の制御を行うことができ、メモリの用途やフロアプランに合わせて使用するメモリ容量を選択することができる。
以上に説明した本発明の各実施例や変形例に記載された構成や処理は、互いに任意に組み合わせて利用できる。なお、上述の各実施例や変形例のそれぞれにおいて、センサ部やセンサ周辺回路部の様々な配置の例を示したが、これには限定されない。つまり、メモリ周辺回路部の少なくとも一部とメモリセル部とが異なる基板に形成されていれば、センサ部およびセンサ周辺回路部は任意の基板に形成されていてもよい。
16:メモリセル部、17:メモリ周辺回路部
Claims (12)
- 第一基板および第二基板を含む複数の基板を積層することによって構成され、前記第一基板と前記第二基板とが電気的に接続されている光電変換装置であって、
信号を記憶するメモリセル部と、
前記メモリセル部を駆動するメモリ周辺回路部と、
光電変換に基づく信号をそれぞれ出力する複数のセンサを備えるセンサ部と、
前記センサ部を駆動する回路および前記センサ部から出力された信号を処理する回路の少なくとも一方を含むセンサ周辺回路部と、
を有し、
前記メモリ周辺回路部の少なくとも一部は、前記第一基板に形成されており、
前記メモリセル部は、前記第二基板に形成されており、
前記メモリ周辺回路部は、前記センサ部が出力する前記信号を前記メモリセル部に記憶させ、
前記センサ部および前記センサ周辺回路部は、前記第二基板に形成されている、
ことを特徴とする光電変換装置。 - 第一基板および第二基板を含む複数の基板を積層することによって構成され、前記第一基板と前記第二基板とが電気的に接続されている光電変換装置であって、
信号を記憶するメモリセル部と、
前記メモリセル部を駆動するメモリ周辺回路部と、
光電変換に基づく信号をそれぞれ出力する複数のセンサを備えるセンサ部と、
前記センサ部を駆動する回路および前記センサ部から出力された信号を処理する回路の少なくとも一方を含むセンサ周辺回路部と、
を有し、
前記メモリ周辺回路部の少なくとも一部は、前記第一基板に形成されており、
前記メモリセル部は、前記第二基板に形成されており、
前記メモリ周辺回路部は、前記センサ部が出力する前記信号を前記メモリセル部に記憶させ、
前記センサ部および前記センサ周辺回路部は、前記第一基板に形成されている、
ことを特徴とする光電変換装置。 - 第一基板および第二基板を含む複数の基板を積層することによって構成され、前記第一基板と前記第二基板とが電気的に接続されている光電変換装置であって、
信号を記憶するメモリセル部と、
前記メモリセル部を駆動するメモリ周辺回路部と、
光電変換に基づく信号をそれぞれ出力する複数のセンサを備えるセンサ部と、
前記センサ部を駆動する回路および前記センサ部から出力された信号を処理する回路の少なくとも一方を含むセンサ周辺回路部と、
を有し、
前記メモリ周辺回路部の少なくとも一部は、前記第一基板に形成されており、
前記メモリセル部は、前記第二基板に形成されており、
前記メモリ周辺回路部は、前記センサ部が出力する前記信号を前記メモリセル部に記憶させ、
前記センサ部は、前記第二基板に形成されており、
前記センサ周辺回路部は、前記第一基板に形成されている、
ことを特徴とする光電変換装置。 - 前記センサ部が出力する信号は、前記センサ部から出力されてから前記メモリセル部に記憶されるまでに、複数回、基板間の伝送が行われる、
ことを特徴とする請求項1または3に記載の光電変換装置。 - 前記メモリ周辺回路部の前記一部は、
メモリシステムの制御を行うメモリ制御部、
前記メモリセル部に含まれるメモリビットセルの行を選択する行デコーダ、
前記メモリセル部に含まれる前記メモリビットセルの列を選択する列デコーダ、
読み書きする信号を増幅する増幅部、
信号の読み書きを行う際の入出力ポート、
のうち少なくともいずれかを含む、
ことを特徴とする請求項1から4のいずれか1項に記載の光電変換装置。 - 前記メモリ周辺回路部および前記メモリセル部によって構成されるメモリは、SRAM(Static Random Access Memory)である、
ことを特徴とする請求項1から5のいずれか1項に記載の光電変換装置。 - 前記メモリセル部と前記メモリ周辺回路部の前記一部とは、複数の銅電極が接触する基板間接続によって電気的に接続されている、
ことを特徴とする請求項1から6のいずれか1項に記載の光電変換装置。 - 前記メモリ周辺回路部の前記一部とは別の部分は、前記第二基板に形成されている、
ことを特徴とする請求項1から7のいずれか1項に記載の光電変換装置。 - 前記メモリ周辺回路部は、マルチプレクサを有し、
前記マルチプレクサは、前記第二基板に形成されている、
ことを特徴とする請求項8に記載の光電変換装置。 - 前記メモリ周辺回路部の全てが、前記第一基板に形成されている、
ことを特徴とする請求項1から9のいずれか1項に記載の光電変換装置。 - 前記メモリセル部を構成するトランジスタは、前記メモリ周辺回路部を構成するトランジスタよりも閾値が高い、
ことを特徴とする請求項10に記載の光電変換装置。 - 前記メモリセル部は、前記メモリ周辺回路部に対して2つ形成されており、
当該2つのメモリセル部の間には、前記メモリ周辺回路部を構成するトランジスタが形成されている、
ことを特徴とする請求項1から11のいずれか1項に記載の光電変換装置。
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