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JP7278365B2 - 表示パネル、ゲート駆動回路及び電子装置 - Google Patents

表示パネル、ゲート駆動回路及び電子装置 Download PDF

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Description

本発明は、表示技術分野に関し、特に表示パネル、ゲート駆動回路及び電子装置に関する。
ＬＴＰＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ－Ｓｉ Ｏｘｉｄｅ）低温ポリシリコン酸化物プロセスは、低温ポリシリコン（ＬＴＰＳ，Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉ）と金属酸化物（Ｏｘｉｄｅ）の２つのプロセスを融合したものであり、つまり、１つの表示パネルにおいて第１薄膜トランジスタ及び第２薄膜トランジスタを同時に形成するものである。
ＬＴＰＯ技術を用いることにより、装置の用途を超低周波表示の分野に拡張して、消費電力を最適化する目的を達成することができる。しかし、低周波実現過程で駆動回路（Ｇａｔｅ Ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ，ＧＯＡと略称）内部ノードの維持（Ｈｏｌｄｉｎｇ）時間が長くなるため、回路のステージ伝送の安定性が低下し、ＧＯＡ回路が故障しやすくなることにより、画面分割現象が発生し、表示効果を低下させる。
したがって、従来技術の問題点を解決するために、表示パネル、ゲート駆動回路及び電子装置を提供する必要がある。
本発明の目的は、回路のステージ伝送の安定性を向上させ、ＧＯＡ回路の故障及び画面分割現象を防止して表示効果を向上させることができる表示パネル、ゲート駆動回路及び電子装置を提供することにある。
上記技術的課題を解決するために、本発明は、ゲート駆動領域を含む表示パネルを提供し、前記ゲート駆動領域の断面構造は、
ポリシリコン半導体層と、
前記ポリシリコン半導体層に設けられ、第１ゲートを含む第１金属層と、
前記第１金属層に設けられ、第１ソース、第１ドレイン及び第２ゲートを含み、前記ポリシリコン半導体層の両端が前記第１ソース及び前記第１ドレインにそれぞれ電気的に接続される第２金属層と、
前記第２金属層に設けられる金属酸化物半導体層と、
前記金属酸化物半導体層に設けられ、第２ソース及び第２ドレインを含み、前記金属酸化物半導体層の両端が前記第２ソース及び前記第２ドレインにそれぞれ電気的に接続される第３金属層と、を含む。
本発明は、カスケード接続されるゲート駆動ユニットを複数含むゲート駆動回路を更に提供し、第ｎ段のゲート駆動ユニットは、
第１薄膜トランジスタ、第２薄膜トランジスタ、第３薄膜トランジスタ、第４薄膜トランジスタ、第５薄膜トランジスタ、第６薄膜トランジスタ及び第７薄膜トランジスタを含み、
前記第１薄膜トランジスタのゲートが第ｎ－２段の走査信号に接続され、ソースが第１電源電圧に接続され、ドレインが第１ノードに接続され、
前記第２薄膜トランジスタのゲートが第１電源電圧に接続され、ソースが第１ノードに接続され、ドレインが前記第３薄膜トランジスタのゲートに接続され、前記第３薄膜トランジスタのソースが第ｎ段のクロック信号に接続され、ドレインが第ｎ段の走査信号を出力するための第１出力端子に接続され、
前記第７薄膜トランジスタのゲートが第ｎ＋１段のクロック信号に接続され、ソースが第１電源電圧に接続され、ドレインが第２ノードに接続され、
前記第６薄膜トランジスタのゲートが第１薄膜トランジスタのドレインに接続され、ドレインが第２ノードに接続され、ソースが第２電源電圧に接続され、
前記第５薄膜トランジスタのゲートが第２ノードに接続され、ドレインが第１ノードに接続され、ソースが第２電源電圧に接続され、
前記第４薄膜トランジスタのゲートが第２ノードに接続され、ドレインが第１出力端子に接続され、ソースが第２電源電圧に接続され、前記第５薄膜トランジスタの半導体層の材料及び／又は前記第６薄膜トランジスタの半導体層の材料は金属酸化物であり、前記第１薄膜トランジスタの半導体層の材料、前記第２薄膜トランジスタの半導体層の材料、前記第３薄膜トランジスタの半導体層の材料、前記第４薄膜トランジスタの半導体層の材料及び前記第７薄膜トランジスタの半導体層の材料はポリシリコンである。
本発明は、上記表示パネルを含む電子装置を更に提供する。
本発明の表示パネル、ゲート駆動回路及び電子装置において、前記表示パネルがゲート駆動領域を含み、前記ゲート駆動領域は、ポリシリコン半導体層と、前記ポリシリコン半導体層に設けられ、第１ゲートを含む第１金属層と、前記第１金属層に設けられ、第１ソース、第１ドレイン及び第２ゲートを含み、前記ポリシリコン半導体層の両端が前記第１ソース及び前記第１ドレインにそれぞれ電気的に接続される第２金属層と、前記第２金属層に設けられる金属酸化物半導体層と、前記金属酸化物半導体層に設けられ、第２ソース及び第２ドレインを含み、前記金属酸化物半導体層の両端が前記第２ソース及び前記第２ドレインにそれぞれ電気的に接続される第３金属層と、を含み、金属酸化物半導体層をさらに追加することにより、対応する薄膜トランジスタのオフ電流を予め設定された値よりも小さくすることで、漏れ電流を低減させることができ、ＧＯＡ回路のステージ伝送の安定性を向上させることができ、ＧＯＡ回路の故障及び画面分割現象を防止することができ、表示効果を向上させることができる。
図１は従来のゲート駆動回路の構造概略図である。 図２は従来のゲート駆動回路の第１の動作タイミングチャートである。 図３は従来のゲート駆動回路の第２の動作タイミングチャートである。 図４は本発明の一実施例の表示パネルの構造概略図である。 図５は本発明の表示パネルの製造方法の第１ステップの構造概略図である。 図６は本発明の表示パネルの製造方法の第２ステップにおける第１サブステップの構造概略図である。 図７は本発明の表示パネルの製造方法の第２ステップにおける第２サブステップの構造概略図である。 図８は本発明の表示パネルの製造方法の第３ステップの構造概略図である。 図９は本発明の表示パネルの製造方法の第４ステップの構造概略図である。 図１０は本発明の表示パネルの製造方法の第５ステップの構造概略図である。 図１１は本発明の表示パネルの製造方法の第６ステップの構造概略図である。 図１２は本発明のゲート駆動回路の構造概略図である。
以下、本発明を実施するための特定の実施例を例示するために、添付されている図面を参照して各実施例を説明する。［上］、［下］、［前］、［後］、［左］、［右］、［内］、［外］、「側面］などの本発明で言及される方向の用語は、単に添付図面を参照する方向に過ぎない。従って、方向の用語は、本発明を説明して理解するために使用され、本発明を限定するためのものではない。図面において、構造的に同様の要素は同じ符号で示されている。
本発明の明細書、特許請求の範囲及び上記添付の図面における「第１」、「第２」などの用語は、異なる対象を区別するためのものであり、特定の順序を説明するためのものではない。また、「含む」及び「有する」という用語、並びにそれらの任意の変形は、非排他的な包含を含むことを意図している。
図１に示すように、従来のゲート駆動回路は第１薄膜トランジスタＮＴ１～第７薄膜トランジスタＮＴ７を含み、前記第１薄膜トランジスタＮＴ１のゲートが第ｎ－２段の走査信号Ｇ（ｎ－２）に接続され、ソースが第１電源電圧ＶＧＨに接続され、ドレインが第１ノードＱ点に接続される。第２薄膜トランジスタＮＴ２のゲートが第１電源電圧ＶＧＨに接続され、ソースが第１ノードＱ点に接続され、ドレインが第３薄膜トランジスタＮＴ３のゲートに接続され、第３薄膜トランジスタＮＴ３のソースが第ｎ段のクロック信号ＣＫ（ｎ）に接続され、ドレインが第ｎ段の走査信号Ｇ（ｎ）を出力するための第１出力端子に接続される。
第７薄膜トランジスタＮＴ７のゲートが第ｎ＋１段のクロック信号ＣＫ（ｎ＋１）に接続され、ソースが第１電源電圧ＶＧＨに接続され、ドレインが第２ノードＰ点に接続される。第６薄膜トランジスタＮＴ６のゲートが第１薄膜トランジスタＮＴ１のドレインに接続され、ドレインが第２ノードＰ点に接続され、ソースが第２電源電圧ＶＧＬに接続される。
第５薄膜トランジスタＮＴ５のゲートが第２ノードＰ点に接続され、ドレインが第１ノードＱ点に接続され、ソースが第２電源電圧ＶＧＬに接続される。
第４薄膜トランジスタＮＴ４のゲートが第２ノードＰ点に接続され、ドレインが第１出力端子に接続され、ソースが第２電源電圧ＶＧＬに接続される。
第１容量Ｃ１の一端が第１薄膜トランジスタＮＴ１のドレインに接続され、第１容量Ｃ１の他端が第２電源電圧ＶＧＬに接続される。
第２容量Ｃ２の一端が第２ノードＰ点に接続され、第２容量Ｃ２の他端が第２電源電圧ＶＧＬに接続される。
第５薄膜トランジスタＮＴ５はＱ点の電位をプルダウンさせ、第６薄膜トランジスタＮＴ６はＰ点の電位をプルダウンさせる。
図２に示すように、ＣＫ１～ＣＫ４はクロック信号を示し、Ｑ（ｎ）はｎ段のゲート駆動ユニットのＱ点の信号を示し、Ｐ（ｎ）はｎ段のゲート駆動ユニットのＰ点の信号を示し、ｔ０は第ｎ段のゲート駆動ユニットのＱ点の充電時間を示し、ｔ１は第ｎ段のゲート駆動ユニットのＱ点ブースト（Ｂｏｏｓｔ）時間を示す。Ｐ点はＱ点が低電位である場合に高電位を維持する。
一つの低周波駆動方式は、クロック信号の間の間隔を増加することである。１ＨＺを例とする。図３に示すように、低周波駆動時の回路の４ＣＫタイミングチャートを示す図である。ｔ３は第ｎ段のゲート駆動ユニットのＱ点の充電時間を示し、ｔ４は第ｎ段のゲート駆動ユニットのＱ点ブースト（Ｂｏｏｓｔ）時間を示し、Ｐ点はＱ点が低電位である場合に高電位を維持する。低周波数（例えば１ＨＺ）動作時において、Ｑ点がハイレベルである期間はｔ３＋ｔ４となる。ここで、ｔ３＋ｔ４がｔ０＋ｔ１よりも大きく、薄膜トランジスタＮＴ５がオフ状態においても、一定の漏れ電流が存在するため、ＧＯＡのステージ伝送の安定性を低下させ、ＮＴ５のオフ電流ＩｏｆｆがＧＯＡ回路の安定化に直接影響することがわかる。
もう一つの低周波駆動方式は、正常６０ＨＺで１フレームを走査し終えると、全ての段のＧＯＡユニットの出力がローレベルとなる。この場合Ｐ点は常に高電位に維持される必要がある。６０ＨＺの場合よりも時間が大幅に延びるものの、薄膜トランジスタＮＴ６がオフ状態においても一定の漏れ電流が存在するため、出力が浮動値（Ｆｌｏａｔｉｎｇ）になるリスクが増加し、表示効果に影響を及ぼす。ＮＴ６のオフ状態電流ＩｏｆｆがＧＯＡ回路の出力信号の安定性に直接影響することが分かる。
図４を参照すると、図４は本発明の一実施例の表示パネルの構造概略図である。
本実施例の表示パネルはゲート駆動領域を含み、前記ゲート駆動領域は、ベース基板１１と、ベース基板１１に順次設けられたバッファ層１２、ポリシリコン半導体層１３、第１絶縁層１４、第１金属層１５、ゲート絶縁層１６、第２金属層１８、第２絶縁層１９及び第３絶縁層１９’、金属酸化物半導体層２０及び第３金属層２２と、を含み、更に第４絶縁層及び画素電極を含むことができる。
一実施形態において、該ベース基板１１はガラス基板であってもよい。
一実施形態において、薄膜トランジスタの導電性能を向上させるために、前記ポリシリコン半導体層１３の材料はポリシリコンである。
第１金属層１５は第１ゲート１５１を含み、更に２つの第１接続部１５２を含むことができる。即ち前記第１ゲート１５１及び前記第１接続部１５２が同一金属層に位置するため、製造工程を簡略化することができる。第１接続部の数はこれに限定されるものではない。
ゲート絶縁層１６が前記第１金属層１５と前記第２金属層１８との間に設けられ、前記ゲート絶縁層１６に第１接続孔（図示せず）が設けられ、前記第２ゲート１８３が前記第１接続孔を介して前記第１接続部１５２に接続される。
第１絶縁層１４及びゲート絶縁層１６に複数の第１コンタクトホールが設けられ、前記第１ソース１８１及び前記第１ドレイン１８２が第１コンタクトホールを介して前記ポリシリコン半導体層１３に接続される。
第２金属層１８が第１ソース１８１、第１ドレイン１８２及び第２ゲート１８３を含み、ポリシリコン半導体層１３、第１ゲート１５１、第１ソース１８１及び第１ドレイン１８２が低温ポリシリコン薄膜トランジスタを構成する。即ち前記第１ソース１８１、前記第１ドレイン１８２及び前記第２ゲート１８３が同一金属層（第２金属層）に位置するため、製造工程を簡略化することができる。他の実施形態において、前記第１ソース１８１、前記第１ドレイン１８２及び前記第２ゲート１８３は異なる金属層に位置することができる。
前記第２ゲート１８３が前記第１接続部１５２に接続される。第１接続部１５２によりポリシリコン薄膜トランジスタが第２ゲート１８３に接続される。第１接続部１５２の数は複数又は１つであってもよい。
また、第２金属層１８は第２接続部１８４をさらに含むことができる。なお、第２接続部１８４の数は複数であってもよい。
一実施形態において、前記金属酸化物半導体層２０の材料はＩＧＺＯ、ＩＧＺＴＯ及びＩＴＺＯのうちいずれか一つを含むことにより、金属酸化物薄膜トランジスタＴ２のオフ電流をさらに低減させることができる。
一実施形態において、第２絶縁層１９が前記第２金属層１８と前記金属酸化物半導体層２０との間に設けられ、第３絶縁層１９’が前記金属酸化物半導体層２０と第３金属層２２との間に設けられ、前記第２接続孔が前記第２絶縁層１９及び前記第３絶縁層１９’を貫通する。前記第２絶縁層１９に複数の第２コンタクトホール（図示せず）が設けられ、前記第２ソース２２１及び前記第２ドレイン２２２が第２コンタクトホールを介して前記金属酸化物半導体層２０に電気的に接続される。他の実施形態において、前記第２ドレイン２２２が前記第２接続孔を介して前記第２接続部１８４に接続される。前記第２接続部１８４によりポリシリコン薄膜トランジスタが第２ソース及び第２ドレインのうち少なくとも１つに容易に接続される。
第３金属層２２は第２ソース２２１及び前記第２ドレイン２２２を含む。前記第２ソース２２１及び／又は前記第２ドレイン２２２は共に前記第２接続部１８４のいずれかに接続される。第２ゲート１８３、第２ソース２２１、第２ドレイン２２２及び金属酸化物半導体層２０は金属酸化物薄膜トランジスタを構成し、金属酸化物薄膜トランジスタは金属酸化物薄膜トランジスタであってもよい。
他の実施例において、ゲート駆動領域の膜層の積層順はこれに限定されない。なお、ゲート駆動領域以外の領域のパネル構造は、従来構造と同様であるので、ここでは説明を省略する。
ゲート駆動領域に金属酸化物薄膜トランジスタを追加することにより、対応する薄膜トランジスタのオフ電流を予め設定された値よりも小さくするため、漏れ電流を低減させ、ＧＯＡのステージ伝送の安定性及び表示効果を向上させることができる。
本発明は、Ｓ１０１～Ｓ１０７を含む表示パネルの製造方法を更に提供する。
Ｓ１０１：ベース基板上にポリシリコン半導体層を製造する。
一実施形態において、ベース基板１１を例えばガラス基板とし、図５に示すように、例えば、ガラス基板を洗浄し、プリベークした後、ガラス基板上にバッファ材料を堆積させてバッファ層１２を形成する。バッファ層１２の材料はＳｉＮｘ、ＳｉＯ２の少なくとも１つを含むことができる。その後、バッファ層１２上にアモルファスシリコンａ－Ｓｉを堆積し、ａ－Ｓｉをラピッドサーマルアニール又はレーザ結晶化して、ａ－Ｓｉ（アモルファスシリコン）をポリシリコン（Ｐｏｌｙ－Ｓｉ）に変換し、ポリシリコン層を得る。その後、フォトリソグラフィ工程及びエッチング工程を用いてポリシリコン層を処理して、半導体層のパターンを定義し、パターニングされたポリシリコン半導体層１３を得る。なお、ポリシリコン半導体層１３の材料はこれに限定されない。
Ｓ１０２：前記ポリシリコン半導体層上に第１金属層を製造する。
図６に示すように、前記ポリシリコン半導体層１３に第１絶縁層１４を順次製造する。第１絶縁層１４は単層膜又は多層膜であり、第１絶縁層１４の材料はＳｉＮｘ及びＳｉＯ２の少なくとも１つを含むことができる。
図７を参照すると、次に、第１絶縁層１４に第１金属層１５を堆積し、前記第１金属層１５をパターン化して、第１ゲート１５１及び第１接続部１５２を得る。
具体的には、第１金属層１５にフォトレジスト層３１を製造し、フォトレジスト層３１をパターン化処理し、パターン化されたフォトレジスト層３１を遮蔽体として用いて第１金属層を１回目エッチングし、第１部分１５１’及び第１接続部１５２を得ることができる。パターニング処理の手順は、露光、現像、エッチングなどの工程を含む。
パターニングされたフォトレジスト層３１を遮蔽体として、第１部分１５１’の両側のポリシリコン半導体層１３に１回目のイオン注入を行い、即ちソースドレイン領域の最外側のポリシリコンをドーピングする（ｎ＋又はｐ＋の高濃度ドープ領域を形成する）。
図７を参照すると、パターニングされたフォトレジスト層３１の両側に２回目エッチングし、エッチング中に、第１部分１５１’の両側もエッチングされて、第１部分１５１’が第１ゲート１５１を形成した後、フォトレジスト層３１を剥離する。第１ゲート１５１を遮蔽体として、第１ゲート１５１の両側のポリシリコン半導体層１３に２回目のイオン注入を行い、即ちソースドレイン領域の中間領域のポリシリコンをドーピングする（ｎ－又はｐーの低濃度ドープ領域を形成する）。第１金属層１５の材料はＭｏ、Ａｌ及びＣｕのうち少なくとも１つを含むことができる。
Ｓ１０３：前記第１ゲート及び前記第２ゲート上に第２絶縁層を製造し、前記第２絶縁層に複数の第１コンタクトホール及び少なくとも１つの第２接続孔が設けられる。
図８に示すように、前記第１ゲート１５１及び前記第１接続部１５２上にゲート絶縁層１６を製造し、前記ゲート絶縁層１６に２つの第１コンタクトホール１６１及び２つの第１接続孔１６２を製造している。前記第２ゲート１８３が前記第１接続孔１６２を介して前記第１接続部１５２に接続される。前記第１ソース１８１及び前記第１ドレイン１８２が第１コンタクトホール１６１を介して前記ポリシリコン半導体層１３に接続される。なお、第１コンタクトホールの数及び第１接続孔の数はこれに限定されない。
Ｓ１０４：前記第２絶縁層上に第２金属層を製造する。
図９に示すように、前記第２絶縁層１６上に第２金属層１８を堆積し、前記第２金属層１８をパターン化して、第１ソース１８１、第１ドレイン１８２、第２ゲート１８３及び第２接続部１８４を得る。第２金属層１８の材料はＭｏ、Ａｌ及びＣｕのうち少なくとも１つを含むことができる。
Ｓ１０５：前記第１ソース及び前記第１ドレイン上に金属酸化物半導体層を製造する。
図１０に示すように、第１ソース１８１、第１ドレイン１８２、前記第２ゲート１８３及び前記第２接続部１８４上に第２絶縁層１９１を製造した後、第１絶縁層１９１上に金属酸化物半導体層２０を堆積するとともに、パターニングして所望のパターンを得る。金属酸化物半導体層２０の材料はＩＧＺＯ、ＩＧＺＴＯ及びＩＴＺＯのうちいずれか一つを含む。
Ｓ１０６：前記金属酸化物半導体層上に第３絶縁層を製造する。
図１１に示すように、金属酸化物半導体層上に第３絶縁層１９２を製造し、前記第３絶縁層１９２に２つの第２コンタクトホール２０１及び２つの第２接続孔２０２を製造する。前記第２ソース２２１が前記第２接続孔２０１を介して前記第２接続部１８４に接続される。前記第２ソース２２１及び前記第２ドレイン２２２が第２コンタクトホール２０２を介して前記金属酸化物半導体層２０に接続される。なお、第２コンタクトホールの数及び第２接続孔の数はこれに限定されない。
Ｓ１０７：前記第３絶縁層上に第３金属層を製造する。
図４に戻り、前記第３絶縁層１９２上に第３金属層２２を製造する。前記第３金属層２２をパターニングして第２ソース２２１、第２ドレイン２２２を得る。第３金属層２２の材料はＭｏ、Ａｌ及びＣｕのうち少なくとも１つを含むことができる。前記方法は更にＳ１０８を含むことができる。
Ｓ１０８：前記第３金属層上に画素電極を製造し、前記画素電極は前記第２コンタクトホールを介して前記第２ドレインに接続される。
例えば、前記第３金属層上に平坦化層を製造し、前記平坦化層にビアホールを製造し、平坦化層及び前記ビアホール内に画素電極を製造し、前記画素電極がビアホールを介して前記第２ドレイン２２２に接続される。
本発明は、上記の任意の表示パネルを含む電子装置を更に提供する。該電子装置は、携帯電話、タブレットＰＣなどの電子製品であってもよい。
図１２に示すように、本発明は、カスケード接続されるゲート駆動ユニットを複数含むゲート駆動回路を更に提供し、第ｎ段のゲート駆動ユニットは、
ゲートが第ｎ－２段の走査信号Ｇ（ｎ－２）に接続され、ソースが第１電源電圧ＶＧＨに接続され、ドレインが第１ノードＱ点に接続される第１薄膜トランジスタＮＴ１と、
ゲートが第１電源電圧ＶＧＨに接続され、ソースが第１ノードＱ点に接続され、ドレインが第３薄膜トランジスタＮＴ３のゲートに接続される第２薄膜トランジスタＮＴ２と、
ソースが第ｎ段のクロック信号ＣＫ（ｎ）に接続され、ドレインが第ｎ段の走査信号Ｇ（ｎ）を出力するための第１出力端子に接続される第３薄膜トランジスタＮＴ３と、
ゲートが第ｎ＋１段のクロック信号ＣＫ（ｎ＋１）に接続され、ソースが第１電源電圧ＶＧＨに接続され、ドレインが第２ノードＰ点に接続される第７薄膜トランジスタＮＴ７と、
ゲートが第２ノードＰ点に接続され、ドレインが第１出力端子に接続され、ソースが第２電源電圧ＶＧＬに接続される第４薄膜トランジスタＮＴ４と、
ゲートが第２ノードＰ点に接続され、ドレインが第１ノードＱ点に接続され、ソースが第２電源電圧ＶＧＬに接続される第５薄膜トランジスタＮＴ８と、
ゲートが第１薄膜トランジスタＮＴ１のドレインに接続され、ドレインが第２ノードＰ点に接続され、ソースが第２電源電圧ＶＧＬに接続される第６薄膜トランジスタＮＴ９と、を含み、
第５薄膜トランジスタＮＴ８はＱ点の電位をプルダウンさせ、第６薄膜トランジスタＮＴ９はＰ点の電位をプルダウンさせ、
前記第５薄膜トランジスタＮＴ８の半導体層の材料及び／又は前記第６薄膜トランジスタＮＴ９の半導体層の材料は金属酸化物であり、前記第１薄膜トランジスタＮＴ１の半導体層の材料、前記第２薄膜トランジスタＮＴ２の半導体層の材料、前記第３薄膜トランジスタＮＴ３の半導体層の材料、前記第４薄膜トランジスタＮＴ４の半導体層の材料及び前記第７薄膜トランジスタＮＴ７の半導体層の材料はポリシリコンである。
即ち第１薄膜トランジスタ～第７薄膜トランジスタはポリシリコン薄膜トランジスタを用い、第５薄膜トランジスタ及び／又は第６薄膜トランジスタは金属酸化物薄膜トランジスタを用いる。
一実施形態において、図１２及び図４に合わせて、前記第１薄膜トランジスタＮＴ１の半導体層、前記第２薄膜トランジスタＮＴ２の半導体層、前記第３薄膜トランジスタＮＴ３の半導体層、前記第４薄膜トランジスタＮＴ４の半導体層及び前記第７薄膜トランジスタＮＴ７の半導体層がいずれもポリシリコン半導体層１３に位置する。
前記第１薄膜トランジスタＮＴ１のゲート、前記第２薄膜トランジスタＮＴ２のゲート、前記第３薄膜トランジスタＮＴ３のゲート、前記第４薄膜トランジスタＮＴ４のゲート及び前記第７薄膜トランジスタＮＴ７のゲートがいずれも第１金属層１５に位置する。
前記第１薄膜トランジスタＮＴ１のソース及びドレイン、前記第２薄膜トランジスタＮＴ２のソース及びドレイン、前記第３薄膜トランジスタＮＴ３のソース及びドレイン、前記第４薄膜トランジスタＮＴ４のソース及びドレイン、前記第７薄膜トランジスタＮＴ７のソース及びドレイン、並びに前記第５薄膜トランジスタＮＴ８のゲート及び／又は前記第６薄膜トランジスタＮＴ９のゲートがいずれも第２金属層１８に位置する。
前記第５薄膜トランジスタＮＴ８の半導体層及び／又は前記第６薄膜トランジスタＮＴ９の半導体層がいずれも金属酸化物半導体層２０に位置する。
前記第５薄膜トランジスタＮＴ８のソース及びドレイン及び／又は前記第６薄膜トランジスタＮＴ９のソース及びドレインがいずれも第３金属層２２に位置する。
一実施形態において、前記第１金属層１５、前記第２金属層１８、前記金属酸化物半導体層２０及び前記第３金属層２２が前記ポリシリコン半導体層１３に順次設けられる。
図１２におけるＮＴ１～ＮＴ４、ＮＴ７は上記のポリシリコン薄膜トランジスタを用い、図１２におけるＮＴ８及びＮＴ９の少なくとも１つは上記金属酸化物薄膜トランジスタを用いることができる。
ゲート駆動領域におけるＮＴ８は金属酸化物薄膜トランジスタを用いる際に、ＮＴ８のオフ電流を予め設定された値よりも小さくするため、漏れ電流を低減させ、ＧＯＡのステージ伝送の安定性及び表示効果を向上させることができる。また、ゲート駆動領域におけるＮＴ９も金属酸化物薄膜トランジスタを用いる際に、ＮＴ９のオフ電流Ｉｏｆｆを低減させ、ＧＯＡ回路の出力信号の安定性及び表示効果を向上させることができる。
本発明の表示パネル、ゲート駆動回路及び電子装置において、前記表示パネルがゲート駆動領域を含み、前記ゲート駆動領域は、ポリシリコン半導体層と、前記ポリシリコン半導体層に設けられ、第１ゲートを含む第１金属層と、前記第１金属層に設けられ、第１ソース、第１ドレイン及び第２ゲートを含み、前記ポリシリコン半導体層の両端が前記第１ソース及び前記第１ドレインにそれぞれ電気的に接続される第２金属層と、前記第２金属層に設けられる金属酸化物半導体層と、前記金属酸化物半導体層に設けられ、第２ソース及び第２ドレインを含み、前記金属酸化物半導体層の両端が前記第２ソース及び前記第２ドレインにそれぞれ電気的に接続される第３金属層と、を含み、金属酸化物半導体層をさらに追加することにより、対応する薄膜トランジスタのオフ電流を予め設定された値よりも小さくすることで、漏れ電流を低減させることができ、ＧＯＡ回路のステージ伝送の安定性を向上させることができ、ＧＯＡ回路の故障及び画面分割現象を防止することができ、表示効果を向上させることができる。
以上、本発明は、好ましい実施例を参照して説明したが、上述した好ましい実施例は、本発明を制限するためのものではなく、当業者であれば、本発明の精神と範囲を逸脱しない限り、様々な変更や修飾を加えることができ、したがって、本発明の保護範囲は、特許請求の範囲によって準じられる。

Claims (18)

  1. ＧＯＡ回路に適用してゲート駆動領域を含む表示パネルであって、前記ゲート駆動領域の断面構造は、
    ポリシリコン半導体層と、
    前記ポリシリコン半導体層上に設けられる第１金属層であって、第１ゲートを含む第１金属層と、
    前記第１金属層上に設けられる第２金属層であって、第１ソース、第１ドレイン及び第２ゲートを含み、前記ポリシリコン半導体層の両端が前記第１ソース及び前記第１ドレインにそれぞれ電気的に接続される第２金属層と、
    前記第２金属層上に設けられる金属酸化物半導体層と、
    前記金属酸化物半導体層上に設けられる第３金属層であって、第２ソース及び第２ドレインを含み、前記金属酸化物半導体層の両端が前記第２ソース及び前記第２ドレインにそれぞれ電気的に接続される第３金属層と、を含み、
    前記第１ゲート、前記第１ソース、前記第１ドレイン及び前記ポリシリコン半導体層は低温ポリシリコン薄膜トランジスタを構成し、
    前記第２ゲート、前記第２ソース、前記第２ドレイン及び前記金属酸化物半導体層は金属酸化物薄膜トランジスタを構成する、表示パネル。
  2. 前記金属酸化物半導体層の材料はＩＧＺＯ、ＩＧＺＴＯ及びＩＴＺＯのうちいずれか一つを含む請求項１に記載の表示パネル。
  3. 前記第２金属層は少なくとも１つの第２接続部を更に含み、前記第２ソース及び／又は前記第２ドレインがいずれも前記第２接続部に接続される請求項１に記載の表示パネル。
  4. 前記ゲート駆動領域は、
    前記第２金属層と前記金属酸化物半導体層との間に設けられる第２絶縁層と、
    前記金属酸化物半導体層と第３金属層との間に設けられる第３絶縁層であって、第２接続孔が前記第２絶縁層及び前記第３絶縁層を貫通する第３絶縁層と、を更に含む請求項３に記載の表示パネル。
  5. 前記第１金属層は少なくとも１つの第１接続部を更に含み、前記第２ゲートが前記第１接続部に接続される請求項１に記載の表示パネル。
  6. 前記ゲート駆動領域は、
    前記第１金属層と前記第２金属層との間に設けられる絶縁層であって、前記絶縁層に第１接続孔が設けられ、前記第２ゲートが前記第１接続孔を介して前記第１接続部に接続される絶縁層を更に含む請求項５に記載の表示パネル。
  7. ＧＯＡ回路に適用してカスケード接続されるゲート駆動ユニットを複数含むゲート駆動回路であって、第ｎ段のゲート駆動ユニットは、
    第１薄膜トランジスタ、第２薄膜トランジスタ、第３薄膜トランジスタ、第４薄膜トランジスタ、第５薄膜トランジスタ、第６薄膜トランジスタ及び第７薄膜トランジスタを含み、
    前記第１薄膜トランジスタのゲートが第ｎ－２段の走査信号に接続され、ソースが第１電源電圧に接続され、ドレインが第１ノードに接続され、
    前記第２薄膜トランジスタのゲートが前記第１電源電圧に接続され、ソースが第１ノードに接続され、ドレインが前記第３薄膜トランジスタのゲートに接続され、
    前記第３薄膜トランジスタのソースが第ｎ段のクロック信号に接続され、ドレインが第ｎ段の走査信号を出力するための第１出力端子に接続され、
    前記第７薄膜トランジスタのゲートが第ｎ＋１段のクロック信号に接続され、ソースが前記第１電源電圧に接続され、ドレインが第２ノードに接続され、
    前記第６薄膜トランジスタのゲートが前記第１薄膜トランジスタのドレインに接続され、ドレインが前記第２ノードに接続され、ソースが第２電源電圧に接続され、
    前記第５薄膜トランジスタのゲートが前記第２ノードに接続され、ドレインが第１ノードに接続され、ソースが前記第２電源電圧に接続され、
    前記第４薄膜トランジスタのゲートが前記第２ノードに接続され、ドレインが前記第１出力端子に接続され、ソースが前記第２電源電圧に接続され、前記第５薄膜トランジスタの半導体層の材料及び／又は前記第６薄膜トランジスタの半導体層の材料は金属酸化物であり、前記第１薄膜トランジスタの半導体層の材料、前記第２薄膜トランジスタの半導体層の材料、前記第３薄膜トランジスタの半導体層の材料、前記第４薄膜トランジスタの半導体層の材料及び前記第７薄膜トランジスタの半導体層の材料はいずれもポリシリコンであり、
    前記第１薄膜トランジスタの半導体層、前記第２薄膜トランジスタの半導体層、前記第３薄膜トランジスタの半導体層、前記第４薄膜トランジスタの半導体層及び前記第７薄膜トランジスタの半導体層がいずれもポリシリコン半導体層に位置し、
    前記第１薄膜トランジスタのゲート、前記第２薄膜トランジスタのゲート、前記第３薄膜トランジスタのゲート、前記第４薄膜トランジスタのゲート、前記第７薄膜トランジスタのゲートは第１ゲートであり、前記第１ゲートがいずれも第１金属層に位置し、
    前記第１薄膜トランジスタのソース及びドレイン、前記第２薄膜トランジスタのソース及びドレイン、前記第３薄膜トランジスタのソース及びドレイン、前記第４薄膜トランジスタのソース及びドレイン、前記第７薄膜トランジスタのソース及びドレインはそれぞれ第１ソース及び第１ドレインであり、前記第５薄膜トランジスタのゲート及び／又は前記第６薄膜トランジスタのゲートは第２ゲートであり、前記第１ソース、前記第１ドレイン、及び前記第２ゲートがいずれも第２金属層に位置し、
    前記第５薄膜トランジスタの半導体層及び／又は前記第６薄膜トランジスタの半導体層がいずれも金属酸化物半導体層に位置し、
    前記第５薄膜トランジスタのソース及びドレイン及び／又は前記第６薄膜トランジスタのソース及びドレインはそれぞれ第２ソース及び第２ドレインであり、前記第２ソース及び前記第２ドレインがいずれも第３金属層に位置し、
    前記第１金属層、前記第２金属層、前記金属酸化物半導体層及び前記第３金属層が前記ポリシリコン半導体層に順次設けられるゲート駆動回路。
  8. 前記第５薄膜トランジスタが第１ノードの電位をプルダウンさせる請求項７に記載のゲート駆動回路。
  9. 前記第６薄膜トランジスタが第２ノードの電位をプルダウンさせる請求項７に記載のゲート駆動回路。
  10. ＧＯＡ回路に適用してゲート駆動領域を含む表示パネルを含む電子装置であって、前記ゲート駆動領域の断面構造は、
    ポリシリコン半導体層と、
    前記ポリシリコン半導体層上に設けられる第１金属層であって、第１ゲートを含む第１金属層と、
    前記第１金属層上に設けられる第２金属層であって、第１ソース、第１ドレイン及び第２ゲートを含み、前記ポリシリコン半導体層の両端が前記第１ソース及び前記第１ドレインにそれぞれ電気的に接続される第２金属層と、
    前記第２金属層上に設けられる金属酸化物半導体層と、
    前記金属酸化物半導体層上に設けられる第３金属層であって、第２ソース及び第２ドレインを含み、前記金属酸化物半導体層の両端が前記第２ソース及び前記第２ドレインにそれぞれ電気的に接続される第３金属層と、を含み、
    前記第１ゲート、前記第１ソース、前記第１ドレイン及び前記ポリシリコン半導体層は低温ポリシリコン薄膜トランジスタを構成し、
    前記第２ゲート、前記第２ソース、前記第２ドレイン及び前記金属酸化物半導体層は金属酸化物薄膜トランジスタを構成する、電子装置。
  11. 前記金属酸化物半導体層の材料はＩＧＺＯ、ＩＧＺＴＯ及びＩＴＺＯのうちいずれか一つを含む請求項１０に記載の電子装置。
  12. 前記第２金属層は少なくとも１つの第２接続部を更に含み、前記第２ソース及び／又は前記第２ドレインがいずれも前記第２接続部に接続される請求項１０に記載の電子装置。
  13. 前記ゲート駆動領域は、
    前記第２金属層と前記金属酸化物半導体層との間に設けられる第２絶縁層と、
    前記金属酸化物半導体層と第３金属層との間に設けられる第３絶縁層であって、第２接続孔が前記第２絶縁層及び前記第３絶縁層を貫通する第３絶縁層と、を更に含む請求項１２に記載の電子装置。
  14. 前記第１金属層は少なくとも１つの第１接続部を更に含み、前記第２ゲートが前記第１接続部に接続される請求項１０に記載の電子装置。
  15. 前記ゲート駆動領域は、
    前記第１金属層と前記第２金属層との間に設けられる絶縁層であって、前記絶縁層に第１接続孔が設けられ、前記第２ゲートが前記第１接続孔を介して前記第１接続部に接続される絶縁層を更に含む請求項１４に記載の電子装置。
  16. 前記第２金属層の材料は、Ｍｏ、Ａｌ及びＣｕのうち少なくとも１つを含むことができる請求項１０に記載の電子装置。
  17. 前記表示パネルは、
    前記ポリシリコン半導体層と前記第１金属層との間に位置する第１絶縁層を更に含む請求項１０に記載の電子装置。
  18. 前記第１絶縁層の材料は、ＳｉＮｘ、ＳｉＯ２の少なくとも１つを含む請求項１７に記載の電子装置。
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