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JP7273494B2 - 光結合装置およびその実装部材 - Google Patents

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Description

本発明の実施形態は、光結合装置およびその実装部材に関する。
１つの電子機器内において異なる電源系が直接結合されると、動作不良を生じることがある。
入出力間が絶縁された光結合装置を用いると、動作不良が抑制できる。たとえば、インバータエアコンなどにおいては交流負荷制御用に多数のフォトカプラーを用いられる。また、半導体自動テスターの信号切り替え用に多数のフォトリレーを用いられる。
これらの用途では、大電流出力が益々要求される。
特開２０１５－５０２８１号公報
大電流出力が可能な光結合装置およびその実装部材を提供する。
実施形態の光結合装置は、実装部材と、第１ＭＯＳＦＥＴと、第２ＭＯＳＦＥＴと、半導体受光素子と、半導体発光素子と、第１配線部と、第２配線部と、第３配線部と、封止樹脂層と、を有する。前記実装部材は、絶縁基板と、入力端子と、出力端子と、第１ダイパッド部と、第２ダイパッド部と、第１ビア貫通電極と、第２ビア貫通電極と、を有する。前記絶縁基板は、上面、第１側面、前記第１側面とは反対の側の第２側面、前記第１側面および前記第２側面につながる第３側面、前記第３側面とは反対側の第４側面、および下面を有し、前記第３側面から前記第４側面に向かう第１方向における前記第１側面および前記第２側面の長さは、前記第１側面から前記第２側面に向かう第２方向における前記第３側面および前記第４側面の長さよりも長い。前記入力端子は、第１リードおよび第２リードを有し前記絶縁基板の前記第１側面の側に設けられた入力端子であって、前記第１リードは前記絶縁基板の前記上面の第１導電領域と、前記第１側面に設けられた切り欠き部の側壁に設けられた第２導電領域と、前記下面の第３領域とを有し、前記第２リードは前記絶縁基板の前記上面の第４導電領域と、前記第１側面の第５導電領域と、前記下面の第６導電領域とを有する。前記出力端子は、第３リードおよび第４リードを有し前記絶縁基板の前記第２側面の側に設けられた出力端子であって、前記第３リードは前記絶縁基板の前記上面の第７導電領域と、前記第２側面の切り欠き部に設けられた第８導電領域と、前記下面の第９導電領域とを有し、前記第４リードは前記絶縁基板の前記上面の第１０導電領域と、前記第２側面の第１１導電領域と、前記下面の第１２導電領域とを有する。前記第１ダイパッド部は、前記第１リードと前記第３リードとの間の前記絶縁基板の前記上面に設けられる。前記第２ダイパッド部は、前記第２リードと前記第４リードとの間の前記絶縁基板の前記上面に設けられる。前記第１ビア貫通電極は、前記絶縁基板に設けられた第１の貫通孔内に設けられ、前記第１ダイパッド部と前記第３リードとを接続する。前記第２ビア貫通電極は、前記絶縁基板に設けられた第２の貫通孔内に設けられ、前記第２ダイパッド部と前記第４リードとを接続する。前記第１リードの前記第１導電領域は、前記第１ダイパッド部と前記第１側面との間に設けられ、前記第２導電領域に接続される第１端部と、前記第１端部から前記第２リードの前記第４導電領域に向かう前記第１方向に延在する第１中間部と、前記第１中間部と前記第４導電領域との間に位置する第２端部と、を含む。前記第１中間部の前記第２方向の幅は、前記第１端部および前記第２端部の前記第２方向の幅よりも狭い。前記第１中間部は、前記第１端部と前記第２端部とをつなぎ、前記第１中間部および前記第２端部は、前記第１側面から離間する。前記第２リードの前記第４導電領域は、前記第２ダイパッド部と前記第１側面との間に設けられ、前記第５導電領域に接続される第３端部と、前記第３端部から前記第１リードの前記第１導電領域に向かって、前記第１方向とは逆方向に延在する第２中間部と、前記第２中間部と前記第１導電領域との間に位置する第４端部と、を含む。前記第２中間部の前記第２方向の幅は、前記第３端部および前記第４端部の前記第２方向の幅よりも狭い。前記第２中間部は、前記第３端部と前記第４端部とをつなぎ、前記第２中間部および前記第４端部は、前記第１側面から離間する。前記第１ＭＯＳＦＥＴは、前記第１ダイパッド部の上に設けられ、前記第１ダイパッド部の外縁の１つに平行な第１側面を有する。前記第２ＭＯＳＦＥＴは、前記第２ダイパッド部の上に設けられ、前記第２ダイパッド部の外縁の１つに平行な第１側面を有する。前記半導体受光素子は、前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとの間隙部を跨ぐように前記第１ＭＯＳＦＥＴの表面のうちの前記第１リード側の一部および第２ＭＯＳＦＥＴの表面のうちの前記第２リード側の一部に接合され、第１および第２ＭＯＳＦＥＴのゲート電極にそれぞれ接続される第１電極と、第１および第２ＭＯＳＦＥＴのソース電極にそれぞれ接続される第２電極と、を有する。前記半導体発光素子は、前記半導体受光素子の受光領域上に接合される。前記第１配線部は、前記第１ＭＯＳＦＥＴの前記表面のうちの前記第３リード側に設けられ、前記第１ＭＯＳＦＥＴの前記ソース電極につながるソースパッドと、前記第２ＭＯＳＦＥＴの前記表面のうちの前記第４リード側に設けられ、前記第２ＭＯＳＦＥＴの前記ソース電極につながるソースパッドと、を前記間隙部を跨いで接続する。前記第２配線部は、前記第１リードの前記第１導電領域の前記第２端部と前記半導体発光素子の一方の電極とを接続する。前記第３配線部は、前記第２リードの前記第４導電領域の前記第４端部と前記半導体発光素子の他方の電極とを接続する。前記封止樹脂層は、前記絶縁基板の前記上面、前記入力端子、前記出力端子、前記第１ダイパッド部、前記第２ダイパッド部、前記第１および第２ＭＯＳＦＥＴ、前記半導体受光素子、および前記半導体発光素子の上に設けられる。
第１の実施形態にかかる光結合装置の模式斜視図である。 図２（ａ）は実装部材の模式平面図、図２（ｂ）はその模式左側面図、図２（ｃ）はその模式右側面図、図２（ｄ）はその模式正面図、である。 図３（ａ）は第１の実施形態にかかる光結合装置の模式平面図、図３（ｂ）はその模式左側面図、図３（ｃ）はその模式右側面図、である。 第１の実施形態のＡ－Ａ線（図３（ａ））に沿った模式断面図である。 第１の実施形態の第１変形例における温度に対するオン抵抗依存性を表すグラフ図である。 比較例の光結合装置にかかる模式斜視図である。 図７（ａ）、（ｂ）は、第１の実施形態の光結合装置におけるＴＳＴの結果を表すグラフ図である。 第１の実施形態にかかる光結合装置の等価回路図である。 図９は変形例にかかる実装部材の下面の模式斜視図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、第１の実施形態にかかる光結合装置の模式斜視図である。
光結合装置は、実装部材と、第１ＭＯＳＦＥＴ８０と、第２ＭＯＳＦＥＴ８２と、半導体受光素子２０と、半導体発光素子３０と、第１配線部６２と、第２配線部６３と、第３配線部６４と、封止樹脂層９９と、を有する。なお、封止樹脂層９９は、成型前として破線で表す。
第１ＭＯＳＦＥＴ８０は、実装部材の第１ダイパッド部７０の上に設けられる。第２ＭＯＳＦＥＴ８２は、実装部材の第２ダイパッド部７２の上に設けられる。２つのＭＯＳＦＥＴ８０、８２は、等間隔でかつ互いに対向するように配置される。ＭＯＳＦＥＴを縦型にすると、チップの裏面がドレイン領域となりダイパッド部を経由して第３リード５１および第４リード５２を含む出力端子５０に接続できるので簡素な構造の光結合装置とすることができる。
半導体受光素子２０は、第１ＭＯＳＦＥＴ８０と第２ＭＯＳＦＥＴ８２との間隙部を跨ぐように第１ＭＯＳＦＥＴ８０の表面の一部および第２ＭＯＳＦＥＴ８２の表面の一部にそれぞれ接合される。半導体受光素子２０の一方の電極は、第１および第２ＭＯＳＦＥＴ８０、８２のゲート電極Ｇにそれぞれ接続され、半導体受光素子２０の他方の電極は、第１および第２ＭＯＳＦＥＴ８０、８２のソース電極Ｓにそれぞれ接続される。
赤外光を放出する半導体発光素子３０は、半導体受光素子２０の表面の受光領域（フォトダイオードアレイにより光起電力を生じる）上に接合される。すなわち、本実施形態は、ＭＯＳＦＥＴ８０、８２と、半導体受光素子２０と、半導体発光素子３０と、が３段に積層されたＣＯＣ（Chip On Chip）構造である。なお、半導体受光素子２０と、半導体発光素子３０と、の間に、透光性および絶縁性を有する接着層９８を設けてもよい。封止樹脂層（破線で表す）９９は、実装部材の表面と、エンキャップ樹脂層９７と、接着層９８と、半導体受光素子２０、半導体発光素子３０の上に設けられる。
第１の実施形態にかかる光結合装置は、２つのＭＯＳＦＥＴを大面積とすることにより大電流出力が可能となる。この場合、チップサイズの増大に伴い実装部材（パッケージの構成要素である）のサイズが大きくなるが、高温・高湿度環境においても信頼性を確保する。
図２（ａ）は実装部材の模式平面図、図２（ｂ）はその模式左側面図、図２（ｃ）はその模式右側面図、図２（ｄ）はその模式正面図、である。
実装部材５は、絶縁基板１０と、第１リード４１および第２リード４２を含む入力端子と、第３リード５１および第４リード５２を含む出力端子と、第１ダイパッド部７０と、第２ダイパッド部７２と、を有する。
絶縁基板１０は、上面１０ａ、第１側面１０ｂ、第１側面１０ｂとは反対の側の第２側面１０ｃ、および下面１０ｄを有する。第１リード４１および第２リード４２は、絶縁基板１０の第１側面１０ｂの側に設けられる。第１リード４１は絶縁基板１０の上面１０ａの第１導電領域４３と、第１側面１０ｂに設けられた切り欠き部Ｋ１に設けられた側壁に設けられた第２導電領域４４と、下面１０ｄの第３導電領域４５とを有する。第２リード４２は絶縁基板１０の上面１０ａの第４導電領域４６と、第１側面１０ｂの切り欠き部Ｋ２に設けられた側壁に設けられた第５導電領域４７と、下面１０ｄの第６導電領域４８とを有する。絶縁基板１０は、たとえば、ガラスエポキシなどからなる基材とすることができる。
第３リード５１および第４リード５２は、絶縁基板１０の第２側面１０ｃの側に設けられる。第３リード５１は絶縁基板１０の上面１０ａの第７導電領域５３と、第２側面１０ｃに設けられた切り欠き部Ｋ２の側壁の第８導電領域５４と、下面１０ｄの第９導電領域５５とを有する。第４リード５２は絶縁基板１０の上面１０ａの第１０導電領域５６と、第２側面１０ｃに設けられた切り欠き部Ｋ２の側壁の第１１導電領域５７と、下面１０ｄの第１２導電領域５８と、を有する。
第１ダイパッド部７０は、第１リード４１と記第３リード５１との間の絶縁基板１０の上面１０ａに設けられる。第２ダイパッド部７２は、第２リード４２と第４リード５２との間の絶縁基板１０の上面１０ａに設けられる。第１リード４１の第１導電領域４３は、端部が第１側面１０ｂを含む平面に含まれる信号入力部４３ｂと、第１側面１０ｂに沿って第４導電領域４６に向かって延在する屈曲部４３ａと、を有する。屈曲部４３ａは信号入力部４３ｂより面積が少ない構造になっており、屈曲部４３ａの先端部は四角形の三辺をなしている。第２リード４２の第４導電領域４６は、端部が第１側面１０ｂを含む面に含まれる信号入力部４６ｂと、第１側面１０ｂに沿って第１導電領域４３に向かって延在する屈曲部４６ａと、を有する。屈曲部４６ａは信号入力部部４６ｂより面積が少ない構造になっており、屈曲部４６ａの先端部は四角形の隣接する二辺ないし三辺をなしている。
第１ダイパッド部７０および第２ダイパッド部７２は第１側面１０ｂおよび第２側面１０ｃにそれぞれ直交する第１の直線１０ｅに関して平行かつ等距離を保ちつつ対向する２つの外縁７０ａ、７２ａを有する。
なお、実装部材５の導電領域は、Ｃｕ基材の上にＮｉを積層し、その表面に、保護層としてＡｕ、Ａｇ、Ｐｄなどを設けることができる。
絶縁基板１０には貫通孔が設けられる。たとえば、第１の貫通孔内に第１ビア貫通電極１１を設けて第１ダイパッド部７０と第３リード５１の第９導電領域５５との間を接続することができる。また。第２の貫通孔内に第２ビア貫通電極１２を設けて第２ダイパッド部７２と第４リード５２の第１２導電領域５８とを接続することができる。
次に、第１の実施形態にかかる光結合装置についてより詳細に説明する。
図３（ａ）は第１の実施形態にかかる光結合装置の模式平面図、図３（ｂ）はその模式左側面図、図３（ｃ）はその模式右側面図、である。
また、図４は、図３（ａ）のＡ－Ａ線に沿った模式断面図である。
なお、図３（ａ）は封止樹脂層９９を成型する前の模式平面図を表す。半導体受光素子３０とＭＯＳＦＥＴ８０、８２の動作領域とは絶縁される。具体的には、ＭＯＳＦＥＴの側の接着領域に絶縁層９６を設けるか、半導体受光素子３０の接着領域の側に絶縁層９８を設けるか、半導体受光素子３０と、ＭＯＳＦＥＴ８０、８２と、の間に、絶縁された導電性シールド膜９８を配置すればよい。導電性シールド膜は、チップ間の輻射ノイズを低減する。導電性シールド膜は、シート状であり、連続体、離散した島状、線上、あるいはこれらを複数組み合わせたものでもよい。
第１配線部６２は、第１ＭＯＳＦＥＴ８０の表面に設けられたソース電極Ｓと、第２ＭＯＳＦＥＴ８２の表面に設けられたソース電極Ｓと、を接続する電流経路とする。第１配線部６２は、ボンディングワイヤなどとすることができる。なお、図１、図３（ａ）～（ｃ）では、第１配線部６２のボンディングワイヤが３本例示されているが本発明はこれに限定されない（大電流を流せればよい）。
次に、第１の実施形態の第１変形例について説明する。２つのＭＯＳＦＥＴのソース電極Ｓの間を複数のボンディングワイヤで接続することができる。図３（ａ）のように、ボンディングワイヤを３本とすることにより大電流制御が容易となる。図３（ａ）では、中央のボンディングワイヤは、隣接する２本のボンディングワイヤよりも長くされる。
第２配線部６３は、第１リード４１の屈曲部４３ａの先端部と半導体発光素子３０の一方の電極とを接続する。第３配線部６４は、第２リード４２の屈曲部４６ａの先端部と半導体発光素子３０の他方の電極とを接続する。第２、３の配線部６３、６４は、たとえば、ボンディングワイヤとすることができる。ボンディングワイヤの長さを短くすると、封止樹脂層による応力の影響が低減できるので好ましい。
第４配線部６５は、半導体受光素子３０の電極２９と第１ＭＯＳＦＥＴ８０のゲート電極Ｇとを接続する。第５配線部６７は、半導体受光素子３０の電極２６と第２ＭＯＳＦＥＴ８２のゲート電極Ｇとを接続する。第６配線部６６は、半導体受光素子３０の電極２７と第１ＭＯＳＦＥＴのソース電極Ｓとを接続する。第７配線部６８は、半導体受光素子３０の電極２３と第２ＭＯＳＦＥＴのソース電極Ｓとを接続する。
第６配線部６６は、第１配線部６２と離間しており、第１ＭＯＦＥＴ８０の中央部近傍に位置する。第７配線部６８は、第１配線部６２と離間しており、第２ＭＯＦＥＴ８２の中央部近傍に設けられる。各々離間し、一方が中央部にあるために素子内に均一に電流を流すことができる。近接し、平行に、長さの異なる配線を平行に設けることによって、樹脂応力によるネック部の剥がれなどにを抑制することが可能であり、信頼性を高める効果がある。また、図４に表すように、エンキャップ樹脂層９７がＭＯＳＦＥＴのソース領域をおおっても良い。エンキャップ樹脂層９７により素子を覆い耐湿性を高めると、封止樹脂層９９内の可動イオンによる特性劣化を防ぐことができる。
図５は、第１の実施形態の第１変形例における温度に対するオン抵抗依存性を表すグラフ図である。
第１変形例は、図３に表すように、第１配線部６２が長さの異なる３本のボンディングワイヤを含む構造とする。縦軸はソース電流が４Ａの時のオン抵抗Ｒon（Ω）、横軸は温度（℃）、である。オン抵抗Ｒonは、０．０２２Ω（＠２５℃）～０．０３２５Ω（＠１２５℃）の間で変化した。第１変形例によれば、ＭＯＳＦＥＴ間のソース電極間ワイヤーボンディング本数を、中央部が長く、長さの異なる複数個に平行配置にするとともに半導体受光素子との接続を併用し、同じく平行配置することで配線抵抗を下げオン抵抗Ｒonを下げられより大電流化が達成できる。また後述する第２の実施形態である複数のビアを設ける事で、放熱性が向上し熱抵抗が下げられることでオン抵抗Ｒonを下げられより大電流化が達成できる。
また、長さの異なるボンディングワイヤを含むワイヤの組み合わせは、単独のワイヤに比べて封止樹脂層９９による変形（ワイヤ流れ、ネック切れ、ボール剥がれなど）が抑制され、ＴＣＴ（Temperature Cycling Test：温度サイクル試験)でのオフ電流Ｉoffの変動などが低減されるので信頼性が高められる。
なお、図３（ａ）において、第１リード４１の屈曲部４３ａに接続される第２配線部６３の先端部のワイヤのボールの位置Ｂ１は、封止樹脂層９９から露出した第１導電領域４３の信号入力部４３ｂの端部からパッケージ内部を見た投影面内にはなく、第１側面１０ｂに沿って水平方向に屈曲延伸した位置とされる。同様に、第２リード４２の屈曲部４６ａに接続される第３配線部６４の先端部のワイヤのボールの位置Ｂ２は、封止樹脂層９９から露出した第４導電領域４６の信号入力部４６ｂの端部からパッケージ内部を見た投影面内にはなく、第１側面１０ｂに沿った水平方向に屈曲延伸した位置とされる。さらに、屈曲部４３ａ、４６ａは、リードに沿って、リードとの密着強度に劣る封止樹脂層９９の剥離部分が中途で幅が狭くなり、両サイドが密着しているため樹脂層の応力方向とずれるため内部に進行することが抑制できるため高温・高湿試験での信頼性が高められる。
図６は、比較例にかかる光結合装置の模式斜視図である。
比較例の光結合装置は、絶縁基板２１０と、第１リード２４１および第２リード２４２を有する入力端子２４０と、第３リード２５２および第４リード２５２を有する出力端子２５０と、ダイパッド２７０上の第１ＭＯＳＦＥＴ２８０と、ダイパッド２７２上の第２ＭＯＳＦＥＴ２８２と、２つのＭＯＳＦＥＴに跨がって設けられた半導体受光素子２２０と、その上に設けられた半導体発光素子２３０と、封止樹脂層２９９と、を有する。ＭＯＳＦＥＴ２８０、２８２と、半導体受光素子２２０と、半導体発光素子２３０と、が３段重ねとなったＣＯＣ構造である。比較例の光結合装置は、たとえば、１．７５ｍｍ（最大）、面積＝１．４５ｍｍ×２．００ｍｍ（標準）などとされる。また、最大オン電流は、１Ａなどである。
これに対して、大電流制御を行う光結合装置では、ＭＯＳＦＥＴのソース有効面積を増やす必要が生じる。すなわち、ＭＯＳＦＥＴのチップサイズを増大する（パッケージサイズも増大する）。たとえば、比較例において、ＭＯＳＦＥＴのサイズを３倍にすると、光結合装置のサイズも３倍に近くなる。このため、ＴＣＴの後、相対的に密着性の弱くなるパッケージ端部の金属と封止樹脂層２９９との界面が剥離し始め、剥離部分がパッケージ全体に広がりやすい。この結果、外部から不純物がパッケージ内部へ侵入したり、剥離の進行によりワイヤボンディングボール部の進行性破壊につながるなど信頼性低下の問題が生じやすい。
また、比較例のパッケージ面積を単純に３倍にすると、ボンディングパッドレイアウトにより、半導体発光素子２３０のチップと、パッケージのボンディングパッドとの間のボンディングワイヤ長が長くなるため封止樹脂層２９９による応力の影響が増大し、ボンディングワイヤ流れ、ボンディングワイヤ剥がれ等が生じ易くなる。また、従来パッケージ面積を単に３倍に拡大した時のオン抵抗Ｒonは、０．０２５Ω（＠２５℃）～０．０４Ω（＠１２５℃）と第１変形例よりも大きかった。
これに対して、第１の実施形態において、大電流化のためにＭＯＳＦＥＴ８０、８２のチップサイズを３倍程度に大きくしても、第１リード４１と半導体発光素子３０とを接続するボンディングワイヤの長さ、および第２リード４２と半導体発光素子３０とを接続するボンディングワイヤの長さを小さくすることができる。このため、ボンディングワイヤ流れ、ボンディングワイヤ剥がれ等を抑制できる。また、第２、３配線部６３、６４のワイヤのボールの位置Ｂ１、Ｂ２は、第１側面１０ｂに露出した第１、２リード４１、４２から水平方向に屈曲延伸した位置とされる。このため、ワイヤボンディング部の進行性破壊を抑制できる。すなわち、パッケージ面積が大きくなっても信頼性レベルを高く維持できる。また、大電流を可能としつつ、３段ＣＯＣ構造により、パッケージサイズの増大を抑制できる。
なお、ソース電流を３倍にすると、２つのソース間を接続する配線部の電流容量を大きくする必要がある。第１の実施形態およびその第１変形例では、２つのソース電極Ｓを互いに対向させ短い距離で接続することにより大電流化できる。なお、２つのＭＯＳＦＥＴの平面パターンが第１の直線１０ｅに関して対称にすると、電気的特性のバランスが良好になる。
図７（ａ）は５３－５６間の順方向のリーク電流が２０ｎＡ＠３１Ｖにおける第１の実施形態の光結合装置におけるＴＳＴの結果を表すグラフ図、図７（ｂ）は５３－５６間の逆方向のリーク電流が２０ｎＡ＠３１ＶにおけるＴＳＴの結果を表すグラフ図、である。
縦軸はオフ電流（ＩＯＦＦ）、横軸は－６５～１５０℃の温度変化の繰り返しサイクル数、である。１０００サイクル経過後、オフ電流ＩＯＦＦは約１００ｎＡと低くボンディングワイアオープンなどが生じていない。
図８は、第１の実施形態にかかる光結合装置の等価回路図である。
半導体受光素子２０は、制御回路２８をさらに有することができる。制御回路２８は、フォトダイオードアレイ２０ａの電極２６、２９と、電極２３、２７と、にそれぞれ接続されている。光信号がオンのとき、制御回路２８は、フォトダイオードアレイ２０ａの電流や電圧をＭＯＳＦＥＴ８０、８２に供給する（たとえば、電極２６、２９と、電極２３、２７との間をオープンにする）。また、光信号がオフのとき、制御回路２８は、ＭＯＳＦＥＴ８０、８２のゲートＧとソースＳとの間を短絡し蓄積された電荷を引き抜き、ＭＯＳＦＥＴ８０、８２をターンオフする（たとえば、電極２６、２９と、電極２３、２７との間をショートする）。
なお、最も簡単な制御回路２８の構成は、電極２６、２９と、電極２３、２７との間に抵抗を接続するものである。このような構成とすると、ソース・コモン接続されたＭＯＳＦＥＴ８０、８２のそれぞれのゲートに電圧を供給できる。
ＭＯＳＦＥＴ８０、８２は、たとえば、ｎチャネルエンハンスメント型とすることができる。ＭＯＳＦＥＴ８０、８２は、フォトダイオードアレイ２０ａの電極２３、２７と接続される。それぞれのゲートは、電極２６、２９と接続され、それぞれのドレインは、出力端子５０となる。
光信号がオンのとき、ＭＯＳＦＥＴ８０、８２はともにオンとなり出力端子を介して、電源や負荷を含む外部回路が接続される。他方、光信号がオフのとき、ＭＯＳＦＥＴ８０、８２はともにオフとなり、外部回路とは遮断される。ソース・コモン接続とすると、第３リード５１と第４リード５２との間でアナログ信号やＡＣ信号の遮断、導通などの切り替えが容易となる。
なお、通常、ドレインとソースとの間には、破線で表すｐｎダイオードＤＩ１、ＤＩ２が設けられ、ＭＯＳＦＥＴ８０、８２がオンのとき、いずれかのダイオードＤＩ１、ＤＩ２を電流経路の一部とすることができる。このように、２つのＭＯＳＦＥＴ８０、８２をソース・コモン接続とすることにより、ＡＣ負荷制御をおこなうことができる。
次に、第１の実施形態の第２変形例について説明する。
図３（ａ）において、２つのＭＯＳＦＥＴ８０、８２のマウントベッド間距離をＤＭで表す。ＭＯＳＦＥＴチップのマウント材には、たとえば、Ａｇペーストなどが用いられる。もし、マウントベッド間距離ＤＭを所定距離以上に保てないと、電界集中する箇所が生じる。このため、その箇所近傍でイオンマイグレーションを生じショートモードとなる。他方、マウントベッド間距離ＤＭを大きくしすぎるとパッケージサイズが大型化するとともに、２つのＭＯＳＦＥＴの間隙部を跨ぐように接着される半導体受光素子３０のマウント強度が低下する。
第２変形例では、マウントベッド間距離ＤＭを０．３ｍｍ以上とする。このとき、８５℃・８５％の高温・高湿環境下において５００時間まで４００Ｖ電圧印加しても耐圧低下は観測されなかった。すなわち、マイグレーションによるショートモードの発生を抑制できた。これに対して、マウントベッド間距離ＤＭが０．１５ｍｍと小さいとき、１００Ｖ以上の耐圧を確保することが困難でありマイグレーションによるショートモードが発生した。
また、空隙部に封止樹脂層９９が充填できる。このため、半導体受光素子２０が持ち上がることなくかつ封止樹脂層９９により周囲を取り囲まれ、密着強度が高められる。この場合、半導体発光素子３０は、ＭＯＳＦＥＴ８０、８２のそれぞれの一部と重なっていることがより好ましい。平面視で半導体発光素子３０が、ＭＯＳＦＥＴの一部と重ならないと、半導体発光素子３０と半導体受光素子２０との接合強度が低下し、かつ半導体受光素子２０とＭＯＳＦＥＴとの接合強度も低下した。あるいは、位置精度が低下により接合面積や光度が低下することが判明した。この結果、密着性が高められ剥がれが抑制できる。
次に、第２の実施形態にかかる光結合装置について説明する。
第２実施形態の光結合装置は、図２（ａ）～（ｄ）に表す実装部材５の変形例を用いる。
図９は、変形例にかかる実装部材の下面の模式斜視図である。
実装部材６は、平面視において、ＭＯＳＦＥＴの投影面よりも大きなダイパッド部を有する。また、実装部材６は、平面視において、ダイパッド部に接合されるＭＯＳＦＥＴないしパッド部の投影面よりも小さい面内に互いに離間した複数、実施形態では４つのビア貫通電極１３、１４をそれぞれ有する。複数のビア貫通電極１３、１４は、平面視で、ＭＯＳＦＥＴ直下に等間隔で幅広く配置することで放熱性の効果を最大限に引き出す構造となっている。
このようにすると、ＭＯＳＦＥＴの上部に接触する封止樹脂層９９の面積の大きさに応じて熱の放散を平均化して下部への熱放散を促進できる。たとえば、１ｍｍ□のＭＯＳＦＥＴに対して４本のビア貫通電極１３、１４を設けると、４本のビア貫通電極の面積の和と同一の面積を有する１本のビア貫通電極を有する構造よりも電気的特性およびパッケージ強度が良好であった、ビア貫通電極１３、１４と接続される第３リード５１および第４リード５２の下面の導電領域５５、５８の電極パターンは、ＭＯＳＦＥＴのチップ面積の少なくとも２０％とし、ＭＯＳＦＥＴチップの配置に応じて中央で分割された対称性があり、パッケージ周辺部に接する部分の面積より四方が接しない部分の方が大きくなるように配置される。このようにすると、マンハッタン現象や実装時のパッケージの偏りおよび回転などの問題が抑制される。
次に、第３の実施形態にかかる光結合装置について説明する。
半導体発光素子３０の上面と、半導体受光素子２０の上側面と、を覆うエンキャップ樹脂層９７をさらに有する。エンキャップ樹脂層９７は、ゲル状シリコーン樹脂またはゴム状シリコーン樹脂を含む。ゲル状シリコーン樹脂は、JIS K 6253typeAにて高度が１０～２４の間である。ゴム状シリコーン樹脂は、JIS K 6253typeAにて高度が３０以上であった。エンキャップ樹脂層９７は、封止樹脂層９９からの引っ張り応力を低減する。なお、エンキャップ樹脂層９７は、第１および第２のＭＯＳＦＥＴ８０、８２の上面を覆い、各配線部のＭＯＳＦＥＴ側接合部分をさらに覆ってもよい。封止樹脂層９９は、エンキャップ樹脂層９７の上に設けられる。封止樹脂層９９は、エポキシ樹脂またはシリコーン樹脂を含む。
封止樹脂層９９を含む光結合装置の厚さを大きくすると、強度が増す。但し封止樹脂層９９が厚くなると、半導体発光素子３０を持ち上げ、半導体受光素子との間に間隙を生じる。このため、光学的結合距離が増加し、光結合特性の低下の問題が生じる。他方、厚さを小さくすると小型化で樹脂層の封止強度が低下する。発明者らが行った－６０～１５０℃のＴＣＴによれば、光結合装置の厚さは、厚さと強度とのトレードオフから１．３ｍｍ程度が好ましいことが判明した。
また、樹脂に含まれる可動イオンの総量を最小化すると高温・高湿下でのイオン活性量を抑制しチップに与える特性影響を緩和することができる。第３の実施形態によれば、封止樹脂層９９によりイオンの影響で耐圧が劣化することが抑制できる。
第１～３の実施形態およびこれらに付随する変形例によれば、大電流出力が可能な光結合装置およびその実装部材が提供される。これらの光結合装置は、入出力間が絶縁された信号伝送装置（フォトカプラー、フォトリレーなど）に広く用いられる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
５、６ 実装部材、１０ 絶縁基板、１０ａ 上面、１０ｂ 第１側面、１０ｃ 第２側面、１０ｄ 下面、１０ｅ 第１の直線、１１ 第１ビア貫通電極、１２ 第２ビア貫通４１ 第１リード、２０ 半導体受光素子、３０ 半導体発光素子、４２ 第２リード、４３ 第１導電領域、４３ａ 屈曲部、４３ｂ 信号入力部、４４ 第２導電領域、４５ 第３導電領域、４６ 第４導電領域、４６ａ 屈曲部、４６ｂ 信号入力部、４７ 第５導電領域、４８ 第６導電領域、５１ 第３リード、５２ 第４リード、５３ 第７導電領域、５４ 第８導電領域、５５ 第９導電領域、５６ 第１０導電領域、５７ 第１１導電領域、５８ 第１２導電領域、６２ 第１配線部、６３ 第２配線部、６４ 第３配線部、７０ 第１ダイパッド部、７０ａ 外縁、７２ 第２ダイパッド部、７２ａ 外縁、８０ 第１ＭＯＳＦＥＴ、８２ 第２ＭＯＳＦＥＴ、９７ エンキャップ樹脂層、９９ 封止樹脂層、Ｇ ゲート電極、Ｓ ソース電極

Claims (9)

  1. 上面、第１側面、前記第１側面とは反対の側の第２側面、前記第１側面および前記第２側面につながる第３側面、前記第３側面とは反対側の第４側面、および下面を有し、前記第３側面から前記第４側面に向かう第１方向における前記第１側面および前記第２側面の長さは、前記第１側面から前記第２側面に向かう第２方向における前記第３側面および前記第４側面の長さよりも長い、絶縁基板と、
    第１リードおよび第２リードを有し前記絶縁基板の前記第１側面の側に設けられた入力端子であって、前記第１リードは前記絶縁基板の前記上面の第１導電領域と、前記第１側面に設けられた切り欠き部の側壁に設けられた第２導電領域と、前記下面の第３領域とを有し、前記第２リードは前記絶縁基板の前記上面の第４導電領域と、前記第１側面の別の切り欠き部の側壁に設けられた第５導電領域と、前記下面の第６導電領域とを有する、入力端子と、
    第３リードおよび第４リードを有し前記絶縁基板の前記第２側面の側に設けられた出力端子であって、前記第３リードは前記絶縁基板の前記上面の第７導電領域と、前記第２側面の切り欠き部の側壁に設けられた第８導電領域と、前記下面の第９導電領域とを有し、前記第４リードは前記絶縁基板の前記上面の第１０導電領域と、前記第２側面の別の切り欠き部の側壁に設けられた第１１導電領域と、前記下面の第１２導電領域とを有する、出力端子と、
    前記第１リードと前記第３リードとの間の前記絶縁基板の前記上面に設けられた第１ダイパッド部と、
    前記第２リードと前記第４リードとの間の前記絶縁基板の前記上面に設けられた第２ダイパッド部と、
    前記絶縁基板に設けられた第１の貫通孔内に設けられ、前記第１ダイパッド部と前記第３リードとを接続する第１ビア貫通電極と、
    前記絶縁基板に設けられた第２の貫通孔内に設けられ、前記第２ダイパッド部と前記第４リードとを接続する第２ビア貫通電極と、
    を備え、
    前記第１リードの前記第１導電領域は、前記第１ダイパッド部と前記第１側面との間に設けられ、前記第２導電領域に接続される第１端部と、前記第１端部から前記第２リードの前記第４導電領域に向かう前記第１方向に延在する第１中間部と、前記第１中間部と前記第４導電領域との間に位置する第２端部と、を含み、前記第１中間部の前記第２方向の幅は、前記第１端部および前記第２端部の前記第２方向の幅よりも狭く、
    前記第１中間部は、前記第１端部と前記第２端部とをつなぎ、前記第１中間部および前記第２端部は、前記第１側面から離間し、
    前記第２リードの前記第４導電領域は、前記第２ダイパッド部と前記第１側面との間に設けられ、前記第５導電領域に接続される第３端部と、前記第３端部から前記第１リードの前記第１導電領域に向かって、前記第１方向とは逆方向に延在する第２中間部と、前記第２中間部と前記第１導電領域との間に位置する第４端部と、を含み、前記第２中間部の前記第２方向の幅は、前記第３端部および前記第４端部の前記第２方向の幅よりも狭く、
    前記第２中間部は、前記第３端部と前記第４端部とをつなぎ、前記第２中間部および前記第４端部は、前記第１側面から離間した、実装部材。
  2. 前記第１ビア貫通電極は、複数設けられ、
    前記第２ビア貫通電極は、複数設けられる、
    請求項１記載の実装部材。
  3. 請求項１または２に記載の実装部材と、
    前記第１ダイパッド部の上に設けられ、前記第１ダイパッド部の外縁の１つに平行な第１側面を有する第１ＭＯＳＦＥＴと、
    前記第２ダイパッド部の上に設けられ、前記第２ダイパッド部の外縁の１つに平行な第１側面を有する第２ＭＯＳＦＥＴと、
    前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとの間隙部を跨ぐように前記第１ＭＯＳＦＥＴの表面のうちの前記第１リード側の一部および前記第２ＭＯＳＦＥＴの表面のうちの前記第２リード側の一部に接合され、前記第１および第２ＭＯＳＦＥＴのゲート電極にそれぞれ接続される第１電極と、前記第１および第２ＭＯＳＦＥＴのソース電極にそれぞれ接続される第２電極と、を有する半導体受光素子と、
    前記半導体受光素子の受光領域上に接合された半導体発光素子と、
    前記第１ＭＯＳＦＥＴの前記表面のうちの前記第３リード側に設けられ、前記第１ＭＯＳＦＥＴの前記ソース電極につながるソースパッドと、前記第２ＭＯＳＦＥＴの前記表面のうちの前記第４リード側に設けられ、前記第２ＭＯＳＦＥＴの前記ソース電極につながるソースパッドと、を前記間隙部を跨いで接続する第１配線部と、
    前記第１リードの前記第１導電領域の前記第２端部と前記半導体発光素子の一方の電極とを接続する第２配線部と、
    前記第２リードの前記第４導電領域の前記第４端部と前記半導体発光素子の他方の電極とを接続する第３配線部と、
    前記絶縁基板の前記上面、前記入力端子、前記出力端子、前記第１ダイパッド部、前記第２ダイパッド部、前記第１および第２ＭＯＳＦＥＴ、前記半導体受光素子、および前記半導体発光素子の上に設けられた封止樹脂層と、
    を備えた光結合装置。
  4. 前記半導体受光素子の前記一方の電極と前記第１ＭＯＳＦＥＴの前記ゲート電極とを接続する第４配線部と、
    前記半導体受光素子の前記一方の電極と前記第２ＭＯＳＦＥＴの前記ゲート電極とを接続する第５配線部と、
    前記半導体受光素子の前記他方の電極と前記第１ＭＯＳＦＥＴの前記ソース電極とを接続する第６配線部と、
    前記半導体受光素子の前記他方の電極と前記第２ＭＯＳＦＥＴの前記ソース電極とを接続する第７配線部と、
    をさらに備え、
    前記第４乃至第７配線部は、前記第１方向に延伸する請求項３記載の光結合装置。
  5. 前記第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴは、それぞれ縦型ＭＯＳＦＥＴである請求項３および４に記載の光結合装置。
  6. 前記第１配線部は長さの異なる複数のボンディングワイヤを含む請求項３～５のいずれか１つに記載の光結合装置。
  7. 前記半導体発光素子と前記半導体受光素子とを覆うエンキャップ樹脂層をさらに備え、
    前記封止樹脂層は、前記エンキャップ樹脂層の上に設けられた請求項３～６のいずれか１つに記載の光結合装置。
  8. 前記エンキャップ樹脂層は、前記第１および第２ＭＯＳＦＥＴをさらに覆う請求項７記載の光結合装置。
  9. 前記エンキャップ樹脂層は、ゲル状シリコーン樹脂またはゴム状シリコーン樹脂を含む請求項７または８に記載の光結合装置。
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