JP7267121B2 - 半導体集積回路装置 - Google Patents

Description

本明細書中に開示されている発明は、半導体集積回路装置に関する。

図６は、半導体集積回路装置の一従来例を示す図である。本従来例の半導体集積回路装置Ｘは、センサなどから外部入力されるアナログ入力信号ＡＩを装置内部で増幅し、これを種々の内部処理に供する機能を備えている。また、半導体集積回路装置Ｘには、アナログ入力信号ＡＩが装置内部で正しく増幅されているか否かを確認するための手段として、増幅信号に応じたアナログ出力信号ＡＯを外部出力する機能も備えている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２００７－３０４０９５号公報

しかしながら、従来の半導体集積回路装置Ｘでは、アナログ入力信号ＡＩの外部入力を受け付けるための端子Ｘ１と、アナログ出力信号ＡＯの外部出力を行うための端子Ｘ２の双方がパッケージＸ３の一辺Ｘ３に並べて設けられていた。

そのため、端子Ｘ１及びＸ２の相互間（例えば、半導体集積回路装置Ｘの外部で端子Ｘ１及びＸ２それぞれに接続される基板配線パターンの並走部相互間、若しくは、半導体集積回路装置Ｘの内部で端子Ｘ１及びＸ２それぞれに接続されるワイヤの並走部相互間）での容量性結合等により、アナログ入力信号ＡＩとアナログ出力信号ＡＯとの間で相互干渉を生じるおそれがあった。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、アナログ入出力相互間の干渉を抑制することのできる半導体集積回路装置を提供することを目的とする。

そこで、本明細書中に開示されている半導体集積回路装置は、アナログ入力信号の外部入力を受け付けるための第１端子と、前記アナログ入力信号を増幅して増幅信号を生成するアンプと、前記増幅信号に応じたデジタル出力信号を生成するロジック部と、前記増幅信号に応じたアナログ出力信号を外部出力するための第２端子と、を有し、前記第１端子は、パッケージの第１辺に設けられており、前記第２端子は、前記第１辺とは異なる第２辺に設けられている構成（第１の構成）とされている。

なお、上記第１の構成から成る半導体集積回路装置は、前記デジタル出力信号を外部出力するための第３端子をさらに有する構成（第２の構成）にするとよい。

また、上記第２の構成から成る半導体集積回路装置において、前記第３端子は、前記第１辺と対向する第３辺に設けられている構成（第３の構成）にするとよい。

また、上記第１～第３いずれかの構成から成る半導体集積回路装置は、前記増幅信号と比較される閾値電圧を外部出力するための第４端子を有し、前記第４端子は、前記第１端子と前記第２端子に隣接しない位置に設けられている構成（第４の構成）にするとよい。

また、上記第２または第３の構成から成る半導体集積回路装置は、前記増幅信号と比較される閾値電圧を外部出力するための第４端子をさらに有し、前記第４端子は、前記第３端子に隣接しない位置に設けられている構成（第５の構成）にするとよい。

また、上記第４または第５の構成から成る半導体集積回路装置は、前記閾値電圧を生成する閾値電圧生成部と、前記増幅信号と前記閾値電圧との比較信号を生成して前記ロジック部に出力するコンパレータと、前記閾値電圧生成部と前記コンパレータとの間に設けられたバッファアンプと、を更に有する構成（第６の構成）にするとよい。

また、上記第１～第６いずれかの構成から成る半導体集積回路装置は、発振器を外部接続するための第５端子をさらに有し、前記第５端子に隣接する端子は、テスト端子、接地端子、または、不使用端子である構成（第７の構成）にするとよい。

また、上記第７の構成から成る半導体集積回路装置において、前記第５端子は、前記パッケージの４辺のうち、前記デジタル出力信号が出力される一辺に設けられた構成（第８の構成）にするとよい。

また、上記第１～第８いずれかの構成から成る半導体集積回路装置において、前記パッケージの四隅に設けられている第６端子は、テスト端子、接地端子、または、不使用端子である構成（第９の構成）にするとよい。

また、上記第３の構成から成る半導体集積回路装置は、前記増幅信号と所定の閾値との比較信号を生成して前記ロジック部に出力するコンパレータをさらに有し、前記アンプ及び前記コンパレータは、前記アンプを上流側とし、前記コンパレータを下流側として、前記第１端子から前記第３端子への信号経路に沿った第１方向に配置されている構成（第１０の構成）にするとよい。

また、上記第１０の構成から成る半導体集積回路装置において、前記コンパレータは、前記第１方向に対して垂直を成す第２方向に複数並べられている構成（第１１の構成）にするとよい。

また、上記第１１の構成から成る半導体集積回路装置において、前記アンプと前記コンパレータとの接続ノードには、前記第２方向に伸びる信号ラインが接続されており、前記信号ラインに接続されたバッファアンプを介して、前記アナログ出力信号が前記第２端子から外部出力される構成（第１２の構成）にするとよい。

また、上記第１２の構成から成る半導体集積回路装置において、前記第２端子は、前記第２辺の中央近傍に設けられている構成（第１３の構成）にするとよい。

また、上記第１～第１３いずれかの構成から成る半導体集積回路装置において、前記アナログ入力信号は、前記第１端子に外部接続された振動子にて受信される信号である構成（第１４の構成）にするとよい。

また、上記第１４の構成から成る半導体集積回路装置は、前記振動子にバースト波を出力する送信手段をさらに有する構成（第１５の構成）にするとよい。

また、上記第１５の構成から成る半導体集積回路装置において、前記送信手段は、前記振動子として外部接続される第１振動子及び第２振動子にそれぞれバースト波を出力する第１出力段及び第２出力段を含んでおり、各出力段の基準電位線は、互いに分離されている構成（第１６の構成）にするとよい。

また、本明細書中に開示されている超音波流量計は、上記第１６の構成から成る半導体集積回路装置と、流体の流れに対して所定の角度を持って流体管路に対向配置される前記第１振動子及び前記第２振動子と、を有する構成（第１７の構成）とされている。

本明細書中に開示されている半導体集積回路装置によれば、アナログ入出力相互間の干渉を抑制することが可能となる。

超音波流量計の全体構成を示す図 半導体集積回路装置のピン配置（第１例）を示す図 半導体集積回路装置のピン配置（第２例）を示す図 ピン配置入れ替え実験に供された半導体集積回路装置の内部構造を示す図 ピン配置入れ替え実験の結果を示す図 送信手段の一構成例を示す図 半導体集積回路装置の一従来例を示す図

＜超音波流量計＞
図１は、超音波流量計の全体構成を示す図である。本図の超音波流量計１００は、第１振動子１及び第２振動子２を備える。なお、第１振動子１及び第２振動子２は、流体の流れに対して所定の角度を持って不図示の流体管路に対向配置される。例えば、第１振動子１は流体の上流側に配置され、第２振動子２は流体の下流側に配置される。

なお、音速をＣとし、流速をｖとすると、流体の上流側から下流側に向かう超音波の伝搬速度は（Ｃ＋ｖ）となり、下流側から上流側に向かう超音波の伝搬速度は（Ｃ－ｖ）となる。この伝搬速度の差（延いては伝搬時間の差）から流速ｖが求められ、さらには流量Ｑ（＝ｖ・Ｓ・Ｋ、ただし、Ｓは流体管路の断面積、Ｋは補正係数）が算出される。

また、超音波流量計１００は、アナログ部３及びロジック部４を含む半導体集積回路装置５と、半導体集積回路装置５の外部に配置された第１発振器６、電池７、遮断弁１１、感震器１２、圧力センサ１３、表示手段１４、及び、マイコン１０等を備える。

第１発振器６は、周波数が例えば３２ｋＨｚ（正確には３２．７６８ｋＨｚ）のクロックを生成する。本書において、第１発振器６で生成するクロックは、“低速クロック”と称される。

アナログ部３は、送信手段３１と、切換手段３２と、変換手段３３と、第１増幅手段３４と、第２増幅手段３５と、第１コンパレータ３６と、第２コンパレータ３７と、第３コンパレータ３８と、内部電源用レギュレータ３９と、を備える。

なお、第１増幅手段３４及び第２増幅手段３５（若しくはこれらと変換手段３３）は、第１振動子１または第２振動子２から外部入力されるアナログ入力信号ＡＩを増幅して受信信号ＥＲ（＝増幅信号）を生成する受信アンプ３Ａとして理解することもできる。

また、アナログ部３は、バイアス部３Ｂとバッファアンプ３Ｃをさらに有している。さらに明示すると、アナログ部３は、閾値電圧生成部３Ｄとバッファアンプ３Ｅを有する。

送信手段３１は、切替手段３２を介して第１振動子１及び第２振動子２の一方にバースト波ＢＵＲＳＴを出力する。なお、バースト波ＢＵＲＳＴは、所定の周波数（例えば５２０ｋＨｚ）で間欠的に発生される矩形波信号や正弦波信号である。バースト波ＢＵＲＳＴのパルス数Ｎは、第１振動子１及び第２振動子２の種類や超音波流量計１００の種類によって適宜設定されるが、例えば、Ｎ＝４～６に設定される。

切替手段３２は、ロジック部４からの送受信方向制御信号ＳＪを受けて、バースト波ＢＵＲＳＴの送信側を第１振動子１と第２振動子２の一方に切り換える。第１振動子１がバースト波ＢＵＲＳＴの送信側とされた場合には、第２振動子２が受信側となり、第２振動子２がバースト波ＢＵＲＳＴの送信側とされた場合には、第１振動子１が受信側となる。

変換手段３３は、切替手段３２を介して第１振動子１または第２振動子２で受信される信号の出力形式を変換する。具体的に述べると、変換手段３３は、上記信号の出力形式が電流出力形式である場合には、電流信号を電圧信号に変換する処理、いわゆるＩ／Ｖ変換処理を行う。一方、上記信号の出力形式が電圧出力形式である場合には、或るレベルの電圧信号を異なるレベルの電圧信号に変換する処理、すなわちＶ／Ｖ変換処理を行う。ただし、このようなＶ／Ｖ変換処理が不要である場合には、変換手段３３を割愛してもよい。

第１増幅手段３４は、第１振動子１または第２振動子２から変換手段３３を介して入力される信号を所定の第１ゲインで増幅することにより、増幅後の信号振幅を所定の大きさに粗調整する。

第２増幅手段３５は、第１増幅手段３４で増幅された信号をさらに所定の第２ゲインで増幅することにより、増幅後の信号振幅を所定の大きさに微調整する。

また、第１増幅手段３４及び第２増幅手段３５のうち、一方がゲイン調整機能を備えているのであれば、他方を割愛することも可能である。ゲイン調整機能を備えた増幅手段としては、ゲインを多段階（例えば２５６段階）に調整することが可能なＰＧＡ（プログラマブルゲイン増幅器）を用いることができる。なお、本書での“受信信号ＥＲ”は、受信アンプ３Ａから出力される増幅信号と同義である。

また、変換手段３３、第１増幅手段３４、及び、第２増幅手段３５には、それぞれ、イネーブル信号ＶＣＣＣＮＴが入力されている。例えば、イネーブル信号ＶＣＣＣＮＴがハイレベルに設定されると、変換手段３３、第１増幅手段３４、及び、第２増幅手段３５がイネーブル状態（＝所定の回路動作を実行できる態勢）となる。

第１コンパレータ３６は、受信信号ＥＲ（＝受信アンプ３Ａの出力信号）のピーク値が所定の範囲に収まっているか否かを検出する。

第２コンパレータ３７は、受信信号ＥＲが所定の閾値を超えているか否かを検出する、いわゆるエンベロープ（包絡線）コンパレータの役割を有する。例えば、第２コンパレータ３７で生成されるエンベロープ比較信号ＥＮＶ＿ＣＭＰは、受信信号ＥＲが所定の閾値電圧ＥＮＶＲＥＦを超えたときにハイレベルとなり、閾値電圧ＥＮＶＲＥＦを下回ったときにローレベルとなる。

第３コンパレータ３８は、受信信号ＥＲのゼロクロス点を検出する。例えば、第３コンパレータ３８で生成されるゼロクロス検出信号ＺＥＲＯ＿ＣＭＰは、受信信号ＥＲがゼロクロス点を超えたときにハイレベルとなり、それを下回ったときにローレベルとなる。

内部電源用レギュレータ３９は、電池７から供給される外部電源電圧（例えば１．８Ｖまたは２．２Ｖ）を安定化してアナログ部３及びロジック部４を駆動するための内部電源電圧を生成する。電池７としては、例えばリチウムイオン電池を用いるとよい。

なお、第１コンパレータ３６、第２コンパレータ３７、及び、第３コンパレータ３８には、それぞれ、イネーブル信号ＡＮＧＣＮＴが入力されている。例えば、イネーブル信号ＡＮＧＣＮＴがハイレベルに設定されると、第１コンパレータ３６、第２コンパレータ３７、及び、第３コンパレータ３８がイネーブル状態となる。

受信アンプ３Ａは、先にも述べたように、第１振動子１または第２振動子２から外部入力されるアナログ入力信号ＡＩを増幅して受信信号ＥＲ（＝増幅信号）を生成する。

バイアス部３Ｂは、受信信号ＥＲ（＝増幅信号）のバイアス電位を設定する。

バッファアンプ３Ｃは、受信アンプ３Ａから出力される受信信号ＥＲの入力を受け付けており、半導体集積回路装置５のテストモードにおいて、上記の受信信号ＥＲ（＝増幅信号）に応じたアナログ出力信号ＡＯを半導体集積回路装置５の外部に出力する。

閾値電圧生成部３Ｄは、先述の閾値電圧ＥＮＶＲＥＦを生成する。

バッファアンプ３Ｅは、閾値電圧生成部３Ｄから入力される閾値電圧ＥＮＶＲＥＦを第２コンパレータ３７に出力する。

ロジック部４は、受信信号ＥＲ（より詳細には各コンパレータ３６～３８の出力信号）に応じたデジタル出力信号ＤＯを生成する回路ブロックであり、制御手段４０と、送受信方向制御手段４２と、第２発振器４３と、第１伝搬時間カウンタ４４と、第３発振器４５と、第２伝搬時間カウンタ４６と、エラーカウンタ４７と、マイコンインターフェース４８と、を備える。

制御手段４０は、ロジック部４の中枢部にあたり、流体（例えばガス）の伝搬時間の測定、第２発振器４３及び第３発振器３４でそれぞれ生成されるクロックの検定、及び、アナログ部３の各種制御を行う。また、制御手段４０は、アナログ部３から入力される各種の信号に基づいて、第１増幅手段３４及び第２増幅手段３５のゲイン調整を行う機能も備えている。なお、上記のゲイン調整に際しては、例えば、最大４０ｄｂ（１００倍）を１２８分割し、１～１２８ステップでデジタル的にゲイン調整を行うことが考えられる。

送受信方向制御手段４２は、制御手段４０またはマイコンインインターフェース４８からの指示に応じて、送受信方向制御信号ＳＪを生成する。

第２発振器４３は、例えば抵抗とキャパシタを用いたＣＲ発振器で構成される。より具体的に述べると、第２発振器４３としては、キャパシタを定電流で充放電させてクロックを生成するＣＲ発振器を採用するとよい。なお、第２発振器４３で生成するクロックの周波数は、例えば４ＭＨｚに設定される。また、第２発振器４３は、ＣＲ発振器ではなく、半導体集積回路装置５の外部に設ける不図示のセラミック発振器に置き換えてもよい。本書において、第２発振器４３で生成するクロックは“中速クロック”と称される。

特に、第２発振器４３を半導体集積回路装置５に内蔵することにより、従前、半導体集積回路装置５の外部に用意していたＣＲ発振器やセラミック発振器の設置を排除することができるので、超音波流量計１００の小型化と廉価化を図ることが可能となる。

第１伝搬時間カウンタ４４は、第２発振器４３で生成したクロックをカウントする。

第３発振器４５は、例えばリングオシレータで構成される。なお、第３発振器４５で生成するクロックの周波数は、例えば５００ＭＨｚに設定される。本書において、第３発振器４５で生成するクロックは“高速クロック”と称される。

第２伝搬時間カウンタ４６は、第３発振器４５で生成したクロックをカウントする。

以上述べたように、“低速クロック”、“中速クロック”、及び、“高速クロック”とは、第１発振器６、第２発振器４３、及び、第３発振器４５でそれぞれ生成される発振信号であり、高速クロックは中速クロックよりも伝達時間が速く、中速クロックは低速クロックよりも伝達時間が速い。言い換えれば、各クロックの周波数については、高速クロック＞中速クロック＞低速クロックという大小関係が成立する。

エラーカウンタ４７は、流体の伝搬時間をＭ回測定したときに発生したエラーの回数をカウントする。ここで、エラーとは、受信信号ＥＲが所定の閾値ＥＲ＿Ｈ＿Ｖｔｈより大きいとき（ハイエラー）、所定の閾値ＥＲ＿Ｌ＿Ｖｔｈより小さいとき（ローエラー）、及び、バースト波ＢＵＲＳＴを送信してから所定の時間が経過したにもかかわらず、受信信号ＥＲが検出されないとき（オーバーフロー）のことをいう。

伝搬時間の測定では、流体管路の上流から下流での測定と下流から上流での測定を１パケットとして、例えば６４パケットの測定を行うが、そのときのエラー回数をカウントするのがエラーカウンタ４７の役割である。例えば、６４パケットの測定のうち、１０回以上のエラーが発生した場合には、アナログ部３の第１増幅手段３４や第２増幅手段３５等において、ゲインの再調整や再設定等が行われることになる。上記のエラー回数については、超音波流量計１００に要求される精度に基づいて任意に設定することが可能である。なお、エラーカウンタ４７を備えていない場合には、超音波流量計１００の精度低下を招くおそれがある。ただし、エラーカウンタ４７は、必須の構成要件ではない。

マイコンインターフェース４８は、第１伝搬時間カウンタ４４、第２伝搬時間カウンタ４６、及び、エラーカウンタ４７からそれぞれ取り出した各種データを半導体集積回路装置５外部のマイコン１０に送り、種々の演算処理を行わせる中継器としての役割を担う。

また、遮断弁１１、感震器１２、圧力センサ１３、及び、表示手段１４等は、超音波流量計１００の付属機能を実現するための手段として半導体集積回路装置５の外部に用意されており、いずれもマイコン１０で制御される。

＜ピン配置＞
図２Ａは、半導体集積回路装置５のピン配置（第１例）を示す図である。半導体集積回路装置５では、そのパッケージ５０として４８ピンのＱＦＰ［Quad Flat Package］（＝パッケージ５０の４辺から１２本ずつ、合計４８本の屈曲ピンを導出したパッケージ）が採用されている。

紙面の上下左右方向をパッケージ５０の平面視における上下左右方向と定義した場合、パッケージ５０の下辺５２（＝第２辺に相当）には、紙面の左側から順に、１～１２ピンが設けられている。パッケージ５０の右辺５３（＝第３辺に相当）には、紙面の下側から順に、１３～２４ピンが設けられている。パッケージ５０の上辺５４（＝第４辺に相当）には、紙面の右側から順に、２５～３６ピンが設けられている。パッケージ５０の左辺５１（＝第１辺に相当）には、紙面の上側から順に、３７～４８ピンが設けられている。以下、各ピンの機能について簡単に説明する。

１ピン（Ｎ．Ｃ．）は、不使用端子である。２ピン（ＶＢＧ）は、バンドギャップ電圧出力端子である。３ピン（ＶＩＮ）は、蓄電池（バッテリ）電源端子である。４ピン（ＳＷＶＲＥＧ）は、Ｈブリッジレギュレータ電源である。５ピン（ＶＲＥＧ）は、ＬＤＯレギュレータ出力端子（アナログブロック電源端子（２．２Ｖ））である。６ピン（ＡＶＳＳ）は、アナロググラウンド端子である。７ピン（Ａ３ＩＮＰ）は、アンプ出力モニター端子である。８ピン（ＥＮＶＲＥＦ）は、エンベロープ閾値電圧モニター端子である。９ピン（ＨＡＬＴ）は、レギュレータ／セラミック振動子コントロール端子である（Ｌ＝オフ，Ｈ＝オン）。１０ピン（ＸＴＯＵＴ）は、セラミック振動子出力端子である。１１ピン（ＸＴＩＮ）は、セラミック振動子入力端子である。すなわち、１０ピンと１１ピンとの間には、第２発振器４３を形成するセラミック振動子が外部接続される。１２ピン（ＴＥＳＴ３）は、テスト入出力端子（通常動作時Ｌ出力）である。

１３ピン（Ｎ．Ｃ．）は、不使用端子である。１４ピン（ＳＣＬ）は、シリアルインターフェースクロック端子である。１５ピン（ＳＤＡ）は、シリアルインターフェースデータ端子である。すなわち、１４ピン及び１５ピンには、マイコン１０が外部接続される。１６ピン（ＶＳＳＩＯ）は、インターフェースグラウンド端子である。１７ピン（ＳＩＯＲＱ）は、測定サイクルチェック端子である。１８ピン（ＤＩＲ）は、下流・上流方向モニタ用信号端子である。１９ピン（ＶＣＣＣＮＴ）は、アンプ電源コントロール端子（Ｌ＝オフ，Ｈ＝オン）である。２０ピン（ＴＥＳＴ４）及び２１ピン（ＴＥＳＴ５）は、テスト入出力端子（通常動作時Ｌ出力）である。２２ピン（ＸＴＯＵＴ２）は、水晶振動子出力端子である。２３ピン（ＸＴＩＮ２）は、水晶振動子入力端子である。すなわち、２２ピンと２３ピンとの間には、第１発振器６を形成する水晶振動子が外部接続される。２４ピン（ＴＥＳＴ６）は、テスト入出力端子（通常動作時Ｌ出力）である。

２５ピン（ＤＶＳＳ）は、デジタルグラウンド端子である。２６ピン（ＲＥＳＥＴ）はリセット入力端子（Ｌで有効）である。２７ピン（ＩＯＲＱ）は、割り込み出力端子である。２８ピン（ＴＥＳＴ０）、２９ピン（ＴＥＳＴ１）、及び、３０ピン（ＴＥＳＴ２）は、テスト入力端子（通常動作時グラウンド接続）である。３１ピン（ＶＲＥＧ２）は、ＬＤＯレギュレータ出力端子（デジタルブロック電源端子（１．８Ｖ））である。３２ピン（ＤＶＤＤ）は、ロジック電源端子（ＰＷＢにおいてＶＲＥＧ２とショート）である。３３ピン（ＺＥＯＵＴ）は、ゼロクロスコンパレータ出力端子である。３４ピン（ＡＮＧＣＮＴ）は、コンパレータ電源コントロール端子（Ｌ＝オフ，Ｈ＝オン）である。３５ピン（ＲＣＯＳＣＲＥＳ）は、ＲＣ発振器（＝第２発振器４３）用の抵抗接続端子である。３６ピン（ＶＳＳＲＣＯＳＣ）は、ＲＣ発振器用のグラウンド端子である。

３７ピン（ＯＳＣＴＥＳＴ）は、アナログテスト入力端子（通常動作時はグラウンド接続）である。３８ピン（ＴＥＳＴＭＯＤＥ）は、テストモード制御端子（０＝オフ，１＝オン、通常動作時グランド接続）である。３９ピン（ＰＡＮＡＴＥＳＴＭＯＤＥ）は、ＰＡＮＡテストモード制御端子（０＝オフ，１＝オン、通常動作時グランド接続）である。４０ピン（ＳＮＨＰ）及び４１ピン（ＳＮＨＬ）は、上流超音波変換端子である。なお、４０ピンと４１ピンとの間には、第１振動子１が外部接続される。４２ピン（ＶＳＳＨＢＲＤＲＶＨ）及び４３ピン（ＶＳＳＨＢＲＤＲＶＬ）は、Ｈブリッジ出力段用のグラウンド端子である。４４ピン（ＳＮＬＮ）及び４５ピン（ＳＮＬＰ）は、下流超音波変換端子である。なお、４４ピンと４５ピンとの間には、第２振動子２が外部接続される。４６ピン（ＡＶＳＳ）及び４７ピン（ＡＶＳＳ）は、アナロググラウンド端子である。４８ピン（Ｎ．Ｃ．）は、不使用端子である。

なお、上記４８本のピンのうち、４０ピン（ＳＮＨＰ）及び４１ピン（ＳＮＨＬ）、並びに、４４ピン（ＳＮＬＮ）及び４５ピン（ＳＮＬＰ）は、アナログ入力信号ＡＩの外部入力を受け付けるための第１端子に相当する。また、７ピン（Ａ３ＩＮＰ）は、受信信号ＥＲ（＝増幅信号）に応じたアナログ出力信号ＡＯを外部出力するための第２端子に相当する。また、１５ピン（ＳＤＡ）は、デジタル出力信号ＤＯを外部出力するための第３端子に相当する。また、８ピン（ＥＮＶＲＥＦ）は、受信信号ＥＲ（＝増幅信号）と比較される閾値電圧ＥＮＶＲＥＦを外部出力するための第４端子に相当する。

ここで、アナログ入力端子として機能する第１端子（４０ピン、４１ピン、４４ピン、及び、４５ピン）は、パッケージ５０の第１辺５１に設けられている。これに対して、アナログ出力端子として機能する第２端子（７ピン）は、第１辺５１とは異なる第２辺５２に設けられている。

このようなピン配置を採用することにより、アナログ入力端子とアナログ出力端子の双方を同一辺に設けていた従来例（図６）と比べて、アナログ入出力相互間の容量性結合等に起因する干渉を抑制することが可能となる。従って、アナログ出力信号ＡＯをモニターしながら、超音波流量計１００の計測精度を高めることができる。

例えば、受信アンプ３Ａが高ゲイン（例えば６０ｄＢ以上）である場合、従来ならば、２０Ｌｈ程度のオフセット流量（＝流体が流れていないゼロ流量時に検出される誤差分）を生じていたが、上記のピン配置を採用することにより、オフセット流量をほぼ０Ｌ／ｈに改善することができる。

なお、本図では、アナログ出力端子を第２辺５２に設けた例を挙げて説明を行ったが、アナログ出力端子は、第１辺５１以外に設ければよいので、第３辺５３または第４辺５４に設けられたピンのいずれかをアナログ出力端子としても構わない。

さらに、半導体集積回路装置５の特徴的な内部構成について述べる。まず、複数のクロックのうち、最も低速であるが最も精度の高い「低速クロック」を生成する第１発振器６の配置位置について説明する。

第１発振器６は、パッケージ５０の４辺のうち、ノイズの少ないロジック出力が行われる一辺（＝右辺５３）の近傍に設けることが望ましい。より具体的に述べると、第１発振器６は、上記の右辺５３と、デジタルグラウンド端子（２５ピン）やテスト端子（２８ピン、２９ピン、３０ピン）が並ぶ上辺５４とによって形成されるパッケージ５０の右上隅近傍に設けることが望ましい。

また、第１発振器６の水晶振動子が接続される２２ピンと２３ピンの両側には、通常動作時にローレベルとされるテスト入出力端子（２１ピン、２４ピン）を設けるとよい。

次に、複数のクロックのうち、２番目の精度を持ち制御クロックとして用いられる「中速クロック」を生成する第２発振器４３の配置位置について説明する。

第２発振器４３は、第１発振器６と同じく、パッケージ５０の４辺のうち、ノイズの少ないロジック出力が行われる一辺（＝右辺５３）の近傍に設けることが望ましい。より具体的に述べると、第２発振器４３は、ロジック部４とマイコン１０とのシリアル通信端子（１４ピン、１５ピン）の近傍に設けるとよい。

また、第２発振器４３のセラミック振動子が接続される１０ピンと１１ピンの少なくとも一方の隣（本図では１１ピンの隣）には、通常動作時にローレベルとされるテスト入出力端子（１２ピン）を設けるとよい。

次に、半導体集積回路装置５内部の信号経路について説明する。アナログ入力端子（４０ピン、４１ピン、４４ピン、４５ピン）をパッケージ５０の左辺５１に配置し、デジタル出力端子（１４ピン、１５ピン）をパッケージ５０の右辺５３に配置したことにより、アナログ入力端子からデジタル出力端子への信号経路が一直線となる。

受信アンプ３Ａ及びコンパレータ３６～３８は、受信アンプ３Ａを上流側とし、コンパレータ３６～３８を下流側として、上記の信号経路に沿った第１方向（＝紙面左右方向）に配置されている。なお、コンパレータ３６～３８それぞれについては、上記の第１方向に対して垂直を成す第２方向（＝紙面上下方向）に並べられている。

また、受信アンプ３Ａとコンパレータ３６～３８との接続ノードには、上記の第２方向に伸びる信号ラインが接続されており、この信号ラインに接続されたバッファアンプ３Ｃを介して、アナログ出力信号ＡＯが半導体集積回路装置５の外部に出力される。なお、バッファアンプ３Ｃは、上記の第２方向に沿って配置されている。

また、アナログ出力端子（７ピン）は、アナログ入力端子（４０ピン、４１ピン、４４ピン、４５ピン）が設けられた左辺５１でも、デジタル出力端子（１４ピン、１５ピン）が設けられた右辺５３でもなく、両者と異なる下辺５２に設けるとよい。

また、アナログ出力端子（７ピン）は、下辺５２の中央近傍に設けることが望ましく、その隣には、アナロググラウンド端子（６ピン）を設けるとよい。

＜ピン配置入れ替え実験＞
図３は、ピン配置入れ替え実験に供された半導体集積回路装置の内部構造を示す図である。本図の半導体集積回路装置２００において、端子Ｔ１は、アナログ入力信号ＡＩの外部入力を受け付けるための第１端子に相当し、ワイヤＷ１を介して半導体チップ２１０に接続されている。一方、端子Ｔ２ａ及びＴ２ｂは、それぞれ、アナログ出力信号ＡＯの外部出力を行うための第２端子に相当する。

なお、ピン配置入れ替え実験では、第１のピン配置（＝端子Ｔ１と同一の辺に設けられた端子Ｔ２ｂがワイヤＷ２ｂを介して半導体チップ２１０のアナログ出力パッドに接続されており、端子Ｔ２ｂからアナログ出力信号ＡＯが外部出力される場合）と、第２のピン配置（＝端子Ｔ１とは異なる辺に設けられた端子Ｔ２ａがワイヤＷ２ａを介して半導体チップ２１０のアナログ出力パッドに接続されており、端子Ｔ２ａからアナログ出力信号ＡＯが外部出力される場合）について、それぞれ、受信待機状態におけるアナログ出力信号ＡＯ（＝受信信号ＥＲ）の挙動を測定した。

図４は、ピン配置入れ替え実験の結果を示す図である。本図の左側で示したように、第１のピン配置（＝従来と同じく、端子Ｔ１と同一の辺に設けられた端子Ｔ２ｂからアナログ出力信号ＡＯを外部出力する場合）では、受信待機状態でもアナログ出力信号ＡＯ（＝受信信号ＥＲ）が閾値電圧ＥＮＶＲＥＦを超えてしまい、誤検知が生じている。

一方、本図の右側で示したように、第２のピン配置（＝従来と異なり、端子Ｔ１とは異なる辺に設けられた端子Ｔ２ａからアナログ出力信号ＡＯを外部出力する場合）では、高ゲイン設定でもアナログ出力信号ＡＯ（＝受信信号ＥＲ）が閾値電圧ＥＮＶＲＥＦを超えず、受信待機状態での誤検知は生じない。

なお、上記したアナログ入出力相互間の干渉抑制を実現するためには、アナログ入力端子とアナログ出力端子をそれぞれ異なる辺に設けることが重要である。なぜなら、アナログ入力端子とアナログ出力端子の双方が同一の辺に設けられている場合には、各端子と半導体チップを繋ぐワイヤが並走することになる。そのため、いくら端子間距離を広げてもワイヤ相互間の容量性結合は避けられない。

これに対して、アナログ入力端子とアナログ出力端子をそれぞれ異なる辺に設けると、各端子と半導体チップを繋ぐワイヤが並走しなくなる。先の図３に即して具体的に説明すると、端子Ｔ１と端子Ｔ２ａとの成す角θは、端子Ｔ１と端子Ｔ２ｂとの成す角φよりも大きくなる。従って、ワイヤ相互間の容量性結合を弱めることが可能となる。

また、アナログ入出力間の干渉抑制効果をより大きくするためには、端子Ｔ２ａをできるだけ端子Ｔ１から離れた位置に設けることが望ましい。

＜その他のピン配置＞
図２Ａに戻り、その他のピン配置についての説明を続ける。パッケージ５０の平面視において、デジタル出力端子として機能する第３端子（１４ピン、１５ピン）は、第１端子（４０ピン、４１ピン、４４ピン、及び、４５ピン）が設けられた第１辺５１ではなく、これと対向する第３辺５３に設けることが望ましい。

このようなピン配置を採用することにより、超音波流量計１００の主信号経路が紙面の左側から右側に向かう直線状となるので、半導体集積回路装置５を搭載する基板上の配線をシンプルにレイアウトすることが可能となる。

また、本図では、閾値電圧ＥＮＶＲＥＦを外部出力するための第４端子（８ピン）を第２端子（７ピン）の隣に設けているが、閾値電圧ＥＮＶＲＥＦの変動抑制を鑑みると、上記の第４端子は、第１端子（４０ピン、４１ピン、４４ピン、及び、４５ピン）及び第２端子（７ピン）のいずれにも隣接しない位置に設けることが望ましい。

さらに、上記と同様の理由により、第４端子は、第１端子（４０ピン、４１ピン、４４ピン、及び、４５ピン）並びに第２端子（７ピン）だけでなく、第３端子（１５ピン）にも隣接しない位置（これらからできるだけ離れた位置）に設けることが望ましい。

上記を鑑みると、例えば、図２Ｂで示すように、２５～３６ピンのいずれか（例えば２９ピン）を第４端子（＝閾値電圧ＥＮＶＲＥＦの外部出力端子）とすることが望ましい。

また、上記と同様の理由により、閾値電圧生成部３Ｄと第２コンパレータ３７との間には、バッファアンプ３Ｅを設けることが望ましい。

また、第１発振器６及び第２発振器４３（特にそれぞれの振動子）を外部接続するための第５端子（２２ピン及び２３ピン、並びに、１０ピン及び１１ピン）の隣には、通常動作時にグランド接続またはオープンとされるテスト端子、接地端子、または、不使用端子（本図のハッチングを付した端子がこれに相当）を設けることが望ましい。

このようなピン配置を採用することにより、第５端子にノイズが重畳し難くなるので、第１発振器６及び第２発振器４３それぞれを安定に動作させることが可能となる。

また、パッケージ５０の四隅（＝第１辺５１～第４辺５４それぞれの両端）に設けられる第６端子（１ピン、１２ピン、１３ピン、２４ピン、２５ピン、３６ピン、３７ピン、及び、４８ピン）は、上記のテスト端子、接地端子、または、不使用端子であるとよい。

このようなピン配置を採用することにより、基板への搭載時にパッケージ５０の四隅で端子間ショートが生じても、半導体集積回路装置５の動作に支障を来さずに済むので、実装信頼性を高めることが可能となる。

＜送信手段＞
図５は、送信手段３１の一構成例を示す図である。本構成例の送信手段３１は、２つのＨブリッジ出力段ＨＢＲ１及びＨＢＲ２を含む。

Ｈブリッジ出力段ＨＢＲ１は、第１振動子１にバースト波を出力する手段であり、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１及びＰ１２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１１及びＮ１２と、を含む。

トランジスタＰ１１及びＰ１２それぞれのソースは、レギュレータ電源ＳＷＶＲＥＧに接続されている。トランジスタＰ１１及びＮ１１それぞれのドレインは、４０ピン（ＳＮＨＰ）に接続されている。トランジスタＰ１２及びＮ１２それぞれのドレインは、４１ピン（ＳＮＨＮ）に接続されている。トランジスタＮ１１及びＮ１２それぞれのソースは、４２ピン（ＶＳＳＨＢＲＤＲＶＨ）に接続されている。

Ｈブリッジ出力段ＨＢＲ２は、第２振動子２にバースト波を出力する手段であり、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２１及びＰ２２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２１及びＮ２２と、を含む。

トランジスタＰ２１及びＰ２２それぞれのソースは、レギュレータ電源ＳＷＶＲＥＧに接続されている。トランジスタＰ２１及びＮ２１それぞれのドレインは、４４ピン（ＳＮＬＮ）に接続されている。トランジスタＰ２２及びＮ２２それぞれのドレインは、４５ピン（ＳＮＬＰ）に接続されている。トランジスタＮ２１及びＮ２２それぞれのソースは、４３ピン（ＶＳＳＨＢＲＤＲＶＬ）に接続されている。

このように、送信手段３１において、Ｈブリッジ出力段ＨＢＲ１及びＨＢＲ２それぞれの基準電位線（ＧＮＤ）は、それぞれ独立のグラウンド端子（４２ピン及び４３ピン）に接続することにより、互いに分離されている。

なお、第１振動子１を用いてバースト波の送信動作が行われるときには、第２振動子２を用いてバースト波の受信動作が行われる。逆に、第２振動子２を用いてバースト波の送信動作が行われるときには、第１振動子１を用いてバースト波の受信動作が行われる。

そのため、仮に、Ｈブリッジ出力段ＨＢＲ１及びＨＢＲ２それぞれの基準電位線（ＧＮＤ）が共通に設けられていると、バースト波の送信動作に起因して、送信側の基準電位が揺れると、受信側の基準電位まで揺れてしまうので、バースト波の受信動作に悪影響を及ぼすおそれがある。一方、Ｈブリッジ出力段ＨＢＲ１及びＨＢＲ２それぞれの基準電位線（ＧＮＤ）を互いに分離しておけば、そのような不具合は生じない。

＜その他の変形例＞
なお、上記実施形態では、ＱＦＰパッケージを採用した半導体集積回路装置を例に挙げたが、パッケージの種類については、何らこれに限定されるものではなく、ＱＦＮ［Quad Flat Non-leaded Package］、ＱＦＪ［Quad Flat J-leaded Package］、ＳＯＰ［Small Outline Package］、ＳＯＮ［Small Outline Non-leaded Package］、ＳＯＪ［Small Outline J-leaded Package］、ないしは、ＤＩＰ［Dual In-line Package］など、少なくとも２辺からリードを導出したパッケージであれば、先に提案したピン配置が有効となる。

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、例えば、超音波式ガス流量計測システムのほか、センサとの接続を必要とするＬＳＩやモジュール製品などに利用することが可能である。

１ 第１振動子
２ 第２振動子
３ アナログ部
４ ロジック部
５ 半導体集積回路装置
６ 第１発振器（低速クロック）
７ 電池
１０ マイコン
１１ 遮断弁
１２ 感震器
１３ 圧力センサ
１４ 表示手段
３１ 送信手段
３２ 切換手段
３３ 変換手段
３４ 第１増幅手段
３５ 第２増幅手段
３６ 第１コンパレータ
３７ 第２コンパレータ
３８ 第３コンパレータ
３９ 内部電源用レギュレータ
３Ａ 受信アンプ
３Ｂ バイアス部
３Ｃ バッファアンプ
３Ｄ 閾値電圧生成部
３Ｅ バッファアンプ
４０ 制御手段
４２ 送受信方向制御手段
４３ 第２発振器（中速クロック）
４４ 第１伝搬時間カウンタ
４５ 第３発振器（高速クロック）
４６ 第２伝搬時間カウンタ
４７ エラーカウンタ
４８ マイコンインターフェース
５０ パッケージ
５１ 左辺（第１辺）
５２ 下辺（第２辺）
５３ 右辺（第３辺）
５４ 上辺（第４辺）
１００ 超音波流量計
２００ 半導体集積回路装置
２１０ 半導体チップ
ＨＢＲ１、ＨＢＲ２ Ｈブリッジ出力段
Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｔ１ 第１端子
Ｔ２ａ、Ｔ２ｂ 第２端子
Ｗ１、Ｗ２ａ、Ｗ２ｂ ワイヤ

Claims (17)

1. アナログ入力信号の外部入力を受け付けるための第１端子と、
   前記アナログ入力信号を増幅して増幅信号を生成するアンプと、
   前記増幅信号に応じたデジタル出力信号を生成するロジック部と、
   前記増幅信号に応じたアナログ出力信号を外部出力するための第２端子と、
   を有し、
   前記第１端子は、パッケージの第１辺に設けられており、前記第２端子は、前記第１辺とは異なる第２辺に設けられていることを特徴とする半導体集積回路装置。
2. 前記デジタル出力信号を外部出力するための第３端子をさらに有することを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記第３端子は、前記第１辺と対向する第３辺に設けられていることを特徴とする請求項２に記載の半導体集積回路装置。
4. 前記増幅信号と比較される閾値電圧を外部出力するための第４端子をさらに有し、
   前記第４端子は、前記第１端子及び前記第２端子に隣接しない位置に設けられていることを特徴とする請求項１～請求項３のいずれか一項に記載の半導体集積回路装置。
5. 前記増幅信号と比較される閾値電圧を外部出力するための第４端子をさらに有し、
   前記第４端子は、前記第３端子に隣接しない位置に設けられていることを特徴とする請求項２または請求項３に記載の半導体集積回路装置。
6. 前記閾値電圧を生成する閾値電圧生成部と、
   前記増幅信号と前記閾値電圧との比較信号を生成して前記ロジック部に出力するコンパレータと、
   前記閾値電圧生成部と前記コンパレータとの間に設けられたバッファアンプと、
   を更に有することを特徴とする請求項４または請求項５に記載の半導体集積回路装置。
7. 発振器を外部接続するための第５端子をさらに有し、
   前記第５端子に隣接する端子は、テスト端子、接地端子、または、不使用端子であることを特徴とする請求項１～請求項６のいずれか一項に記載の半導体集積回路装置。
8. 前記第５端子は、前記パッケージの４辺のうち、前記デジタル出力信号が出力される一辺に設けられていることを特徴とする請求項７に記載の半導体集積回路装置。
9. 前記パッケージの四隅に設けられている第６端子は、テスト端子、接地端子、または、不使用端子であることを特徴とする請求項１～請求項８のいずれか一項に記載の半導体集積回路装置。
10. 前記増幅信号と所定の閾値との比較信号を生成して前記ロジック部に出力するコンパレータをさらに有し、
    前記アンプ及び前記コンパレータは、前記アンプを上流側とし、前記コンパレータを下流側として、前記第１端子から前記第３端子への信号経路に沿った第１方向に配置されていることを特徴とする請求項３に記載の半導体集積回路装置。
11. 前記コンパレータは、前記第１方向に対して垂直を成す第２方向に複数並べられていることを特徴とする請求項１０に記載の半導体集積回路装置。
12. 前記アンプと前記コンパレータとの接続ノードには、前記第２方向に伸びる信号ラインが接続されており、前記信号ラインに接続されたバッファアンプを介して、前記アナログ出力信号が前記第２端子から外部出力されることを特徴とする請求項１１に記載の半導体集積回路装置。
13. 前記第２端子は、前記第２辺の中央近傍に設けられていることを特徴とする請求項１２に記載の半導体集積回路装置。
14. 前記アナログ入力信号は、前記第１端子に外部接続された振動子で受信される信号であることを特徴とする請求項１～請求項１３のいずれか一項に記載の半導体集積回路装置。
15. 前記振動子にバースト波を出力する送信手段をさらに有することを特徴とする請求項１４に記載の半導体集積回路装置。
16. 前記送信手段は、前記振動子として外部接続される第１振動子及び第２振動子にそれぞれバースト波を出力する第１出力段及び第２出力段を含み、各出力段の基準電位線は、互いに分離されていることを特徴とする請求項１５に記載の半導体集積回路装置。
17. 請求項１６に記載の半導体集積回路装置と、
    流体の流れに対して所定の角度を持って流体管路に対向配置される前記第１振動子及び前記第２振動子と、
    を有することを特徴とする超音波流量計。

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