[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP7265502B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7265502B2
JP7265502B2 JP2020049744A JP2020049744A JP7265502B2 JP 7265502 B2 JP7265502 B2 JP 7265502B2 JP 2020049744 A JP2020049744 A JP 2020049744A JP 2020049744 A JP2020049744 A JP 2020049744A JP 7265502 B2 JP7265502 B2 JP 7265502B2
Authority
JP
Japan
Prior art keywords
terminal
semiconductor device
semiconductor element
parallel
exposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020049744A
Other languages
English (en)
Other versions
JP2021150518A5 (ja
JP2021150518A (ja
Inventor
春彦 岩渕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2020049744A priority Critical patent/JP7265502B2/ja
Priority to CN202010895058.2A priority patent/CN113496976B/zh
Priority to CN202210670342.9A priority patent/CN115050719A/zh
Priority to US17/020,435 priority patent/US11373937B2/en
Publication of JP2021150518A publication Critical patent/JP2021150518A/ja
Publication of JP2021150518A5 publication Critical patent/JP2021150518A5/ja
Priority to US17/824,877 priority patent/US11764132B2/en
Application granted granted Critical
Publication of JP7265502B2 publication Critical patent/JP7265502B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明の実施形態は、半導体装置に関する。
表面実装型パッケージとして、樹脂パッケージからのリードの延伸をなくし、樹脂パッケージの下面に電極を露出させた、いわゆるノンリーデッドパッケージ（non-leaded package）の半導体装置が一般に知られている。ノンリーデッドパッケージを採用した半導体装置は、矩形状の半導体素子をリードフレームとともに樹脂パッケージで封止して得られる構造を有している。
半導体装置は、たとえばエッチング等のパターンニングが施された金属製のリードフレームを適宜切断することにより形成されるアイランドと、このアイランドの周囲に配置される複数のリードとを備えている。このような半導体装置には、小型化がより一層求められている。このため、リードを樹脂パッケージの四隅に形成し、半導体素子は、樹脂パッケージに対して斜め４５度に一般に配置される。
ところが、半導体素子は、樹脂パッケージに対して斜め４５度に配置するためには、半導体素子の回転処理などが必要とされ、生産の効率が低下してしまう恐れがある。
特開２０１８－１２５５３０号公報
本発明が解決しようとする課題は、小型化とともに生産性の向上が可能である半導体装置を提供することである。
本実施形態に係る半導体装置は、半導体素子と、第１端子と、複数の第２端子と、内包部と、を備える。半導体素子は、矩形状である。第１端子は、上面に半導体素子の裏面が接合される。複数の第２端子は、第１端子の周囲に配置される。内包部は、半導体素子の表面と複数の第２端子の上面との間に架設される導電線、半導体素子、第１端子、及び複数の第２端子を封止し、第１辺、第２辺、第３辺、及び第４辺を含む矩形状である底面と、それぞれ第１辺、第２辺、第３辺、及び第４辺に接する第１側面、第２側面、第３側面、及び第４側面と、を有する内包部であって、第１側面と第３側面が対向し、第２側面と第４側面が対向する。複数の第２端子は、内包部の４隅に、底面から露出して配置され、半導体素子の各辺は、第１辺、第２辺、第３辺、及び第４辺と対向し、第１端子は、第１側面及び第３側面から離間し、下面が底面から露出し、一部が第２側面及び第４側面から露出する。
一実施形態に係る半導体装置の構成を示すブロック図。 樹脂封止体内の複数の半導体装置１の配置例を示す図。 比較例に係る半導体装置の構成を示す図。 変形例に係る半導体装置の構成を示す図。
以下、本発明の実施形態に係る半導体装置について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は、本発明の実施形態の一例であって、本発明はこれらの実施形態に限定して解釈されるものではない。また、本実施形態で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号又は類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。
（一実施形態）
図１を用いて、第１実施形態に係る半導体装置１の構成を説明する。図１は、半導体装置１の構成を説明する図である。図１（Ａ）は、半導体装置１の下面図である。図１（Ｂ）は、半導体装置１の上面図である。図１（Ｃ）は、図１（Ｂ）のＡ－Ａ断面図である。図１（Ｄ）は、図１（Ｂ）のＢ－Ｂ断面図である。なお、本実施形態では半導体装置１の上面から下面に向かう方向をＺ方向で示し、Ｚ方向に直交する方向をＸ方向、及びＹ方向で示す。
図１に示すように、半導体装置１は、４つのリード２と、アイランド３と、半導体素子４と、ボンディングワイヤ５と、樹脂パッケージ６とを備える。半導体装置１は、直方体である。半導体装置１の大きさは特に限定されない。図１（Ａ）の破線５０は、図３を用いて後述する比較例のリード５０を示し、破線６０は後述する比較例のアイランド６０の形成例を示す。図１（Ｂ）は、樹脂パッケージ６を透過した上面図である。このため、実際には、半導体装置１の上面が樹脂パッケージ６に覆われる。図１（Ｂ）の破線２００は、図１（Ａ）に示すリード２を示し、破線３００はアイランド３の下面パターンを示す。
図２は、樹脂封止体４００内の複数の半導体装置１の配置例を示す図である。
図２に示すように、樹脂封止体４００内に複数の半導体装置１が配置されている。樹脂封止体４００のリードフレーム５００を樹脂ごと切除することにより、半導体装置１が生成される。
リード２、及びアイランド３の材質は特に限定されず、例えばＣｕである。例えば、リード２、及びアイランド３は、同一の金属板から形成されており、互いの最大厚さが同じである。なお、本実施形態に係るアイランド３が第１端子に対応し、リード２が第２端子に対応し、ボンディングワイヤ５が導電線に対応し、樹脂パッケージ６が内包部に対応する。
４つのリード２は、アイランド３、及び半導体素子４から離間している。すなわち、本実施形態においては、４つのリード２が、アイランド３、及び半導体素子４を挟んで離間配置されている。このように、４つのリード２は、樹脂パッケージ６の４隅に配置されている。この場合、図２Ａの矢印Ｗ２で示すように、半導体装置１の側面において、樹脂パッケージ６がリード２を覆っている縁部を有しても良い。
各リード２は、樹脂パッケージ６の底面から露出したノンエッチング部分と、下面側において樹脂パッケージ６に覆われ、ノンエッチング部分よりも厚みが小さい端子ハーフエッチング部２ａと、を有する。端子ハーフエッチング部２ａは、ノンエッチング部から、アイランド３及び隣接するリード２に向かって、所定の長さ（幅）延在する。端子ハーフエッチング部２ａは、たとえば、ケミカルエッチングまたは潰し加工により形成することができる。端子ハーフエッチング部２ａには、樹脂パッケージ６の材料が入り込んで、覆っている。
本明細書において、リード２及びアイランド３の下面及びその形状とは、樹脂パッケージ６の底面から露出したノンエッチング部及びその形状を指す。リード２及びアイランド３の形状あるいは上面の形状とは、平面視において、ノンエッチング部とハーフエッチング部とを合わせた形状を指す。リード２及びアイランド３は、ノンエッチング部とハーフエッチング部とが、上面において滑らかに連続する。リード２及びアイランド３の上面は、リード２及びアイランド３の下面が、ハーフエッチングの幅分の大きくなった形状を有する。
各リード２の下面は、端子ハーフエッチング部２ａを除いて、樹脂パッケージ６の底面で露出し、配線基板（図示せず）と接続する外部端子として機能する。
リード２の下面は、５角形形状をしており、半導体素子４の一組の対向する辺と平行な辺２０、２２と、半導体素子４の他方の組の対向する辺と平行な辺２１、２３と、を有する。各リード２は、さらに半導体素子４のいずれの辺とも非平行で、例えば４５度傾いた辺２４を有する。辺２３は辺２０より短い。
リード２の上面は、５角形形状をしており、半導体素子４の一組の対向する辺と平行な辺１２０、１２２と、半導体素子４の他方の組の対向する辺と平行な辺１２１、１２３と、を有する。各リード２は、さらに半導体素子４のいずれの辺とも非平行で、例えば４５度傾いた辺１２４を有する。辺１２３は辺１２０より短い。
アイランド３の下面は、略菱形をしている。なお、本実施形態に係るアイランド３の下面は、菱形の角を丸めた、例えば削除した形状をしている。アイランド３の下面における菱形の各辺が樹脂パッケージ６の各辺と平行にならないように形成される。言い換えると、アイランド３の下面は、２組の互いに平行な対辺を有する形状である。アイランド３の２組の対辺は、樹脂パッケージ６のいずれの辺とも平行でない。さらに、アイランド３の下面のＸ方向の長さは、Ｙ方向の長さよりも長い。アイランド３の上面において、３０ａ、３０ｂをのぞいた部分も略菱形であり、略菱形形状についてアイランド３の下面と同様のことがいえる。
また、アイランド３の下面は、樹脂パッケージ６の底面で露出している。さらに、アイランド３には、リード２と対向する側面において、アイランドハーフエッチング部３ａが形成される。アイランドハーフエッチング部３ａには、樹脂パッケージ６の材料が入り込んでいる。言い換えると、各リード２は、樹脂パッケージ６の底面から露出したノンエッチング部分と、下面側において樹脂パッケージに覆われ、ノンエッチング部分よりも厚みが小さく、アイランドハーフエッチング部２ａとを有する。アイランドハーフエッチング部２ａは、ＸＹ平面上において、ノンエッチング部から、所定の長さ（幅）延在する。これにより、アイランド３と樹脂パッケージ６との接合強度を上げることが可能である。アイランドハーフエッチング部３ａは、たとえば、ケミカルエッチングまたは潰し加工により形成することができる。
アイランド３のアイランドハーフエッチング部３ａは、Ｘ方向に延出するつり腕部３０ａ、３０ｂを有する。図２に示すように、つり腕部３０ａ、３０ｂがリードフレーム５００に接続されることで、アイランド３がリードフレーム５００から脱落することが防止される。なお、本実施形態では、図２に示すように、切断する前に隣接するリードフレーム５００と接続されるアイランド３の領域３０ａ、３０ｂをつり腕部、或いは、吊りピンと称することとする。Ｚ方向の平面視において、複数のリード２は、樹脂パッケージ６のＸ方向に延在する２辺のそれぞれの端部に配置される。Ｙ方向において隣接する端部間に形成された２つのスペースＡ２には、つり腕部３０ａ、３０ｂが含まれる。
一方で、Ｚ方向の平面視において、アイランド３は、Ｘ方向に延在する２辺と離間している。言い換えると、アイランド３は、Ｚ方向及びＸ方向と平行な樹脂パッケージ６側面から離間する。このため、Ｚ方向の平面視において、アイランド３と、樹脂パッケージ６のＸ方向に延在する２辺と接しない領域Ｂ２を設けることが可能となる。
図１（Ｂ）つまりＺ方向の平面視において、つり腕部３０ａ、３０ｂが、樹脂パッケージ６の対向するに２辺に接する点は、離間した少なくとも２点である。図１（Ａ）に示すように、平面視において、つり腕部３０ａ、３０ｂの２点の間にアイランド３の中点が位置する。
半導体素子４（半導体チップ）は、矩形状を有する。半導体素子４は、機能素子が形成されている側の表面（デバイス形成面）を上方に向けた状態で、その裏面が接合剤を介してアイランド３に接合されている。接合材は、例えば非導電性の接合材であるが、導電性の接合材を使用することもできる。
半導体素子４の辺と、樹脂パッケージ６の辺とのなす角度が２０度以下である。より好ましくは、半導体素子の辺と、樹脂パッケージ６の辺とは平行である。図１（Ｂ）に示すように、Ｚ方向の平面視において、Ｘ方向に隣接する２つのリード２の間に、半導体素子４の角は含まれない。Ｚ方向の平面視において、Ｙ方向に隣接する２つのリード２の間に半導体素子４の角が含まれる。
半導体素子４の表面には、各リード２と対応したパッド４ａが形成されている。各パッド４ａには、ボンディングワイヤ５の一端が接合されている。ボンディングワイヤ５の他端は、各リード２における上面に接合されている。これにより、半導体素子４は、ボンディングワイヤ５を介して、リード２と電気的に接続される。
図３を用いては、第１実施形態に係る半導体装置１の比較例１ａの構成を説明する。図３は、半導体装置１ａの構成を説明する図である。図３（Ａ）は、半導体装置１ａの下面図である。図３（Ｂ）は、半導体装置１ａの上面図である。図３（Ｃ）は、図３（Ｂ）のＡ－Ａに沿う断面図である。図３（Ｄ）は、図３ＢのＢ－Ｂに沿う断面図である。
図３に示すように、半導体装置１ａは、４つのリード５０と、アイランド６０と、半導体素子４と、ボンディングワイヤ５と、樹脂パッケージ６とを備える。半導体装置１ａは、直方体である。半導体装置１と半導体装置１ａとが有する、半導体素子４及び樹脂パッケージ６を有する。図３（Ｂ）は、樹脂パッケージ６を透過した上面図である。このため、実際には、半導体装置１の上面が樹脂パッケージ６に覆われる。図３（Ｂ）の破線２００ａは、図３（Ａ）に示すリード５０を示す。半導体素子４は、例えば、アイランド６０の下面パターンと同一の形状を有し、アイランド６０の下面パターンの直上に設けられる。
図３（Ａ）に示すように、下面において、各リード５０の１辺及びアイランド６０の４辺は、樹脂パッケージ６の辺に対して所定角度傾けて、例えば４５度傾けて配置される。つまり、下面において、各リード５０の１辺は、アイランド６０のいずれかの辺と間隔をあけて、平行に配置される。
比較例の半導体装置１ａでは、半導体素子４の辺が樹脂パッケージ６の辺に対して４５度に合わせて配置される。これにより、半導体装置１ａは、アイランド６０とリード５０の面積を大きくとりながら、パッケージ６の４隅に設けられたリード５０の上面と半導体素子４の下面とを離間して配置している。
比較例の半導体装置１ａの製造時には、半導体素子４の辺を樹脂パッケージ６の辺に対して４５度に合わせる回転操作が必要となる。一般に、半導体素子４の位置合わせは、回転操作を伴う場合、正確性が低下する。比較例では、半導体素子４の角の一つを４５度で切り取り、切り取られて生じた辺をＸ方向に合わせることで、回転操作時の位置合わせの正確性を向上させている。また、アイランド６０の面積を大きくとることで、半導体素子４の位置合わせマージンを大きくとっている。矩形状である半導体素子４の頂点が樹脂パッケージ６の辺に近接する。
さらに、リード５０は、三角形の形状をしている。なお、本実施形態に係るアイランド６０の下面は、三角形の角を丸めた、例えば削除した形状をしている。アイランド６０のつり腕部が樹脂パッケージ６の各辺に延出する。アイランド３の面積が大きいことと相まって、Ｘ方向においても、Ｙ方向においても、アイランド６０と各リード５０とが近接し、短絡する可能性が高くなってしまう。
比較例の吊り腕部は、Ｘ方向及びＹ方向に延在しており、アイランド６０がリードフレームに接続しているときに、ずれたり、ねじれたりすることを防ぐ。
実施例１の半導体装置１は、Ｙ方向に延在する吊り腕部が設けられないため、領域Ｂ２を大きくとることができる。これにより、Ｘ方向における、リード２の辺１２１とアイランド３のクリアランスを広く取る事が可能となっている。このため、更なる小型化が進んだ場合においても、リードフレームをＸ方向に延在する線に沿って切断する時に、メタル引きずり等により生じる可能性があるリード２とアイランド３との短絡を抑制できる。
半導体装置１のアイランド３は、Ｙ方向の長さがＸ方向の長さよりも小さい略ひし形の形状を有する。このため、Ｘ方向において、樹脂パッケージ６側面の端部から中点に向かうにつれて、アイランド３と各リード２の辺２４との距離が大きくなる。
リード２は、Ｙ方向の長さがＸ方向の長さよりも短い。このため、樹脂パッケージ６側面のＸ方向端部付近においても、アイランド３と各リード２の辺２４との距離を大きくとることができる。さらに、各リード２の辺２２と吊り腕部３０ａ、３０ｂとの距離及び、各リード２の辺２２と半導体素子４の裏面との距離を大きくとることができる。
このため、リード２とアイランド３が短絡などする可能性がより低減される。すなわち、クリアランスがより向上する。これにより、半導体装置１をより小型化可能である。
つり腕部３０ａ、３０ｂは、それぞれ、Ｙ方向に離間した少なくとも２点で、樹脂パッケージ６から露出し、リードフレームと接続される。吊り腕部３０ａ、３０ｂが２又に分かれているため、１本の太い吊り腕部を設けるよりも、ダイシングにおけるメタルの切断領域を小さくし、応力の集中を緩和し、パッケージの品質を向上できる。さらに、ダイシングブレードを用いる場合、ダイシングブレードの目詰まりを防止することができる。
半導体装置１では、半導体素子４の辺と、樹脂パッケージ６の辺とのなす角度が２０度以下あるいは平行である。このため、比較例のように、半導体素子４を樹脂パッケージ６の辺に対して４５度に合わせる操作が不要となり、半導体装置１の１生産性がより向上する。換言すると、半導体装置１は、リード２の辺２３をより短くすることにより、半導体素子４の辺を樹脂パッケージ６の辺に対して４５度に合わせなくとも配置可能に形成される。
さらに、半導体素子１では、半導体素子４と樹脂パッケージ６の側面との距離を大きくとることができるため、樹脂パッケージ６切断時に半導体素子４にかかる応力を小さくすることができる。
以上説明したように本実施形態によれば、複数のリード２は、樹脂パッケージ６の４隅に配置され、半導体素子４の辺と、樹脂パッケージ６の辺とのなす角度を２０度以下とした。これにより、半導体素子４の頂点部と樹脂パッケージ６の辺との距離がより長くなり、アイランド３と各リード２とが短絡する可能性がより抑制され、より小型化が可能になるとともに、半導体素子４を樹脂パッケージ６の辺に対して４５度に合わせる操作が不要となり、半導体装置１の生産性がより向上する。
また、アイランド３のアイランドハーフエッチング部３ａは、Ｚ方向の平面視において、Ｘ方向に延出し、樹脂パッケージ６の側面から露出するつり腕部３０ａ、３０ｂを有し、且つＹ方向において樹脂パッケージ６の側面から離間するように形成される。これによりアイランド３がリードフレームから脱落することが防止されると共に、アイランド３と、樹脂パッケージ６の側面と接しない領域Ｂ２を設けることが可能となる。このように、半導体装置１のより小型化が可能になるとともに、半導体装置１の生産性がより向上する。
（一実施形態の変形例）
一実施形態の変形例に係る半導体装置１ｂは、アイランド３のつり腕部３２、３４が樹脂パッケージ６の対向する辺の中点より左右逆方向へオフセットして配置される点で一実施形態の変形例に係る半導体装置１と相違する。
図４は一実施形態の変形例に係る半導体装置１ｂの構成を説明する図である。図４（Ａ）は、半導体装置１ｂの下面図である。図４（Ｂ）は、半導体装置１ｂの上面図である。図４（Ｃ）は、図４（Ｂ）のＡ－Ａに沿う断面図である。図４（Ｄ）は、図４ＢのＢ－Ｂに沿う断面図である。アイランド３のつり腕部３２、３４が樹脂パッケージ６の対向する辺の中点より左右逆方向へオフセットして配置される。つり腕部３２、３４によりねじれを抑制することが可能となる。
本明細書で説明した、半導体装置１は、リードフレームに半導体素子４を搭載したものとして説明したが、基板等に半導体素子４を搭載したいわゆるリードフレームレスタイプであってもよい。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置及び方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置及び方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。
１：半導体装置、１ａ：半導体装置、１ｂ：半導体装置、２：リード、３：アイランド、４：半導体素子、５：ボンディングワイヤ、６：樹脂パッケージ、３０ａ、３０ｂ、３２、３４：つり腕部。

Claims (11)

  1. 矩形状の半導体素子と、
    上面に前記半導体素子の裏面が接合される第１端子と、
    前記第１端子の周囲に配置される複数の第２端子と、
    前記半導体素子の表面と前記複数の第２端子の上面との間に架設される導電線、前記半導体素子、前記第１端子、及び前記複数の第２端子を封止し、第１辺、第２辺、第３辺、及び第４辺を含む矩形状である底面と、それぞれ前記第１辺、前記第２辺、前記第３辺、及び前記第４辺に接する第１側面、第２側面、第３側面、及び第４側面と、を有する内包部であって、前記第１側面と前記第３側面が対向し、前記第２側面と前記第４側面が対向する内包部と、を備える半導体装置であって、
    前記複数の第２端子は、前記内包部の四隅に、前記底面から露出して配置され、
    前記半導体素子の各辺は、前記第１辺、前記第２辺、前記第３辺、及び前記第４辺と対向し、
    前記第１端子の下面における下面形状は、前記底面から露出し、前記第１辺、前記第２辺、前記第３辺、及び前記第４辺のいずれともそれぞれが平行でなく、且つ二組の互いに平行な対向する辺を少なくとも有し、前記第２辺及び前記第４辺が延伸する方向の長さが、前記第１辺及び前記第３辺が延伸する方向の長さより小さい略菱形の形状であり、
    前記第１端子の上面形状は、前記下面形状を前記底面に沿って所定幅で延在させた領域に対応し、且つ前記二組の互いに平行な対向する辺に対応する４辺を含む領域を少なくとも有し、当該４辺と異なり且つ前記第１辺に対向する第１の対向する辺と、当該４辺と異なり且つ前記第３辺に対向する第２の対向する辺と、前記第２辺に対向する側から延伸し前記第２側面に露出する第１つり腕部と、前記第４辺に対向する側から延伸し前記第４側面に露出する第２つり腕部とを有し、前記第１の対向する辺は前記第１側面から離間し、前記第２の対向する辺は前記第３側面から離間する、半導体装置。
  2. 前記半導体素子の各辺と、前記第１辺、前記第２辺、前記第３辺、及び前記第４辺とは平行である、請求項１に記載の半導体装置。
  3. 前記第１つり腕部は前記第２側面において離間した２か所で露出し、前記第２つり腕部は前記第４側面において離間した２か所で露出する、請求項１又は２に記載の半導体装置。
  4. 前記第１つり腕部、及び前記第２つり腕部のそれぞれは、前記第２辺及び前記第４辺が延伸する方向において前記第２辺及び前記第４辺のそれぞれの中点から離れた位置で、前記第２側面及び前記第４側面のそれぞれから露出する請求項３に記載の半導体装置。
  5. 前記底面の平面視において、前記底面の各辺の中点は、前記第１端子の前記第２側面と前記第４側面とで露出した部分に含まれない、請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記第１端子の前記下面は、少なくとも二組の互いに平行な対向する辺を有する形状であり、前記二組の前記対向する辺は、前記第１辺、前記第２辺、前記第３辺、及び前記第４辺のいずれとも平行でない請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記第２端子の下面は五角形であり、前記半導体素子の一組の対向する辺に平行な二辺、前記半導体素子の他の一組の対向する辺に平行な二辺、及び前記第１端子の前記下面の一辺に対向する一辺であって、前記第１端子の前記下面の前記一辺に平行でない一辺を有する請求項６に記載の半導体装置。
  8. 前記第１辺と平行な方向における前記第２端子の長さは、前記第２辺と平行な方向における前記第２端子の長さよりも長い、請求項１乃至７のいずれか一項に記載の半導体装置。
  9. 前記第１端子は、前記底面から露出した第１部分と、前記第１部分の周囲に設けられ、前記内包部に覆われ、前記第１部分よりも厚みが小さい第２部分とを有する、請求項１乃至８のいずれか一項に記載の半導体装置。
  10. 前記矩形状の半導体素子の角は、前記第１端子の前記上面と平行な方向において、前記第１端子の前記上面から突き出している請求項１乃至９のいずれか一項に載の半導体装置。
  11. 前記第１つり腕部は、前記第２側面において前記第２辺の中心から一方にずれて露出し、前記第２つり腕部は、前記第４側面において前記第４辺の中心よりも前記一方とは反対方向にずれて露出する、請求項１又は２に記載の半導体装置。
JP2020049744A 2020-03-19 2020-03-19 半導体装置 Active JP7265502B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2020049744A JP7265502B2 (ja) 2020-03-19 2020-03-19 半導体装置
CN202010895058.2A CN113496976B (zh) 2020-03-19 2020-08-31 半导体装置
CN202210670342.9A CN115050719A (zh) 2020-03-19 2020-08-31 半导体装置
US17/020,435 US11373937B2 (en) 2020-03-19 2020-09-14 Semiconductor device
US17/824,877 US11764132B2 (en) 2020-03-19 2022-05-25 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020049744A JP7265502B2 (ja) 2020-03-19 2020-03-19 半導体装置

Publications (3)

Publication Number Publication Date
JP2021150518A JP2021150518A (ja) 2021-09-27
JP2021150518A5 JP2021150518A5 (ja) 2022-05-10
JP7265502B2 true JP7265502B2 (ja) 2023-04-26

Family

ID=77748494

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020049744A Active JP7265502B2 (ja) 2020-03-19 2020-03-19 半導体装置

Country Status (3)

Country Link
US (2) US11373937B2 (ja)
JP (1) JP7265502B2 (ja)
CN (2) CN115050719A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7265502B2 (ja) * 2020-03-19 2023-04-26 株式会社東芝 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010131706A1 (ja) 2009-05-15 2010-11-18 ローム株式会社 半導体装置
JP2018125530A (ja) 2018-01-25 2018-08-09 株式会社加藤電器製作所 電子デバイス

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5968827A (ja) 1982-10-12 1984-04-18 Sony Corp 磁気転写用バイアス磁気ヘツド
JP4840893B2 (ja) * 2000-05-12 2011-12-21 大日本印刷株式会社 樹脂封止型半導体装置用フレーム
US6841854B2 (en) * 2002-04-01 2005-01-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device
JP2004363365A (ja) * 2003-06-05 2004-12-24 Renesas Technology Corp 半導体装置及びその製造方法
CN100490140C (zh) * 2003-07-15 2009-05-20 飞思卡尔半导体公司 双规引线框
JP4215814B2 (ja) * 2008-03-17 2009-01-28 三洋電機株式会社 半導体装置の製造方法
US8525305B1 (en) * 2010-06-29 2013-09-03 Eoplex Limited Lead carrier with print-formed package components
JP5968827B2 (ja) 2013-04-25 2016-08-10 アオイ電子株式会社 半導体パッケージおよびその製造方法
US10128434B2 (en) 2016-12-09 2018-11-13 Rohm Co., Ltd. Hall element module
JP6928463B2 (ja) 2016-12-09 2021-09-01 ローム株式会社 ホール素子モジュール
JP6283131B1 (ja) 2017-01-31 2018-02-21 株式会社加藤電器製作所 電子デバイス及び電子デバイスの製造方法
JP7265502B2 (ja) * 2020-03-19 2023-04-26 株式会社東芝 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010131706A1 (ja) 2009-05-15 2010-11-18 ローム株式会社 半導体装置
JP2018125530A (ja) 2018-01-25 2018-08-09 株式会社加藤電器製作所 電子デバイス

Also Published As

Publication number Publication date
US20210296215A1 (en) 2021-09-23
CN115050719A (zh) 2022-09-13
US11764132B2 (en) 2023-09-19
JP2021150518A (ja) 2021-09-27
CN113496976A (zh) 2021-10-12
CN113496976B (zh) 2024-10-29
US11373937B2 (en) 2022-06-28
US20220285250A1 (en) 2022-09-08

Similar Documents

Publication Publication Date Title
JP4674113B2 (ja) 半導体装置及びその製造方法
KR100585100B1 (ko) 적층 가능한 리드 프레임을 갖는 얇은 반도체 패키지 및그 제조방법
US10090229B2 (en) Semiconductor device and method for manufacturing the same
JPH06252328A (ja) 半導体素子搭載用のリードフレーム
JP7265502B2 (ja) 半導体装置
JP7193284B2 (ja) リードフレーム及びリードフレームの製造方法
JP4215814B2 (ja) 半導体装置の製造方法
KR100426608B1 (ko) 활성면에 점퍼링 수단이 형성된 센터패드형 집적회로 칩과그 제조 방법 및 그를 이용한 멀티 칩 패키지
JP2005116687A (ja) リードフレーム、半導体装置及び半導体装置の製造方法
JP3627719B2 (ja) 熱電モジュール
JP2006186282A (ja) 半導体装置およびその製造方法
JP2001237346A (ja) 半導体素子搭載基板、及び半導体装置の製造方法
KR102605702B1 (ko) 리드 프레임 및 이를 포함하는 반도체 패키지
JP4658987B2 (ja) 半導体装置
US20230402352A1 (en) Lead frame and electronic component
JP2000260931A (ja) 半導体装置およびその製造方法
JP4176092B2 (ja) 樹脂封止型半導体装置およびその製造方法
JPH11233709A (ja) 半導体装置およびその製造方法ならびに電子装置
JP4225794B2 (ja) 半導体装置
JP4658988B2 (ja) 半導体装置
JP2023028770A (ja) リードフレームおよび電子部品
JP2007141947A (ja) 半導体装置およびその製造方法
JP4222920B2 (ja) 半導体装置
JP2002373909A (ja) 半導体回路装置及びその製造方法
JP2004153295A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220426

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20221012

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221018

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221219

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230317

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230414

R150 Certificate of patent or registration of utility model

Ref document number: 7265502

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150