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JP7184049B2 - ゲート絶縁型トランジスタ - Google Patents

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JP7184049B2 JP2019557036A JP2019557036A JP7184049B2 JP 7184049 B2 JP7184049 B2 JP 7184049B2 JP 2019557036 A JP2019557036 A JP 2019557036A JP 2019557036 A JP2019557036 A JP 2019557036A JP 7184049 B2 JP7184049 B2 JP 7184049B2
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Description

本開示は、ゲート絶縁型トランジスタに関する。本出願は、２０１７年１１月３０日に出願した日本特許出願である特願２０１７－２３０８０７号に基づく優先権を主張する。当該日本特許出願に記載された全ての記載内容は、参照によって本明細書に援用される。
特開２０１４－１５０１２６号公報（特許文献１）には、メインセル領域と、センスセル領域とを有するＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が開示されている。メインセル領域とセンスセル領域との間において、素子分離層が形成されている。
特開２０１４－１５０１２６号公報
本開示に係るゲート絶縁型トランジスタは、活性領域と、センス領域と、分離トレンチと、第１絶縁膜と、第１導電体と、第２絶縁膜と、第２導電体とを備えている。センス領域は、活性領域から離間している。分離トレンチは、センス領域を取り囲み、かつセンス領域と活性領域とを分離している。活性領域は、第１導電型を有する第１不純物領域と、第１不純物領域上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域と、第１不純物領域から隔てられるように第２不純物領域上に設けられ、かつ第１導電型を有する第３不純物領域とを含んでいる。活性領域には、第１側面と、第１側面に連なる第１底面とにより規定される第１ゲートトレンチが設けられている。第１側面は、第１不純物領域と、第２不純物領域と、第３不純物領域とにより構成されている。第１底面は、第１不純物領域により構成されている。第１絶縁膜は、第１側面および第１底面の双方に接している。第１導電体は、第１絶縁膜上に設けられている。第２絶縁膜は、分離トレンチ内に設けられている。第２導電体は、第２絶縁膜上に設けられている。分離トレンチは、第１不純物領域に達している。第１絶縁膜は、第２絶縁膜と同じ材料により構成されている。第１導電体は、第２導電体と同じ材料により構成され、かつ第２導電体から電気的に分離されている。
図１は、第１実施形態に係るゲート絶縁型トランジスタの構成を示す断面模式図であり、図３のＩ－Ｉ線矢視断面模式図に対応する。 図２は、第１実施形態に係るゲート絶縁型トランジスタが有する炭化珪素基板の構成を示す平面模式図である。 図３は、第１実施形態に係るゲート絶縁型トランジスタの構成を示す平面模式図である。 図４は、図１の領域ＩＶの拡大図である。 図５は、図３のＶ－Ｖ線矢視断面模式図である。 図６は、第２実施形態に係るゲート絶縁型トランジスタの構成を示す断面模式図であり、図７のＶＩ－ＶＩ線矢視断面模式図に対応する。 図７は、第２実施形態に係るゲート絶縁型トランジスタの構成を示す平面模式図である。 図８は、第３実施形態に係るゲート絶縁型トランジスタの構成を示す断面模式図である。 図９は、図１０のＸ－Ｘ線矢視断面模式図である。 図１０は、第３実施形態に係るゲート絶縁型トランジスタの構成を示す平面模式図である。
[本開示が解決しようとする課題]
特開２０１４－１５０１２６号公報に記載のＭＯＳＦＥＴの一実施形態においては、素子分離層は酸化物などの絶縁体によって構成されている。素子分離層を絶縁体によって形成する方法としては、炭化珪素基板にトレンチを形成した後、当該トレンチの内部を絶縁体で埋めることが考えられる。しかしながら、上記形成方法を採用する場合には、プロセス的に工程数が大幅に増加してしまう。
本開示の目的は、工程数を大幅に増加することなくセンス領域と活性領域とを分離可能なゲート絶縁型トランジスタを提供することである。
[本開示の効果]
本開示によれば、工程数を大幅に増加することなくセンス領域と活性領域とを分離可能なゲート絶縁型トランジスタを提供することができる。
［本開示の実施形態の概要］
まず、本開示の実施形態の概要について説明する。
（１）本開示に係るゲート絶縁型トランジスタ１００は、活性領域１０と、センス領域２０と、分離トレンチ３９と、第１絶縁膜４１と、第１導電体４２と、第２絶縁膜６１と、第２導電体６２とを備えている。センス領域２０は、活性領域１０から離間している。分離トレンチ３９は、センス領域２０を取り囲み、かつセンス領域２０と活性領域１０とを分離している。活性領域１０は、第１導電型を有する第１不純物領域１２と、第１不純物領域１２上に設けられ、第１導電型と異なる第２導電型を有する第２不純物領域１３と、第１不純物領域１２から隔てられるように第２不純物領域１３上に設けられ、かつ第１導電型を有する第３不純物領域１４とを含んでいる。活性領域１０には、第１側面１７と、第１側面１７に連なる第１底面１８とにより規定される第１ゲートトレンチ１９が設けられている。第１側面１７は、第１不純物領域１２と、第２不純物領域１３と、第３不純物領域１４とにより構成されている。第１底面１８は、第１不純物領域１２により構成されている。分離領域３０には、分離トレンチ３９が設けられている。第１絶縁膜４１は、第１側面１７および第１底面１８の双方に接している。第１導電体４２は、第１絶縁膜４１上に設けられている。第２絶縁膜６１は、分離トレンチ３９内に設けられている。第２導電体６２は、第２絶縁膜６１上に設けられている。分離トレンチ３９は、第１不純物領域１２に達している。第１絶縁膜４１は、第２絶縁膜６１と同じ材料により構成されている。第１導電体４２は、第２導電体６２と同じ材料により構成され、かつ第２導電体６２から電気的に分離されている。
上記（１）に係るゲート絶縁型トランジスタ１００によれば、活性領域１０には、第１側面１７と、第１側面１７に連なる第１底面１８とにより規定される第１ゲートトレンチ１９が設けられている。分離トレンチ３９は、センス領域２０と活性領域１０とを分離している。これにより、センス領域２０と活性領域１０とが電気的に分離される。第１絶縁膜４１は、第１側面１７および第１底面１８の双方に接している。第１導電体４２は、第１絶縁膜４１上に設けられている。第２絶縁膜６１は、分離トレンチ３９内に設けられている。第２導電体６２は、第２絶縁膜６１上に設けられている。第１絶縁膜４１は、第２絶縁膜６１と同じ材料により構成されている。第１導電体４２は、第２導電体６２と同じ材料により構成されている。これにより、分離トレンチ３９を第１ゲートトレンチ１９と同時に形成することができる。そのため、工程数を増やすことなく、センス領域２０と活性領域１０とを分離することができる。また分離トレンチ３９を容易に埋めることができる。さらに分離トレンチ３９が第２絶縁膜６１および第２導電体６２によって埋められることで、分離トレンチ３９上に段差が発生することを抑制することができる。そのため、電極に電力を供給するためのアルミニウム配線を形成する際に、当該配線の付き回りの不具合が発生することを抑制することができる。
（２）上記（１）に係るゲート絶縁型トランジスタ１００において、センス領域２０は、電流センサ素子８４を有していてもよい。
（３）上記（２）に係るゲート絶縁型トランジスタ１００は、第３絶縁膜５１と、第３導電体５２とを備えていてもよい。電流センサ素子８４は、第１導電型を有しかつ第１不純物領域１２に電気的に接続された第４不純物領域２２と、第２導電型を有しかつ第４不純物領域２２上に設けられた第５不純物領域２３と、第４不純物領域２２から隔てられるように第５不純物領域２３上に設けられかつ第１導電型を有する第６不純物領域２４とを有していてもよい。センス領域２０には、第２側面２７と、第２側面２７に連なる第２底面２８とにより規定される第２ゲートトレンチ２９が設けられていてもよい。第２側面２７は、第４不純物領域２２と、第５不純物領域２３と、第６不純物領域２４とにより構成されていてもよい。第２底面２８は、第４不純物領域２２により構成されていてもよい。第３絶縁膜５１は、第２側面２７および第２底面２８の双方に接していてもよい。第３導電体５２は、第３絶縁膜５１上に設けられていてもよい。第１導電体４２は、第３導電体５２と電気的に接続されていてもよい。
（４）上記（１）に係るゲート絶縁型トランジスタ１００において、センス領域２０は、温度センサ素子８５を有していてもよい。
（５）上記（４）に係るゲート絶縁型トランジスタ１００は、ソース電極４５と、第４導電体９５とを備えていてもよい。温度センサ素子８５は、第１導電型を有しかつ第１不純物領域１２に電気的に接続された第４不純物領域２２と、第２導電型を有しかつ第４不純物領域２２上に設けられた第５不純物領域２３と、第２導電型を有しかつ第５不純物領域２３よりも高い不純物濃度を有する第６不純物領域９１とを有していてもよい。ソース電極４５は、第３不純物領域１４と電気的に接続されていてもよい。第４導電体９５は、第５不純物領域２３および第６不純物領域９１の各々と電気的に接続されていてもよい。ソース電極４５は、第４導電体９５から電気的に分離されていてもよい。
（６）上記（１）～（５）のいずれかに係るゲート絶縁型トランジスタ１００において、分離トレンチ３９の深さは、第１ゲートトレンチ１９の深さ以上であってもよい。これにより、活性領域１０とセンス領域２０とをより確実に分離することができる。
（７）上記（６）に係るゲート絶縁型トランジスタ１００において、分離トレンチ３９の深さは、第１ゲートトレンチ１９の深さと同じであってもよい。
（８）上記（１）～（７）のいずれかに係るゲート絶縁型トランジスタ１００において、分離トレンチ３９の延在方向に対して垂直な断面における分離トレンチ３９の幅は、第１ゲートトレンチ１９の延在方向に対して垂直な断面における第１ゲートトレンチ１９の幅以上であってもよい。活性領域１０とセンス領域２０とをより確実に分離することができる。
（９）上記（１）～（８）のいずれかに係るゲート絶縁型トランジスタ１００において、第１導電体４２および第２導電体６２の材料は、ポリシリコンであってもよい。
（１０）上記（１）に係るゲート絶縁型トランジスタ１００において、センス領域２０は、電流センサ素子８４と、温度センサ素子８５とを有していてもよい。センス領域２０には、電流センサ素子８４と温度センサ素子８５とを分離し、かつ分離トレンチ３９に連なる境界トレンチ６７が設けられていてもよい。
［本開示の実施形態の詳細］
以下、実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
（第１実施形態）
まず、第１実施形態に係るゲート絶縁型トランジスタ１００の一例としてのＭＯＳＦＥＴ１００の構成について説明する。
図１に示されるように、第１実施形態に係るＭＯＳＦＥＴは、炭化珪素基板９と、第１絶縁膜４１と、第３絶縁膜５１と、第２絶縁膜６１と、第１導電体４２と、第３導電体５２と、第２導電体６２と、第１ソース電極４５と、第２ソース電極５５と、第１層間絶縁膜７１と、第２層間絶縁膜７２と、パッシベーション層７３とを主に有している。炭化珪素基板９は、第１主面１と、第２主面２と、活性領域１０と、センス領域２０と、分離領域３０とを主に有している。センス領域２０は、活性領域１０と隔てられている。分離領域３０は、活性領域１０とセンス領域２０との間にある。センス領域２０および活性領域１０は、分離領域３０によって互いに隔てられている。第２主面２は、第１主面１の反対側にある。第１主面１および第２主面２の各々は、活性領域１０とセンス領域２０と分離領域３０とにより構成されている。炭化珪素基板９は、たとえばポリタイプ４Ｈの六方晶炭化珪素から構成されている。
第１主面１は、｛０００１｝面または｛０００１｝面がオフ方向に８°以下のオフ角だけ傾斜した面である。具体的には、第１主面１は、（０００－１）面または（０００－１）面がオフ方向に８°以下のオフ角だけ傾斜した面である。オフ方向は、たとえば＜１１－２０＞方向であってもよいし、＜１－１００＞方向であってもよい。オフ角は、たとえば１°以上であってもよいし、２°以上であってもよい。オフ角は、６°以下であってもよいし、４°以下であってもよい。
図１に示されるように、活性領域１０は、第１ドリフト領域１２（第１不純物領域１２）と、第１ボディ領域１３（第２不純物領域１３）と、第１ソース領域１４（第３不純物領域１４）と、第１コンタクト領域１５と、第１ｐ型領域１６と、第１基板部分１１とを主に含んでいる。第１ドリフト領域１２は、たとえば窒素（Ｎ）などのｎ型不純物を含み、ｎ型（第１導電型）を有する。第１ドリフト領域１２のｎ型不純物の濃度は、たとえば１×１０1４ｃｍ-3以上５×１０16ｃｍ-3以下である。第１ボディ領域１３は、第１ドリフト領域１２上に設けられている。第１ボディ領域１３は、たとえばアルミニウム（Ａｌ）などのｐ型不純物を含み、ｎ型と異なるｐ型（第２導電型）を有する。第１ボディ領域１３のｐ型不純物の濃度は、第１ドリフト領域１２のｎ型不純物の濃度よりも高くてもよい。第１ボディ領域１３におけるｐ型不純物の濃度は、たとえば１×１０1６ｃｍ-3以上５×１０18ｃｍ-3以下である。
第１ソース領域１４は、第１ドリフト領域１２から隔てられるように第１ボディ領域１３上に設けられている。第１ソース領域１４は、たとえば窒素またはリン（Ｐ）などのｎ型不純物を含んでおり、ｎ型を有する。第１ソース領域１４は、たとえば第１主面１の一部を構成している。第１ソース領域１４のｎ型不純物の濃度は、第１ボディ領域１３のｐ型不純物の濃度よりも高くてもよい。第１ソース領域１４のｎ型不純物の濃度は、たとえば１×１０19ｃｍ-3程度である。
第１コンタクト領域１５は、たとえばアルミニウムなどのｐ型不純物を含んでおり、ｐ型の導電型を有する。第１コンタクト領域１５のｐ型不純物の濃度は、たとえば第１ボディ領域１３のｐ型不純物の濃度よりも高い。第１コンタクト領域１５は、たとえば第１ボディ領域１３および第１ソース領域１４の各々を貫通している。第１コンタクト領域１５は、たとえば第１ドリフト領域１２に接する。第１コンタクト領域１５は、たとえば第１主面１の一部を構成している。第１コンタクト領域１５のｐ型不純物の濃度は、たとえば１×１０18ｃｍ-3以上１×１０20ｃｍ-3以下である。
第１ｐ型領域１６は、たとえばアルミニウムなどのｐ型不純物を含み、ｐ型を有する。第１ｐ型領域１６は、第１ドリフト領域１２上に設けられている。第１ｐ型領域１６は、たとえばアルミニウムなどのｐ型不純物を含み、ｐ型を有する。第１ｐ型領域１６のｐ型不純物の濃度は、第１ボディ領域１３のｐ型不純物の濃度と同じであってもよい。第１ｐ型領域１６は、たとえば分離領域３０に接していてもよい。また、第１ｐ型領域１６は、ソース電極４５（Ｓ１）に接続されていても良い。第１基板部分１１は、たとえば窒素（Ｎ）などのｎ型不純物を含み、ｎ型（第１導電型）を有する。第１基板部分１１は、たとえば第２主面２の一部を構成している。第１基板部分１１のｎ型不純物の濃度は、第１ドリフト領域１２のｎ型不純物の濃度よりも高くてもよい。第１ドリフト領域１２は、たとえば第１基板部分１１上に設けられている。
活性領域１０には、第１側面１７と、第１底面１８とにより規定される第１ゲートトレンチ１９が設けられている。第１底面１８は、第１側面１７に連なっている。第１側面１７は、第１ドリフト領域１２と、第１ボディ領域１３と、第１ソース領域１４とにより構成されている。第１底面１８は、第１ドリフト領域１２により構成されている。第１側面１７は、第１ボディ領域１３および第１ソース領域１４の各々を貫通して第１ドリフト領域１２に至っている。第１底面１８は、たとえば第２主面２と平行な平面である。第１底面１８に対する第１側面１７の角度は、たとえば９０°である。
第１側面１７は、第１底面１８に対して垂直な平面に対して傾斜していてもよい。第１側面１７は、第１底面１８から第１主面１に向かうに従って、第１ゲートトレンチ１９の幅が拡がるように、第１底面１８に対して傾斜していてもよい。第１ゲートトレンチ１９は、たとえば第２主面２と平行な方向に沿ってストライプ状に伸長している。第１ゲートトレンチ１９は、たとえばハニカム状に伸長していてもよいし、アイランド状に点在していてもよい。
第１絶縁膜４１は、たとえばゲート酸化膜である。第１絶縁膜４１は、たとえば二酸化珪素を含む材料により構成されている。第１絶縁膜４１は、第１側面１７および第１底面１８の双方に接している。第１絶縁膜４１は、第１底面１８において第１ドリフト領域１２と接している。第１絶縁膜４１は、第１側面１７において、第１ドリフト領域１２、第１ボディ領域１３および第１ソース領域１４の各々と接している。
第１導電体４２は、たとえば第１ゲート電極である。第１導電体４２は、第１絶縁膜４１上に設けられている。第１導電体４２は、たとえば導電性不純物を含むポリシリコンから構成されている。第１導電体４２は、たとえば第１ゲートトレンチ１９の内部に配置されている。
第１ソース電極４５（第１電極４５）は、第１ソース領域１４と電気的に接続されている。第１ソース電極４５は、たとえば第１主面１において、第１ソース領域１４および第１コンタクト領域１５の各々に接している。第１ソース電極４５は、第１コンタクト電極４３と、第１ソース配線４４とを有している。第１ソース配線４４は、第１コンタクト電極４３上に設けられている。第１コンタクト電極４３は、第１主面１において、第１ソース領域１４および第１コンタクト領域１５の各々に接していてもよい。第１コンタクト電極４３は、たとえばＴｉと、Ａｌと、Ｓｉとを含む材料から構成されている。第１コンタクト電極４３は、たとえば第１ソース領域１４とオーミック接合している。第１コンタクト電極４３は、第１コンタクト領域１５とオーミック接合していてもよい。第１ソース配線４４は、たとえばアルミニウムを含む材料から構成されている。
分離領域３０には、分離トレンチ３９が設けられている。分離トレンチ３９は、第３側面３７と、第３底面３８とにより規定されている。第３底面３８は、第３側面３７に連なっている。分離領域３０は、たとえば第３ドリフト領域３２と、第３基板部分３１とを有している。第３底面３８は、第３ドリフト領域３２により構成されている。第３底面３８は、たとえば第２主面２と平行な平面である。第３底面３８に対する第３側面３７の角度は、たとえば９０°である。第３側面３７は、第３底面３８に対して垂直な平面に対して傾斜していてもよい。第３側面３７は、第３底面３８から第１主面１に向かうに従って、分離トレンチ３９の幅が拡がるように、第１底面１８に対して傾斜していてもよい。
分離トレンチ３９は、第１不純物領域１２に達している。別の観点から言えば、分離トレンチ３９の第３側面３７の一部は、第１不純物領域１２に接している。分離トレンチ３９は、第１ｐ型領域１６と、第２ｐ型領域２６とに挟まれている。分離トレンチ３９は、第１ｐ型領域１６および第２ｐ型領域２６の各々に接している。
第２絶縁膜６１は、たとえば酸化膜である。第２絶縁膜６１は、たとえば二酸化珪素を含む材料により構成されている。第１絶縁膜４１は、第２絶縁膜６１と同じ材料により構成されている。第２絶縁膜６１は、分離トレンチ３９内に設けられている。第２絶縁膜６１は、第３側面３７および第３底面３８の双方に接している。第２絶縁膜６１は、第３底面３８において第３ドリフト領域３２と接している。第２絶縁膜６１は、たとえば第３側面３７において、第１ｐ型領域１６および第１ドリフト領域１２の各々に接している。
第２導電体６２は、第２絶縁膜６１上に設けられている。第２導電体６２は、たとえば導電性不純物を含むポリシリコンから構成されている。第２導電体６２は、たとえば分離トレンチ３９の内部に配置されている。第１導電体４２は、第２導電体６２と同じ材料により構成されている。第１導電体４２は、第２導電体６２から電気的に分離されている。別の観点から言えば、第２導電体６２は、フローティング電極である。
図２に示されるように、第１主面１に対して垂直な方向から見て、分離トレンチ３９は、センス領域２０を取り囲んでいる。分離トレンチ３９は、センス領域２０と活性領域１０とを分離している。分離トレンチ３９は、分離領域３０に設けられている。第１主面１に対して垂直な方向から見て、分離領域３０は、たとえばセンス領域２０の外周を取り囲んでいる。分離領域３０は、たとえば環状である。活性領域１０は、たとえば分離領域３０の外周を取り囲んでいる。活性領域１０は、たとえば環状である。第１主面１に対して垂直な方向から見て、センス領域２０は、たとえば長方形の形状を有している。
センス領域２０は、たとえば電流センサ素子８４を有している。図１に示されるように、センス領域２０は、第２ドリフト領域２２（第４不純物領域２２）と、第２ボディ領域２３（第５不純物領域２３）と、第２ソース領域２４（第６不純物領域２４）と、第２コンタクト領域２５と、第２ｐ型領域２６と、第２基板部分２１とを主に有していている。第２ドリフト領域２２と第２ボディ領域２３と第２ソース領域２４とは、たとえば電流センサ素子８４を構成する。
第２ドリフト領域２２は、たとえば窒素などのｎ型不純物を含み、ｎ型（第１導電型）を有する。第２ドリフト領域２２は、第１ドリフト領域１２に電気的に接続されている。第２ドリフト領域２２のｎ型不純物の濃度は、第１ドリフト領域１２のｎ型不純物の濃度と同じであってもよい。第２ボディ領域２３は、たとえばアルミニウム（Ａｌ）などのｐ型不純物を含み、ｐ型を有する。第２ボディ領域２３は、第２ドリフト領域２２上に設けられている。第２ボディ領域２３のｐ型不純物の濃度は、第２ドリフト領域２２のｎ型不純物の濃度よりも高くてもよい。第２ボディ領域２３のｐ型不純物の濃度は、第１ボディ領域１３のｐ型不純物の濃度と同じであってもよい。第２ボディ領域２３は、たとえば第１ボディ領域１３から電気的に分離されている。
第２ソース領域２４は、第２ドリフト領域２２から隔てられるように第２ボディ領域２３上に設けられている。第２ソース領域２４は、たとえば窒素またはリン（Ｐ）などのｎ型不純物を含んでおり、ｎ型を有する。第２ソース領域２４は、たとえば第１主面１の一部を構成している。第２ソース領域２４のｎ型不純物の濃度は、第２ボディ領域２３のｐ型不純物の濃度よりも高くてもよい。第２ソース領域２４のｎ型不純物の濃度は、第１ソース領域１４のｎ型不純物の濃度と同じであってもよい。第２ソース領域２４は、たとえば第１ソース領域１４から電気的に分離されている。
第２コンタクト領域２５は、たとえばアルミニウムなどのｐ型不純物を含んでおり、ｐ型の導電型を有する。第２コンタクト領域２５のｐ型不純物の濃度は、たとえば第２ボディ領域２３のｐ型不純物の濃度よりも高い。第２コンタクト領域２５は、たとえば第２ボディ領域２３および第２ソース領域２４の各々を貫通している。第２コンタクト領域２５は、たとえば第２ドリフト領域２２に接する。第２コンタクト領域２５は、たとえば第１主面１の一部を構成している。第２コンタクト領域２５のｐ型不純物の濃度は、第１コンタクト領域１５のｐ型不純物の濃度と同じであってもよい。第２コンタクト領域２５は、たとえば第１コンタクト領域１５から電気的に分離されている。
第２ｐ型領域２６は、第２ドリフト領域２２上に設けられている。第２ｐ型領域２６は、たとえばアルミニウムなどのｐ型不純物を含み、ｐ型を有する。第２ｐ型領域２６のｐ型不純物の濃度は、第２ボディ領域２３のｐ型不純物の濃度と同じであってもよい。第２ｐ型領域２６は、たとえば分離トレンチ３９の第３側面３７に接していてもよい。第２基板部分２１は、たとえば窒素などのｎ型不純物を含み、ｎ型を有する。第２基板部分２１は、たとえば第２主面２の一部を構成している。第２基板部分２１のｎ型不純物の濃度は、第２ドリフト領域２２のｎ型不純物の濃度よりも高くてもよい。第２ドリフト領域２２は、たとえば第２基板部分２１上に設けられている。第２基板部分２１は、第１基板部分１１に連なっている。
センス領域２０には、第２側面２７と、第２底面２８とにより規定される第２ゲートトレンチ２９が設けられていてもよい。第２底面２８は、第２側面２７に連なっている。第２側面２７は、たとえば第２ドリフト領域２２と、第２ボディ領域２３と、第２ソース領域２４とにより構成されている。第２底面２８は、たとえば第２ドリフト領域２２により構成されている。第２側面２７は、第２ボディ領域２３および第２ソース領域２４の各々を貫通して第２ドリフト領域２２に至っている。第２底面２８は、たとえば第２主面２と平行な平面である。第２底面２８に対する第１側面１７の角度は、たとえば９０°である。
第２側面２７は、第２底面２８に対して垂直な平面に対して傾斜していてもよい。第２側面２７は、第２底面２８から第１主面１に向かうに従って、第２ゲートトレンチ２９の幅が拡がるように、第２底面２８に対して傾斜していてもよい。第２ゲートトレンチ２９は、たとえば第２主面２と平行な方向に沿ってストライプ状に伸長している。第２ゲートトレンチ２９は、たとえばハニカム状に伸長していてもよいし、アイランド状に点在していてもよい。
第３絶縁膜５１は、たとえばゲート酸化膜である。第３絶縁膜５１は、たとえば二酸化珪素を含む材料により構成されている。第３絶縁膜５１は、たとえば第２側面２７および第２底面２８の双方に接している。第３絶縁膜５１は、第２底面２８において第２ドリフト領域２２と接している。第３絶縁膜５１は、第２側面２７において、第２ドリフト領域２２、第２ボディ領域２３および第２ソース領域２４の各々と接している。
第３導電体５２は、たとえば第２ゲート電極である。第３導電体５２は、第３絶縁膜５１上に設けられていてもよい。第３導電体５２は、たとえば導電性不純物を含むポリシリコンから構成されている。第３導電体５２は、たとえば第２ゲートトレンチ２９の内部に配置されている。第１導電体４２は、第３導電体５２と電気的に接続されている。第１導電体４２および第２導電体６２の材料は、同じである。第１導電体４２および第３導電体５２の材料も、同じであってもよい。
第２ソース電極５５は、第２ソース領域２４と電気的に接続されている。第２ソース電極５５は、たとえば第１主面１において、第２ソース領域２４および第２コンタクト領域２５の各々に接している。第２ソース電極５５は、第２コンタクト電極５３と、第２ソース配線５４とを有している。第２ソース配線５４は、第２コンタクト電極５３上に設けられている。第２コンタクト電極５３は、第１主面１において、第２ソース領域２４および第２コンタクト領域２５の各々に接していてもよい。第２コンタクト電極５３は、たとえばＴｉと、Ａｌと、Ｓｉとを含む材料から構成されている。第２コンタクト電極５３は、たとえば第２ソース領域２４とオーミック接合している。第２コンタクト電極５３は、第２コンタクト領域２５とオーミック接合していてもよい。第２ソース配線５４は、たとえばアルミニウムを含む材料から構成されている。第１ソース電極４５は、たとえば第２ソース電極５５から電気的に分離されている。
第１層間絶縁膜７１は、たとえば第１ゲートトレンチ１９および分離トレンチ３９の各々を覆うように設けられている。第１層間絶縁膜７１は、たとえば第１導電体４２と、第１絶縁膜４１と、第２導電体６２と、第２絶縁膜６１とに接して設けられている。第１層間絶縁膜７１は、第１主面１において、第１ソース領域１４と、第１ｐ型領域１６と、第２ｐ型領域２６とに接していてもよい。第１層間絶縁膜７１は、活性領域１０、センス領域２０および分離領域３０の各々の上に設けられていてもよい。
第２層間絶縁膜７２は、たとえば第２ゲートトレンチ２９を覆うように設けられている。第２層間絶縁膜７２は、たとえば第３導電体５２と、第３絶縁膜５１とに接して設けられている。第２層間絶縁膜７２は、第１主面１において、第２ソース領域２４に接していてもよい。第２層間絶縁膜７２は、たとえばセンス領域２０上に設けられており、活性領域１０および分離領域３０の各々から離間していてもよい。
第１層間絶縁膜７１および第２層間絶縁膜７２の各々は、たとえば二酸化珪素を含む材料から構成されている。第１層間絶縁膜７１は、たとえば第１導電体４２と第１ソース電極４５とを電気的に絶縁している。第２層間絶縁膜７２は、たとえば第３導電体５２と第２ソース電極５５とを電気的に絶縁している。パッシベーション層７３は、第１ソース電極４５と、第２ソース電極５５と、第１層間絶縁膜７１とに接して設けられている。パッシベーション層７３は、たとえば窒化珪素（ＳｉＮ）、二酸化珪素またはポリイミドなどの材料により構成されている。
ドレイン電極７０（第２電極７０）は、第２主面２に接している。別の観点から言えば、ドレイン電極７０は、第２主面２において、第１基板部分１１、第２基板部分２１および第３基板部分３１の各々と接している。ドレイン電極７０は、第１ドリフト領域１２、第２ドリフト領域２２および第３ドリフト領域３２の各々と電気的に接続されている。ドレイン電極７０は、たとえばＮｉＳｉまたはＴｉＡｌＳｉを含む材料から構成されている。ドレイン電極７０は、活性領域１０、センス領域２０および分離領域３０の各々を覆うように設けられている。
図３に示されるように、第１実施形態に係るＭＯＳＦＥＴは、ゲートパッド８０と、第１ゲートランナー８１と、第２ゲートランナー８２と、ソースパッド５７と、ソース配線領域５６とをさらに有していてもよい。第１ゲートランナー８１は、ゲートパッド８０の一方側に接続されている。第２ゲートランナー８２は、ゲートパッド８０の他方側に接続されている。図３に示されるように、第２主面２に対して垂直な方向から見て、第１ソース配線４４、ソースパッド５７およびソース配線領域５６の各々は、第１ゲートランナー８１と、第２ゲートランナー８２とに挟まれている。ゲートパッド８０は、第１導電体４２および第３導電体５２の各々と電気的に接続されている。
第１ソース配線４４は、第２ソース配線５４から電気的に分離されている。ソースパッド５７は、ソース配線領域５６を介して、第２ソース配線５４に接続されている。ソースパッド５７は、ゲートパッド８０の隣に位置している。ソースパッド５７は、ゲートパッド８０から電気的に分離されている。第２主面２に対して垂直な方向から見て、第２ソース配線５４は、分離領域３０に取り囲まれていてもよい。
第２ソース配線５４は、センス領域２０上に配置されている。ソースパッド５７は、活性領域１０上に配置されていてもよい。ソース配線領域５６は、活性領域１０、分離領域３０およびセンス領域２０の各々の上に配置されていてもよい。第２主面２に対して垂直な方向から見て、ソース配線領域５６は、分離領域３０の延在方向に対して概ね垂直な方向に分離領域３０を横切るように設けられていてもよい。ゲートパッド８０、第１ゲートランナー８１、第２ゲートランナー８２および第１ソース配線４４の各々は、たとえば活性領域１０上に配置されている。
図４に示されるように、分離トレンチ３９の深さＨ２は、第１ゲートトレンチ１９の深さＨ１以上であってもよい。分離トレンチ３９の深さは、第１ゲートトレンチ１９の深さＨ１と同じであってもよいし、第１ゲートトレンチ１９の深さＨ１よりも大きくてもよい。第１ゲートトレンチ１９の深さＨ１は、たとえば０．５μｍ以上３．０μｍ以下である。分離トレンチ３９の深さＨ２は、たとえば０．５μｍ以上２０．０μｍ以下である。分離トレンチ３９の深さは、第２ゲートトレンチ２９の深さと同じであってもよいし、第２ゲートトレンチ２９の深さよりも大きくてもよい。
図４に示されるように、分離トレンチ３９の延在方向に対して垂直な断面における分離トレンチ３９の幅Ｗ２は、第１ゲートトレンチ１９の延在方向に対して垂直な断面における第１ゲートトレンチ１９の幅Ｗ１以上であってもよい。分離トレンチ３９の幅Ｗ２は、第１ゲートトレンチ１９の幅Ｗ１と同じであってもよいし、第１ゲートトレンチ１９の幅Ｗ１よりも大きくてもよい。第１ゲートトレンチ１９の幅Ｗ１は、たとえば０．２μｍ以上２．０μｍ以下である。分離トレンチ３９の幅Ｗ２は、たとえば０．２μｍ以上２００μｍ以下である。分離トレンチ３９の幅は、第２ゲートトレンチ２９の幅と同じであってもよいし、第２ゲートトレンチ２９の幅よりも大きくてもよい。なお、トレンチの延在方向とは、トレンチの底面に平行な方向であって、かつトレンチの側面に平行な方向である。
図５に示されるように、第１実施形態に係るＭＯＳＦＥＴは、ゲート接続配線８３と、第１絶縁層７４と、第２絶縁層７５と、第３層間絶縁膜７６とをさらに有していてもよい。活性領域１０は、第３ｐ型領域５をさらに有していてもよい。第３ｐ型領域５は、第１ドリフト領域１２上に設けられている。第３ｐ型領域５は、たとえばアルミニウムなどのｐ型不純物を含み、ｐ型を有する。第３ｐ型領域５のｐ型不純物の濃度は、第１ボディ領域１３のｐ型不純物の濃度と同じであってもよい。第３ｐ型領域５は、たとえば第１ゲートトレンチ１９の第１側面１７に接していてもよい。
第１絶縁層７４は、第３ｐ型領域５上に配置されている。第１絶縁層７４は、第１主面１において、第３ｐ型領域５に接している。ゲート接続配線８３は、第１導電体４２上に配置されている。ゲート接続配線８３は、第１導電体４２とゲートパッド８０との間を繋いでいる。ゲートパッド８０は、ゲート接続配線８３に接している。ゲート接続配線８３は、第１絶縁層７４上に配置されていてもよい。第１絶縁層７４は、第１絶縁膜４１に接していてもよい。ゲート接続配線８３は、ゲートパッド８０と第１絶縁層７４との間に配置されていてもよい。
第２絶縁層７５は、たとえば第１絶縁層７４上に配置されている。第２絶縁層７５は、ゲート接続配線８３に接していてもよい。第３層間絶縁膜７６は、たとえば第１ソース電極４５とゲート接続配線８３との間に配置されている。第３層間絶縁膜７６は、たとえば第１ソース電極４５とゲート接続配線８３とを電気的に絶縁している。第３層間絶縁膜７６は、ゲート接続配線８３上に配置されていてもよい。ゲートパッド８０は、第３層間絶縁膜７６および第２絶縁層７５の各々上に配置されていてもよい。ゲートパッド８０は、第３ｐ型領域５に対向して配置されていてもよい。
次に、第１実施形態に係るＭＯＳＦＥＴが有する電流センサの動作について説明する。
図１に示されるように、第１ソース配線４４は、第１ソース端子Ｓ１に接続されている。第２ソース配線５４は、第２ソース端子Ｓ２に接続されている。ドレイン電極７０は、ドレイン端子Ｄに接続されている。第１ゲート電極４２は、第１ゲート端子Ｇ１に接続されている。第２ゲート電極５２は、第２ゲート端子Ｇ２に接続されている。第１ゲート端子Ｇ１は、第２ゲート端子Ｇ２と電気的に接続されている。
第１ゲート端子Ｇ１および第２ゲート端子Ｇ２の各々にゲート電圧を印加すると、第１ソース端子Ｓ１とドレイン端子Ｄとの間に電流が流れ、かつ第２ソース端子Ｓ２とドレイン端子Ｄとの間に電流が流れる。第２ソース端子Ｓ２とドレイン端子Ｄとの間に流れる電流は、第１ソース端子Ｓ１とドレイン端子Ｄとの間に流れる電流にほぼ比例する。たとえば、第１ソース端子Ｓ１とドレイン端子Ｄとの間に１００Ａの電流が流れる場合、第２ソース端子Ｓ２とドレイン端子Ｄとの間には１ｍＡの電流が流れる。第２ソース端子Ｓ２とドレイン端子Ｄとの間に流れる電流は、セルの数およびゲート幅などを変更することによって調整することができる。
第２ソース端子Ｓ２とドレイン端子Ｄとの間に流れる電流と、第１ソース端子Ｓ１とドレイン端子Ｄとの間に流れる電流との関係式は、予め求められている。第２ソース端子Ｓ２とドレイン端子Ｄとの間に流れる電流は、図示しない電流計によってモニターされる。上記関係式に基づいて、第２ソース端子Ｓ２とドレイン端子Ｄとの間に流れる電流から第１ソース端子Ｓ１とドレイン端子Ｄとの間に流れる電流が推定される。たとえば、第２ソース端子Ｓ２とドレイン端子Ｄとの間に流れる電流が所定の値を超えた場合に、ゲート電圧の印加が停止されるようにＭＯＳＦＥＴ１００が制御されてもよい。
次に、第１実施形態に係るＭＯＳＦＥＴの作用効果について説明する。
第１実施形態に係るＭＯＳＦＥＴによれば、活性領域１０には、第１側面１７と、第１側面１７に連なる第１底面１８とにより規定される第１ゲートトレンチ１９が設けられている。分離トレンチ３９は、センス領域２０と活性領域１０とを分離している。これにより、センス領域２０と活性領域１０とが電気的に分離される。第１絶縁膜４１は、第１側面１７および第１底面１８の双方に接している。第１導電体４２は、第１絶縁膜４１上に設けられている。第２絶縁膜６１は、分離トレンチ３９内に設けられている。第２導電体６２は、第２絶縁膜６１上に設けられている。第１絶縁膜４１は、第２絶縁膜６１と同じ材料により構成されている。第１導電体４２は、第２導電体６２と同じ材料により構成され、かつ第２導電体６２から電気的に分離されている。これにより、分離トレンチ３９を第１ゲートトレンチ１９と同時に形成することができる。そのため、工程数を増やすことなく、センス領域２０と活性領域１０とを分離することができる。また分離トレンチ３９を容易に埋めることができる。さらに分離トレンチ３９が第２絶縁膜６１および第２導電体６２によって埋められることで、分離トレンチ３９上に段差が発生することを抑制することができる。そのため、電極に電力を供給するためのアルミニウム配線を形成する際に、当該配線の付き回りの不具合が発生することを抑制することができる。
また第１実施形態に係るＭＯＳＦＥＴによれば、分離トレンチ３９の深さは、第１ゲートトレンチ１９の深さ以上であってもよい。これにより、活性領域１０とセンス領域２０とをより確実に分離することができる。
さらに第１実施形態に係るＭＯＳＦＥＴによれば、分離トレンチ３９の延在方向に対して垂直な断面における分離トレンチ３９の幅は、第１ゲートトレンチ１９の延在方向に対して垂直な断面における第１ゲートトレンチ１９の幅以上であってもよい。活性領域１０とセンス領域２０とをより確実に分離することができる。
（第２実施形態）
次に、第２実施形態に係るＭＯＳＦＥＴ１００の構成について説明する。第２実施形態に係るＭＯＳＦＥＴは、電流センサ素子の代わりに温度センサを有している構成において、第１実施形態に係るＭＯＳＦＥＴと異なっており、その他の構成については、第１実施形態に係るＭＯＳＦＥＴとほぼ同じである。以下、第１実施形態に係るＭＯＳＦＥＴと異なる構成を中心に説明する。
センス領域２０は、温度センサ素子を有していてもよい。図６に示されるように、センス領域２０は、第４不純物領域２２と、第５不純物領域２３と、第３コンタクト領域９１（第６不純物領域９１）と、第４コンタクト領域９２と、第２基板部分２１とを主に有している。第５不純物領域２３と、第３コンタクト領域９１と、第４コンタクト領域９２とは、たとえば温度センサ素子８５を構成する。温度センサ素子８５は、たとえば電気抵抗体である。電気抵抗体の温度依存性を利用して、電気抵抗体の抵抗値から温度を推定することができる。
第４不純物領域２２は、たとえば窒素などのｎ型不純物を含み、ｎ型（第１導電型）を有する。第４不純物領域２２は、第１ドリフト領域１２に電気的に接続されている。第４不純物領域２２のｎ型不純物の濃度は、第１ドリフト領域１２のｎ型不純物の濃度と同じであってもよい。第５不純物領域２３は、たとえばアルミニウム（Ａｌ）などのｐ型不純物を含み、ｐ型を有する。第５不純物領域２３は、第４不純物領域２２上に設けられている。第５不純物領域２３のｐ型不純物の濃度は、第４不純物領域２２のｎ型不純物の濃度よりも高くてもよい。第５不純物領域２３のｐ型不純物の濃度は、第１ボディ領域１３のｐ型不純物の濃度と同じであってもよい。第５不純物領域２３は、たとえば分離トレンチ３９の第３側面３７に接していてもよい。第５不純物領域２３は、たとえば第１ボディ領域１３から電気的に分離されている。
第３コンタクト領域９１および第４コンタクト領域９２の各々は、たとえばアルミニウムなどのｐ型不純物を含んでおり、ｐ型の導電型を有する。第３コンタクト領域９１および第４コンタクト領域９２の各々のｐ型不純物の濃度は、たとえば第５不純物領域２３のｐ型不純物の濃度よりも高い。第３コンタクト領域９１および第４コンタクト領域９２の各々は、第５不純物領域２３に接する。第３コンタクト領域９１および第４コンタクト領域９２の各々は、たとえば第１主面１の一部を構成している。第３コンタクト領域９１および第４コンタクト領域９２の各々のｐ型不純物の濃度は、第１コンタクト領域１５のｐ型不純物の濃度と同じであってもよい。
第２基板部分２１は、たとえば窒素などのｎ型不純物を含み、ｎ型を有する。第２基板部分２１は、たとえば第２主面２の一部を構成している。第２基板部分２１のｎ型不純物の濃度は、第４不純物領域２２のｎ型不純物の濃度よりも高くてもよい。第４不純物領域２２は、たとえば第２基板部分２１上に設けられている。第２基板部分２１は、第３基板部分３１に連なっている。
第２実施形態に係るＭＯＳＦＥＴは、第４導電体９５と、第４電極９８とをさらに有している。第４導電体９５は、第３電極である。第４導電体９５は、たとえば第５不純物領域２３、第３コンタクト領域９１および第４コンタクト領域９２の各々と電気的に接続されている。第４導電体９５は、たとえば第１主面１において、第３コンタクト領域９１に接している。第４導電体９５は、第３コンタクト電極９３と、第３配線９４とを有している。第３配線９４は、第３コンタクト電極９３上に設けられている。第３コンタクト電極９３は、第１主面１において、第３コンタクト領域９１に接していてもよい。第３コンタクト電極９３は、たとえばＴｉと、Ａｌと、Ｓｉとを含む材料から構成されている。第３コンタクト電極９３は、第３コンタクト領域９１とオーミック接合していてもよい。第３配線９４は、たとえばアルミニウムを含む材料から構成されている。第４導電体９５は、たとえば電源３に接続され得る。
第４電極９８は、たとえば第５不純物領域２３、第３コンタクト領域９１および第４コンタクト領域９２の各々と電気的に接続されている。第４電極９８は、たとえば第１主面１において、第４コンタクト領域９２に接している。第４電極９８は、第４コンタクト電極９６と、第４配線９７とを有している。第４配線９７は、第４コンタクト電極９６上に設けられている。第４コンタクト電極９６は、第１主面１において、第４コンタクト領域９２に接していてもよい。第４コンタクト電極９６は、たとえばＴｉと、Ａｌと、Ｓｉとを含む材料から構成されている。第４コンタクト電極９６は、第４コンタクト領域９２とオーミック接合していてもよい。第４配線９７は、たとえばアルミニウムを含む材料から構成されている。第４電極９８は、たとえば電流計４に接続され得る。第１ソース電極４５は、第４導電体９５および第４電極９８の各々から電気的に分離されている。
第２層間絶縁膜７２は、第１主面１の一部を覆うように設けられている。第２層間絶縁膜７２は、第１主面１において、たとえば第５不純物領域２３、第３コンタクト領域９１および第４コンタクト領域９２の各々に接して設けられている。第２層間絶縁膜７２は、たとえばセンス領域２０上に設けられており、活性領域１０および分離領域３０の各々から離間していてもよい。第２層間絶縁膜７２は、たとえば二酸化珪素を含む材料から構成されている。第２層間絶縁膜７２は、たとえば第４導電体９５と第４電極９８との間に位置している。
図７に示されるように、第２実施形態に係るＭＯＳＦＥＴは、第３パッド１０１と、第４パッド１０２と、第３接続配線１０３と、第４接続配線１０４とをさらに有していてもよい。図７に示されるように、第２主面２に対して垂直な方向から見て、第３パッド１０１、第４パッド１０２、第３接続配線１０３および第４接続配線１０４の各々は、第１ゲートランナー８１と、第２ゲートランナー８２とに挟まれていてもよい。
第３パッド１０１は、第３配線９４と電気的に接続されている。第３パッド１０１は、第３接続配線１０３を介して、第３配線９４に接続されている。第３パッド１０１は、ゲートパッド８０の隣に位置している。第４パッド１０２は、第４配線９７と電気的に接続されている。第４パッド１０２は、第４接続配線１０４を介して、第４配線９７に接続されている。第３パッド１０１および第４パッド１０２の各々は、ゲートパッド８０から電気的に分離されている。第３パッド１０１は、第４パッド１０２から物理的に分離されている。第３パッド１０１および第４パッド１０２の各々は、ソース配線４４から電気的に分離されている。
第２主面２に対して垂直な方向から見て、第４導電体９５および第４電極９８の各々は、分離領域３０に取り囲まれていてもよい。第４導電体９５および第４電極９８の各々は、センス領域２０上に配置されている。第３パッド１０１および第４パッド１０２の各々は、活性領域１０上に配置されていてもよい。第３配線９４および第４配線９７の各々は、活性領域１０、分離領域３０およびセンス領域２０の各々の上に配置されていてもよい。第２主面２に対して垂直な方向から見て、第３接続配線１０３および第４接続配線１０４の各々は、分離領域３０の延在方向に対して概ね垂直な方向に分離領域３０を横切るように設けられていてもよい。第３接続配線１０３は、第４接続配線１０４とほぼ平行に延在していてもよい。第２実施形態に係るＭＯＳＦＥＴ１００においても、第１実施形態に係るＭＯＳＦＥＴ１００と同様の作用効果を有する。
次に、第２実施形態に係るＭＯＳＦＥＴが有する温度センサの動作について説明する。
図６に示されるように、第３電極９５は、電源３の正極側に接続されている。第４電極９８は、電源３の負極側に接続されている。第４電極９８と、電源３の負極との間に、電流計４が設けられている。電源３を用いて、第３電極９５と第４電極９８との間に電圧が印加されると、第３コンタクト領域９１と第５不純物領域２３と第４コンタクト領域９２とを通って、第３電極９５と第４電極９８との間を電流が流れる。第３電極９５と第４電極９８との間を流れる電流は、電流計４によって検出される。
第３コンタクト領域９１と、第５不純物領域２３と、第４コンタクト領域９２とは、温度センサ素子８５を構成する。温度センサ素子８５は、たとえば電気抵抗体である。温度センサ素子８５の電気抵抗は、温度によって変化する。たとえば温度センサ素子８５の温度が高くなると、温度センサ素子８５の電気抵抗が大きくなる。結果として、電流計４によって測定される電流は、小さくなる。反対に、温度センサ素子８５の温度が低くなると、温度センサ素子８５の電気抵抗が小さくなる。結果として、電流計４によって測定される電流は、大きくなる。以上のように、電流計４によって測定される電流に基づいて、温度センサ素子８５の温度を推定することができる。
温度センサ素子８５の温度と、電流計４によって測定される電流との関係式は、予め求められている。電流計４によって、温度センサ素子８５を流れる電流がモニターされる。上記関係式に基づいて、電流計４によって測定される電流から温度センサ素子８５の温度が推定される。たとえば、電流計４によって測定される電流が所定の値を超えた場合に、ゲート電圧の印加が停止されるようにＭＯＳＦＥＴ１００が制御されてもよい。
（第３実施形態）
次に、第３実施形態に係るＭＯＳＦＥＴ１００の構成について説明する。第３実施形態に係るＭＯＳＦＥＴは、温度センサ素子がダイオードである構成において、第２実施形態に係るＭＯＳＦＥＴと異なっており、その他の構成については、第２実施形態に係るＭＯＳＦＥＴとほぼ同じである。以下、第２実施形態に係るＭＯＳＦＥＴと異なる構成を中心に説明する。
図８に示されるように、センス領域２０は、第４不純物領域２２と、第５不純物領域２３と、ｎ型領域６と、第５コンタクト領域７と、第２基板部分２１とを主に有している。第５不純物領域２３（ｐ型領域）と、ｎ型領域６とは、たとえば温度センサ素子８５を構成する。温度センサ素子８５は、たとえばダイオードである。
第５不純物領域２３は、たとえばアルミニウム（Ａｌ）などのｐ型不純物を含み、ｐ型を有する。第５不純物領域２３は、第４不純物領域２２上に設けられている。第５不純物領域２３のｐ型不純物の濃度は、第４不純物領域２２のｎ型不純物の濃度よりも高くてもよい。第５不純物領域２３のｐ型不純物の濃度は、第１ボディ領域１３のｐ型不純物の濃度と同じであってもよい。第５不純物領域２３は、たとえば分離トレンチ３９の第３側面３７に接していてもよい。第５不純物領域２３は、第１ボディ領域１３から電気的に分離されている。
ｎ型領域６は、第４不純物領域２２から隔てられるように第５不純物領域２３上に設けられている。ｎ型領域６は、たとえば窒素またはリン（Ｐ）などのｎ型不純物を含んでおり、ｎ型を有する。ｎ型領域６は、たとえば第１主面１の一部を構成している。ｎ型領域６のｎ型不純物の濃度は、第５不純物領域２３のｐ型不純物の濃度よりも高くてもよい。ｎ型領域６のｎ型不純物の濃度は、第１ソース領域１４のｎ型不純物の濃度と同じであってもよい。ｎ型領域６は、第４導電体９５に接続している。
第５コンタクト領域７は、たとえばアルミニウムなどのｐ型不純物を含んでおり、ｐ型の導電型を有する。第５コンタクト領域７のｐ型不純物の濃度は、たとえば第５不純物領域２３のｐ型不純物の濃度よりも高い。第５コンタクト領域７は、第５不純物領域２３に接する。第５コンタクト領域７は、たとえば第１主面１の一部を構成している。第５コンタクト領域７のｐ型不純物の濃度は、第１コンタクト領域１５のｐ型不純物の濃度と同じであってもよい。第５コンタクト領域７は、第４電極９８に接続している。第３実施形態に係るＭＯＳＦＥＴ１００においても、第１実施形態に係るＭＯＳＦＥＴ１００と同様の作用効果を有する。
（第４実施形態）
次に、第４実施形態に係るＭＯＳＦＥＴ１００の構成について説明する。第４実施形態に係るＭＯＳＦＥＴは、電流センサ素子を有する第１実施形態に係るＭＯＳＦＥＴと、温度センサを有する第２実施形態または第３実施形態に係るＭＯＳＦＥＴとを組み合わせた構成を有している。以下、第１～３実施形態の各々に係るＭＯＳＦＥＴと異なる構成を中心に説明する。
図９に示されるように、センス領域２０は、電流センサ素子８４と、温度センサ素子８５とを有している。具体的には、センス領域２０は、第２ドリフト領域２２と、第２ボディ領域２３と、第２ソース領域２４と、第２コンタクト領域２５と、第２ｐ型領域２６と、第２基板部分２１と、第３コンタクト領域９１と、第４コンタクト領域９２とを有していている。電流センサ素子８４は、たとえば第２ドリフト領域２２と第２ボディ領域２３と第２ソース領域２４とにより構成されている。温度センサ素子８５は、たとえば第３コンタクト領域９１と第２ボディ領域２３と第４コンタクト領域９２とにより構成されている。温度センサ素子８５は、たとえば電気抵抗体である。
図９に示されるように、センス領域２０には、境界トレンチ６７が設けられている。境界トレンチ６７は、電流センサ素子８４と温度センサ素子８５とを分離している。センス領域２０は、さらに第４ドリフト領域３４と、第４基板部分３３とを有している。第４ドリフト領域３４は、第２ドリフト領域２２に連なっている。第４基板部分３３は、第２基板部分２１に連なっている。境界トレンチ６７は、第４側面６５と、第４底面６６とにより規定されている。第４側面６５は、第２ドリフト領域２２に接している。境界トレンチ６７は、電流センサ素子８４の第２ボディ領域２３と温度センサ素子８５の第２ｐ型領域２６とを電気的に分離している。
第４底面６６は、第４側面６５に連なっている。第４底面６６は、第４ドリフト領域３４により構成されている。第４底面６６は、たとえば第２主面２と平行な平面である。第４底面６６に対する第４側面６５の角度は、たとえば９０°である。第４側面６５は、第４底面６６に対して垂直な平面に対して傾斜していてもよい。第４側面６５は、第４底面６６から第１主面１に向かうに従って、境界トレンチ６７の幅が拡がるように、第４底面６６に対して傾斜していてもよい。
境界トレンチ６７の内部には、第４絶縁膜６３が設けられている。第４絶縁膜６３は、第４側面６５および第４底面６６の各々に接している。第４絶縁膜６３上に第５導電体６４が設けられている。第５導電体６４は、境界トレンチ６７の内部に配置されている。第４絶縁膜６３の材料は、たとえば第２絶縁膜６１の材料と同じである。第５導電体６４の材料は、たとえば第２導電体６２の材料と同じである。
図１０に示されるように、第２主面２に対して垂直な方向から見て、分離トレンチ３９は、たとえば長方形状である。境界トレンチ６７は、分離トレンチ３９に連なっている。境界トレンチ６７は、分離トレンチ３９によって囲まれた領域を２つに分断している。第２主面２に対して垂直な方向から見て、境界トレンチ６７は、たとえば直線状である。境界トレンチ６７の一端および他端の各々は、分離トレンチ３９に連なっている。
ソースパッド５７は、第４パッド１０２の隣に位置している。第４パッド１０２は、第３パッド１０１と、ソースパッド５７との間に位置している。ソース配線領域５６は、第４接続配線１０４の隣に位置している。第４接続配線１０４は、第３接続配線１０３と、ソース配線領域５６との間に位置している。第２ソース配線５４は、第４配線９７の隣に位置している。第４配線９７は、第３配線９４と、第２ソース配線５４との間に位置している。第４実施形態に係るＭＯＳＦＥＴ１００においても、第１実施形態に係るＭＯＳＦＥＴ１００と同様の作用効果を有する。
なお上記各実施形態では、ｎ型を第１導電型とし、かつｐ型を第２導電型して説明したが、ｐ型を第１導電型とし、かつｎ型を第２導電型としてもよい。また上記各実施形態では、ゲート絶縁型トランジスタ１００としてＭＯＳＦＥＴを例に挙げて説明したが、ゲート絶縁型トランジスタ１００は、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。さらに上記各不純物領域におけるｐ型不純物の濃度およびｎ型不純物の濃度は、たとえばＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｅ）またはＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などにより測定可能である。またｐ型領域とｎ型領域６との境界面（つまりＰＮ界面）の位置は、たとえばＳＣＭまたはＳＩＭＳなどにより特定することができる。さらに上記第１～第３実施形態では、センス領域２０に電流センサまたは温度センサが配置されている場合について説明したが、第４実施形態に示されるように、センス領域２０に電流センサおよび温度センサの双方が配置されていてもよい。
また上記各実施形態においては、炭化珪素基板９の代わりに、炭化珪素とは異なる半導体により構成された半導体基板が用いられてもよい。具体的な半導体としては、たとえば窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、珪素（Ｓｉ）または窒化アルミニウムガリウム（ＡｌＧａＮ）などが利用可能である。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ 第１主面、２ 第２主面、３ 電源、４ 電流計、５ 第３ｐ型領域、６ ｎ型領域、７ 第５コンタクト領域、９ 炭化珪素基板、１０ 活性領域、１１ 第１基板部分、１２ 第１不純物領域（第１ドリフト領域）、１３ 第２不純物領域（第１ボディ領域）、１４ 第３不純物領域（第１ソース領域）、１５ 第１コンタクト領域、１６ 第１ｐ型領域、１７ 第１側面、１８ 第１底面、１９ 第１ゲートトレンチ、２０ センス領域、２１ 第２基板部分、２２ 第４不純物領域（第２ドリフト領域）、２３ 第５不純物領域（第２ボディ領域）、２４ 第６不純物領域（第２ソース領域）、２５ 第２コンタクト領域、２６ 第２ｐ型領域、２７ 第２側面、２８ 第２底面、２９ 第２ゲートトレンチ、３０ 分離領域、３１ 第３基板部分、３２ 第３ドリフト領域、３３ 第４基板部分、３４ 第４ドリフト領域、３７ 第３側面、３８ 第３底面、３９ 分離トレンチ、４１ 第１絶縁膜、４２ 第１導電体（第１ゲート電極）、４３ 第１コンタクト電極、４４ 第１ソース配線、４５ 第１ソース電極（ソース電極、第１電極）、５１ 第３絶縁膜、５２ 第３導電体（第２ゲート電極）、５３ 第２コンタクト電極、５４ 第２ソース配線、５５ 第２ソース電極、５６ ソース配線領域、５７ ソースパッド、６１ 第２絶縁膜、６２ 第２導電体、７０ ドレイン電極（第２電極）、７１ 第１層間絶縁膜、７２ 第２層間絶縁膜、７３ パッシベーション層、７４ 第１絶縁層、７５ 第２絶縁層、７６ 第３層間絶縁膜、８０ ゲートパッド、８１ 第１ゲートランナー、８２ 第２ゲートランナー、８３ ゲート接続配線、８４ 電流センサ素子、８５ 温度センサ素子、９１ 第６不純物領域（第３コンタクト領域）、９２ 第４コンタクト領域、９３ 第３コンタクト電極、９４ 第３配線、９５ 第４導電体（第３電極）、９６ 第４コンタクト電極、９７ 第４配線、９８ 第４電極、１００ ゲート絶縁型トランジスタ（ＭＯＳＦＥＴ）、１０１ 第３パッド、１０２ 第４パッド、１０３ 第３接続配線、１０４ 第４接続配線、Ｄ ドレイン端子、Ｇ１ 第１ゲート端子、Ｇ２ 第２ゲート端子、Ｓ１ 第１ソース端子、Ｓ２ 第２ソース端子。

Claims (7)

  1. 活性領域と、
    前記活性領域から離間したセンス領域と、
    前記センス領域を取り囲み、かつ前記センス領域と前記活性領域とを分離する分離トレンチとを備え、
    前記活性領域は、第１導電型を有する第１不純物領域と、前記第１不純物領域上に設けられ、前記第１導電型と異なる第２導電型を有する第２不純物領域と、前記第１不純物領域から隔てられるように前記第２不純物領域上に設けられ、かつ前記第１導電型を有する第３不純物領域とを含み、
    前記活性領域には、第１側面と、前記第１側面に連なる第１底面とにより規定される第１ゲートトレンチが設けられており、
    前記第１側面は、前記第１不純物領域と、前記第２不純物領域と、前記第３不純物領域とにより構成されており、
    前記第１底面は、前記第１不純物領域により構成されており、
    前記第１側面および前記第１底面の双方に接する第１絶縁膜と、
    前記第１絶縁膜上に設けられた第１導電体と、
    前記分離トレンチ内に設けられた第２絶縁膜と、
    前記第２絶縁膜上に設けられた第２導電体とを備え、
    前記分離トレンチは、前記第１不純物領域に達しており、
    前記第１絶縁膜は、前記第２絶縁膜と同じ材料により構成され、
    前記第１導電体は、前記第２導電体と同じ材料により構成され、かつ前記第２導電体から電気的に分離されており、
    前記センス領域は、電流センサ素子と、温度センサ素子とを有し、
    前記センス領域には、前記電流センサ素子と前記温度センサ素子とを分離し、かつ前記分離トレンチに連なる境界トレンチが設けられている、ゲート絶縁型トランジスタ。
  2. 前記電流センサ素子は、前記第１導電型を有しかつ前記第１不純物領域に電気的に接続された第４不純物領域と、前記第２導電型を有しかつ前記第４不純物領域上に設けられた第５不純物領域と、前記第４不純物領域から隔てられるように前記第５不純物領域上に設けられかつ前記第１導電型を有する第６不純物領域とを有し、さらに、
    前記センス領域には、第２側面と、前記第２側面に連なる第２底面とにより規定される第２ゲートトレンチが設けられており、
    前記第２側面は、前記第４不純物領域と、前記第５不純物領域と、前記第６不純物領域とにより構成されており、
    前記第２底面は、前記第４不純物領域により構成されており、さらに、
    前記第２側面および前記第２底面の双方に接する第３絶縁膜と、
    前記第３絶縁膜上に設けられた第３導電体とを備え、
    前記第１導電体は、前記第３導電体と電気的に接続されている、請求項１に記載のゲート絶縁型トランジスタ。
  3. 前記温度センサ素子は、前記第１導電型を有しかつ前記第１不純物領域に電気的に接続された第４不純物領域と、前記第２導電型を有しかつ前記第４不純物領域上に設けられた第５不純物領域と、前記第２導電型を有しかつ前記第５不純物領域よりも高い不純物濃度を有する第６不純物領域とを有し、さらに、
    前記第３不純物領域と電気的に接続されるソース電極と、
    前記第５不純物領域および前記第６不純物領域の各々と電気的に接続される第４導電体とを備え、
    前記ソース電極は、前記第４導電体から電気的に分離されている、請求項１に記載のゲート絶縁型トランジスタ。
  4. 前記分離トレンチの深さは、前記第１ゲートトレンチの深さ以上である、請求項１～請求項３のいずれか１項に記載のゲート絶縁型トランジスタ。
  5. 前記分離トレンチの深さは、前記第１ゲートトレンチの深さと同じである、請求項４に記載のゲート絶縁型トランジスタ。
  6. 前記分離トレンチの延在方向に対して垂直な断面における前記分離トレンチの幅は、前記第１ゲートトレンチの延在方向に対して垂直な断面における前記第１ゲートトレンチの幅以上である、請求項１～請求項５のいずれか１項に記載のゲート絶縁型トランジスタ。
  7. 前記第１導電体および前記第２導電体の材料は、ポリシリコンである、請求項１～請求項６のいずれか１項に記載のゲート絶縁型トランジスタ。
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