[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP7151018B1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7151018B1
JP7151018B1 JP2022125379A JP2022125379A JP7151018B1 JP 7151018 B1 JP7151018 B1 JP 7151018B1 JP 2022125379 A JP2022125379 A JP 2022125379A JP 2022125379 A JP2022125379 A JP 2022125379A JP 7151018 B1 JP7151018 B1 JP 7151018B1
Authority
JP
Japan
Prior art keywords
conductive layer
layer
transistor
wiring
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022125379A
Other languages
English (en)
Other versions
JP2022172104A (ja
Inventor
英樹 松倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2022155117A priority Critical patent/JP7194859B1/ja
Application granted granted Critical
Publication of JP7151018B1 publication Critical patent/JP7151018B1/ja
Publication of JP2022172104A publication Critical patent/JP2022172104A/ja
Priority to JP2022197657A priority patent/JP7454634B2/ja
Priority to JP2024036692A priority patent/JP2024073519A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electroluminescent Light Sources (AREA)
  • Liquid Crystal (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

【課題】素子の一方の電極と同一工程で形成した導電層を有効利用する。【解決手段】第１の導電層を有し、第１の導電層上に第１の絶縁層を有し、第１の絶縁層上に第１の酸化物半導体層を有し、第１の絶縁層上に第２の酸化物半導体層を有し、第１の酸化物半導体層上に第２の導電層を有し、第２の酸化物半導体層上に第３の導電層を有し、第１の酸化物半導体層上及び第２の酸化物半導体層上に第４の導電層を有し、第２の導電層上、第３の導電層上、及び第４の導電層上に第２の絶縁層を有し、第２の絶縁層上に第５の導電層を有し、第２の絶縁層上に第６の導電層を有し、第１の導電層は、第１の酸化物半導体層と重なる領域を有し、第５の導電層は、第１の酸化物半導体層と重なる領域を有し、第６の導電層は、第２の酸化物半導体層と重なる領域を有し、第５の導電層を、第１の導電層と電気的に接続する。【選択図】図４４

Description

技術分野は半導体装置に関する。
特許文献１にはトランジスタを有する半導体装置が開示されている。
特許文献１の段落００１２に「水素元素はキャリアを誘発する２つの要因を双方有して
いるため、水素元素を含む物質は酸化物半導体層を高純度化してＩ型に近づけることを妨
げる元素であるといえる」という記載がある。
特許文献１の段落００１３に「水素元素を含む物質とは、例えば、水素、水分、水酸化
物、水素化物等である」という記載がある。
特許文献１には、酸化物半導体層中に水素元素を含む物質が含有された場合、トランジ
スタのしきい値電圧がマイナス側にシフトすることが記載されている。
特開２０１１－１４２３１１号公報
第１の目的は、素子の一方の電極と同一工程で形成される導電層を有効利用することで
ある。
第２の目的は、酸化物半導体層に水素元素を含む物質が侵入することを抑制することで
ある。
第３の目的は、回路内のトランジスタのオン電流を大きくすることである。
第４の目的は、新規な構造を有する半導体装置を提供することである。
以下に開示する発明は第１乃至第４の目的のうち少なくとも一つを達成できれば良い。
第１乃至第４の目的のうち少なくとも一つを達成できる発明が以下に例示される。
例えば、絶縁表面上に第１の導電層を有し、前記第１の導電層上に第１の絶縁層を有し
、前記第１の絶縁層上に第１の酸化物半導体層を有し、前記第１の絶縁層上に第２の酸化
物半導体層を有し、前記第１の酸化物半導体層上に第２の導電層を有し、前記第２の酸化
物半導体層上に第３の導電層を有し、前記第１の酸化物半導体層上及び前記第２の酸化物
半導体層上に第４の導電層を有し、前記第２の導電層上、前記第３の導電層上、及び前記
第４の導電層上に第２の絶縁層を有し、前記第２の絶縁層上に第５の導電層を有し、前記
第２の絶縁層上に第６の導電層を有し、前記第１の導電層は、前記第１の酸化物半導体層
と重なる領域を有し、前記第５の導電層は、前記第１の酸化物半導体層と重なる領域を有
し、前記第６の導電層は、前記第２の酸化物半導体層と重なる領域を有し、前記第５の導
電層は、前記第１の導電層と電気的に接続されていることを特徴とする半導体装置である
。
例えば、絶縁表面上に第１の導電層を有し、前記第１の導電層上に第１の絶縁層を有し
、前記第１の絶縁層上に酸化物半導体層を有し、前記酸化物半導体層上に第２の導電層を
有し、前記酸化物半導体層上に第３の導電層を有し、前記酸化物半導体層上に第４の導電
層を有し、前記第２の導電層上、前記第３の導電層上、及び前記第４の導電層上に第２の
絶縁層を有し、前記第２の絶縁層上に第５の導電層を有し、前記第２の絶縁層上に第６の
導電層を有し、前記第４の導電層は、前記第２の導電層と前記第３の導電層との間に位置
し、前記酸化物半導体層は、前記第２の導電層と重なる第１の領域を有し、前記酸化物半
導体層は、前記第３の導電層と重なる第２の領域を有し、前記酸化物半導体層は、前記第
４の導電層と重なる第３の領域を有し、前記酸化物半導体層は、前記第１の領域と前記第
３の領域との間に第４の領域を有し、前記酸化物半導体層は、前記第２の領域と前記第３
の領域との間に第５の領域を有し、前記第１の導電層は、前記第４の領域と重なる領域を
有し、前記第５の導電層は、前記第４の領域と重なる領域を有し、前記第６の導電層は、
前記第５の領域と重なる領域を有し、前記第５の導電層は、前記第１の導電層と電気的に
接続されていることを特徴とする半導体装置である。
例えば、前記第６の導電層はフローティング状態である。
素子の一方の電極と同一工程で形成される導電層を有効利用することができる。
酸化物半導体層に水素元素を含む物質が侵入することを抑制することができる。
回路内のトランジスタのオン電流を大きくすることができる。
新規な構造を有する半導体装置を提供することができる。
半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。 半導体装置の一例。
実施の形態について、図面を用いて詳細に説明する。
但し、発明の趣旨から逸脱することなくその形態及び詳細を様々に変更し得ることは、
当業者であれば容易に理解される。
従って、発明の範囲は以下に示す実施の形態の記載内容に限定して解釈されるものでは
ない。
以下に説明する構成において、同一部分又は同様な機能を有する部分には同一の符号又
は同一のハッチングを異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、以下の実施の形態は、一部又は全部を適宜組み合わせて実施することができる。
（実施の形態１）
素子の一方の電極と同一工程で形成される導電層を有効利用することができる構造を有
する半導体装置の例を示す。
基板１０は絶縁表面を有する（図１（Ａ）、図１（Ｂ））。
絶縁表面上に導電層２１を有する（図１（Ａ））。
絶縁表面上に導電層２２を有する（図１（Ａ））。
絶縁表面上に導電層２３を有する（図１（Ｂ））。
導電層２１の少なくとも一部は、例えば、トランジスタのゲート電極として機能するこ
とができる。
導電層２２の少なくとも一部は、例えば、配線又は電極として機能することができる。
導電層２２の少なくとも一部は、トランジスタのゲート電極として機能してもよい。
導電層２３の少なくとも一部は、例えば、トランジスタのゲート電極として機能するこ
とができる。
導電層２１と導電層２２と導電層２３とは同一工程で形成することができる。
よって、導電層２１と導電層２２と導電層２３とは同一材料を有することができる。
導電層２１上、導電層２２上、及び導電層２３上に絶縁層３０を有する（図１（Ａ）、
図１（Ｂ））。
絶縁層３０の少なくとも一部は、例えば、トランジスタのゲート絶縁膜として機能する
ことができる。
絶縁層３０上に半導体層３１を有する（図１（Ａ））。
絶縁層３０上に半導体層３２を有する（図１（Ｂ））。
半導体層３１は導電層２１と重なる領域を有する。
半導体層３２は導電層２３と重なる領域を有する。
半導体層３１の少なくとも一部は、例えば、トランジスタのチャネル形成領域として機
能することができる。
半導体層３２の少なくとも一部は、例えば、トランジスタのチャネル形成領域として機
能することができる。
チャネル形成領域とは、チャネルが形成される領域である。
半導体層３１上に導電層４１を有する（図１（Ａ））。
半導体層３１上に導電層４２を有する（図１（Ａ））。
半導体層３２上に導電層４３を有する（図１（Ｂ））。
半導体層３２上に導電層４４を有する（図１（Ｂ））。
導電層４１の少なくとも一部は、例えば、トランジスタのソース電極又はドレイン電極
の一方として機能することができる。
導電層４２の少なくとも一部は、例えば、トランジスタのソース電極又はドレイン電極
の他方として機能することができる。
導電層４３の少なくとも一部は、例えば、トランジスタのソース電極又はドレイン電極
の一方として機能することができる。
導電層４４の少なくとも一部は、例えば、トランジスタのソース電極又はドレイン電極
の他方として機能することができる。
導電層４１と導電層４２と導電層４３と導電層４４とは同一工程で形成することができ
る。
よって、導電層４１と導電層４２と導電層４３と導電層４４とは同一材料を有すること
ができる。
導電層４１上、導電層４２上、導電層４３上、及び導電層４４上に絶縁層５０を有する
（図１（Ａ）、図１（Ｂ））。
絶縁層５０の少なくとも一部は、例えば、層間絶縁膜として機能することができる。
絶縁層５０が無機物質を有する場合、絶縁層５０の少なくとも一部は、例えば、保護膜
として機能することができる。
絶縁層５０上に導電層６１を有する（図１（Ａ））。
絶縁層５０上に導電層６２を有する（図１（Ｂ））。
導電層６１は、導電層２２と電気的に接続されている。
導電層６１は、導電層４２と電気的に接続されている。
導電層６２は、導電層４４と電気的に接続されている。
導電層６１の少なくとも一部は、例えば、配線又は電極として機能することができる。
導電層６２の少なくとも一部は、例えば、素子の一方の電極として機能することができ
る。
素子の一方の電極を下部電極と呼ぶことができる。
素子の他方の電極を上部電極と呼ぶことができる。
素子が表示装置の場合、素子の一方の電極を画素電極と呼ぶことができる。
素子が表示装置の場合、素子の他方の電極を対向電極と呼ぶことができる。
導電層６１と導電層６２とは同一工程で形成することができる。
よって、導電層６１と導電層６２とは同一材料を有することができる。
導電層６１上及び導電層６２上に絶縁層７０を有する（図１（Ａ）、図１（Ｂ））。
ＥＬ表示装置の場合、絶縁層７０の少なくとも一部は、例えば、隔壁として機能するこ
とができる。隔壁は、隣接する画素電極の間に位置する。
隔壁は有機物質を有することが好ましい。
隔壁が有機物質を有することによって、隔壁を平坦化膜として機能させることができる
。
ＥＬ表示装置の場合、絶縁層７０は導電層６２の端部と重なる領域を有する。
ＥＬ表示装置の場合、絶縁層７０は導電層６２と重なる領域に孔を有する。
液晶表示装置を作製したい場合、絶縁層７０の少なくとも一部は、例えば、配向膜とし
て機能することができる。
絶縁層７０の少なくとも一部を配向膜として機能させる場合は、導電層６２の全体を絶
縁層７０の少なくとも一部と重ねることが好ましい。
配向膜は有機物質を有することが好ましい。
ＥＬ表示装置の場合、導電層６２上及び絶縁層７０上に機能層８０を有する（図１（Ｂ
））。
ＥＬ表示装置の場合、機能層８０は、例えば、ＥＬ層（有機化合物を含む層）である。
液晶表示装置を作製したい場合、配向膜上に機能層８０を形成すると好ましい。
液晶表示装置の場合、機能層８０は、例えば、液晶層である。
機能層８０上に導電層９０を有する（図１（Ｂ））。
導電層９０は、例えば、素子の他方の電極として機能することができる。
図１に示す構造は、絶縁層５０のみを貫通する第１の孔と、絶縁層５０及び絶縁層３０
を貫通する第２の孔とを有する。図１に示す構造は、絶縁層３０のみを貫通する第３の孔
を有さない。
第１の孔と第２の孔とは同一工程で形成することができる。
第１の孔と第３の孔とは同一工程で形成することができない。
第２の孔と第３の孔とは同一工程で形成することができない。
よって、図１に示す構造は、工程数を削減することが可能な構造である。
第３の孔を有さない場合、導電層４２と導電層２２とを直接接続させることができない
。
そこで、図１では、導電層４２と導電層２２とを導電層６１を介して電気的に接続させ
ている。
導電層６１は、導電層６２（素子の一方の電極）と同一工程で形成することが可能であ
る。
よって、図１に示す構造は、素子の一方の電極と同一工程で形成された導電層を有効利
用することができる構造であるといえる。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態２）
素子の一方の電極と同一工程で形成された導電層を有効利用することができる構造を有
する半導体装置の例を示す。
図２（Ａ）は、図１（Ａ）において、導電層２２を削除し、導電層６１と導電層２１と
を電気的に接続させた図面の一例である。
図２（Ａ）において、トランジスタのソース又はドレインの他方が、トランジスタのゲ
ートと電気的に接続されている。
図２（Ａ）の接続はダイオード接続と呼ばれている。
ダイオード接続を行うことによって、トランジスタを用いてダイオードを形成すること
ができる。
図２（Ｂ）は、図１（Ａ）において、導電層２２を削除し、導電層４５を追加した図面
の一例である。
導電層４５は、導電層４１及び導電層４２と同一工程で形成することができる。
よって、導電層４５は、導電層４１及び導電層４２と同一材料を有することができる。
導電層６１は、導電層４５と電気的に接続されている。
本実施の形態に示した構造は、素子の一方の電極と同一工程で形成された導電層を有効
利用することができる構造であるといえる。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態３）
酸化物半導体層への水素元素を含む物質の侵入を抑制することができる構造を有する半
導体装置の例を示す。
酸化物半導体層中に水素元素を含む物質が含有された場合、トランジスタのしきい値電
圧がマイナス側にシフトする。
ところで、無機物質はＨ２Ｏをブロックすることができる機能を有する。
そこで、例えば、図１の絶縁層５０は無機物質を有することが好ましい。
絶縁層５０が無機物質を有することによって、酸化物半導体層への水素元素を含む物質
の侵入を抑制することができる。
また、例えば、図３のように、導電層６３を形成すると好ましい。
導電層６３は、半導体層３１のチャネル形成領域と重なる領域を有する。
導電層６３を形成することによって、酸化物半導体層への水素元素を含む物質の侵入を
更に抑制することができる。
導電層６３は無機物質を有する場合、導電層６３は、例えば、保護膜として機能するこ
とができる。
図３の半導体層３１は酸化物半導体層であると好ましい。
絶縁層７０は必須構成ではない。
絶縁層７０が有機物を有する場合、絶縁層７０は、例えば、平坦化膜として機能するこ
とができる。
絶縁層７０が有機物質を有する場合、絶縁層７０が水素元素を含む物質（Ｈ２Ｏ）の供
給源になってしまうことがある。なぜならば、有機物質は無機物質よりも多くのＨ２Ｏを
含むからである。
そこで、絶縁層７０が有機物質を有する場合、図３のように、導電層６３を絶縁層５０
と絶縁層７０との間に配置することが好ましい。
導電層６３を絶縁層５０と絶縁層７０との間に配置することによって、酸化物半導体層
に水素元素を含む物質が侵入することを抑制することができる。
半導体層３１は、導電層４１と重なる第１の領域を有する。
半導体層３１は、導電層４２と重なる第２の領域を有する。
半導体層３１は、第３の領域を有する。
第３の領域は、導電層４１及び導電層４２と重ならない。
導電層６３は、少なくとも第３の領域と重なる。
導電層４１と導電層４２と導電層６３とはそれぞれ無機物質を有すると好ましい。
導電層４１は、第１の領域に水素を含む物質が侵入することを抑制することができる機
能を有する。
導電層４２は、第２の領域に水素を含む物質が侵入することを抑制することができる機
能を有する。
導電層６３は、第３の領域に水素を含む物質が侵入することを抑制することができる機
能を有する。
導電層６３は、第１の領域と重なると好ましい。
導電層６３は、第２の領域と重なると好ましい。
導電層６３と導電層２１とを電気的に接続させた場合、導電層６３の少なくとも一部は
、例えば、ゲート電極として機能することができる。
導電層６３と導電層２１とを電気的に接続させた場合、絶縁層５０の少なくとも一部は
、例えば、ゲート絶縁膜として機能することができる。
導電層６３と導電層２１とを電気的に接続させた場合、半導体層３１を有するトランジ
スタは、デュアルゲート型トランジスタになる。
デュアルゲート型トランジスタは、半導体層が２つのゲート電極に挟まれた構造を有す
るトランジスタである。
ボトムゲート型トランジスタは、半導体層の下にゲート電極を有するトランジスタであ
る。
トップゲート型トランジスタは、半導体層の上にゲート電極を有するトランジスタであ
る。
ボトムゲート型トランジスタ及びトップゲート型トランジスタの双方は、シングルゲー
ト型トランジスタに分類することができる。
導電層６３と導電層２１とを電気的に分離してもよい。
例えば、導電層６３をフローティング状態とすることによって、半導体層３１を有する
トランジスタをボトムゲート型トランジスタとして機能させることができる。
フローティング状態とは、例えば、導電層６３が他の導電層と接触していない状態等で
ある。
例えば、導電層６３の電位を所定の電位とすることによって、半導体層３１を有するト
ランジスタのしきい値電圧を制御することができる。
半導体層３１を有するトランジスタがＮ型トランジスタの場合、所定の電位は基準電位
より低い電位であることが好ましい。
半導体層３１を有するトランジスタがＰ型トランジスタの場合、所定の電位は基準電位
より高い電位であることが好ましい。
導電層６３の電位を所定の電位とすることによって、トランジスタをノーマリーオフと
することが容易になる。
回路には基準電位がある。
基準電位よりも高い電位をＨｉｇｈ電位としている。
基準電位よりも低い電位をＬｏｗ電位としている。
基準電位は０Ｖである必要はないが、基準電位が０Ｖの場合、Ｈｉｇｈ電位はプラス電
位であり、Ｌｏｗ電位はマイナス電位である。
また、導電層６３を素子の一方の電極と同一工程で形成すると好ましい。
導電層６３を素子の一方の電極と同一工程で形成する場合、図３に示す構造は、素子の
一方の電極と同一工程で形成された導電層を有効利用できる構造であるといえる。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態４）
酸化物半導体層への水素元素を含む物質の侵入を抑制することができる構造を有する半
導体装置の例を示す。
図４（Ａ）は図１（Ａ）に導電層６３を追加した例である。
図４（Ｂ）は、図１（Ａ）において、導電層６１の少なくとも一部と半導体層３１の少
なくとも一部とを重ねた例である。
図５（Ａ）は図１（Ｂ）に導電層６３を追加した例である。
図５（Ｂ）は、図１（Ｂ）において、導電層６２の少なくとも一部と半導体層３２の少
なくとも一部とを重ねた例である。
図６（Ａ）は図２（Ａ）に導電層６３を追加した例である。
図６（Ｂ）は、図２（Ａ）において、導電層６１の少なくとも一部と半導体層３１の少
なくとも一部とを重ねた例である。
図７（Ａ）は図２（Ｂ）に導電層６３を追加した例である。
図７（Ｂ）は、図２（Ｂ）において、導電層６１の少なくとも一部と半導体層３１の少
なくとも一部とを重ねた例である。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態５）
図８は回路の一例である。
配線Ｌ１は、トランジスタＴｒ１のゲートに電気的に接続されている。
配線Ｌ２は、トランジスタＴｒ１のソース又はドレインの一方に電気的に接続されてい
る。
配線Ｌ２は、トランジスタＴｒ２のソース又はドレインの一方に電気的に接続されてい
る。
配線Ｌ３は、トランジスタＴｒ２のソース又はドレインの他方に電気的に接続されてい
る。
配線Ｌ３は、トランジスタＴｒ２のゲートに電気的に接続されている。
配線Ｌ４は、トランジスタＴｒ１のソース又はドレインの他方に電気的に接続されてい
る。
配線Ｌ１の少なくとも一部は、インバータ回路又はバッファ回路の入力端子として機能
することができる。
配線Ｌ１の少なくとも一部は、信号、電圧、又は電流を伝達することができる機能を有
することができる。
配線Ｌ２の少なくとも一部は、インバータ回路又はバッファ回路の出力端子として機能
することができる。
配線Ｌ２の少なくとも一部は、信号、電圧、又は電流を伝達することができる機能を有
することができる。
配線Ｌ３の少なくとも一部は、第１の電位となることができる機能を有する。
配線Ｌ３の少なくとも一部は、信号、電圧、又は電流を伝達することができる機能を有
することができる。
配線Ｌ４の少なくとも一部は、第２の電位となることができる機能を有する。
配線Ｌ４の少なくとも一部は、信号、電圧、又は電流を伝達することができる機能を有
することができる。
第１の電位は、第２の電位と異なる電位であることが好ましい。
トランジスタＴｒ１の極性は、トランジスタＴｒ２の極性と同じであることが好ましい
。
トランジスタＴｒ１及びトランジスタＴｒ２がＮ型トランジスタであり、第１の電位が
第２の電位よりも大きい場合、図８の回路はインバータ回路として機能することができる
。
トランジスタＴｒ１及びトランジスタＴｒ２がＮ型トランジスタであり、第１の電位が
第２の電位よりも小さい場合、図８の回路はバッファ回路として機能することができる。
トランジスタＴｒ１及びトランジスタＴｒ２がＰ型トランジスタであり、第１の電位が
第２の電位よりも大きい場合、図８の回路はバッファ回路として機能することができる。
トランジスタＴｒ１及びトランジスタＴｒ２がＰ型トランジスタであり、第１の電位が
第２の電位よりも小さい場合、図８の回路はインバータ回路として機能することができる
。
図８の回路がインバータ回路として機能することができる場合、配線Ｌ１の電位がＨｉ
ｇｈ電位となるときに、配線Ｌ２の電位がＬｏｗ電位となる。
図８の回路がインバータ回路として機能することができる場合、配線Ｌ１の電位がＬｏ
ｗ電位となるときに、配線Ｌ２の電位がＨｉｇｈ電位となる。
図８の回路がバッファ回路として機能することができる場合、配線Ｌ１の電位がＨｉｇ
ｈ電位となるときに、配線Ｌ２の電位がＨｉｇｈ電位となる。
図８の回路がバッファ回路として機能することができる場合、配線Ｌ１の電位がＬｏｗ
電位となるときに、配線Ｌ２の電位がＬｏｗ電位となる。
第１の電位が第２の電位よりも小さい場合、第１の電位はＬｏｗ電位であり、第２の電
位はＨｉｇｈ電位であることが好ましい。
第１の電位が第２の電位よりも大きい場合、第１の電位はＨｉｇｈ電位であり、第２の
電位はＬｏｗ電位であることが好ましい。
回路動作を安定させるためには、トランジスタＴｒ１及びトランジスタＴｒ２の双方が
ノーマリーオフであることが好ましい。
但し、トランジスタＴｒ１及びトランジスタＴｒ２がＰ型トランジスタの場合、トラン
ジスタＴｒ１がノーマリーオフであり、トランジスタＴｒ２がノーマリーオンであると、
回路動作が安定するので好ましい。
トランジスタＴｒ１又はトランジスタＴｒ２をデュアルゲート構造とすることにより、
回路内のトランジスタのオン電流を大きくすることができる。
また、回路動作を安定させるために、トランジスタＴｒ１のオン電流をトランジスタＴ
ｒ２のオン電流よりも大きくすることが好ましい。
そこで、トランジスタＴｒ１をデュアルゲート型トランジスタとし、トランジスタＴｒ
２をシングルゲート型トランジスタとすることが好ましい。
回路動作を安定させるためには、トランジスタＴｒ１のオフ電流が小さい方が好ましい
。
酸化物半導体層を有するトランジスタは、シリコンを有する層を有するトランジスタと
比較してオフ電流が小さい。
よって、トランジスタＴｒ１は酸化物半導体層を有することが好ましい。
一方、例えば、トランジスタＴｒ２をノーマリーオフにしたい場合は、トランジスタＴ
ｒ２のしきい値電圧の制御が必要になる。
シリコンを有する層を有するトランジスタは、酸化物半導体層を有する層を有するトラ
ンジスタと比較してしきい値電圧の制御が容易である。
具体的には、シリコンを有する層にドナー元素又はアクセプター元素を添加することに
よってしきい値電圧を調整できる。
ドナー元素又はアクセプター元素の添加をイオンドーピング法又はイオン注入法を用い
て行うことによって、しきい値電圧の精密な制御が可能である。
よって、トランジスタＴｒ２はシリコンを有する層を有することが好ましい。
したがって、トランジスタＴｒ１は酸化物半導体層を有し、トランジスタＴｒ２がシリ
コンを有する層を有することが好ましい。
工程数の削減を目的として、トランジスタＴｒ１の半導体層の材料とトランジスタＴｒ
２の半導体層の材料とを同一にしても良い。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態６）
図９は、図８に示した回路を有する半導体装置の上面図の一例である。
図１０（Ａ）は、図９のＡ－Ｂ断面の断面図の一例である。
図１０（Ｂ）は、図９のＣ－Ｄ断面の断面図の一例である。
図１１（Ａ）は、図９のＥ－Ｆ断面の断面図の一例である。
図１１（Ｂ）は、図９のＧ－Ｈ断面の断面図の一例である。
図１２は、図９～図１１の回路と同一工程で形成した素子領域の回路の断面図の一例で
ある。
素子領域は、素子が形成された領域である。
素子が表示素子の場合、素子領域を画素領域と呼ぶことができる。
図９～図１２について以下説明する。
基板１００は絶縁表面を有する。
絶縁表面上に導電層２０１を有する。
絶縁表面上に導電層２０２を有する。
絶縁表面上に導電層２０３を有する。
絶縁表面上に導電層２５１を有する。
導電層２０１上、導電層２０２上、導電層２０３上、及び導電層２５１上、に絶縁層３
００を有する。
絶縁層３００上に半導体層３０１を有する。
絶縁層３００上に半導体層３０２を有する。
絶縁層３００上に半導体層３５１を有する。
半導体層３０１は、導電層２０１と重なる領域を有する。
半導体層３０２は、導電層２０２と重なる領域を有する。
半導体層３５１は、導電層２５１と重なる領域を有する。
半導体層３０１と半導体層３０２は分離されているが、半導体層３０１と半導体層３０
２とを結合させて一つの島状の半導体層としても良い。
半導体層３０１上に導電層４０１を有する。
半導体層３０２上に導電層４０２を有する。
半導体層３０１上及び半導体層３０２上に導電層４０３を有する。
半導体層３５１上に導電層４５１を有する。
半導体層３５１上に導電層４５２を有する。
導電層４０１上、導電層４０２上、導電層４０３上、導電層４５１上、及び導電層４５
２上に絶縁層５００を有する。
絶縁層５００上に導電層６０１を有する。
絶縁層５００上に導電層６０２を有する。
絶縁層５００上に導電層６０３を有する。
絶縁層５００上に導電層６５１を有する。
図９では、導電層６０１、導電層６０２、導電層６０３、導電層６５１が透光性を有す
る場合を例示しているが、導電層６０１、導電層６０２、導電層６０３、導電層６５１が
遮光性又は反射性を有していても良い。
導電層６０１は、半導体層３０１と重なる領域を有する。
導電層６０１は、導電層２０１と電気的に接続されている。
導電層６０２は、導電層２０３と電気的に接続されている。
導電層６０２は、導電層４０３と電気的に接続されている。
導電層６０３は、導電層２０２と電気的に接続されている。
導電層６０３は、導電層４０２と電気的に接続されている。
導電層６５１は、導電層４５２と電気的に接続されている。
導電層６０１上、導電層６０２上、導電層６０３上、導電層６５１上に絶縁層７００を
有する。
絶縁層７００上及び導電層６５１上に機能層８００を有する。
機能層８００上に導電層９００を有する。
導電層２０１の少なくとも一部は、例えば、図８のトランジスタＴｒ１のゲート電極と
して機能することができる。
導電層２０１の少なくとも一部は、例えば、図８の配線Ｌ１として機能することができ
る。
導電層２０２の少なくとも一部は、例えば、図８のトランジスタＴｒ２のゲート電極と
して機能することができる。
導電層２０３の少なくとも一部は、例えば、図８の配線Ｌ２として機能することができ
る。
導電層２５１の少なくとも一部は、例えば、素子領域のトランジスタのゲート電極とし
て機能することができる。
絶縁層３００の少なくとも一部は、例えば、図８のトランジスタＴｒ１のゲート絶縁膜
として機能することができる。
絶縁層３００の少なくとも一部は、例えば、図８のトランジスタＴｒ２のゲート絶縁膜
として機能することができる。
絶縁層３００の少なくとも一部は、例えば、素子領域のトランジスタのゲート絶縁膜と
して機能することができる。
半導体層３０１の少なくとも一部は、例えば、図８のトランジスタＴｒ１のチャネル形
成領域として機能することができる。
半導体層３０２の少なくとも一部は、例えば、図８のトランジスタＴｒ２のチャネル形
成領域として機能することができる。
半導体層３５１の少なくとも一部は、例えば、素子領域のトランジスタのチャネル形成
領域として機能することができる。
導電層４０１の少なくとも一部は、例えば、図８のトランジスタＴｒ１のソース電極又
はドレイン電極の他方として機能することができる。
導電層４０１の少なくとも一部は、例えば、図８の配線Ｌ４として機能することができ
る。
導電層４０２の少なくとも一部は、例えば、図８のトランジスタＴｒ２のソース電極又
はドレイン電極の他方として機能することができる。
導電層４０２の少なくとも一部は、例えば、図８の配線Ｌ３として機能することができ
る。
導電層４０３の少なくとも一部は、例えば、図８のトランジスタＴｒ１のソース電極又
はドレイン電極の一方として機能することができる。
導電層４０３の少なくとも一部は、例えば、図８のトランジスタＴｒ２のソース電極又
はドレイン電極の一方として機能することができる。
導電層４０３の少なくとも一部は、例えば、図８の配線Ｌ２として機能することができ
る。
導電層４５１の少なくとも一部は、例えば、素子領域のトランジスタのソース電極又は
ドレイン電極の一方として機能することができる。
導電層４５２の少なくとも一部は、例えば、素子領域のトランジスタのソース電極又は
ドレイン電極の他方として機能することができる。
絶縁層５００の少なくとも一部は、例えば、層間絶縁膜として機能することができる。
絶縁層５００の少なくとも一部は、例えば、図８のトランジスタＴｒ１のゲート絶縁膜
として機能することができる。
導電層６０１の少なくとも一部は、例えば、図８のトランジスタＴｒ１のゲート電極と
して機能することができる。
導電層６０２の少なくとも一部は、例えば、図８の配線Ｌ２として機能することができ
る。
導電層６０３の少なくとも一部は、図８のトランジスタＴｒ２のゲートと図８のトラン
ジスタＴｒ２のソース又はドレインの他方とを電気的に接続する配線として機能すること
ができる。
導電層６５１の少なくとも一部は、素子領域の素子の一方の電極として機能することが
できる。
ＥＬ表示装置の場合、絶縁層７００の少なくとも一部は、例えば、隔壁として機能する
ことができる。隔壁は、隣接する画素電極の間に位置する。
隔壁は有機物質を有することが好ましい。
隔壁が有機物質を有することによって、隔壁を平坦化膜として機能させることができる
。
ＥＬ表示装置の場合、絶縁層７００は導電層６５１の端部と重なる領域を有する。
ＥＬ表示装置の場合、絶縁層７００は導電層６５１と重なる領域に孔を有する。
液晶表示装置を作製したい場合、絶縁層７００の少なくとも一部は、例えば、配向膜と
して機能することができる。
絶縁層７００の少なくとも一部を配向膜として機能させる場合は、導電層６５１の全体
を絶縁層７００の少なくとも一部と重ねることが好ましい。
配向膜は有機物質を有することが好ましい。
ＥＬ表示装置の場合、機能層８００は、例えば、ＥＬ層（有機化合物を含む層）である
。
液晶表示装置を作製したい場合、絶縁層７００上に機能層８００を形成すると好ましい
。
液晶表示装置の場合、機能層８００は、例えば、液晶層である。
導電層９００は、例えば、素子の他方の電極として機能することができる。
導電層６０１を有することによって、トランジスタＴｒ１をデュアルゲート構造とする
ことができる。
トランジスタＴｒ２はシングルゲート型トランジスタであるので、トランジスタＴｒ１
のオン電流をトランジスタＴｒ２のオン電流よりも大きくすることができる。
導電層４０２を有する配線Ｌ３を、複数の回路に電気的に接続することが好ましい。
配線Ｌ３を共通配線と呼ぶことができる。
導電層４０１を有する配線Ｌ４を、複数の回路に電気的に接続することが好ましい。
配線Ｌ４を共通配線と呼ぶことができる。
例えば、図９のように、配線Ｌ３と配線Ｌ４との間に複数の回路を配置することが好ま
しい。
配線Ｌ１は、配線Ｌ３又は配線Ｌ４と交差することが好ましい。
配線Ｌ２は、配線Ｌ３又は配線Ｌ４と交差することが好ましい。
配線Ｌ１が配線Ｌ３及び配線Ｌ４と交差しない場合、配線Ｌ１はとても長くなる。
配線Ｌ１がとても長い場合、配線Ｌ１の抵抗値はとても高くなる。
配線Ｌ１が配線Ｌ３又は配線Ｌ４と交差する場合、配線Ｌ１を短くすることができる。
配線Ｌ２が配線Ｌ３及び配線Ｌ４と交差しない場合、配線Ｌ２はとても長くなる。
配線Ｌ２がとても長い場合、配線Ｌ２の抵抗値はとても高くなる。
配線Ｌ２が配線Ｌ３又は配線Ｌ４と交差する場合、配線Ｌ２を短くすることができる。
例えば、図９のように、配線Ｌ１として導電層２０１を用いることによって、配線Ｌ１
を配線Ｌ４と交差させることができる。
例えば、図９のように、配線Ｌ２として導電層２０３と導電層４０３と導電層６０２と
を用いることによって、配線Ｌ２を配線Ｌ３と交差させることができる。
導電層４０２と導電層２０２を直接接続させる場合、絶縁層３００のみに孔を形成する
工程が必要となる。
例えば、図９のように、導電層４０２と導電層２０２を導電層６０２を介して電気的に
接続することによって、絶縁層３００のみに孔を形成する工程が不要となる。
導電層６０１、導電層６０２、及び導電層６０３のうち少なくとも一つを有することに
よって、素子の一方の電極と同一工程で形成された導電層を有効利用することができる。
半導体層３０１が酸化物半導体層である場合、導電層６０１を有することによって、酸
化物半導体層に水素元素を含む物質が侵入することを抑制することができる。
導電層６０１を有することによって、回路内のトランジスタのオン電流を大きくするこ
とができる。
半導体層３０２上には素子の一方の電極と同一工程で形成された導電層が形成されてい
ない。
半導体層３０２として、水素元素を含む物質に対して耐性のあるシリコンを有する層を
用いることが好ましい。
つまり、半導体層３０１を酸化物半導体層とし、半導体層３０２をシリコンを有する層
とすることが好ましい。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態７）
図１３は回路の一例である。
配線Ｌ１は、トランジスタＴｒ１のゲートに電気的に接続されている。
配線Ｌ２は、トランジスタＴｒ１のソース又はドレインの一方に電気的に接続されてい
る。
配線Ｌ２は、抵抗素子Ｒの一方の端子に電気的に接続されている。
配線Ｌ３は、抵抗素子Ｒの他方の端子に電気的に接続されている。
配線Ｌ４は、トランジスタＴｒ１のソース又はドレインの他方に電気的に接続されてい
る。
配線Ｌ１の少なくとも一部は、インバータ回路又はバッファ回路の入力端子として機能
することができる。
配線Ｌ１の少なくとも一部は、信号、電圧、又は電流を伝達することができる機能を有
することができる。
配線Ｌ２の少なくとも一部は、インバータ回路又はバッファ回路の出力端子として機能
することができる。
配線Ｌ２の少なくとも一部は、信号、電圧、又は電流を伝達することができる機能を有
することができる。
配線Ｌ３の少なくとも一部は、第１の電位となることができる機能を有する。
配線Ｌ３の少なくとも一部は、信号、電圧、又は電流を伝達することができる機能を有
することができる。
配線Ｌ４の少なくとも一部は、第２の電位となることができる機能を有する。
配線Ｌ４の少なくとも一部は、信号、電圧、又は電流を伝達することができる機能を有
することができる。
第１の電位は、第２の電位と異なる電位であることが好ましい。
トランジスタＴｒ１の極性は限定されない。
トランジスタＴｒ１がＮ型トランジスタであり、第１の電位が第２の電位よりも大きい
場合、図１３の回路はインバータ回路として機能することができる。
トランジスタＴｒ１がＮ型トランジスタであり、第１の電位が第２の電位よりも小さい
場合、図１３の回路はバッファ回路として機能することができる。
トランジスタＴｒ１がＰ型トランジスタであり、第１の電位が第２の電位よりも大きい
場合、図１３の回路はバッファ回路として機能することができる。
トランジスタＴｒ１がＰ型トランジスタであり、第１の電位が第２の電位よりも小さい
場合、図１３の回路はインバータ回路として機能することができる。
図１３の回路がインバータ回路として機能することができる場合、配線Ｌ１の電位がＨ
ｉｇｈ電位となるときに、配線Ｌ２の電位がＬｏｗ電位となる。
図１３の回路がインバータ回路として機能することができる場合、配線Ｌ１の電位がＬ
ｏｗ電位となるときに、配線Ｌ２の電位がＨｉｇｈ電位となる。
図１３の回路がバッファ回路として機能することができる場合、配線Ｌ１の電位がＨｉ
ｇｈ電位となるときに、配線Ｌ２の電位がＨｉｇｈ電位となる。
図１３の回路がバッファ回路として機能することができる場合、配線Ｌ１の電位がＬｏ
ｗ電位となるときに、配線Ｌ２の電位がＬｏｗ電位となる。
第１の電位が第２の電位よりも小さい場合、第１の電位はＬｏｗ電位であり、第２の電
位はＨｉｇｈ電位であることが好ましい。
第１の電位が第２の電位よりも大きい場合、第１の電位はＨｉｇｈ電位であり、第２の
電位はＬｏｗ電位であることが好ましい。
回路動作を安定させるためには、トランジスタＴｒ１がオン状態のときの抵抗値が、抵
抗素子Ｒの抵抗値よりも小さいことが好ましい。
よって、トランジスタＴｒ１のオン電流が大きいことが好ましいので、トランジスタＴ
ｒ１はデュアルゲート構造であることが好ましい。
回路動作を安定させるためには、トランジスタＴｒ１のオフ電流が小さい方が好ましい
。
酸化物半導体層を有するトランジスタは、シリコンを有する層を有するトランジスタと
比較してオフ電流が小さい。
よって、トランジスタＴｒ１は酸化物半導体層を有することが好ましい。
シリコンを有する層は、酸化物半導体層を有する層と比較して抵抗率の調整が容易であ
る。
具体的には、シリコンを有する層にドナー元素又はアクセプター元素を添加することに
よって抵抗率を調整できる。
ドナー元素又はアクセプター元素の添加をイオンドーピング法又はイオン注入法を用い
て行うことによって、抵抗率の精密な制御が可能である。
よって、抵抗素子Ｒはシリコンを有する層を有することが好ましい。
したがって、トランジスタＴｒ１は酸化物半導体層を有し、抵抗素子Ｒがシリコンを有
する層を有することが好ましい。
工程数の削減を目的として、トランジスタＴｒ１の半導体層の材料と抵抗素子Ｒの半導
体層の材料とを同一にしても良い。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態８）
図１４は、図１３に示した回路を有する半導体装置の上面図の一例である。
図１５は、図１４のＡ－Ｂ断面の断面図の一例である。
図１４は、図９において導電層２０２及び導電層６０３を削除した例に対応するので繰
り返しの説明は省略する。
半導体層３０２の少なくとも一部は、図１３の抵抗素子Ｒの抵抗体として機能すること
ができる。
半導体層３０２は抵抗体であるので、半導体層３０２と重なるゲート電極が存在しない
。
具体的には、絶縁層３００は半導体層３０２と重なる第１の領域を有する。
絶縁層５００は半導体層３０２と重なる第２の領域を有する。
第１の領域は絶縁表面と接触している。
第２の領域は絶縁層７００と接触している。
導電層６０１又は導電層６０２を有することによって、素子の一方の電極と同一工程で
形成された導電層を有効利用することができる。
半導体層３０１が酸化物半導体層の場合、導電層６０１を有することによって、酸化物
半導体層に水素元素を含む物質が侵入することを抑制することができる。
導電層６０１を有することによって、回路内のトランジスタのオン電流を大きくするこ
とができる。
トランジスタＴｒ１がオフ状態のときの抵抗値が抵抗素子Ｒの抵抗値よりも大きいこと
が好ましい。
そこで、例えば、図１４のように、トランジスタＴｒ１において電流が流れる方向と垂
直方向の幅（チャネル幅）よりも、抵抗素子Ｒにおいて電流が流れる方向と垂直方向の幅
が大きい方が好ましい。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態９）
図１６は回路の一例である。
配線Ｌ１は、トランジスタＴｒ１のゲートに電気的に接続されている。
配線Ｌ２は、トランジスタＴｒ１のソース又はドレインの一方に電気的に接続されてい
る。
配線Ｌ２は、トランジスタＴｒ２のソース又はドレインの一方に電気的に接続されてい
る。
配線Ｌ２は、トランジスタＴｒ２のゲートに電気的に接続されている。
配線Ｌ３は、トランジスタＴｒ２のソース又はドレインの他方に電気的に接続されてい
る。
配線Ｌ４は、トランジスタＴｒ１のソース又はドレインの他方に電気的に接続されてい
る。
配線Ｌ１の少なくとも一部は、インバータ回路又はバッファ回路の入力端子として機能
することができる。
配線Ｌ１の少なくとも一部は、信号、電圧、又は電流を伝達することができる機能を有
することができる。
配線Ｌ２の少なくとも一部は、インバータ回路又はバッファ回路の出力端子として機能
することができる。
配線Ｌ２の少なくとも一部は、信号、電圧、又は電流を伝達することができる機能を有
することができる。
配線Ｌ３の少なくとも一部は、第１の電位となることができる機能を有する。
配線Ｌ３の少なくとも一部は、信号、電圧、又は電流を伝達することができる機能を有
することができる。
配線Ｌ４の少なくとも一部は、第２の電位となることができる機能を有する。
配線Ｌ４の少なくとも一部は、信号、電圧、又は電流を伝達することができる機能を有
することができる。
第１の電位は、第２の電位と異なる電位であることが好ましい。
トランジスタＴｒ１の極性は、トランジスタＴｒ２の極性と同じであることが好ましい
。
トランジスタＴｒ１及びトランジスタＴｒ２がＮ型トランジスタであり、第１の電位が
第２の電位よりも大きい場合、図１６の回路はインバータ回路として機能することができ
る。
トランジスタＴｒ１及びトランジスタＴｒ２がＮ型トランジスタであり、第１の電位が
第２の電位よりも小さい場合、図１６の回路はバッファ回路として機能することができる
。
トランジスタＴｒ１及びトランジスタＴｒ２がＰ型トランジスタであり、第１の電位が
第２の電位よりも大きい場合、図１６の回路はバッファ回路として機能することができる
。
トランジスタＴｒ１及びトランジスタＴｒ２がＰ型トランジスタであり、第１の電位が
第２の電位よりも小さい場合、図１６の回路はインバータ回路として機能することができ
る。
図１６の回路がインバータ回路として機能することができる場合、配線Ｌ１の電位がＨ
ｉｇｈ電位となるときに、配線Ｌ２の電位がＬｏｗ電位となる。
図１６の回路がインバータ回路として機能することができる場合、配線Ｌ１の電位がＬ
ｏｗ電位となるときに、配線Ｌ２の電位がＨｉｇｈ電位となる。
図１６の回路がバッファ回路として機能することができる場合、配線Ｌ１の電位がＨｉ
ｇｈ電位となるときに、配線Ｌ２の電位がＨｉｇｈ電位となる。
図１６の回路がバッファ回路として機能することができる場合、配線Ｌ１の電位がＬｏ
ｗ電位となるときに、配線Ｌ２の電位がＬｏｗ電位となる。
第１の電位が第２の電位よりも小さい場合、第１の電位はＬｏｗ電位であり、第２の電
位はＨｉｇｈ電位であることが好ましい。
第１の電位が第２の電位よりも大きい場合、第１の電位はＨｉｇｈ電位であり、第２の
電位はＬｏｗ電位であることが好ましい。
回路動作を安定させるためには、トランジスタＴｒ１及びトランジスタＴｒ２の双方が
ノーマリーオフであることが好ましい。
但し、トランジスタＴｒ１及びトランジスタＴｒ２がＮ型トランジスタの場合、トラン
ジスタＴｒ１がノーマリーオフであり、トランジスタＴｒ２がノーマリーオンであると、
回路動作が安定するので好ましい。
トランジスタＴｒ１又はトランジスタＴｒ２をデュアルゲート構造とすることにより、
回路内のトランジスタのオン電流を大きくすることができる。
また、回路動作を安定させるために、トランジスタＴｒ１のオン電流をトランジスタＴ
ｒ２のオン電流よりも大きくすることが好ましい。
そこで、トランジスタＴｒ１をデュアルゲート型トランジスタとし、トランジスタＴｒ
２をシングルゲート型トランジスタとすることが好ましい。
回路動作を安定させるためには、トランジスタＴｒ１のオフ電流が小さい方が好ましい
。
酸化物半導体層を有するトランジスタは、シリコンを有する層を有するトランジスタと
比較してオフ電流が小さい。
よって、トランジスタＴｒ１は酸化物半導体層を有することが好ましい。
一方、例えば、トランジスタＴｒ２をノーマリーオフにしたい場合は、トランジスタＴ
ｒ２のしきい値電圧の制御が必要になる。
シリコンを有する層を有するトランジスタは、酸化物半導体層を有する層を有するトラ
ンジスタと比較してしきい値電圧の制御が容易である。
具体的には、シリコンを有する層にドナー元素又はアクセプター元素を添加することに
よってしきい値電圧を調整できる。
ドナー元素又はアクセプター元素の添加をイオンドーピング法又はイオン注入法を用い
て行うことによって、しきい値電圧の精密な制御が可能である。
よって、トランジスタＴｒ２はシリコンを有する層を有することが好ましい。
したがって、トランジスタＴｒ１は酸化物半導体層を有し、トランジスタＴｒ２がシリ
コンを有する層を有することが好ましい。
工程数の削減を目的として、トランジスタＴｒ１の半導体層の材料とトランジスタＴｒ
２の半導体層の材料とを同一にしても良い。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態１０）
図１７は、図１６に示した回路を有する半導体装置の上面図の一例である。
図１８は、図１７のＩ－Ｊ断面の断面図の一例である。
図１７は、図９において導電層６０３の接続箇所を変更した例に対応するので繰り返し
の説明は省略する。
図９では導電層６０３が導電層４０２と電気的に接続されていたが、図１７では導電層
６０３が導電層４０３と電気的に接続されている。
導電層６０１、導電層６０２、及び導電層６０３のうち少なくとも一つを有することに
よって、素子の一方の電極と同一工程で形成された導電層を有効利用することができる。
半導体層３０１が酸化物半導体層の場合、導電層６０１を有することによって、酸化物
半導体層に水素元素を含む物質が侵入することを抑制することができる。
導電層６０１を有することによって、回路内のトランジスタのオン電流を大きくするこ
とができる。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態１１）
図１９、図２０、図２１に示すように、トランジスタＴｒ１をシングルゲート型トラン
ジスタとしても良い。
図１９は図９のトランジスタＴｒ１をシングルゲート型トランジスタとした例である。
図２０は図１４のトランジスタＴｒ１をシングルゲート型トランジスタとした例である
。
図２１は図１７のトランジスタＴｒ１をシングルゲート型トランジスタとした例である
。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態１２）
図２２は図８の回路をＥＬ表示装置のゲートドライバの一部に適用した例である。
図８の回路の接続関係についての繰り返しの説明は省略する。
配線Ｌ２は、トランジスタＴｒ３のゲートと電気的に接続されている。
配線Ｓは、トランジスタＴｒ３のソース又はドレインの一方と電気的に接続されている
。
配線Ｖは、トランジスタＴｒ４のソース又はドレインの一方と電気的に接続されている
。
トランジスタＴｒ３のソース又はドレインの他方は、トランジスタＴｒ４のゲートと電
気的に接続されている。
トランジスタＴｒ４のソース又はドレインの他方は、発光素子ＥＬと電気的に接続され
ている。
発光素子ＥＬは、例えば、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ素子等である。
発光素子ＥＬ以外の素子（液晶素子、電気泳動素子、記憶素子、容量素子等）を用いて
も良い。
配線Ｌ１を短くするために、配線Ｌ１を配線Ｌ３と交差させることが好ましい。
配線Ｌ２を短くするために、配線Ｌ２を配線Ｌ４と交差させることが好ましい。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態１３）
図２３は図８の回路を液晶表示装置のゲートドライバの一部に適用した例である。
図８の回路の接続関係についての繰り返しの説明は省略する。
配線Ｌ２は、トランジスタＴｒ５のゲートと電気的に接続されている。
配線Ｓは、トランジスタＴｒ５のソース又はドレインの一方と電気的に接続されている
。
液晶素子ＬＣは、トランジスタＴｒ５のソース又はドレインの他方と電気的に接続され
ている。
液晶素子ＬＣ以外の素子（発光素子、電気泳動素子、記憶素子、容量素子等）を用いて
も良い。
配線Ｌ１を短くするために、配線Ｌ１を配線Ｌ３と交差させることが好ましい。
配線Ｌ２を短くするために、配線Ｌ２を配線Ｌ４と交差させることが好ましい。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態１４）
図２４は図１３の回路をＥＬ表示装置のゲートドライバの一部に適用した例である。
図１３の回路の接続関係についての繰り返しの説明は省略する。
配線Ｌ２は、トランジスタＴｒ３のゲートと電気的に接続されている。
配線Ｓは、トランジスタＴｒ３のソース又はドレインの一方と電気的に接続されている
。
配線Ｖは、トランジスタＴｒ４のソース又はドレインの一方と電気的に接続されている
。
トランジスタＴｒ３のソース又はドレインの他方は、トランジスタＴｒ４のゲートと電
気的に接続されている。
トランジスタＴｒ４のソース又はドレインの他方は、発光素子ＥＬと電気的に接続され
ている。
発光素子ＥＬは、例えば、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ素子等である。
発光素子ＥＬ以外の素子（液晶素子、電気泳動素子、記憶素子、容量素子等）を用いて
も良い。
配線Ｌ１を短くするために、配線Ｌ１を配線Ｌ３と交差させることが好ましい。
配線Ｌ２を短くするために、配線Ｌ２を配線Ｌ４と交差させることが好ましい。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態１５）
図２５は図１３の回路を液晶表示装置のゲートドライバの一部に適用した例である。
図１３の回路の接続関係についての繰り返しの説明は省略する。
配線Ｌ２は、トランジスタＴｒ５のゲートと電気的に接続されている。
配線Ｓは、トランジスタＴｒ５のソース又はドレインの一方と電気的に接続されている
。
液晶素子ＬＣは、トランジスタＴｒ５のソース又はドレインの他方と電気的に接続され
ている。
液晶素子ＬＣ以外の素子（発光素子、電気泳動素子、記憶素子、容量素子等）を用いて
も良い。
配線Ｌ１を短くするために、配線Ｌ１を配線Ｌ３と交差させることが好ましい。
配線Ｌ２を短くするために、配線Ｌ２を配線Ｌ４と交差させることが好ましい。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態１６）
図２６は図１６の回路をＥＬ表示装置のゲートドライバの一部に適用した例である。
図１６の回路の接続関係についての繰り返しの説明は省略する。
配線Ｌ２は、トランジスタＴｒ３のゲートと電気的に接続されている。
配線Ｓは、トランジスタＴｒ３のソース又はドレインの一方と電気的に接続されている
。
配線Ｖは、トランジスタＴｒ４のソース又はドレインの一方と電気的に接続されている
。
トランジスタＴｒ３のソース又はドレインの他方は、トランジスタＴｒ４のゲートと電
気的に接続されている。
トランジスタＴｒ４のソース又はドレインの他方は、発光素子ＥＬと電気的に接続され
ている。
発光素子ＥＬは、例えば、有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ素子等である。
発光素子ＥＬ以外の素子（液晶素子、電気泳動素子、記憶素子、容量素子等）を用いて
も良い。
配線Ｌ１を短くするために、配線Ｌ１を配線Ｌ３と交差させることが好ましい。
配線Ｌ２を短くするために、配線Ｌ２を配線Ｌ４と交差させることが好ましい。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態１７）
図２７は図１６の回路を液晶表示装置のゲートドライバの一部に適用した例である。
図１６の回路の接続関係についての繰り返しの説明は省略する。
配線Ｌ２は、トランジスタＴｒ５のゲートと電気的に接続されている。
配線Ｓは、トランジスタＴｒ５のソース又はドレインの一方と電気的に接続されている
。
液晶素子ＬＣは、トランジスタＴｒ５のソース又はドレインの他方と電気的に接続され
ている。
液晶素子ＬＣ以外の素子（発光素子、電気泳動素子、記憶素子、容量素子等）を用いて
も良い。
配線Ｌ１を短くするために、配線Ｌ１を配線Ｌ３と交差させることが好ましい。
配線Ｌ２を短くするために、配線Ｌ２を配線Ｌ４と交差させることが好ましい。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態１８）
図２８は、図９において導電層６０４を追加した例である。
図２９は、図２８のＡ－Ｂ断面の断面図の一例である。
図３０は、図１４において導電層６０４を追加した例である。
図３１は、図３０のＡ－Ｂ断面の断面図の一例である。
図３２は、図１７において導電層６０４を追加した例である。
図３３は、図３０のＡ－Ｂ断面の断面図の一例である。
半導体層３０２が酸化物半導体層の場合、酸化物半導体層にＨ２Ｏが侵入すると酸化物
半導体層の特性が変化してしまう。
導電層６０４を有することによって、半導体層３０２へのＨ２Ｏの侵入を抑制すること
ができる。
半導体層３０２がチャネル形成領域を有する場合、トランジスタのしきい値電圧がシフ
トしてしまうことを防止することができる。
半導体層３０２が抵抗体である場合、抵抗体の抵抗率が変動してしまうことを防止する
ことができる。
本実施の形態で示した導電層６０４はフローティング状態である。
フローティング状態とは、例えば、導電層６０４が他の導電層と接触していない状態で
ある。
導電層６０４は導電層２０１と接触していない。
導電層６０４は導電層２０１と電気的に分離されている。
導電層６０４は導電層２０２と接触していない。
導電層６０４は導電層２０２と電気的に分離されている。
導電層６０４は導電層４０１と接触していない。
導電層６０４は導電層４０１と電気的に分離されている。
導電層６０４は導電層４０２と接触していない。
導電層６０４は導電層４０２と電気的に分離されている。
導電層６０４は導電層４０３と接触していない。
導電層６０４は導電層４０３と電気的に分離されている。
導電層６０４をフローティング状態としない場合、導電層６０４を他の導電層と電気的
に接続しても良い。
ここで、導電層６０４を島状に形成することによって、導電層６０４と他の導電層との
間に生じる寄生容量を低減することができる。
一方、Ｈ２Ｏの侵入に対する保護膜としての機能を向上させるためには、導電層６０４
と半導体層３０２との重なり部分の面積が大きいことが好ましい。
例えば、導電層６０４と半導体層３０２との重なり部分の面積が、導電層６０４と導電
層４０１との重なり部分の面積よりも大きいことが好ましい。
例えば、導電層６０４と半導体層３０２との重なり部分の面積が、導電層６０４と導電
層４０２との重なり部分の面積よりも大きいことが好ましい。
例えば、導電層６０４と半導体層３０２との重なり部分の面積が、導電層６０４と導電
層４０３との重なり部分の面積よりも大きいことが好ましい。
本実施の形態の場合は導電層６０４と導電層４０１との重なり部分の面積は０である。
導電層６０４は導電層６０１と同一工程で形成することができる。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態１９）
図３４はトランジスタＴｒ２をトップゲート型トランジスタとした場合の例である。
図３５は、図３４のＡ－Ｂ断面の断面図の一例である。
導電層６０１は、半導体層３０１と重なる領域を有する。
導電層６０４は、半導体層３０２と重なる領域を有する。
よって、半導体層が酸化物半導体層である場合に、酸化物半導体層への水素元素を含む
物質の侵入を抑制することができる。
トランジスタＴｒ１をデュアルゲート型トランジスタとし、トランジスタＴｒ２をトッ
プゲート型トランジスタとすることによって、トランジスタＴｒ１のオン電流をトランジ
スタＴｒ２のオン電流よりも大きくすることができる。
ここで、導電層６０４を島状に形成することによって、導電層６０４と他の導電層との
間に生じる寄生容量を低減することができる。
一方、Ｈ２Ｏの侵入に対する保護膜としての機能を向上させるためには、導電層６０４
と半導体層３０２との重なり部分の面積が大きいことが好ましい。
例えば、導電層６０４と半導体層３０２との重なり部分の面積が、導電層６０４と導電
層４０１との重なり部分の面積よりも大きいことが好ましい。
例えば、導電層６０４と半導体層３０２との重なり部分の面積が、導電層６０４と導電
層４０２との重なり部分の面積よりも大きいことが好ましい。
例えば、導電層６０４と半導体層３０２との重なり部分の面積が、導電層６０４と導電
層４０３との重なり部分の面積よりも大きいことが好ましい。
本実施の形態の場合は導電層６０４と導電層４０１との重なり部分の面積は０である。
導電層６０４は導電層６０１と同一工程で形成することができる。
本実施の形態では図８の回路の場合を説明するが、他の回路にも適用可能である。
例えば、導電層６０４を導電層４０２と電気的に分離し、且つ、導電層６０４を導電層
４０３と電気的に接続させることにより、図１６の回路を作製することができる。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態２０）
導電層６０４が放熱性を有する層である場合、回路で発生する熱を放熱することができ
る。
導電層６０４が放熱性を有する層である場合、半導体層の材料は限定されない。
放熱性を有する層は、金、銀、銅、白金、鉄、アルミニウム、モリブデン、チタン、タ
ングステン等があるが限定されない。
例えば、金の熱伝導率は約３２０Ｗ／ｍ・Ｋである。
例えば、銀の熱伝導率は約４２０Ｗ／ｍ・Ｋである。
例えば、銅の熱伝導率は約３９８Ｗ／ｍ・Ｋである。
例えば、白金の熱伝導率は約７０Ｗ／ｍ・Ｋである。
例えば、鉄の熱伝導率は約８４Ｗ／ｍ・Ｋである。
例えば、アルミニウムの熱伝導率は約２３６Ｗ／ｍ・Ｋである。
例えば、モリブデンの熱伝導率は約１３９Ｗ／ｍ・Ｋである。
例えば、チタンの熱伝導率は約２１．９Ｗ／ｍ・Ｋである。
例えば、タングステンの熱伝導率は約１７７Ｗ／ｍ・Ｋである。
特に熱伝導率の高いのは金、銀、銅、アルミニウムである。
熱伝導率が高いほど放熱性が良いので、１５０Ｗ／ｍ・Ｋ以上の物質を用いることが特
に好ましい。
金合金膜、銀合金膜、銅合金膜、アルミニウム合金膜も１５０Ｗ／ｍ・Ｋ以上の熱伝導
率を有する。
導電層６０４は単層構造でも積層構造でも良い。
導電層６０４が積層構造の場合、放熱性を有する層を少なくとも一層有していれば良い
。
放熱性を有する層として導電層６０４を用いる場合は、導電層６０４の面積が大きい方
が好ましい。
また、放熱性を有する層として導電層６０４を用いる場合、絶縁層５００に熱伝導率の
高い材料を用いると放熱効果が高まるので好ましい。
絶縁層５００として、窒化珪素を有する膜、酸化アルミニウムを有する膜、ダイヤモン
ドライクカーボンを有する膜、窒化アルミニウムを有する膜等を用いることができるが限
定されない。
例えば、窒化珪素の熱伝導率は約２０Ｗ／ｍ・Ｋである。
例えば、酸化アルミニウムの熱伝導率は約２３Ｗ／ｍ・Ｋである。
酸化アルミニウムはＨ２Ｏのブロッキング効果が高い。
例えば、ダイヤモンドライクカーボンの熱伝導率は約４００～約１８００Ｗ／ｍ・Ｋで
ある。
例えば、窒化アルミニウムの熱伝導率は約１７０～約２００Ｗ／ｍ・Ｋである。
熱伝導率が高いほど放熱性が良いので、１５０Ｗ／ｍ・Ｋ以上の物質を用いることが特
に好ましい。
絶縁層５００は単層構造でも積層構造でも良い。
絶縁層５００が積層構造の場合、放熱性を有する層を少なくとも一層有していれば良い
。
参考として、アクリルの熱伝導率は０．２Ｗ／ｍ・Ｋである。
参考として、エポキシの熱伝導率は０．２１Ｗ／ｍ・Ｋである。
参考として、酸化珪素の熱伝導率は８Ｗ／ｍ・Ｋである。
図３６は導電層６０４を回路全体と重なるように配置した例である。
半導体層は導電層よりも発熱しやすい。
よって、導電層６０４を少なくとも半導体層と重なるように配置すると好ましい。
導電層６０４の面積が大きい方が放熱効果が高い。
一方、導電層６０４と他の導電層が重なると寄生容量の発生が問題となる。
よって、他の導電層と重ならない領域に導電層６０４を配置すると好ましい。
図３６において、導電層６０４は複数の孔を有する。
導電層６０４の孔の内側に、導電層６０１を配置することにより、導電層６０１と導電
層６０４とのショートを防止している。
導電層６０４の孔の内側に、導電層６０２を配置することにより、導電層６０２と導電
層６０４とのショートを防止している。
導電層６０４の孔の内側に、導電層６０３を配置することにより、導電層６０３と導電
層６０４とのショートを防止している。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態２１）
図３６において、導電層６０４は導電層４０１と重なる領域を有する。
よって、図３６においては、導電層６０４と導電層４０１との間の寄生容量が問題にな
る場合がある。
図３６において、導電層６０４は導電層４０２と重なる領域を有する。
よって、図３６においては、導電層６０４と導電層４０２との間の寄生容量が問題にな
る場合がある。
一方、Ｈ２Ｏの侵入に対する保護膜としての機能を向上させるためには、導電層６０４
と半導体層３０２との重なり部分の面積が大きいことが好ましい。
そこで、図３７のように、導電層６０４と半導体層３０２との重なり部分の面積を、導
電層６０４と導電層４０１との重なり部分の面積よりも大きくすることが好ましい。
また、図３７のように、導電層６０４と半導体層３０２との重なり部分の面積を、導電
層６０４と導電層４０２との重なり部分の面積よりも大きくすることが好ましい。
導電層４０１及び導電層４０２はそれぞれ、長尺方向を有する第１の領域（配線部）と
、第１の領域と隣接する複数の第２の領域（凸部）を有しているといえる。
図３７では、導電層４０１の第１の領域と導電層４０２の第１の領域（配線部）との間
に導電層６０４が位置しているともいえる。
複数の第２の領域（凸部）の少なくとも一部はトランジスタのソース電極又はドレイン
電極として機能することができる。
また、第１の領域の面積は第２の領域の面積よりも大きい。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態２２）
導電層６０４を導電層４０１又は導電層４０２の一方と電気的に接続させることによっ
て、導電層６０４を補助配線として用いることができる。
図３８は、絶縁層５００の有する複数の孔を介して、導電層６０４を導電層４０１と電
気的に接続した例である。
図３９は、絶縁層５００の有する複数の孔を介して、導電層６０４を導電層４０２と電
気的に接続した例である。
図３８又は図３９では、複数の孔を配線の交差部に設けている。
導電層６０４が半導体層３０２と重なる領域を有する場合、トランジスタＴｒ２がＮ型
トランジスタの場合は、トランジスタＴｒ２が常にオン状態となることを防止するため、
導電層６０４はＬｏｗ電位となる導電層と電気的に接続することが好ましい。
導電層６０４が半導体層３０２と重なる領域を有する場合、トランジスタＴｒ２がＰ型
トランジスタの場合は、トランジスタＴｒ２が常にオン状態となることを防止するため、
導電層６０４はＨｉｇｈ電位となる導電層と電気的に接続することが好ましい。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態２３）
図４０は図３９において導電層６０３と導電層６０４とを結合させて一つの導電層とし
た例である。
導電層６０３と導電層６０４とを結合させて一つの導電層としても回路動作上の問題は
ない。
放熱性を有する層として導電層６０４を用いる場合、導電層６０４の面積が大きくなる
ので、放熱効果が大きくなり好ましい。
導電層６０４の面積が大きくなるので、補助配線として導電層６０４を用いる場合は抵
抗値を下げることができる。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態２４）
トランジスタＴｒ１をシングルゲート型トランジスタとする場合、導電層６０１が不要
となる。
そこで、図４１のように、導電層６０１のかわりに導電層６０５を設けると好ましい。
半導体層３０１が酸化物半導体層の場合、導電層６０５を有することによって、半導体
層３０１へのＨ２Ｏの侵入を抑制することができる。
本実施の形態で示した導電層６０５はフローティング状態である。
フローティング状態とは、例えば、導電層６０５が他の導電層と接触していない状態で
ある。
導電層６０５は導電層２０１と接触していない。
導電層６０５は導電層２０１と電気的に分離されている。
導電層６０５は導電層２０２と接触していない。
導電層６０５は導電層２０２と電気的に分離されている。
導電層６０５は導電層４０１と接触していない。
導電層６０５は導電層４０１と電気的に分離されている。
導電層６０５は導電層４０２と接触していない。
導電層６０５は導電層４０２と電気的に分離されている。
導電層６０５は導電層４０３と接触していない。
導電層６０５は導電層４０３と電気的に分離されている。
導電層６０５をフローティング状態としない場合は、導電層６０５を他の導電層と電気
的に接続しても良い。
ここで、導電層６０５を島状に形成することによって、導電層６０５と他の導電層との
間に生じる寄生容量を低減することができる。
一方、Ｈ２Ｏの侵入に対する保護膜としての機能を向上させるためには、導電層６０５
と半導体層３０１との重なり部分の面積が大きいことが好ましい。
例えば、導電層６０５と半導体層３０１との重なり部分の面積が、導電層６０５と導電
層４０１との重なり部分の面積よりも大きいことが好ましい。
例えば、導電層６０５と半導体層３０１との重なり部分の面積が、導電層６０５と導電
層４０２との重なり部分の面積よりも大きいことが好ましい。
例えば、導電層６０５と半導体層３０１との重なり部分の面積が、導電層６０５と導電
層４０３との重なり部分の面積よりも大きいことが好ましい。
本実施の形態の場合は導電層６０５と導電層４０２との重なり部分の面積は０である。
導電層６０５は導電層６０４と同一工程で形成することができる。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態２５）
図４１において、導電層６０４と導電層６０５を結合して一つの導電層としても良い。
例えば、図４２のように導電層６０４を回路全体と重ねても良い。
導電層６０４が導電層６０２又は導電層６０３とショートしないように、導電層６０４
に複数の孔が設けられている。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態２６）
図１３の抵抗素子Ｒは固定抵抗でも可変抵抗でも良い。
可変抵抗としては、例えばトランジスタがある。
例えば、図４３のように、抵抗素子ＲをトランジスタＴｒ２とし、配線Ｌ５の第３の電
位を調節することによって、抵抗値を調節しても良い。
配線Ｌ５は、トランジスタＴｒ２のゲートと電気的に接続されている。
また、配線Ｌ５の少なくとも一部は、信号、電圧、又は電流を伝達することができる機
能を有することができる。
トランジスタＴｒ２はノーマリーオフでも良いしノーマリーオンでも良い。
回路動作を安定させるためには、トランジスタＴｒ１のオフ電流が小さい方が好ましい
。
酸化物半導体層を有するトランジスタは、シリコンを有する層を有するトランジスタと
比較してオフ電流が小さい。
よって、トランジスタＴｒ１は酸化物半導体層を有することが好ましい。
一方、例えば、トランジスタＴｒ２をノーマリーオフにしたい場合は、トランジスタＴ
ｒ２のしきい値電圧の制御が必要になる。
シリコンを有する層を有するトランジスタは、酸化物半導体層を有する層を有するトラ
ンジスタと比較してしきい値電圧の制御が容易である。
具体的には、シリコンを有する層にドナー元素又はアクセプター元素を添加することに
よってしきい値電圧を調整できる。
ドナー元素又はアクセプター元素の添加をイオンドーピング法又はイオン注入法を用い
て行うことによって、しきい値電圧の精密な制御が可能である。
よって、トランジスタＴｒ２はシリコンを有する層を有することが好ましい。
したがって、トランジスタＴｒ１は酸化物半導体層を有し、トランジスタＴｒ２がシリ
コンを有する層を有することが好ましい。
但し、トランジスタＴｒ１の半導体層の材料とトランジスタＴｒ２の半導体層の材料と
を同一にすることによって、工程数を削減することができるので、トランジスタＴｒ１の
半導体層の材料とトランジスタＴｒ２の半導体層の材料は必要に応じて適宜選択すれば良
い。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態２７）
他の実施の形態で説明した新規な断面構造についてまとめる。
まず、図４４（Ａ）について説明する。
基板１００は絶縁表面を有する。
絶縁表面上に導電層２０１を有する。
導電層２０１上に絶縁層３００を有する。
絶縁層３００上に半導体層３０１を有する。
絶縁層３００上に半導体層３０２を有する。
半導体層３０１は、導電層２０１と重なる領域を有する。
導電層２０１は、トランジスタＴｒ１のチャネル形成領域と重なる領域を有する。
半導体層３０１上に導電層４０１を有する。
半導体層３０２上に導電層４０２を有する。
半導体層３０１上及び半導体層３０２上に導電層４０３を有する。
導電層４０１上、導電層４０２上、及び導電層４０３上に絶縁層５００を有する。
絶縁層５００上に導電層６０１を有する。
導電層６０１は、半導体層３０１と重なる領域を有する。
導電層６０１は、トランジスタＴｒ１のチャネル形成領域と重なる領域を有する。
導電層６０１上に絶縁層７００を有する。
絶縁層７００は必須の構成ではない。
図４４（Ｂ）は、図４４（Ａ）に導電層２０２を追加した例である。
導電層２０２は導電層２０１と同一工程で形成することができる。
導電層２０２は導電層２０１と同一材料を有する。
半導体層３０２は、導電層２０２と重なる領域を有する。
導電層２０２は、トランジスタＴｒ２のチャネル形成領域と重なる領域を有する。
図４４（Ｃ）は、図４４（Ａ）に導電層６０４を追加した例である。
図４４（Ｄ）は、図４４（Ｂ）に導電層６０４を追加した例である。
導電層６０４は導電層６０１と同一工程で形成することができる。
導電層６０４は導電層６０１と同一材料を有する。
半導体層３０２は、導電層６０４と重なる領域を有する。
導電層６０４は、トランジスタＴｒ２のチャネル形成領域と重なる領域を有する。
本実施の形態は、インバータ回路、バッファ回路以外の回路にも適用可能である。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態２８）
半導体層３０１と半導体層３０２を結合して一つの半導体層としても良い。
図４５（Ａ）は、例えば、図４４（Ａ）の半導体層３０１と半導体層３０２を結合した
例である。
図４５（Ｂ）は、例えば、図４４（Ｂ）の半導体層３０１と半導体層３０２を結合した
例である。
図４５（Ｃ）は、例えば、図４４（Ｃ）の半導体層３０１と半導体層３０２を結合した
例である。
図４５（Ｄ）は、例えば、図４４（Ｄ）の半導体層３０１と半導体層３０２を結合した
例である。
まず、図４５（Ａ）について説明する。
基板１００は絶縁表面を有する。
絶縁表面上に導電層２０１を有する。
導電層２０１上に絶縁層３００を有する。
絶縁層３００上に半導体層３０１を有する。
半導体層３０１は、導電層２０１と重なる領域を有する。
導電層２０１は、トランジスタＴｒ１のチャネル形成領域と重なる領域を有する。
半導体層３０１上に導電層４０１を有する。
半導体層３０１上に導電層４０２を有する。
半導体層３０１上に導電層４０３を有する。
導電層４０１上、導電層４０２上、及び導電層４０３上に絶縁層５００を有する。
絶縁層５００上に導電層６０１を有する。
導電層６０１は、半導体層３０１と重なる領域を有する。
導電層６０１は、トランジスタＴｒ１のチャネル形成領域と重なる領域を有する。
導電層６０１上に絶縁層７００を有する。
絶縁層７００は必須の構成ではない。
図４５（Ｂ）は、図４５（Ａ）に導電層２０２を追加した例である。
導電層２０２は導電層２０１と同一工程で形成することができる。
導電層２０２は導電層２０１と同一材料を有する。
半導体層３０１は、導電層２０２と重なる領域を有する。
導電層２０１は、トランジスタＴｒ２のチャネル形成領域と重なる領域を有する。
図４５（Ｃ）は、図４５（Ａ）に導電層６０４を追加した例である。
図４５（Ｄ）は、図４５（Ｂ）に導電層６０４を追加した例である。
導電層６０４は導電層６０１と同一工程で形成することができる。
導電層６０４は導電層６０１と同一材料を有する。
半導体層３０１は、導電層６０４と重なる領域を有する。
導電層６０４は、トランジスタＴｒ２のチャネル形成領域と重なる領域を有する。
導電層４０３は導電層４０１と導電層４０２との間に位置する。
半導体層３０１は、導電層４０１と重なる第１の領域を有する。
半導体層３０１は、導電層４０２と重なる第２の領域を有する。
半導体層３０１は、導電層４０３と重なる第３の領域を有する。
半導体層３０１は、第１の領域と第３の領域との間に第４の領域を有する。
半導体層３０１は、第２の領域と第３の領域との間に第５の領域を有する。
トランジスタＴｒ１のチャネル形成領域は、少なくとも第４の領域を有する。
トランジスタＴｒ２のチャネル形成領域は、少なくとも第５の領域を有する。
抵抗素子Ｒの抵抗体は、少なくとも第５の領域を有する。
本実施の形態は、インバータ回路、バッファ回路以外の回路にも適用可能である。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態２９）
図２２～図２７において、配線Ｓは素子領域のトランジスタのソース又はドレインの一
方と電気的に接続されている。
インバータ回路又はバッファ回路の出力端子（配線Ｌ２）を配線Ｓに電気的に接続して
も良い。
つまり、ソースドライバの一部にインバータ回路又はバッファ回路を用いても良い。
図４６は、インバータ回路又はバッファ回路の出力端子（配線Ｌ２）を配線Ｓに電気的
に接続する際の配線構造の一例である。
この場合、配線Ｌ２が配線Ｓに対応する。
例えば、図４６（Ａ）は導電層４１１を有する。
導電層４１１は導電層４０２及び導電層４０３と同一工程で形成することができる。
導電層４１１の少なくとも一部は、例えば、配線Ｌ２として機能することができる。
導電層６０２は導電層４０３と電気的に接続されている。
導電層６０２は導電層４１１と電気的に接続されている。
導電層６０２は導電層４０２と交差する。
導電層６０２は、素子の電極の一方と同一工程で形成することができる。
例えば、図４６（Ｂ）は、導電層４０２を複数の島状の導電層とした例である。
複数の島状の導電層は、例えば、導電層４０２ａ及び導電層４０２ｂを有する。
素子の電極の一方と同一工程で形成される導電層６１１を有する。
導電層６１１は導電層４０２ａと電気的に接続されている。
導電層６１１は導電層４０２ｂと電気的に接続されている。
導電層６１１は導電層４０３と交差する。
導電層４０２ａの少なくとも一部は、例えば、配線Ｌ４として機能することができる。
導電層４０２ａの少なくとも一部は、例えば、トランジスタＴｒ２のソース電極又はド
レイン電極の他方として機能することができる。
導電層４０２ｂの少なくとも一部は、例えば、配線Ｌ４として機能することができる。
導電層４０３の少なくとも一部は、例えば、配線Ｌ２として機能することができる。
導電層６１１の少なくとも一部は、例えば、配線Ｌ４として機能することができる。
また、ゲートドライバの一部にインバータ回路又はバッファ回路を用いる場合の配線構
造の例を図４６（Ｃ）に示す。
図４６（Ｃ）は、導電層２０３を導電層４０２と交差させずに、導電層６０２を導電層
４０２と交差させた例である。
以上のように、素子の一方の電極と同一工程で形成された導電層を有効利用することが
できる。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態３０）
基板は、ガラス基板、石英基板、金属基板、半導体基板、樹脂基板（プラスチック基板
）等を用いることができるがこれらに限定されない。
基板上に下地絶縁膜を形成しても良い。
基板は、絶縁表面を有していると好ましい。
ガラス基板、石英基板、樹脂基板等は絶縁表面を有している。
金属基板、半導体基板等は絶縁表面を有していないので、下地絶縁膜を形成することに
より絶縁表面を有することができる。
基板が可撓性を有していても良い。
ガラス基板を薄くすると可撓性を有するようになる。
樹脂基板は可撓性を有する。
絶縁層は絶縁性を有していればどのような材料でも用いることができる。
絶縁層は単層構造であっても積層構造であっても良い。
絶縁層として、例えば、無機物質を有する絶縁層、有機物質を有する絶縁層等があるが
限定されない。
無機物質を有する絶縁層は、例えば、酸化シリコンを有する膜、窒化シリコンを有する
膜、窒化アルミニウムを有する膜、酸化アルミニウムを有する膜、酸化ハフニウムを有す
る膜等があるが限定されない。
有機物質を有する絶縁層として、例えば、ポリイミドを有する膜、アクリルを有する膜
、シロキサンを有する膜、エポキシを有する膜等があるが限定されない。
ゲート絶縁膜として機能することができる絶縁層は無機物質を有する絶縁層であること
が好ましい。
導電層は、導電性を有していればどのような材料でも用いることができる。
導電層は単層構造であっても積層構造であっても良い。
導電層は、金属を有する膜、透明導電体を有する膜等があるが限定されない。
金属としては、例えば、アルミニウム、チタン、モリブデン、タングステン、クロム、
金、銀、銅、アルカリ金属、アルカリ土類金属等があるが限定されない。
透明導電体としては、例えば、インジウム錫酸化物、インジウム亜鉛酸化物等があるが
限定されない。
金属は遮光性又は反射性を有する。
透明導電体は透光性を有する。
素子の一方の電極が透光性を有する場合、素子の一方の電極から光を取り出すことがで
きる。
素子の他方の電極が透光性を有する場合、素子の他方の電極から光を取り出すことがで
きる。
半導体層は、半導体特性を有していればどのような材料でも用いることができる。
半導体層は単層構造であっても積層構造であっても良い。
半導体層は、酸化物半導体層と、酸化物半導体層以外の半導体層等があるが限定されな
い。
酸化物半導体層以外の半導体層としては、シリコンを有する層、有機半導体層等がある
が限定されない。
シリコンを有する層としては、シリコン膜、シリコンゲルマニウム膜、炭化シリコン膜
等があるが限定されない。
シリコンを有する層とソース電極との間に、不純物を有するシリコン膜を有していても
良い。
シリコンを有する層とドレイン電極との間に、不純物を有するシリコン膜を有していて
も良い。
不純物としては、ドナー元素又はアクセプター元素等がある。
シリコン膜に対するドナー元素としてはリン等があるが限定されない。
シリコン膜に対するアクセプター元素としてはボロン等があるが限定されない。
ドナー元素を有するシリコン膜を用いるとＮ型トランジスタを作製することができる。
アクセプター元素を有するシリコン膜を用いるとＰ型トランジスタを作製することがで
きる。
酸化物半導体層は、酸化物半導体材料を有する膜である。
酸化物半導体層は、金属と酸素とを有する膜であれば限定されない。
例えば、インジウムと酸素を有する膜、亜鉛と酸素を有する膜、錫と酸素を有する膜等
は酸化物半導体層として機能することができる。
例えば、酸化物半導体層として、酸化インジウム膜、酸化スズ膜、酸化亜鉛膜等がある
が限定されない。
例えば、酸化物半導体層として、Ｉｎ－Ｚｎ系酸化物膜、Ｓｎ－Ｚｎ系酸化物膜、Ａｌ
－Ｚｎ系酸化物膜、Ｚｎ－Ｍｇ系酸化物膜、Ｓｎ－Ｍｇ系酸化物膜、Ｉｎ－Ｍｇ系酸化物
膜、Ｉｎ－Ｇａ系酸化物膜等があるが限定されない。
Ａ－Ｂ系酸化物膜（Ａ、Ｂは元素）とは、ＡとＢと酸素とを有する膜を意味する。
例えば、酸化物半導体層として、例えば、Ｉｎ－Ｇａ－Ｚｎ系酸化物膜、Ｉｎ－Ｓｎ－
Ｚｎ系酸化物膜、Ｓｎ－Ｇａ－Ｚｎ系酸化物膜、Ｉｎ－Ａｌ－Ｚｎ系酸化物膜、Ｉｎ－Ｈ
ｆ－Ｚｎ系酸化物膜、Ｉｎ－Ｌａ－Ｚｎ系酸化物膜、Ｉｎ－Ｃｅ－Ｚｎ系酸化物膜、Ｉｎ
－Ｐｒ－Ｚｎ系酸化物膜、Ｉｎ－Ｎｄ－Ｚｎ系酸化物膜、Ｉｎ－Ｓｍ－Ｚｎ系酸化物膜、
Ｉｎ－Ｅｕ－Ｚｎ系酸化物膜、Ｉｎ－Ｇｄ－Ｚｎ系酸化物膜、Ｉｎ－Ｔｂ－Ｚｎ系酸化物
膜、Ｉｎ－Ｄｙ－Ｚｎ系酸化物膜、Ｉｎ－Ｈｏ－Ｚｎ系酸化物膜、Ｉｎ－Ｅｒ－Ｚｎ系酸
化物膜、Ｉｎ－Ｔｍ－Ｚｎ系酸化物膜、Ｉｎ－Ｙｂ－Ｚｎ系酸化物膜、Ｉｎ－Ｌｕ－Ｚｎ
系酸化物膜、Ａｌ－Ｇａ－Ｚｎ系酸化物膜、Ｓｎ－Ａｌ－Ｚｎ系酸化物膜等があるが限定
されない。
Ａ－Ｂ－Ｃ系酸化物膜（Ａ、Ｂ、Ｃは元素）とは、ＡとＢとＣと酸素とを有する膜を意
味する。
例えば、酸化物半導体層として、Ｉｎ－Ｓｎ－Ｇａ－Ｚｎ系酸化物膜、Ｉｎ－Ｈｆ－Ｇ
ａ－Ｚｎ系酸化物膜、Ｉｎ－Ａｌ－Ｇａ－Ｚｎ系酸化物膜、Ｉｎ－Ｓｎ－Ａｌ－Ｚｎ系酸
化物膜、Ｉｎ－Ｓｎ－Ｈｆ－Ｚｎ系酸化物膜、Ｉｎ－Ｈｆ－Ａｌ－Ｚｎ系酸化物膜等があ
るが限定されない。
Ａ－Ｂ－Ｃ－Ｄ系酸化物膜（Ａ、Ｂ、Ｃ、Ｄは元素）とは、ＡとＢとＣとＤと酸素とを
有する膜を意味する。
酸化物半導体層としては、インジウムとガリウムと亜鉛と酸素とを有する膜が特に好ま
しい。
酸化物半導体層を用いるとＮ型トランジスタを作製することができる。
酸化物半導体層は結晶を有していると好ましい。
結晶はＣ軸方向が酸化物半導体層又は基板の表面と垂直になるように配向されていると
好ましい。
酸化物半導体層又は基板の表面と垂直になるようにＣ軸配向された結晶をＣＡＡＣ（Ｃ
－Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）と呼ぶ。
結晶のＣ軸と酸化物半導体層又は基板の表面とのなす角度は９０度が好ましいが、８０
度以上１００度以下であっても良い。
ＣＡＡＣの作製方法の一例として、スパッタリング法を用いて酸化物半導体層を形成す
るに際して、成膜時の基板温度を２００℃以上４５０℃以下とする第１の方法がある。
第１の方法では、酸化物半導体層の下層及び上層にＣＡＡＣが形成される。
ＣＡＡＣの作製方法の一例として、酸化物半導体層を形成後に、酸化物半導体層に６５
０℃以上３分以上の加熱処理を施す第２の方法がある。
第２の方法では、酸化物半導体層の少なくとも上層にＣＡＡＣが形成される（第２の方
法のパターンＡ）。
第２の方法において、酸化物半導体層の厚さを小さくすることにより、下層及び上層に
ＣＡＡＣを形成することができる（第２の方法のパターンＢ）。
ＣＡＡＣの作製方法の一例として、第２の方法のパターンＢにより形成した第１の酸化
物半導体層上に第２の酸化物半導体層を形成する第３の方法がある。
第２の方法及び第３の方法における酸化物半導体層の形成方法はスパッタリング法に限
定されない。
第１乃至第３の方法により、Ｃ軸と酸化物半導体層又は基板の表面とのなす角度８０度
以上１００度以下である結晶を形成することができる。
第１乃至第３の方法では少なくとも上層（表面）にＣＡＡＣを有する酸化物半導体層を
形成することができる。
有機化合物を含む層は、少なくとも発光層を有すると好ましい。
素子は、表示素子（液晶素子、発光素子、電気泳動素子等）、記憶素子、容量素子等が
あるが限定されない。
「Ａ上にＢ」と記載する場合、Ｂの少なくとも一部がＡよりも上側に位置することを意
味する。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
（実施の形態３１）
半導体装置とは、半導体を有する素子を有する装置である。
半導体を有する素子は、例えば、トランジスタ、抵抗素子、容量素子、ダイオード等で
ある。
トランジスタは、電界効果型トランジスタであることが好ましいが限定されない。
トランジスタは、薄膜トランジスタであることが好ましいが限定されない。
シリコンウェハ、ＳＯＩ基板等を用いてトランジスタを形成しても良い。
半導体装置としては、例えば、表示素子を有する表示装置、記憶素子を有する記憶装置
、ＲＦＩＤ、プロセッサ等があるが限定されない。
本実施の形態に記載された構成の少なくとも一部は、他の実施の形態に記載された構成
の少なくとも一部と適宜組み合わせて実施することができる。
１０ 基板
２１ 導電層
２２ 導電層
２３ 導電層
３０ 絶縁層
３１ 半導体層
３２ 半導体層
４１ 導電層
４２ 導電層
４３ 導電層
４４ 導電層
４５ 導電層
５０ 絶縁層
６１ 導電層
６２ 導電層
６３ 導電層
７０ 絶縁層
８０ 機能層
９０ 導電層
１００ 基板
２０１ 導電層
２０２ 導電層
２０３ 導電層
２５１ 導電層
３００ 絶縁層
３０１ 半導体層
３０２ 半導体層
３５１ 半導体層
４０１ 導電層
４０２ 導電層
４０２ａ 導電層
４０２ｂ 導電層
４０３ 導電層
４１１ 導電層
４５１ 導電層
４５２ 導電層
５００ 絶縁層
６０１ 導電層
６０２ 導電層
６０３ 導電層
６０４ 導電層
６０５ 導電層
６１１ 導電層
６５１ 導電層
７００ 絶縁層
８００ 機能層
９００ 導電層
Ｌ１ 配線
Ｌ２ 配線
Ｌ３ 配線
Ｌ４ 配線
Ｌ５ 配線
Ｓ 配線
Ｖ 配線
Ｔｒ１ トランジスタ
Ｔｒ２ トランジスタ
Ｔｒ３ トランジスタ
Ｔｒ４ トランジスタ
Ｔｒ５ トランジスタ
Ｒ 抵抗素子
ＥＬ 発光素子
ＬＣ 液晶素子

Claims (2)

  1. 複数の回路を有し、
    前記複数の回路それぞれは、第１のトランジスタと、第２のトランジスタと、を有し、
    前記第１のトランジスタのソース及びドレインの一方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
    前記第２のトランジスタのゲートは、第１の導電層を介して、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース及びドレインの他方は、第１の配線と電気的に接続され、
    前記第２のトランジスタのソース及びドレインの他方は、第２の配線と電気的に接続され、
    前記第１のトランジスタのソース及びドレインの一方は、第２の導電層を介して、第３の配線と電気的に接続され、
    前記第１のトランジスタのゲートは、第４の配線と電気的に接続され、
    前記複数の回路の平面視において、前記第１の配線は第１の方向の幅が前記第１の方向と交差する第２の方向の幅よりも大きい形状を有し、
    前記複数の回路の平面視において、前記第２の配線は前記第１の方向の幅が前記第２の方向の幅よりも大きい形状を有し、
    前記複数の回路の平面視において、前記第１の導電層は前記第２の方向の幅が前記第１の方向の幅よりも大きい形状を有し、
    前記複数の回路の平面視において、前記第２の導電層は前記第２の方向の幅が前記第１の方向の幅よりも大きい形状を有する半導体装置であって、
    第３の導電層を有し、
    前記第２の配線は、前記第３の導電層と電気的に接続されており、
    前記第３の導電層は、前記第１のトランジスタのチャネル形成領域と重なる領域と、前記第２のトランジスタのチャネル形成領域と重なる領域と、前記第２の配線と重なる領域と、を有し、
    前記第３の導電層は、前記第１の導電層及び前記第２の導電層と接しないように配置される、半導体装置。
  2. 請求項１において、
    前記複数の回路において、前記第３の導電層は繋がっている、半導体装置。
JP2022125379A 2012-08-02 2022-08-05 半導体装置 Active JP7151018B1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2022155117A JP7194859B1 (ja) 2012-08-02 2022-09-28 半導体装置
JP2022197657A JP7454634B2 (ja) 2012-08-02 2022-12-12 半導体装置
JP2024036692A JP2024073519A (ja) 2012-08-02 2024-03-11 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012171818 2012-08-02
JP2012171818 2012-08-02
JP2022072172A JP7121868B2 (ja) 2012-08-02 2022-04-26 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2022072172A Division JP7121868B2 (ja) 2012-08-02 2022-04-26 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022155117A Division JP7194859B1 (ja) 2012-08-02 2022-09-28 半導体装置

Publications (2)

Publication Number Publication Date
JP7151018B1 true JP7151018B1 (ja) 2022-10-11
JP2022172104A JP2022172104A (ja) 2022-11-15

Family

ID=50024600

Family Applications (9)

Application Number Title Priority Date Filing Date
JP2013154129A Withdrawn JP2014045175A (ja) 2012-08-02 2013-07-25 半導体装置
JP2018113487A Withdrawn JP2018174337A (ja) 2012-08-02 2018-06-14 半導体装置
JP2019208708A Withdrawn JP2020053688A (ja) 2012-08-02 2019-11-19 半導体装置
JP2022003688A Active JP7066077B2 (ja) 2012-08-02 2022-01-13 半導体装置
JP2022072172A Active JP7121868B2 (ja) 2012-08-02 2022-04-26 半導体装置
JP2022125379A Active JP7151018B1 (ja) 2012-08-02 2022-08-05 半導体装置
JP2022155117A Active JP7194859B1 (ja) 2012-08-02 2022-09-28 半導体装置
JP2022197657A Active JP7454634B2 (ja) 2012-08-02 2022-12-12 半導体装置
JP2024036692A Pending JP2024073519A (ja) 2012-08-02 2024-03-11 半導体装置

Family Applications Before (5)

Application Number Title Priority Date Filing Date
JP2013154129A Withdrawn JP2014045175A (ja) 2012-08-02 2013-07-25 半導体装置
JP2018113487A Withdrawn JP2018174337A (ja) 2012-08-02 2018-06-14 半導体装置
JP2019208708A Withdrawn JP2020053688A (ja) 2012-08-02 2019-11-19 半導体装置
JP2022003688A Active JP7066077B2 (ja) 2012-08-02 2022-01-13 半導体装置
JP2022072172A Active JP7121868B2 (ja) 2012-08-02 2022-04-26 半導体装置

Family Applications After (3)

Application Number Title Priority Date Filing Date
JP2022155117A Active JP7194859B1 (ja) 2012-08-02 2022-09-28 半導体装置
JP2022197657A Active JP7454634B2 (ja) 2012-08-02 2022-12-12 半導体装置
JP2024036692A Pending JP2024073519A (ja) 2012-08-02 2024-03-11 半導体装置

Country Status (2)

Country Link
US (3) US8981376B2 (ja)
JP (9) JP2014045175A (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9293480B2 (en) 2013-07-10 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
KR102354008B1 (ko) 2014-05-29 2022-01-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제작 방법 및 전자 기기
US9368491B2 (en) * 2014-10-29 2016-06-14 Eastman Kodak Company Enhancement mode inverter with variable thickness dielectric stack
US9368490B2 (en) * 2014-10-29 2016-06-14 Eastman Kodak Company Enhancement-depletion mode inverter with two transistor architectures
US20160155759A1 (en) * 2014-11-28 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
JP6705663B2 (ja) * 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
CN104966696B (zh) * 2015-05-06 2017-11-28 深圳市华星光电技术有限公司 Tft基板的制作方法及其结构
DE102015108532A1 (de) * 2015-05-29 2016-12-01 Osram Opto Semiconductors Gmbh Anzeigevorrichtung mit einer Mehrzahl getrennt voneinander betreibbarer Bildpunkte
US9935127B2 (en) * 2015-07-29 2018-04-03 Wuhan China Star Optoelectronics Technology Co., Ltd. Control circuit of thin film transistor
CN114401906A (zh) 2019-09-30 2022-04-26 旭化成株式会社 容器、收纳装置、电装部件收纳体
CN110707100B (zh) * 2019-10-16 2021-12-31 友达光电（昆山）有限公司 显示面板

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997013177A1 (en) 1995-10-03 1997-04-10 Seiko Epson Corporation Active matrix substrate
JP2001298196A (ja) 2000-04-17 2001-10-26 Seiko Epson Corp トランジスタアレイ基板および電気光学装置
US20100102313A1 (en) 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2010251735A (ja) 2009-03-27 2010-11-04 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011135061A (ja) 2009-11-27 2011-07-07 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
WO2012032749A1 (ja) 2010-09-09 2012-03-15 シャープ株式会社 薄膜トランジスタ基板及びその製造方法、表示装置
JP2010123939A5 (ja) 2009-10-22 2012-10-18
JP2013171895A (ja) 2012-02-20 2013-09-02 Semiconductor Energy Lab Co Ltd 半導体メモリ装置およびその駆動方法

Family Cites Families (181)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0830799B2 (ja) 1994-04-26 1996-03-27 セイコーエプソン株式会社 液晶表示装置
JP3253808B2 (ja) 1994-07-07 2002-02-04 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH10198292A (ja) 1996-12-30 1998-07-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3208658B2 (ja) 1997-03-27 2001-09-17 株式会社アドバンスト・ディスプレイ 電気光学素子の製法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6825488B2 (en) 2000-01-26 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
US7189997B2 (en) 2001-03-27 2007-03-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US6740938B2 (en) 2001-04-16 2004-05-25 Semiconductor Energy Laboratory Co., Ltd. Transistor provided with first and second gate electrodes with channel region therebetween
JP4785271B2 (ja) 2001-04-27 2011-10-05 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
JP4731718B2 (ja) 2001-04-27 2011-07-27 株式会社半導体エネルギー研究所 表示装置
US6906344B2 (en) 2001-05-24 2005-06-14 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with plural channels and corresponding plural overlapping electrodes
TW546857B (en) 2001-07-03 2003-08-11 Semiconductor Energy Lab Light-emitting device, method of manufacturing a light-emitting device, and electronic equipment
US6952023B2 (en) 2001-07-17 2005-10-04 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US6639246B2 (en) 2001-07-27 2003-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7317205B2 (en) 2001-09-10 2008-01-08 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and method of manufacturing a semiconductor device
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
KR100866976B1 (ko) 2002-09-03 2008-11-05 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
KR100883769B1 (ko) 2002-11-08 2009-02-18 엘지디스플레이 주식회사 액정표시장치용 어레이기판 제조방법
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US7307317B2 (en) 2003-04-04 2007-12-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, CPU, image processing circuit and electronic device, and driving method of semiconductor device
JP4869546B2 (ja) 2003-05-23 2012-02-08 ルネサスエレクトロニクス株式会社 半導体装置
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
WO2005074030A1 (en) 2004-01-30 2005-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4682295B2 (ja) 2004-02-10 2011-05-11 奇美電子股▲ふん▼有限公司 液晶表示装置
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US8003449B2 (en) 2004-11-26 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a reverse staggered thin film transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
WO2007011061A1 (en) 2005-07-22 2007-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101397571B1 (ko) 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
EP1837304A3 (en) 2006-03-20 2012-04-18 Semiconductor Energy Laboratory Co., Ltd. Micromachine including a mechanical structure connected to an electrical circuit and method for manufacturing the same
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US8164933B2 (en) 2007-04-04 2012-04-24 Semiconductor Energy Laboratory Co., Ltd. Power source circuit
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
WO2009004919A1 (en) 2007-06-29 2009-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5322408B2 (ja) 2007-07-17 2013-10-23 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US9000441B2 (en) 2008-08-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
US8284142B2 (en) 2008-09-30 2012-10-09 Semiconductor Energy Laboratory Co., Ltd. Display device
JP5562603B2 (ja) * 2008-09-30 2014-07-30 株式会社半導体エネルギー研究所 表示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101432764B1 (ko) 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
KR102025505B1 (ko) 2008-11-21 2019-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8450144B2 (en) 2009-03-26 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5632654B2 (ja) 2009-05-29 2014-11-26 株式会社半導体エネルギー研究所 表示装置
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
KR101791370B1 (ko) 2009-07-10 2017-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011010544A1 (en) * 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
WO2011013523A1 (en) * 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI634642B (zh) * 2009-08-07 2018-09-01 半導體能源研究所股份有限公司 半導體裝置和其製造方法
EP2284891B1 (en) * 2009-08-07 2019-07-24 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
KR102389975B1 (ko) 2009-09-04 2022-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
KR101746198B1 (ko) * 2009-09-04 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 전자기기
KR20120071398A (ko) * 2009-09-16 2012-07-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
EP2486596A4 (en) * 2009-10-09 2013-08-28 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
KR101820972B1 (ko) 2009-10-09 2018-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101084173B1 (ko) * 2009-10-27 2011-11-17 삼성모바일디스플레이주식회사 유기 발광 표시장치 및 그 제조 방법
KR101849321B1 (ko) 2009-11-06 2018-04-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US8395156B2 (en) 2009-11-24 2013-03-12 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2011068028A1 (en) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and method for manufacturing the same
JP5727204B2 (ja) 2009-12-11 2015-06-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8598586B2 (en) 2009-12-21 2013-12-03 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and manufacturing method thereof
KR102006729B1 (ko) 2009-12-28 2019-08-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치와 반도체 장치
KR101817054B1 (ko) 2010-02-12 2018-01-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 이를 포함한 표시 장치
KR101939713B1 (ko) 2010-02-19 2019-01-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8383434B2 (en) 2010-02-22 2013-02-26 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and manufacturing method thereof
US8653514B2 (en) 2010-04-09 2014-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8410486B2 (en) 2010-05-14 2013-04-02 Semiconductor Energy Labortory Co., Ltd. Method for manufacturing microcrystalline semiconductor film and method for manufacturing semiconductor device
KR101862808B1 (ko) * 2010-06-18 2018-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8778745B2 (en) 2010-06-29 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN102386072B (zh) 2010-08-25 2016-05-04 株式会社半导体能源研究所 微晶半导体膜的制造方法及半导体装置的制造方法
US8735231B2 (en) 2010-08-26 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of dual-gate thin film transistor
KR20120020073A (ko) * 2010-08-27 2012-03-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 설계 방법
JP2012079399A (ja) 2010-09-10 2012-04-19 Semiconductor Energy Lab Co Ltd 半導体装置
US8835917B2 (en) 2010-09-13 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, power diode, and rectifier
US8916866B2 (en) 2010-11-03 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012060202A1 (en) 2010-11-05 2012-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5993141B2 (ja) 2010-12-28 2016-09-14 株式会社半導体エネルギー研究所 記憶装置
US8878174B2 (en) 2011-04-15 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, memory circuit, integrated circuit, and driving method of the integrated circuit
TWI792087B (zh) 2011-05-05 2023-02-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6014362B2 (ja) 2011-05-19 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20120299074A1 (en) 2011-05-24 2012-11-29 Sharp Kabushiki Kaisha Semiconductor device
US8891285B2 (en) 2011-06-10 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP6116149B2 (ja) 2011-08-24 2017-04-19 株式会社半導体エネルギー研究所 半導体装置
US8698137B2 (en) 2011-09-14 2014-04-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5832399B2 (ja) 2011-09-16 2015-12-16 株式会社半導体エネルギー研究所 発光装置
JP2013084333A (ja) 2011-09-28 2013-05-09 Semiconductor Energy Lab Co Ltd シフトレジスタ回路
JP6122275B2 (ja) * 2011-11-11 2017-04-26 株式会社半導体エネルギー研究所 表示装置
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8907392B2 (en) 2011-12-22 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including stacked sub memory cells
KR20130105392A (ko) * 2012-03-14 2013-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9166054B2 (en) 2012-04-13 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997013177A1 (en) 1995-10-03 1997-04-10 Seiko Epson Corporation Active matrix substrate
JP2001298196A (ja) 2000-04-17 2001-10-26 Seiko Epson Corp トランジスタアレイ基板および電気光学装置
US20100102313A1 (en) 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2010123938A (ja) 2008-10-24 2010-06-03 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2010251735A (ja) 2009-03-27 2010-11-04 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2010123939A5 (ja) 2009-10-22 2012-10-18
JP2011135061A (ja) 2009-11-27 2011-07-07 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
WO2012032749A1 (ja) 2010-09-09 2012-03-15 シャープ株式会社 薄膜トランジスタ基板及びその製造方法、表示装置
JP2013171895A (ja) 2012-02-20 2013-09-02 Semiconductor Energy Lab Co Ltd 半導体メモリ装置およびその駆動方法

Also Published As

Publication number Publication date
JP2018174337A (ja) 2018-11-08
JP2023002561A (ja) 2023-01-10
JP2014045175A (ja) 2014-03-13
JP2022058607A (ja) 2022-04-12
JP2022115890A (ja) 2022-08-09
US20140034949A1 (en) 2014-02-06
US9917115B2 (en) 2018-03-13
US9461178B2 (en) 2016-10-04
JP7194859B1 (ja) 2022-12-22
JP2024073519A (ja) 2024-05-29
JP2020053688A (ja) 2020-04-02
US20150187954A1 (en) 2015-07-02
JP2023027246A (ja) 2023-03-01
JP2022172104A (ja) 2022-11-15
JP7454634B2 (ja) 2024-03-22
US8981376B2 (en) 2015-03-17
JP7066077B2 (ja) 2022-05-12
JP7121868B2 (ja) 2022-08-18
US20160372496A1 (en) 2016-12-22

Similar Documents

Publication Publication Date Title
JP7194859B1 (ja) 半導体装置
JP7492068B2 (ja) 表示装置
JP7394900B2 (ja) 半導体装置
JP7233464B2 (ja) 半導体装置
KR102565380B1 (ko) 박막 트랜지스터 기판
US20210151604A1 (en) Thin film transistor
KR20210152083A (ko) 표시 장치
KR102614533B1 (ko) 박막 트랜지스터 표시판
JP6096957B2 (ja) 半導体装置
JP5902590B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220818

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20220818

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220913

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220928

R150 Certificate of patent or registration of utility model

Ref document number: 7151018

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150