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JP7099841B2 - 半導体装置 - Google Patents

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Description

この開示は、半導体装置に関し、たとえば、ＢＴＩ（Bias Temperature Instability）によるＭＯＳ（Metal Oxide Semiconductor）トランジスタの劣化を抑制するために用いられる。
ＭＯＳトランジスタの劣化モードの１つにＢＴＩがある。ＢＴＩとは、オン状態が長く続くと閾値電圧が次第に大きくなる劣化モードである。ＢＴＩはＮＭＯＳ（N-channel MOS）トランジスタにもＰＭＯＳ（P-channel MOS）トランジスタにも生じる。ＮＭＯＳトランジスタにおけるＢＴＩをＰＢＴＩ（Positive BTI）と称し、ＰＭＯＳトランジスタにおけるＢＴＩをＮＢＴＩ（Negative BTI）と称する。
ＢＴＩでは、ゲート電圧をオフにすると増加した閾値電圧が元に戻っていくというリカバリ現象があることが知られている。特開２０１５－０７９９１６号公報（特許文献１）は、このリカバリ現象を利用することにより、ＭＯＳトランジスタのＢＴＩ劣化を回復する技術を開示する。具体的にこの文献によれば、スタンバイ状態にあるＭＯＳトランジスタがＡＣ動作を開始する直前に、劣化を回復するためのリセットパルスが当該ＭＯＳトランジスタのゲートに入力される。
特開２０１５－０７９９１６号公報
半導体装置には、動作モードに応じてオンとオフとが切り替えられるスイッチ用のＭＯＳトランジスタが設けられることが多い。たとえば、製品出荷前のテストモードでは、スイッチ用ＭＯＳトランジスタがオフ状態に制御され、製品出荷後の非テストモードでは、このスイッチ用ＭＯＳトランジスタはオン状態に制御される。この場合、半導体装置の出荷後はほぼ非テストモードで使用されるので、特開２０１５－０７９９１６号公報に記載されているようなＢＴＩ劣化の回復手段、すなわち、動作モードの切り替え時にリセットパルスを当該ＭＯＳトランジスタのゲートに印加するという手段を、採用することができない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施形態による半導体装置は、遅延要素を介して制御対象の回路と接続された駆動回路を備える。駆動回路は、直列に接続された第１および第２のＭＯＳトランジスタを含む。第１のＭＯＳトランジスタは動作モード信号が活性のときにオフに制御される。動作モード信号の非活性時には、第２のＭＯＳトランジスタがオフに制御されている場合に少なくとも一時的に第１のＭＯＳトランジスタはオフに制御される。
上記の実施形態によれば、動作モード信号の非活性時にも第１のＭＯＳトランジスタのＢＴＩ劣化を回復させることができる。
第１の実施形態による半導体装置の一部の構成を示すブロック図である。 図１の制御信号生成回路の動作を示すフローチャートである。 第２の実施形態による半導体装置としてのＳＲＡＭ回路の構成の一部を示すブロック図である。 図３のメモリセルの構成例を示す回路図である。 図３の制御ブロックの動作を説明するためのタイミング図である。 図３の制御ブロックの一部のレイアウトを示す平面図である。 第３の実施形態による半導体装置としてのＳＲＡＭ回路の構成の一部を示すブロック図である。 図７の制御ブロックのユーザモード（ＴＥ＝０）における動作を説明するためのタイミング図である。 第４の実施形態による半導体装置の一部の構成を示すブロック図である。 図９の制御信号生成回路の動作を示すフローチャートである。 第５の実施形態による半導体装置としてのＳＲＡＭ回路の構成の一部を示すブロック図である。 レジューム・スタンバイモード時における周辺回路の接地配線ＬＣＶＳＳの電圧について説明するための図である。 図１１のＳＲＡＭ回路の変形例を示す回路図である。 図１１の制御ブロックのユーザモード（ＴＥ＝０）における動作を説明するためのタイミング図である。 第６の実施形態による半導体装置の構成を示すブロック図である。
以下、各実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。
＜第１の実施形態＞
［半導体装置の構成］
図１は、第１の実施形態による半導体装置の一部の構成を示すブロック図である。
図１の半導体装置１００では、制御対象３３に出力するためのタイミング信号ＴＳを生成する部分の構成が示されている。制御対象３３は、タイミング信号ＴＳの論理レベルに応じて動作状態と非動作状態とが切り替わる。
具体的に、半導体装置１００は、遅延要素３２と、遅延要素３２を駆動する駆動回路３１と、駆動回路３１に出力するゲート制御信号を生成する制御信号生成回路３０とを含む。
遅延要素３２は、たとえば、遅延線または容量素子である。
駆動回路３１は、制御信号生成回路３０から入力された制御信号ＴＤＥＣ１，ＴＤＥＣ２，ＩＴＥに応答して、遅延要素３２の入力端の電圧を電源電圧ＶＤＤまたは接地電圧ＶＳＳに駆動する。遅延要素３２の出力端から制御対象３３にタイミング信号ＴＳが出力される。
具体的に、駆動回路３１は、遅延要素３２の入力端に接続される出力ノード３５と、少なくとも１つのＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタＰ１と、複数のＮＭＯＳ（N-channel MOS）トランジスタＮ１，Ｎ２，Ｎ３とを含む。図１では、代表的に１つのＰＭＯＳトランジスタＰ１と３つのＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３とが示されているが、より多くのトランジスタが設けられていてもよい。
図１の場合、ＰＭＯＳトランジスタＰ１は、電源電圧ＶＤＤが与えられるノード（以下、ＶＤＤ電源ノードと称する）と出力ノード３５との間に接続される。ＮＭＯＳトランジスタＮ１，Ｎ２は、接地電圧ＶＳＳが与えられる電源ノード（以下、ＶＳＳ電源ノードと称する）と出力ノード３５との間に直列に接続される。ＮＭＯＳトランジスタＮ３は、ＮＭＯＳトランジスタＮ１，Ｎ２が設けられている電流経路と並列に、出力ノード３５とＶＳＳ電源ノードとの間に接続される。
ＮＭＯＳトランジスタＮ１は、テストモードのときオフ状態に制御されるモード選択スイッチとして用いられる。テストモードをタイミング調整モードとも称する。ＮＭＯＳトランジスタＮ１は、テストモード以外の通常状態（ユーザモードと称する）のとき、従来はオン状態に制御されていたが、本実施形態の場合には、ＰＢＴＩ劣化を回復させるために、クロック信号ＣＬＫに基づいてタイミング信号ＴＳの制御に影響のない時間帯でオフ状態に制御される。
テストモード時には、ＮＭＯＳトランジスタＮ１を介した電流経路が遮断されるので、出力ノード３５からＶＳＳ電源ノードに流れる電流量が減る。すなわち、駆動回路３１の駆動能力が低下する。このため、タイミング信号ＴＳの遅延時間が増える。逆に、ユーザモード時には、ＮＭＯＳトランジスタＮ１を介した電流経路は遮断されないので、テストモード時に比べて出力ノード３５からＶＳＳ電源ノードに流れる電流量を増やすことができる。この結果、テストモード時に比べてタイミング信号ＴＳの遅延時間を減らすことができる。
制御信号生成回路３０は、クロック信号ＣＬＫとテストモード信号ＴＥとに基づいて、制御信号ＴＤＥＣ１，ＴＤＥＣ２，ＩＴＥを生成する。制御信号ＴＤＥＣ１は、ＰＭＯＳトランジスタＰ１のゲート電圧の制御に用いられる。制御信号ＴＤＥＣ２は、ＮＭＯＳトランジスタＮ２，Ｎ３のゲート電圧の制御に用いられる。制御信号ＩＴＥは、ＮＭＯＳトランジスタＮ１のゲート電圧の制御に用いられる。
制御信号ＴＤＥＣ１が活性状態の場合、ＰＭＯＳトランジスタＰ１はオン状態であり、制御信号ＴＤＥＣ１が非活性状態の場合、ＰＭＯＳトランジスタＰ１はオフ状態である。制御信号ＴＤＥＣ２が活性状態の場合、ＮＭＯＳトランジスタＮ２，Ｎ３はオン状態であり、制御信号ＴＤＥＣ２が非活性状態の場合、ＮＭＯＳトランジスタＮ２，Ｎ３はオフ状態である。制御信号ＩＴＥが活性状態の場合、ＮＭＯＳトランジスタＮ１はオン状態であり、制御信号ＩＴＥが非活性状態の場合、ＮＭＯＳトランジスタＮ１はオフ状態である。
［制御信号生成回路の動作］
図２は、図１の制御信号生成回路の動作を示すフローチャートである。なお、制御信号生成回路３０は、ロジック回路によって構成されていてもよいし、コンピュータをベースに構成されていてもよいし、ＦＰＧＡ（Field Programmable Gate Array）などＰＬＤ（Programmable Logic Device）によって構成されていてもよい。すなわち、制御信号生成回路３０の具体的構成は特に限定されない。
また、以下の説明において、信号が活性（Active）な状態をアサートとも称し、信号が非活性（Inactive）な状態をネゲートとも称する。
まず、制御信号生成回路３０は、テストモードであるか、ユーザモードであるかにかかわらず、クロック信号ＣＬＫに応じて、制御信号ＴＤＥＣ１，ＴＤＥＣ２の一方を活性状態に切り替え、他方を非活性に切り替える（Ｓ１０１）。制御信号ＴＤＥＣ１，ＴＤＥＣ２は、同一の制御信号ＴＤＥＣであってもよい。たとえば、制御信号ＴＤＥＣが活性状態の場合に、ＰＭＯＳトランジスタＰ１はオフ状態であり、ＮＭＯＳトランジスタＮ２，Ｎ３はオン状態である。
テストモード信号ＴＥが活性な場合、すなわち、テストモード時（Ｓ１０２でＹＥＳ）には、制御信号生成回路３０は、制御信号ＩＴＥを常時非活性化する（Ｓ１０３）。これにより、ＮＭＯＳトランジスタＮ１，Ｎ２を介する電流経路が常時遮断される。したがって、駆動回路３１を流れる電流経路は、クロック信号ＣＬＫに応じて、ＰＭＯＳトランジスタＰ１を介する電流経路とＮＭＯＳトランジスタＮ３を介する電流経路とに切り替わる。この結果、駆動回路３１の駆動能力が減少するので、遅延要素３２における信号の遅延時間が増加し、動作マージンを増やすことができる。
一方、テストモード信号ＴＥが非活性な場合、すなわち、ユーザモード時（Ｓ１０２でＮＯ）には、制御信号生成回路３０は、制御信号ＴＤＥＣ２に応じて、制御信号ＩＴＥを活性または非活性に切り替える。
具体的に、制御信号生成回路３０は、ユーザモード時（Ｓ１０２でＮＯ）であり、かつ、制御信号ＴＤＥＣ２が活性な場合（Ｓ１０４でＹＥＳ）には、制御信号ＩＴＥを活性化する（Ｓ１０５）。これによって、ＮＭＯＳトランジスタＮ１，Ｎ２を介する電流経路は遮断されることはない。したがって、ＮＭＯＳトランジスタＮ１，Ｎ２を介する経路とＮＭＯＳトランジスタＮ３を介する経路の両方の経路を介して出力ノード３５からＶＳＳ電源ノードに電流が流れる。
ユーザモード時（Ｓ１０２でＮＯ）であり、かつ、制御信号ＴＤＥＣ２が非活性な場合（Ｓ１０４でＮＯ）には、ＮＭＯＳトランジスタＮ２，Ｎ３はオフ状態に制御され、電流はオン状態のＰＭＯＳトランジスタＰ１を介して流れる。この場合、制御信号生成回路３０は、制御信号ＩＴＥを少なくとも一時的に非活性化することによって、ＮＭＯＳトランジスタＮ１が少なくとも一時的にオフ状態になるように制御する（Ｓ１０６）。ＮＭＯＳトランジスタＮ２，Ｎ３はオフ状態であるので、ＮＭＯＳトランジスタＮ１をオフ状態に制御しても、駆動回路３１の動作が妨げられることはない。
［第１の実施形態の効果］
以上のとおり第１の実施形態では、遅延要素３２を駆動する駆動回路３１にモード選択スイッチとして用いられるＮＭＯＳトランジスタＮ１が含まれている場合について説明した。たとえば、ＮＭＯＳトランジスタＮ１は、製品出荷前のテストモード時にオフ状態に制御され、製品出荷後のユーザモード時には常時オン状態に制御される。このため、ＮＭＯＳトランジスタＮ１はＰＢＴＩによる劣化が生じやすい。また、ＮＭＯＳトランジスタＮ１に劣化、すなわち、閾値電流の増加が生じると、タイミング信号ＴＳの遅延時間が増大するので回路動作上望ましくない。
この問題を解決するため図１の半導体装置１００では、制御信号生成回路３０から駆動回路３１のＮＭＯＳトランジスタＮ２，Ｎ３のゲートに出力されている制御信号ＴＤＥＣ２が非活性のときに、すなわち、ＮＭＯＳトランジスタＮ２，Ｎ３がオフ状態の場合に、少なくとも一時的にＮＭＯＳトランジスタＮ１がオフ状態に制御される。これにより、駆動回路３１の動作に影響を及ぼすことなく、ＮＭＯＳトランジスタＮ１のＰＢＴＩによる劣化を回復させることができる。
上記では、モード選択スイッチがＮＭＯＳトランジスタで構成されている場合について説明したが、モード選択スイッチがＰＭＯＳトランジスタで構成されている場合にも同様の制御を行うことができる。この場合、モード選択用のＰＭＯＳトランジスタと直列に少なくとも１つの遅延要素３２の駆動用ＰＭＯＳトランジスタが設けられ、さらにこれらのトランジスタの電流経路と並列に少なくとも１つの遅延要素３２の駆動用ＰＭＯＳトランジスタが設けられる。
＜第２の実施形態＞
第２の実施形態では、メモリ回路を例に挙げ、第１の実施形態の図１で説明した制御対象３３がセンスアンプＳＡに対応する場合について説明する。以下に詳述するように、センスアンプＳＡを動作させるためのタイミング信号は、タイミングレプリカ５１に設けられた遅延線８０を介して供給される。遅延線８０を駆動する駆動回路３１には、テストモード選択用スイッチとしてのＮＭＯＳトランジスタＮ１が設けられている。
なお、以下の説明では、メモリ回路としてＳＲＡＭ（Static Random Access Memory）回路を例に挙げて説明するが、以下の制御方法はＳＲＡＭ以外のメモリ回路にも適用可能である。
［ＳＲＡＭ回路の構成］
図３は、第２の実施形態による半導体装置としてのＳＲＡＭ回路の構成の一部を示すブロック図である。図３では、制御ブロック５３のさらに詳細な回路図の一例も示されている。
図３を参照して、半導体装置１０１は、メモリセルアレイ５２と、ワード線デコーダ５０と、入出力ブロック５４と、タイミングレプリカ５１と、制御ブロック５３とを含む。以下、各構成要素について説明する。
（メモリセルアレイ）
メモリセルアレイ５２は、行列状に配列された複数のメモリセルＭＣと、複数のメモリセルＭＣの各行に個別に設けられ、行方向に延在する複数のワード線ＷＬと、複数のメモリセルＭＣの各列に個別に設けられ、列方向に延在する複数のビット線対ＢＬ，／ＢＬとを含む。
（メモリセル）
図４は、図３のメモリセルの構成例を示す回路図である。図３を参照して、メモリセルＭＣは、記憶ノード１３０，１３１と、ドライバＰＭＯＳトランジスタ１２１，１２２と、ドライバＮＭＯＳトランジスタ１２３，１２４と、アクセスＮＭＯＳトランジスタ１２５，１２６とを含む。
記憶ノード１３０，１３１は、一方がハイレベル（Ｈレベル）であり、他方がローレベル（Ｌレベル）である相補のデータを保持する。
ドライバＰＭＯＳトランジスタ１２１はＶＤＤ電源ノードと一方の記憶ノード１３０との間に接続される。ドライバＰＭＯＳトランジスタ１２２はＶＤＤ電源ノードと他方の記憶ノード１３１との間に接続される。ドライバＮＭＯＳトランジスタ１２３はＶＳＳ電源ノードと記憶ノード１３０との間に接続される。ドライバＮＭＯＳトランジスタ１２４はＶＳＳ電源ノードと記憶ノード１３１との間に接続される。ドライバＰＭＯＳトランジスタ１２１およびドライバＮＭＯＳトランジスタ１２３のゲートは記憶ノード１３１に接続される。ドライバＰＭＯＳトランジスタ１２２およびドライバＮＭＯＳトランジスタ１２４のゲートは記憶ノード１３０に接続される。上記の接続により、ＭＯＳトランジスタ１２１～１２４はラッチ回路を構成する。
アクセスＮＭＯＳトランジスタ１２５は記憶ノード１３０とビット線ＢＬとの間に接続される。アクセスＮＭＯＳトランジスタ１２６は記憶ノード１３１とビット線／ＢＬとの間に接続される。アクセスＮＭＯＳトランジスタ１２５，１２６のゲートは、対応するワード線ＷＬに接続される。上記の構成により、対応するワード線ＷＬの選択信号を活性化したときに、記憶ノード１３０，１３１に記憶されている相補のデータに応じてビット線対の電位が変化する。このビット線対ＢＬ，／ＢＬの電位変化がセンスアンプＳＡによって検出される。
（ワード線デコーダ）
再び図３を参照して、ワード線デコーダ５０は、入力されたアドレス信号をデコードし、デコード結果に基づいて、読出しまたは書込み対象となっているメモリセルＭＣに対応する行のワード線ＷＬに選択信号を出力する。
（入出力ブロック）
入出力ブロック５４は、メモリセルアレイ５２の複数の列にそれぞれ対応する複数のセンスアンプＳＡを含む。各センスアンプＳＡは、制御ブロック５３から入力されたタイミング信号ＴＳが活性化されたときに、対応するビット線対ＢＬ，／ＢＬの電圧の増幅を開始する。そして、各センスアンプＳＡは、対応するビット線対ＢＬ，／ＢＬに接続された読出し対象のメモリセルＭＣの記憶データの検出結果Ｑを出力する。
なお、図３では、メモリセルアレイ５２の各列に対応してセンスアンプＳＡが設けられていたが、この構成と異なり、入出力ブロック５４は、列選択回路と少なくとも１つのセンスアンプＳＡを含むように構成されていてもよい。この場合、読出しアドレスに基づいて選択された選択列のメモリセルＭＣの記憶データがセンスアンプＳＡによって検出される。
（タイミングレプリカ）
タイミングレプリカ５１は、ビット線ＢＬ，／ＢＬを模擬した遅延線８０を備える。図３において遅延線８０は太線で示されている。遅延線８０は、ビット線ＢＬ，／ＢＬと同程度の長さを有することにより、ビット線ＢＬ，／ＢＬと同程度の容量８１，８２を有している。
遅延線８０は、入力端８０Ａに入力されたパルス波形のタイミングを遅延させて出力端８０Ｂから出力する。また、パルス波形の立ち上がり時間および立ち下がり時間が増大する（すなわち、エッジ波形が鈍る）。これにより、タイミング信号ＴＳをセンスアンプＳＡに出力するタイミングが調整可能になる。パルス波形を整形するために、遅延線８０の途中にインバータ８３，８４によって構成されたバッファを設けてもよい。
（制御ブロック）
制御ブロック５３は、遅延線８０を駆動する駆動回路３１と、駆動回路３１に供給するゲート制御信号ＴＤＥＣ，ＩＴＥを生成する制御信号生成回路３０Ａと、インバータ６６とを含む。
駆動回路３１の構成は図１と同じであるので、構成に関して詳しい説明を繰り返さない。駆動回路３１を構成するＰＭＯＳトランジスタＰ１のゲートおよびＮＭＯＳトランジスタＮ２，Ｎ３のゲートには、共通の制御信号ＴＤＥＣが入力される。駆動回路３１を構成するＮＭＯＳトランジスタＮ１のゲートには、制御信号ＩＴＥが入力される。出力ノード３５は、遅延線８０の入力端８０Ａに接続される。遅延線８０の出力端８０Ｂは、インバータ６６を介してセンスアンプＳＡに接続されるとともに、制御信号生成回路３０Ａに設けられたラッチ回路３６に接続される。
駆動回路３１は、タイミングレプリカ５１の遅延線８０をＨレベルからＬレベルに駆動する。この結果、タイミングが調整されたタイミング信号ＴＳがセンスアンプＳＡに出力される。センスアンプＳＡは、タイミング信号ＴＳが活性化されると、対応するビット線対ＢＬ，／ＢＬの電圧を増幅および検出を行う。遅延線８０を駆動するＭＯＳトランジスタＮ１，Ｎ２，Ｎ３の種類がＮチャネルであることは、各メモリセルＭＣのアクセストランジスタがＮＭＯＳトランジスタであるのに合わせたものである。
制御信号生成回路３０Ａは、クロック信号ＣＬＫとテストモード信号ＴＥとに基づいて、制御信号ＴＤＥＣ，ＩＴＥを生成する。図３の例では、テストモード信号ＴＥがＬレベル（論理値“０”）のときに非活性となって動作モードはユーザモードになり、テストモード信号ＴＥがＨレベル（論理値“１”）ときに活性となって動作モードはテストモード（タイミング調整モードとも称する）になる。すなわち、テストモード信号ＴＥはＨ－アクティブな信号である。
具体的に、制御信号生成回路３０Ａは、インバータ６１～６５と、ＮＡＮＤゲート７０～７２とを含む。ＮＡＮＤゲート７０，７１によってラッチ回路３６が構成される。
ラッチ回路３６を構成するＮＡＮＤゲート７０の第１入力ノードにはインバータ６１を介してクロック信号ＣＬＫが入力される。ＮＡＮＤゲート７０の第２入力ノードにはＮＡＮＤゲート７１の出力信号が入力される。ＮＡＮＤゲート７０の出力信号は、内部クロック信号ＣＫ１として用いられる。ＮＡＮＤゲート７１の第１入力ノードにはＮＡＮＤゲート７０の出力信号である内部クロック信号ＣＫ１が入力され、ＮＡＮＤゲート７１の第２入力ノードには遅延線８０の出力端８０Ｂが接続される。
ＮＡＮＤゲート７０の出力信号である内部クロック信号ＣＫ１は、インバータ６３，６４を介してＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ２，Ｎ３のゲートに制御信号ＴＤＥＣとして入力される。内部クロック信号ＣＫ１は、さらに、ＮＡＮＤゲート７２の第１入力ノードに入力される。
ＮＡＮＤゲート７２は、第１入力ノードに内部クロック信号ＣＫ１を受けるとともに、第２入力ノードにインバータ６２を介してテストモード信号ＴＥの入力を受ける。ＮＡＮＤゲート７２の出力信号は、インバータ６５を介してＮＭＯＳトランジスタＮ１のゲートに制御信号ＩＴＥとして入力される。
［制御ブロックの動作］
図５は、図３の制御ブロックの動作を説明するためのタイミング図である。図５では、時刻ｔ０から時刻ｔ２０で読出し動作の信号波形が示されており、時刻ｔ２０から時刻ｔ３０でスタンバイ時の信号波形が示されている。
スタンバイ時には、クロック信号ＣＬＫ、内部クロック信号ＣＫ１、制御信号ＴＤＥＣ、および制御信号ＩＴＥは全てＬレベルである。タイミングレプリカ５１に設けられた遅延線８０の入力端８０Ａの電圧ＲＰＬＢＴは、Ｈレベルである。ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３は全てオフ状態になるので、ＢＴＩ劣化を回復することができる。
次に、読出し動作について、ユーザモードとタイミング調整モードとに分けて説明する。
（１． ユーザモード（ＴＥ＝０）における読出し動作）
図３および図５を参照して、まずユーザモード（すなわち、ＴＥ＝０）における読出し動作について説明する。図５の例では、制御信号ＴＤＥＣと制御信号ＩＴＥとが同期している点、すなわち、両制御信号ＴＤＥＣ，ＩＴＥが同じタイミングでＬレベルまたはＨレベルに変化する点に特徴がある。
具体的に、ユーザモード（ＴＥ＝０）の場合には、インバータ６２の出力はＨレベルになるので、ＮＡＮＤゲート７２の出力は、内部クロック信号ＣＫ１の論理値のみによって決まる。したがって、ＮＭＯＳトランジスタＮ１のゲートに入力される制御信号ＩＴＥの論理値も内部クロック信号ＣＫ１に応じて決定される。
図５の時刻ｔ１において、クロック信号ＣＬＫがＬレベルからＨレベルに変化する。時刻ｔ１からインバータ６１およびＮＡＮＤゲート７０の反転動作に要する遅延時間が経過した時刻ｔ２に、内部クロック信号ＣＫ１がＬレベルからＨレベルに変化する。
時刻ｔ２から、インバータ６３，６４の反転動作に要する遅延時間が経過した時刻ｔ３に、制御信号ＴＤＥＣがＬレベルからＨレベルに変化する。これにより、ＰＭＯＳトランジスタＰ１がオン状態からオフ状態に切り替わるとともに、ＮＭＯＳトランジスタＮ２，Ｎ３がオフ状態からオン状態に切り替わる。
また、時刻ｔ２から、ＮＡＮＤゲート７２およびインバータ６５の反転動作に要する遅延時間が経過した時刻ｔ４に、制御信号ＩＴＥがＬレベルからＨレベルに変化する。これにより、ＮＭＯＳトランジスタＮ１がオフ状態からオン状態に切り替わる。
第２の実施形態の場合には、ＮＭＯＳトランジスタＮ１のＰＢＴＩ劣化の回復のために、ＮＭＯＳトランジスタＮ１は、ＮＭＯＳトランジスタＮ２がオフ状態のときはオフ状態に制御され、ＮＭＯＳトランジスタＮ１がオン状態のときはオン状態に制御される。この回復動作のために、駆動回路３１の動作に影響を及ぼさないようにするために、時刻ｔ４は、時刻ｔ３とほぼ同時であるか、時刻ｔ３よりも前である必要がある。図５には、時刻ｔ３と時刻ｔ４とがほぼ同時である場合が示されている。
次に、時刻ｔ３（＝ｔ４）から、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のターンオンに要する遅延時間が経過した時刻ｔ５に、遅延線８０の入力端８０Ａにおける電圧ＲＰＬＢＴがＨレベルからＬレベルに変化する。遅延線８０が有する容量のためにこの変化は緩やかである。
図５には図示していないが、時刻ｔ５から遅延線８０による遅延時間が経過したときに、遅延線８０の出力端８０Ｂの電圧が、ＨレベルからＬレベルに変化する。遅延線８０が有する容量のためにこの変化は緩やかである。
出力端８０Ｂの電圧がＬレベルに変化したことによって、図３のインバータ６６からセンスアンプＳＡに出力されるタイミング信号ＴＳがＬレベルからＨレベルに変化する。この結果、センスアンプＳＡがビット線対ＢＬ，／ＢＬの電圧の増幅動作を開始する。時刻ｔ７に、センスアンプＳＡは、読出し対象のメモリセルＭＣのデータの検出結果Ｑ（すなわち、「ＹＹＹ」）を出力する。
時刻ｔ１１に、クロック信号ＣＬＫがＨレベルからＬレベルに変化する。この時点では、遅延線８０の出力端８０Ｂの電圧は、ＨレベルのままでＬレベルに変化していない。したがって、ラッチ回路３６を構成するＮＡＮＤゲート７１の第２入力ノードにはＨレベルの信号が入力されるので、内部クロック信号ＣＫ１はＨレベルに維持される。すなわち、ラッチ回路３６は、内部クロック信号ＣＫ１を保持した状態（すなわち、ラッチ状態）である。
その後、出力端８０Ｂの電圧がＨレベルからＬレベルに変化すると、ＮＡＮＤゲート７１の第２入力ノードの入力信号はＨレベルからＬレベルに変化する。これにより、内部クロック信号ＣＫ１は、クロック信号ＣＬＫに応じて変化できるようになるので、時刻ｔ１２に内部クロック信号ＣＫ１がＨレベルからＬレベルに変化する。
このようにラッチ回路３６を設けたことにより、少なくとも遅延線８０の出力端８０Ｂの電圧がＨレベルからＬレベルに変化するまでは、内部クロック信号ＣＫ１をＨレベルに維持することができる。この結果、読出し対象メモリセルＭＣの記憶データをセンスアンプＳＡによって確実に検出することができる。
時刻ｔ１２における内部クロック信号ＣＫ１のＬレベルへの変化に応じて、時刻ｔ１３に制御信号ＴＤＥＣがＨレベルからＬレベルに変化し、時刻ｔ１４に制御信号ＩＴＥがＨレベルからＬレベルに変化する。この結果、ＰＭＯＳトランジスタＰ１がターンオンし、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３がターンオフする。
ＰＭＯＳトランジスタＰ１のターンオンによって、時刻ｔ１５に、遅延線８０の入力端８０Ａの電圧ＲＰＬＢＴがＬレベルからＨレベルに緩やかに変化する。その後、図５には図示していないが、遅延線８０の出力端８０ＢがＬレベルからＨレベルに変化すると、インバータ６６からセンスアンプＳＡに出力されるタイミング信号ＴＳはＨレベルからＬレベルに変化する。これにより、センスアンプＳＡは動作を停止する。
（２． タイミング調整モード（ＴＥ＝１）における読出し動作）
次に、タイミング調整モード（すなわち、ＴＥ＝１）における読出し動作について説明する。タイミング調整モード（ＴＥ＝１）の場合は、インバータ６２の出力はＬレベルになるので、制御信号ＩＴＥは常にＬレベルである。したがって、ＮＭＯＳトランジスタＮ１は常にオフ状態である。これにより、ＮＭＯＳトランジスタＮ１，Ｎ２を介した電流経路が遮断される。結果として、制御信号ＴＤＥＣに応答してＮＭＯＳトランジスタＮ３のみによって遅延線８０の電荷が引き抜かれるので、駆動回路３１の駆動能力は減少する。この結果、駆動回路３１によって駆動される遅延線８０の電圧変化はさらに緩やかになり、遅延線８０の遅延時間が増大する。
このようにタイミング調整モードでは、ユーザモードよりもＳＲＡＭ回路１０１を低速に動作させて動作マージンを確保する。以下、図５のタイミング図を参照して、具体的に説明する。
時刻ｔ１にクロック信号ＣＬＫがＬレベルからＨレベルに変化すると、ユーザモードの場合と同様に、時刻ｔ２に内部クロック信号ＣＫ１がＬレベルからＨレベルに変化し、時刻ｔ３に制御信号ＴＤＥＣがＬレベルからＨレベルに変化する。これにより、ＰＭＯＳトランジスタＰ１がターンオフし、ＮＭＯＳトランジスタＮ３がターンオンする。
このＮＭＯＳトランジスタＮ３のターンオンによって、時刻ｔ５Ａに、遅延線８０の入力端８０Ａの電圧ＲＰＬＢＴがＨレベルからＬレベルに変化する。前述のように、駆動回路３１の駆動能力はユーザモードの場合よりも小さいので、電圧ＲＰＬＢＴの変化は、ユーザモードの場合よりもさらに緩やかになる。この結果、遅延線８０の遅延時間が増大する。図５では、ユーザモードの場合が破線で示されている。
図５には図示していないが、時刻ｔ５Ａから遅延線８０による遅延時間が経過したときに、遅延線８０の出力端８０Ｂの電圧が、ＨレベルからＬレベルに変化する。これにより、図３のインバータ６６からセンスアンプＳＡに出力されるタイミング信号ＴＳがＬレベルからＨレベルに変化する。このタイミング信号ＴＳの活性化に応答して、センスアンプＳＡがビット線対ＢＬ，／ＢＬの電圧の増幅動作を開始する。
時刻ｔ７Ａに、センスアンプＳＡは、読出し対象のメモリセルＭＣのデータの検出結果Ｑ（すなわち、「ＹＹＹ」）を出力する。この時刻ｔ７Ａは、遅延線８０の遅延時間の増大分だけユーザモードの場合（すなわち、時刻ｔ７）よりも遅延する。
時刻ｔ１１に、クロック信号ＣＬＫがＨレベルからＬレベルに変化する。この時点では、遅延線８０の出力端８０Ｂの電圧はＨレベルのままでＬレベルに変化していないので、内部クロック信号ＣＫ１はＨレベルに維持される。
その後、出力端８０Ｂの電圧がＨレベルからＬレベルに変化したことによって、時刻ｔ１２Ａに内部クロック信号ＣＫ１がＨレベルからＬレベルに変化する。この時刻ｔ１２Ａは、遅延線８０の遅延時間の増大分だけユーザモードの場合（すなわち、時刻ｔ１２）よりも遅延する。
内部クロック信号ＣＫ１がＬレベルに変化したことによって、時刻ｔ１３Ａに制御信号ＴＤＥＣがＨレベルからＬレベルに変化する。これにより、ＰＭＯＳトランジスタＰ１がターンオンし、ＮＭＯＳトランジスタＮ３がターンオフする。時刻ｔ１３Ａは、遅延線８０の遅延時間の増大分だけユーザモードの場合（すなわち、時刻ｔ１３）よりも遅延する。
ＰＭＯＳトランジスタＰ１のターンオンによって、時刻ｔ１５Ａに、遅延線８０の入力端８０Ａの電圧ＲＰＬＢＴがＬレベルからＨレベルに緩やかに変化する。この時刻ｔ１５Ａは、遅延線８０の遅延時間の増大分だけユーザモードの場合（すなわち、時刻ｔ１５）よりも遅延する。
その後、図５には図示していないが、遅延線８０の出力端８０ＢがＬレベルからＨレベルに変化すると、インバータ６６からセンスアンプＳＡに出力されるタイミング信号ＴＳはＨレベルからＬレベルに変化する。これにより、センスアンプＳＡは動作を停止する。
［制御ブロックの一部のレイアウト］
第２の実施形態の半導体装置では、ＰＢＴＩの劣化を回復するためにＮＭＯＳトランジスタＮ１をオフ状態に制御することによって制御ブロック５３の動作に影響を及ぼさないようにするために、制御ブロック５３の一部にレイアウト上の工夫が施されている。以下では、まず、レイアウトの概要について説明し、次にレイアウト上の工夫について説明する。
（レイアウトの概要）
図６は、図３の制御ブロックの一部のレイアウトを示す平面図である。図６では、図解を容易にするために、ポリシリコン配線（すなわち、ゲート配線）の部分に斜線のハッチング付し、不純物領域にドットのハッチングを付している。ここで、ゲート配線の両側の不純物領域はチャネル領域によって分離されるが、便宜上、同じ参照符号を付している。図６において、破線で示した小さな矩形部分はコンタクトＣＴを表す。
図面の左右方向をＸ方向と称し、図面の上下方向をＹ方向と称する。Ｙ方向はゲート配線ＰＳ１～ＰＳ９の延在方向である。Ｘ方向について図面上で右方向を＋Ｘ方向と称し、左方向を－Ｘ方向と称する。Ｙ方向についても同様に、図面上で上方向を＋Ｙ方向と称し、下方向を－Ｙ方向と称する。
図６には、図３のＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３と、インバータ６３～６５と、ＮＡＮＤゲート７２のレイアウトが示されている。以下では、まず、これらのレイアウトについて説明する。
Ｎ型の不純物領域１５１、Ｐ型の不純物領域１５２、Ｐ型の不純物領域１５３、およびＮ型の不純物領域１５４は、この並び順でＹ方向に並んで配置されている。Ｐ型の不純物領域１５２，１５３は、共通のＮ型ウェルＮＷに配置されている。Ｎ型の不純物領域１５５は、不純物領域１５１，１５２に対して図面上で右側（＋Ｘ方向）に配置され、Ｎ型の不純物領域１５６は、不純物領域１５３に対して図面上で右側（＋Ｘ方向）に配置されている。
ゲート配線ＰＳ１～ＰＳ９の各々は、Ｙ方向に延在する。ゲート配線ＰＳ１～ＰＳ９は、この並び順で、図面上で左から右の方向に並ぶ。ゲート配線ＰＳ３，ＰＳ４，ＰＳ７は、途中で分離されている。図面上で下側（－Ｙ方向）のゲート配線の参照符号をそれぞれＰＳ３Ａ，ＰＳ４Ａ，ＰＳ７Ａとし、上側（＋Ｙ方向）のゲート配線の参照符号をそれぞれＰＳ３Ｂ，ＰＳ４Ｂ，ＰＳ７Ｂとしている。
図６に示すように、ゲート配線ＰＳ７Ａおよびその両側の不純物領域１５６は、図３のＮＭＯＳトランジスタＮ１を構成する。ゲート配線ＰＳ８およびその両側の不純物領域１５６は、図３のＮＭＯＳトランジスタＮ２を構成する。ゲート配線ＰＳ７Ａとゲート配線ＰＳ８とによって挟まれた部分の不純物領域１５６は、ＮＭＯＳトランジスタＮ１，Ｎ２で共有化されている。
ゲート配線ＰＳ８およびその両側の不純物領域１５５は、図３のＮＭＯＳトランジスタＮ３を構成する。ゲート配線ＰＳ８は、ＮＭＯＳトランジスタＮ２，Ｎ３で共有化されている。図面上でゲート配線ＰＳ８対して右側の不純物領域１５５，１５６の部分は、Ｙ方向に延在する金属配線１５０を介して相互に接続されている。金属配線１５０は、図３の遅延線８０に接続される配線である。また、ゲート配線ＰＳ８に対して図面上で左側の不純物領域１５５の部分とゲート配線ＰＳ７Ａに対して図面上で左側の不純物領域１５６の部分とは、金属配線１４９を介して相互に接続されている。金属配線１４９には接地電圧ＶＳＳが与えられる。
図３のインバータ６４は、ＮＭＯＳトランジスタＮ１１とＰＭＯＳトランジスタＰ１１とによって構成される。ゲート配線ＰＳ４Ｂおよびその両側の不純物領域１５１は、ＮＭＯＳトランジスタＮ１１を構成する。ゲート配線ＰＳ４Ｂおよびその両側の不純物領域１５２は、ＰＭＯＳトランジスタＰ１１を構成する。ゲート配線ＰＳ４Ｂは、ＮＭＯＳトランジスタＮ１１とＰＭＯＳトランジスタＰ１１とで共有化されている。
ゲート配線ＰＳ４Ｂに対して図面上で右側の不純物領域１５１，１５２の部分は、金属配線１４７を介してゲート配線ＰＳ８と接続される。金属配線１４７は、インバータ６４からＮＭＯＳトランジスタＮ２，Ｎ３のゲート（すなわち、ゲート配線ＰＳ８）に制御信号ＴＤＥＣを伝達する。金属配線１４７は、図３のワード線デコーダ５０および入出力ブロック５４にも接続される。
図３のインバータ６３は、ＮＭＯＳトランジスタＮ１０とＰＭＯＳトランジスタＰ１０とによって構成される。ゲート配線ＰＳ３Ｂおよびその両側の不純物領域１５１は、ＮＭＯＳトランジスタＮ１０を構成する。ゲート配線ＰＳ３Ｂとゲート配線ＰＳ４Ｂとで挟まれた不純物領域１５１の部分は、ＮＭＯＳトランジスタＮ１０とＮ１１とによって共有されており、金属配線１４１を介在して接地電圧ＶＳＳを受ける。
ゲート配線ＰＳ３Ｂおよびその両側の不純物領域１５２は、ＰＭＯＳトランジスタＰ１０を構成する。ゲート配線ＰＳ３Ｂとゲート配線ＰＳ４Ｂとで挟まれた不純物領域１５２の部分は、ＰＭＯＳトランジスタＰ１０およびＰＭＯＳトランジスタＰ１１によって共有されており、金属配線１４３を介して電源電圧ＶＤＤを受ける。
ゲート配線ＰＳ３Ｂに対して図面上で左側の不純物領域１５１，１５２の部分は、金属配線１４２を介してゲート配線ＰＳ４Ｂと接続される。金属配線１４２によってインバータ６３の出力信号がインバータ６４に入力される。また、ゲート配線ＰＳ３Ｂには、金属配線１４０を介して内部クロック信号ＣＫ１が供給される。
図３のインバータ６５は、ＮＭＯＳトランジスタＮ１４とＰＭＯＳトランジスタＰ１４とによって構成される。ゲート配線ＰＳ４Ａおよびその両側の不純物領域１５４は、ＮＭＯＳトランジスタＮ１４を構成する。ゲート配線ＰＳ４Ａおよびその両側の不純物領域１５３は、ＰＭＯＳトランジスタＰ１４を構成する。ゲート配線ＰＳ４Ａは、ＮＭＯＳトランジスタＮ１４とＰＭＯＳトランジスタＰ１４で共有化されている。
ゲート配線ＰＳ４Ａに対して図面上で右側の不純物領域１５４，１５３の部分は、金属配線１４８を介してゲート配線ＰＳ７Ａと接続される。金属配線１４８は、インバータ６５からＮＭＯＳトランジスタＮ１のゲート（すなわち、ゲート配線ＰＳ７Ａ）に制御信号ＩＴＥを伝達する。
図３のＮＡＮＤゲート７２は、ＰＭＯＳトランジスタＰ１２，Ｐ１３と、ＮＭＯＳトランジスタＮ１２，Ｎ１３とによって構成される。ゲート配線ＰＳ３Ａとその両側の不純物領域１５３は、ＰＭＯＳトランジスタＰ１２を構成する。ゲート配線ＰＳ２とその両側の不純物領域１５３は、ＰＭＯＳトランジスタＰ１３を構成する。ゲート配線ＰＳ３Ａとその両側の不純物領域１５４は、ＮＭＯＳトランジスタＮ１２を構成する。ゲート配線ＰＳ２とその両側の不純物領域１５４は、ＮＭＯＳトランジスタＮ１３を構成する。
ゲート配線ＰＳ３Ａとゲート配線ＰＳ４Ａとによって挟まれた不純物領域１５３の部分と、ゲート配線ＰＳ２の左側の不純物領域１５３の部分とには、金属配線１４３を介して電源電圧ＶＤＤが与えられる。ゲート配線ＰＳ３Ａとゲート配線ＰＳ４Ａとによって挟まれた不純物領域１５４の部分には、金属配線１４６を介して接地電圧ＶＳＳが与えられる。ゲート配線ＰＳ２とゲート配線ＰＳ３Ａとによって挟まれた不純物領域１５３の部分、ゲート配線ＰＳ２に対して図面上で左側の不純物領域１５４の部分、およびゲート配線ＰＳ４Ａは、金属配線１４４を介して相互に接続される。
上記の金属配線１４４は、ＮＡＮＤゲート７２の出力ノードに相当する。上記のレイアウトによって、ＶＤＤ電源ノードに対応する金属配線１４３と出力ノードとの間にＰＭＯＳトランジスタＰ１２，Ｐ１３が並列に接続される。ＶＳＳ電源ノードに対応する金属配線１４６と出力ノードとの間にＮＭＯＳトランジスタＮ１２，ＮＭＯＳトランジスタＮ１３が直列に接続される。また、ＮＡＮＤゲート７２の出力ノード（金属配線１４４）は、インバータ６５を構成するＰＭＯＳトランジスタＰ１４およびＮＭＯＳトランジスタＮ１４のゲート配線ＰＳ４Ａに入力される。
さらに、ＰＭＯＳトランジスタＰ１３およびＮＭＯＳトランジスタＮ１３用のゲート配線ＰＳ２には、金属配線１４０を介して内部クロック信号ＣＫ１が入力される。ＰＭＯＳトランジスタＰ１２およびＮＭＯＳトランジスタＮ１２用のゲート配線ＰＳ３Ａには、１４５を介してテストモード信号ＴＥの反転信号ＴＥ１が入力される。
（レイアウト上の工夫）
次に、上記のレイアウト上の工夫について説明する。まず、内部クロック信号ＣＫ１が与えられる金属配線１４０から、ゲート配線ＰＳ２、金属配線１４４、ゲート配線ＰＳ４Ａ、金属配線１４８を順に経由して、ＮＭＯＳトランジスタＮ１のゲート配線ＰＳ７Ａに至る経路を、第１の信号経路とする。第１の信号経路を介して伝達された内部クロック信号ＣＫ１は、制御信号ＩＴＥとしてＮＭＯＳトランジスタＮ１のゲートに入力される。
一方、金属配線１４０から、ゲート配線ＰＳ３Ｂ、金属配線１４２、ゲート配線ＰＳ４Ｂ、金属配線１４７を順に経由して、ＮＭＯＳトランジスタＮ２用のゲート配線ＰＳ８に至る電流経路を、第２の信号経路とする。第２の信号経路を介して電圧された内部クロック信号ＣＫ１は、制御信号ＴＤＥＣとしてＮＭＯＳトランジスタＮ２のゲートに入力される。
図６のレイアウトでは、第１の電流経路による信号の遅延は、第２の電流経路による信号の遅延に等しいか、それよりも小さくなるように各回路要素が配置され、配線が施されている。実際上、第１の電流経路の長さは、第２の電流経路の長さにほぼ等しいか、それよりも短い。これにより、ＮＭＯＳトランジスタＮ１がターンオンするタイミングは、ＮＭＯＳトランジスタＮ２がターンオンするタイミングとほぼ同じか、それよりも早くなる。
上記の同等の効果は、ＮＭＯＳトランジスタＮＭＯＳトランジスタＮ１０～Ｎ１４およびＰＭＯＳトランジスタＰ１０～Ｐ１４の各々の閾値電圧の設定によっても実現することができる。具体的には、制御信号ＩＴＥの伝達に関係するＮＭＯＳトランジスタＮ１２～Ｎ１４およびＰＭＯＳトランジスタＰ１２～Ｐ１４の閾値電圧を、制御信号ＴＤＥＣの伝達に関係するＮＭＯＳトランジスタＮ１０，Ｎ１１およびＰＭＯＳトランジスタＰ１０，Ｐ１１の閾値電圧に等しくする。もしくは、前者を後者よりも低くする。これにより、第１の電流経路による信号の遅延を、第２の電流経路による信号の遅延に等しいか、それよりも小さくすることができる。
また、上記と同等の効果は、ＮＭＯＳトランジスタＮＭＯＳトランジスタＮ１０～Ｎ１４およびＰＭＯＳトランジスタＰ１０～Ｐ１４の各々についてゲート幅Ｗとチャネル長Ｌとの比Ｗ／Ｌの設定によっても実現することができる。具体的には、制御信号ＩＴＥの伝達に関係するＮＭＯＳトランジスタＮ１２～Ｎ１４およびＰＭＯＳトランジスタＰ１２～Ｐ１４のＷ／Ｌサイズを、制御信号ＴＤＥＣの伝達に関係するＮＭＯＳトランジスタＮ１０，Ｎ１１およびＰＭＯＳトランジスタＰ１０，Ｐ１１のＷ／Ｌサイズに等しくする。もしくは、前者を後者よりも大きくする。これにより、第１の電流経路による信号の遅延を、第２の電流経路による信号の遅延に等しいか、それよりも小さくすることができる。
たとえば、図６において、ＮＭＯＳトランジスタＮ１０，Ｎ１１のゲート幅をＷ１とし、ＮＭＯＳトランジスタＮ１２～Ｎ１４のゲート幅をＷ２とする。ＰＭＯＳトランジスタＰ１０、Ｐ１１のゲート幅をＷ３とし、ＰＭＯＳトランジスタＰ１２～Ｐ１４のゲート幅をＷ４とする。この場合、Ｗ１≦Ｗ２およびＷ３≦Ｗ４とすることで、第１の電流経路による信号の遅延を、第２の電流経路による信号の遅延に等しいか、それよりも小さくすることができる。
［第２の実施形態の効果］
ＳＲＡＭ回路などのメモリ回路では、大部分の内部タイミングを、タイミングレプリカ５１を用いて設定する。このため、タイミングレプリカ５１の遅延線８０を駆動する駆動回路３１に設けられたＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３がＢＴＩによって劣化すると、他のスタンダードセルおよびＩＰ（Intellectual Property）セルと比べてタイミングの変化が著しい。この結果、メモリ回路からの出力信号のタイミングが外部のＩＰセルのタイミングと合わなくなる虞がある。そこで、メモリ回路では、内部タイミングに生成する回路に関係するＭＯＳトランジスタのＢＴＩ劣化に十分な注意を払う必要がある。
上述した第１の実施形態によれば、スタンバイ期間中にはモード切替えスイッチとして用いられているＮＭＯＳトランジスタＮ１がオフ状態で待機するので、ＢＴＩ劣化の影響を受けず、また、ＢＴＩ劣化の回復を期待することができる。
読出し動作時には、モード選択用のＮＭＯＳトランジスタＮ１は、他のＮＭＯＳトランジスタＮ２，Ｎ３と同期してオンおよびオフするように制御される。これによって、駆動回路３１の動作を妨げずにＢＴＩ劣化の影響を受けなくするようにできる。
好ましくは、ＮＭＯＳトランジスタＮ１用のゲート制御用回路の動作タイミングは、ＮＭＯＳトランジスタＮ２，Ｎ３のゲート制御用回路の動作タイミングと同等か、それよりも早く動作するように、制御信号生成回路３０Ａが設計される。これにおって、ＳＲＡＭ回路の高速動作を妨げないようにすることができる。
たとえば、ＮＭＯＳトランジスタＮ１用のゲート制御用ＭＯＳトランジスタの閾値電圧を、ＮＭＯＳトランジスタＮ２，Ｎ３のゲート制御用ＭＯＳトランジスタの閾値電圧にほぼ等しくする。これによって、プロセス、電源電圧、および動作温度のいずれかに変動があったとしても、両者の閾値電圧は同様に変動するので、ＮＭＯＳトランジスタＮ１のスイッチングがＮＭＯＳトランジスタＮ２，Ｎ３よりもスイッチングよりも遅れる事態を防止することができる。
＜第３の実施形態＞
第２の実施形態では、モード選択用のＮＭＯＳトランジスタＮ１がターンオンするタイミングを、ＮＭＯＳトランジスタＮ２がターンオンするタイミングと同じにするか、それよりも早くする必要があった。このため、ＮＭＯＳトランジスタＮ１のゲート制御信号ＩＴＥのタイミング制御に注意を払う必要があった。第３の実施形態は、制御信号ＩＴＥのタイミング制御を簡単にする方法について開示する。
［半導体装置の構成］
図７は、第３の実施形態による半導体装置としてのＳＲＡＭ回路の構成の一部を示すブロック図である。図７では、制御ブロック５３Ａのさらに詳細な回路図の一例も示されている。
図７の半導体装置１０２は図３の半導体装置１０１に対応するものであるが、制御信号生成回路の構成が異なる。具体的に、図７の制御信号生成回路３０Ｂは、インバータ６２，６５およびＮＡＮＤゲート７２に代えて、インバータ６７、ＡＮＤゲート７３、およびＮＯＲゲート７４が設けられている点で図３の制御信号生成回路３０Ａと異なる。なお、ＡＮＤゲート７３は、ＮＡＮＤゲートとその出力ノードに接続されたインバータとに置き換えることができる。
図７を参照して、ＡＮＤゲート７３の第１入力ノードはインバータ６３，６４の接続ノードと接続される。ＡＮＤゲート７３の第２入力ノードには、駆動回路３１の出力ノード３５の電圧の論理値がインバータ６７によって反転された信号が入力される。なお、出力ノード３５の電圧は、遅延線８０の入力端８０Ａの電圧ＲＰＬＢＴに等しい。以下、インバータ６７の出力信号をＲＰＬＢＴＮと記載する。
ＮＯＲゲート７４の第１入力ノードにはＡＮＤゲート７３の出力信号が入力される。ＮＯＲゲート７４の第２入力ノードには、テストモード信号ＴＥが入力される。ＮＯＲゲート７４の出力ノードはＮＭＯＳトランジスタＮ１のゲートに接続される。
図７のその他の点は図３の場合と同様なので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
［制御ブロックの動作］
以下、図７の構成の制御ブロック５３Ａの動作について説明する。
まず、タイミング調整モード（ＴＥ＝１）の場合、ＮＯＲゲート７４から出力される制御信号ＩＴＥはＬレベルに固定されるので、ＮＭＯＳトランジスタＮ１は常時オフ状態になる。制御信号ＴＤＥＣに関係する制御ブロック５３Ａの動作は、図３の制御ブロック５３の場合と同様であるので説明を繰り返さない。
次に、ユーザモード（ＴＥ＝０）の場合、ＮＯＲゲート７４から出力される制御信号ＩＴＥの論理レベルは、ＡＮＤゲート７３の出力信号のみに応じて決まる。ここで、ＡＮＤゲート７３の出力信号は、内部クロック信号ＣＫ１がＬレベルであり、かつ遅延線８０の入力端８０Ａの電圧ＲＰＬＢＴがＬレベルである場合にＨレベルとなる。この場合、ＮＯＲゲート７４から出力される制御信号ＩＴＥはＬレベルとなるので、ＮＭＯＳトランジスタＮ１はオフ状態になる。
一方、内部クロック信号ＣＫ１および電圧ＲＰＬＢＴの少なくとも一方がＨレベルの場合には、ＡＮＤゲート７３の出力信号はＬレベルになる。この場合、ＮＯＲゲート７４から出力される制御信号ＩＴＥはＨレベルとなるので、ＮＭＯＳトランジスタＮ１はオン状態になる。
上記のユーザモードの場合の動作を図８のタイミング図を参照してさらに詳しく説明する。図８は、図７の制御ブロックのユーザモード（ＴＥ＝０）における動作を説明するためのタイミング図である。
図８を参照して、スタンバイ時には、クロック信号ＣＬＫ、内部クロック信号ＣＫ１、制御信号ＴＤＥＣ、および制御信号ＩＴＥは全てＬレベルである。タイミングレプリカ５１に設けられた遅延線８０の入力端８０Ａの電圧ＲＰＬＢＴは、Ｈレベルである。ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３は全てオフ状態になるので、ＢＴＩ劣化を回復することができる。
時刻ｔ１にクロック信号ＣＬＫがＬレベルからＨレベルに変化すると、図５のユーザモードの場合と同様に、時刻ｔ２に内部クロック信号ＣＫ１がＬレベルからＨレベルに変化し、時刻ｔ３に制御信号ＴＤＥＣがＬレベルからＨレベルに変化する。これにより、ＰＭＯＳトランジスタＰ１がターンオフし、ＮＭＯＳトランジスタＮ２，Ｎ３がターンオンする。なお、この時点では、遅延線８０の入力端８０Ａの電圧ＲＰＬＢＴは、スタンバイ状態と同じＨレベルに維持されているので、ＮＭＯＳトランジスタＮ１はオン状態のままである。
ＮＭＯＳトランジスタＮ２，Ｎ３のターンオンによって、時刻ｔ５に、遅延線８０の入力端８０Ａの電圧ＲＰＬＢＴがＨレベルからＬレベルに変化する。これにより、時刻ｔ６にインバータ６７の出力信号ＲＰＬＢＴＮがＬレベルからＨレベルに変化する。しかし、この時点では、内部クロック信号ＣＫ１がＨレベルであるので、ＮＭＯＳトランジスタＮ１はオン状態のままである。
図８には図示していないが、時刻ｔ５から遅延線８０による遅延時間が経過したときに、遅延線８０の出力端８０Ｂの電圧が、ＨレベルからＬレベルに変化する。これにより、図７のインバータ６６からセンスアンプＳＡに出力されるタイミング信号ＴＳがＬレベルからＨレベルに変化する。このタイミング信号ＴＳの活性化に応答して、センスアンプＳＡがビット線対ＢＬ，／ＢＬの電圧の増幅動作を開始する。時刻ｔ７に、センスアンプＳＡは、読出し対象のメモリセルＭＣのデータの検出結果Ｑ（すなわち、「ＹＹＹ」）を出力する。
時刻ｔ１１に、クロック信号ＣＬＫがＨレベルからＬレベルに変化する。この時点では、遅延線８０の出力端８０Ｂの電圧はＨレベルのままでＬレベルに変化していないので、内部クロック信号ＣＫ１はＨレベルに維持される。その後、出力端８０Ｂの電圧がＨレベルからＬレベルに変化したことによって、時刻ｔ１２に内部クロック信号ＣＫ１がＨレベルからＬレベルに変化する。
時刻ｔ１２に内部クロック信号ＣＫ１がＬレベルに変化したことによって、時刻ｔ１３に制御信号ＴＤＥＣがＨレベルからＬレベルに変化する。これにより、ＰＭＯＳトランジスタＰ１がターンオンし、ＮＭＯＳトランジスタＮ２，Ｎ３がターンオフする。
さらに、時刻ｔ１２の時点では、インバータ６７の出力信号ＲＰＬＢＴＮは既にＨレベルであるので、時刻ｔ１８に制御信号ＩＴＥがＨレベルからＬレベルに変化する。これによって、ＮＭＯＳトランジスタＮ１のＢＴＩ劣化が回復される。
ＰＭＯＳトランジスタＰ１のターンオンによって、時刻ｔ１５に、遅延線８０の入力端８０Ａの電圧ＲＰＬＢＴがＬレベルからＨレベルに緩やかに変化する。これにより、時刻ｔ１６にインバータ６７の出力信号ＲＰＬＢＴＮがＨレベルからＬレベルに変化する。出力信号ＲＰＬＢＴＮがＬレベルに変化したことによって、時刻ｔ１９に制御信号ＩＴＥは、ＬレベルからＨレベルに変化する。これにより、ＮＭＯＳトランジスタＮ１がオン状態に戻る。
［第３の実施形態の効果］
上記のとおり、第３の実施形態では、制御信号ＩＴＥがＬレベルに制御されるのは、内部クロック信号ＣＫ１がＨレベルからＬレベルに変化することによって、ＳＲＡＭ回路の読出し動作が終了したときである。したがって、ＳＲＡＭ回路の読出し動作に影響を及ぼすことない。第２の実施形態の場合と異なり、制御信号ＩＴＥの変化のタイミングを考慮することなく、ＮＭＯＳトランジスタＮ１のＢＴＩ劣化の回復を図ることができる。
また、制御信号ＩＴＥがＬレベルになるのは、パルス状の限られた期間（すなわち、図８の時刻ｔ１８から時刻ｔ１９まで）であるが、この期間を延ばすことができる。具体的に、図７のインバータ６７と直列に遅延用のインバータを偶数個接続すると、出力信号ＲＰＬＢＴＮの遅延時間が増加する。これにより、時刻ｔ１９における制御信号ＩＴＥのＨレベルへの変化を遅らせることができるので、制御信号ＩＴＥがＬレベルとなる期間を延ばすことができる。
＜第４の実施形態＞
第４の実施形態では、テストモード信号ＴＥ以外の他の動作モード信号ＭＤを利用することによって、ＮＭＯＳトランジスタＮ１のＢＴＩ劣化の回復を図る方法について説明する。
［半導体装置の構成］
図９は、第４の実施形態による半導体装置の一部の構成を示すブロック図である。
図９の半導体装置１０３の制御信号生成回路３０Ｃは、クロック信号ＣＬＫおよびテストモード信号ＴＥに加えて、他の動作モード信号ＭＤが入力される点で、図１の半導体装置１００と異なる。この開示では、動作モード信号ＭＤを第１の動作モード信号と称し、テストモード信号ＴＥを第２の動作モード信号と称する場合がある。
動作モード信号ＭＤは、テストモード信号ＴＥよりも優先順位の高い信号である。さらに、動作モード信号ＭＤが活性状態の場合には駆動回路３１を動作させる必要がない。したがって、動作モード信号ＭＤが活性状態の場合には、制御信号ＩＴＥを非活性化してＮＭＯＳトランジスタＮ１をオフすることによってＢＴＩ劣化を回復させることができる。
図９のその他の構成は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
［制御信号生成回路の動作］
図１０は、図９の制御信号生成回路の動作を示すフローチャートである。
図９および図１０を参照して、動作モード信号ＭＤが活性の場合（Ｓ２０１でＹＥＳ）には、制御信号生成回路３０Ｃは、駆動回路３１を動作させる必要がない。したがって、制御信号生成回路３０Ｃは、制御信号ＩＴＥを非活性化させる（Ｓ２０２）ことにより、半導体装置１０３の動作を妨げることなくＮＭＯＳトランジスタＮ１のＢＴＩ劣化を回復させることができる。
さらに、たとえば、クロック信号ＣＬＫを停止することにより、駆動回路３１の動作を停止してもよい。この場合、たとえば、制御信号生成回路３０Ｃは、制御信号ＴＤＥＣ１を活性化することによりＰＭＯＳトランジスタＰ１をオン状態に固定し、制御信号ＴＤＥＣ２を非活性化することによりＮＭＯＳトランジスタＮ２，Ｎ３をオフ状態に固定する（Ｓ２０２）。
一方、動作モード信号ＭＤが非活性の場合（Ｓ２０１でＮＯ）には、制御信号生成回路３０Ｃは、テストモード信号ＴＥが活性か非活性かに応じて、制御信号ＩＴＥの非活性および活性を切り替える。
具体的に、動作モード信号ＭＤが非活性（Ｓ２０１でＮＯ）であり、かつテストモード信号ＴＥが活性（Ｓ２０３でＹＥＳ）の場合（すなわち、テストモードの場合）、制御信号生成回路３０Ｃは、クロック信号ＣＬＫに応じて、制御信号ＴＤＥＣ１，ＴＤＥＣ２の一方を活性状態に切り替え、他方を非活性に切り替える（Ｓ２０４）。さらに、制御信号生成回路３０Ｃは、制御信号ＩＴＥを常時非活性化する（Ｓ２０５）。これによって、ＮＭＯＳトランジスタＮ１がオフ状態となり、ＮＭＯＳトランジスタＮ１，Ｎ２を介した電流経路が遮断される。この結果、タイミング信号ＴＳの遅延時間が増加し、動作マージンを増やすことができる。
一方、動作モード信号ＭＤが非活性（Ｓ２０１でＮＯ）であり、かつテストモード信号ＴＥが非活性（Ｓ２０３でＮＯ）の場合（すなわち、ユーザモードの場合）、制御信号生成回路３０Ｃは、クロック信号ＣＬＫに応じて、制御信号ＴＤＥＣ１，ＴＤＥＣ２の一方を活性状態に切り替え、他方を非活性に切り替える（Ｓ２０６）。さらに、制御信号生成回路３０Ｃは、制御信号ＩＴＥを常時活性化する（Ｓ２０７）。これによって、ＮＭＯＳトランジスタＮ１，Ｎ２を介する電流経路は遮断されることはない。したがって、ＮＭＯＳトランジスタＮ１，Ｎ２を介する経路とＮＭＯＳトランジスタＮ３を介する経路の両方の経路を介して出力ノード３５からＶＳＳ電源ノードに電流が流れる。この結果、タイミング信号ＴＳの遅延時間を減少させることができる。
［第４の実施形態の効果］
第４の実施形態では、テストモード信号ＴＥ非活性のときに活性と非活性とに切り替わり得る動作モード信号ＭＤを利用することによって、動作モード信号ＭＤが活性のときに半導体装置１０３の動作に影響を与えないタイミングでＮＭＯＳトランジスタＮ１をオフ状態に制御することができる。この結果、ＮＭＯＳトランジスタＮ１のＢＴＩ劣化の回復を図ることができる。動作モード信号ＭＤが活性状態に制御される時間が十分に長い場合には、ＢＴＩ劣化を十分に回復させることができる。
＜第５の実施形態＞
第５の実施形態では、ＳＲＡＭ回路を例に挙げ、第４の実施形態の図９で説明した制御対象３３がセンスアンプＳＡに対応し、動作モード信号ＭＤがレジューム・スタンバイ信号に対応する場合について説明する。
ここで、レジューム・スタンバイモード（低消費電力モードとも称する）とは、メモリセルアレイ５２の記憶データは保持した状態で、ＳＲＡＭ回路動作を停止させるものである。この場合、ＳＲＡＭ回路の周辺回路の接地配線ＬＣＶＳＳは接地電圧ＶＳＳから切り離されてフローティングな状態になる。一方、メモリセルアレイ５２の接地配線ＡＲＶＳＳについては、接地電圧ＶＳＳよりも電位が上昇した状態に制御される。これによって、メモリセルアレイ５２を構成するＭＯＳトランジスタのリーク電流を低減させることができる。以下、図面を参照して詳しく説明する。
［ＳＲＡＭ回路の構成］
図１１は、第５の実施形態による半導体装置としてのＳＲＡＭ回路の構成の一部を示すブロック図である。図１１では、制御ブロック５３Ｃのさらに詳細な回路図の一例も示されている。
図１１の半導体装置１０４は、制御信号生成回路３０Ａの構成に変更が加えられている点と、レジューム・スタンバイモードで使用される回路が追加されている点で、図３の半導体装置１０１と異なる。
具体的に、図１１の制御信号生成回路３０Ｄは、インバータ６９をさらに含み、ＮＡＮＤゲート７２の第１入力ノードには、内部クロック信号ＣＫ１に代えてインバータ６９を介してレジューム・スタンバイ信号ＲＳが入力される点で、図３の制御信号生成回路３０Ａと異なる。
また、図１１の半導体装置１０４は、レジューム・スタンバイモード用の構成として、周辺回路の接地配線ＬＣＶＳＳとＶＳＳ電源ノードとの間に接続されたＮＭＯＳトランジスタＮ４と、レジューム・スタンバイ信号ＲＳ用の遅延線９０と、メモリセルアレイ５２の接地配線ＡＲＶＳＳ用の接地電圧制御回路９３と、インバータ８６～８９をさらに含む。
接地配線ＬＣＶＳＳは、ワード線デコーダ５０、タイミングレプリカ５１、制御ブロック５３Ｃ、および入出力ブロック５４などの周辺回路で用いられる共通の接地配線である。レジューム・スタンバイモード時には、ＮＭＯＳトランジスタＮ４がオフ状態に制御される。この場合、接地配線ＬＣＶＳＳは、接地電圧ＶＳＳと電源電圧ＶＤＤとの間の電圧（ミドルレベルと称する）になり得る。図１２を参照してこの理由を説明する。
図１２は、レジューム・スタンバイモード時における周辺回路の接地配線ＬＣＶＳＳの電圧について説明するための図である。
図１２を参照して、接地配線ＬＣＶＳＳは、駆動回路３１のＮＭＯＳトランジスタＮ１のソースに接続されるとともに、ＮＭＯＳトランジスタＮ４のドレインに接続される。さらに、接地配線ＬＣＶＳＳは、他の回路ブロックに設けられたＮＭＯＳトランジスタのソースにも接続される。
たとえば、図１２の例では、接地配線ＬＣＶＳＳはＮＡＮＤゲート１７１を構成するＮＭＯＳトランジスタのソースに接続される。さらに、接地配線ＬＣＶＳＳは、ＰＭＯＳトランジスタ１７２とＮＭＯＳトランジスタ１７３とによって構成されるインバータに接続され、ＰＭＯＳトランジスタ１７４とＮＭＯＳトランジスタ１７５とによって構成されるインバータに接続される。
また、図１２の例では、インバータ６９の出力ノードは、ＮＡＮＤゲート１７１の一方の入力ノードに接続される。ＮＡＮＤゲート１７１の出力ノードは、ＰＭＯＳトランジスタ１７２およびＮＭＯＳトランジスタ１７３のゲートに接続される。ＰＭＯＳトランジスタ１７２およびＮＭＯＳトランジスタ１７３の接続ノードは、ＰＭＯＳトランジスタ１７４およびＮＭＯＳトランジスタ１７５のゲートに接続される。
上記の構成において、レジューム・スタンバイモード時、すなわち、レジューム・スタンバイ信号ＲＳがＨレベルの場合には、ＰＭＯＳトランジスタＰ１がオン（ＯＮ）状態に制御され、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ４はオフ（ＯＦＦ）状態に制御される。これによって、接地配線ＬＣＶＳＳの論理レベルは不定（フローティング状態）になる。図１２では、不定を“Ｘ”で表示する。
さらに、ＮＡＮＤゲート１７１にはＬレベルの信号が入力されるので、ＮＡＮＤゲート１７１の出力信号はＨレベルになる。この結果、ＰＭＯＳトランジスタ１７２はオフ状態になり、ＮＭＯＳトランジスタ１７３はオン状態になる。このとき、ＰＭＯＳトランジスタ１７４およびＮＭＯＳトランジスタ１７５のゲートの論理レベルが不定Ｘになることにより、ＰＭＯＳトランジスタ１７４およびＮＭＯＳトランジスタ１７５を介して貫通電流ＳＣＣが流れ得る。貫通電流ＳＣＣが流れると、接地配線ＬＣＶＳＳは充電されるためにその電圧は上昇する。
ここで、注目すべき点は、接地配線ＬＣＶＳＳが接地電圧ＶＳＳよりも高電圧になると、ＮＭＯＳトランジスタＮ１のゲート・ソース間は逆バイアスになることである。これにより、ＢＴＩ劣化に対してより高い回復効果が期待できる。
再び図１１を参照して、レジューム・スタンバイ信号ＲＳ用の遅延線９０について説明する。遅延線９０の一端はインバータ６９の出力ノードに接続される。遅延線９０の他端ＲＳＯからは他の回路モジュールにレジューム・スタンバイ信号ＲＳが出力される。遅延線９０の長さは、回路モジュールのサイズに応じた長さに設計される。したがって、回路モジュールのサイズが大きい程、遅延線９０の遅延量が大きくなる。遅延線９０上には信号整形用のインバータ８６～８７が設けられていてもよい。
ＮＭＯＳトランジスタＮ４は、周辺回路用の接地配線ＬＣＶＳＳとＶＳＳ電源ノードとの間に設けられている。ＮＭＯＳトランジスタＮ４のゲートは、インバータ６９の出力ノードに接続される。したがって、レジューム・スタンバイ信号ＲＳが活性状態（Ｈレベル）のときには、ＮＭＯＳトランジスタＮ４はオフ状態となって、周辺回路の接地配線ＬＣＶＳＳはフローティング状態になる（実際には、貫通電流ＳＣＣによってミドルレベルになり得る）。レジューム・スタンバイ信号ＲＳが非活性状態（Ｌレベル）のときには、ＮＭＯＳトランジスタＮ４はオン状態になるので、周辺回路の接地配線ＬＣＶＳＳの電圧は接地電圧ＶＳＳに等しくなる。
接地電圧制御回路９３は、ＮＭＯＳトランジスタＮ５，Ｎ６と、ＰＭＯＳトランジスタＰ６とを含む。ＰＭＯＳトランジスタＰ６およびＮＭＯＳトランジスタＮ６は、この並び順で、ＶＤＤ電源ノードとメモリセルアレイ用の接地配線ＡＲＶＳＳとの間に接続される。ＰＭＯＳトランジスタＰ６およびＮＭＯＳトランジスタＮ６のゲートは、インバータ８９を介してインバータ６９の出力ノードに接続される。ＮＭＯＳトランジスタＮ５は、接地配線ＡＲＶＳＳとＶＳＳ電源ノードとの間に接続される。ＮＭＯＳトランジスタＮ５のゲートは、ＰＭＯＳトランジスタＰ６およびＮＭＯＳトランジスタＮ６の接続ノード９４に接続される。
上記の接地電圧制御回路９３の構成によれば、レジューム・スタンバイ信号ＲＳが非活性状態（Ｌレベル）のときには、ＰＭＯＳトランジスタＰ６がオン状態、ＮＭＯＳトランジスタＮ６がオフ状態、ＮＭＯＳトランジスタＮ５がオン状態になる。したがって、メモリセルアレイ５２用の接地配線ＡＲＶＳＳの電圧は接地電圧ＶＳＳに等しくなる。一方、レジューム・スタンバイ信号ＲＳが活性状態（Ｈレベル）のときには、ＰＭＯＳトランジスタＰ６がオフ状態、ＮＭＯＳトランジスタＮ６がオン状態になる。この場合、ＮＭＯＳトランジスタＮ５はダイオード接続された状態になるので、ＮＭＯＳトランジスタＮ５の閾値電圧だけ接地配線ＡＲＶＳＳの電圧は接地電圧ＶＳＳよりも高くなる。
［変形例の構成］
図１３は、図１１のＳＲＡＭ回路の変形例を示す回路図である。図１３の半導体装置１０５は、インバータ８９および接地電圧制御回路９３が設けられていない点で図１１の１０４と異なる。図１３の場合には、メモリセルアレイ５２の接地配線ＡＲＶＳＳと周辺回路用の接地配線ＬＣＶＳＳとは共通である。レジューム・スタンバイモードにおいて、メモリセルアレイ５２の記憶内容を保持する必要が無い場合は、このような簡略化した構成を用いてもよい。
図１３の構成にすると、レジューム・スタンバイモード時に、メモリセルアレイ５２のＭＯＳトランジスタを介して接地配線ＬＣＶＳＳに電流が流れ得るので、接地配線ＬＣＶＳＳがより高い電圧になることが期待できる。この結果、ＮＭＯＳトランジスタＮ１のＢＴＩ劣化に対してより高い回復効果が期待できる。
［制御ブロックの動作］
以下、図１１の構成の制御ブロック５３Ｃの動作について説明する。
まず、レジューム・スタンバイ信号ＲＳが非活性状態（Ｌレベル）でありかつタイミング調整モード（ＴＥ＝１）の場合、インバータ６２からＮＡＮＤゲート７２に出力される信号はＬレベルであるので、ＮＭＯＳトランジスタＮ１のゲートに入力される制御信号ＩＴＥはＬレベルに固定される。したがって、ＮＭＯＳトランジスタＮ１は常時オフ状態になる。制御信号ＴＤＥＣに関係する制御ブロック５３Ｃの動作は、図３の制御ブロック５３の場合と同様であるので説明を繰り返さない。
次に、レジューム・スタンバイ信号ＲＳが非活性状態（Ｌレベル）でありかつユーザモード（ＴＥ＝０）の場合、インバータ６２からＮＡＮＤゲート７２に出力される信号はＨレベルであるので、ＮＭＯＳトランジスタＮ１のゲートに入力される制御信号ＩＴＥは、Ｈレベルに固定される。したがって、ＮＭＯＳトランジスタＮ１は常時オン状態になる。制御信号ＴＤＥＣに関係する制御ブロック５３Ａの動作は、図３の制御ブロック５３の場合と同様であるので説明を繰り返さない。
レジューム・スタンバイ信号ＲＳが活性状態（Ｈレベル）の場合、ＮＭＯＳトランジスタＮ１のゲートに入力される制御信号ＩＴＥはＬレベルに固定される。したがって、ＮＭＯＳトランジスタＮ１は常時オフ状態になる。なお、レジューム・スタンバイモードでは、ＳＲＡＭ回路の動作は停止されるので、クロック信号ＣＬＫ、内部クロック信号ＣＫ１、制御信号ＴＤＥＣは全てＬレベルに固定される。この場合、タイミングレプリカ５１に設けられた遅延線８０の電圧はＨレベルであり、ＮＭＯＳトランジスタＮ２，Ｎ３はオフ状態であり、ＰＭＯＳトランジスタＰ１はオン状態である。
上記のユーザモードの場合の動作を図１４のタイミング図を参照してさらに詳しく説明する。
図１４は、図１１の制御ブロックのユーザモード（ＴＥ＝０）における動作を説明するためのタイミング図である。図１４では、時刻ｔ０から時刻ｔ２０で通常動作時（レジューム・スタンバイモードでない場合）の読出し動作における信号波形が示されており、時刻ｔ２０から時刻ｔ３０でレジューム・スタンバイモードにおける波形が示されている。
図１１および図１４を参照して、通常動作時（ＲＳ＝０）の場合について説明する。この場合、制御信号ＩＴＥはＨレベルに固定されるので、ＮＭＯＳトランジスタＮ１は常時オン状態である。
時刻ｔ１にクロック信号ＣＬＫがＬレベルからＨレベルに変化すると、図５のユーザモードの場合と同様に、時刻ｔ２に内部クロック信号ＣＫ１がＬレベルからＨレベルに変化し、時刻ｔ３に制御信号ＴＤＥＣがＬレベルからＨレベルに変化する。これにより、ＰＭＯＳトランジスタＰ１がターンオフし、ＮＭＯＳトランジスタＮ２，Ｎ３がターンオンする。
ＮＭＯＳトランジスタＮ２，Ｎ３のターンオンによって、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３を介して、出力ノード３５からＶＳＳ電源ノードに電流が流れる。この結果、時刻ｔ５に、遅延線８０の入力端８０Ａの電圧ＲＰＬＢＴがＨレベルからＬレベルに変化する。
図５には図示していないが、時刻ｔ５から遅延線８０による遅延時間が経過したときに、遅延線８０の出力端８０Ｂの電圧が、ＨレベルからＬレベルに変化する。これより、タイミング信号ＴＳが活性化し、センスアンプＳＡが動作を開始する。時刻ｔ７に、センスアンプＳＡは、読出し対象のメモリセルＭＣのデータの検出結果Ｑ（すなわち、「ＹＹＹ」）を出力する。
時刻ｔ１１に、クロック信号ＣＬＫがＨレベルからＬレベルに変化する。この時点では、遅延線８０の出力端８０Ｂの電圧はＨレベルのままでＬレベルに変化していないので、内部クロック信号ＣＫ１はＨレベルに維持される。
その後、出力端８０Ｂの電圧がＨレベルからＬレベルに変化したことによって、時刻ｔ１２に内部クロック信号ＣＫ１がＨレベルからＬレベルに変化する。内部クロック信号ＣＫ１がＬレベルに変化したことによって、時刻ｔ１３に制御信号ＴＤＥＣがＨレベルからＬレベルに変化する。この結果、ＰＭＯＳトランジスタＰ１がターンオンし、ＮＭＯＳトランジスタＮ２，Ｎ３がターンオフする。
その後、図５には図示していないが、遅延線８０の出力端８０ＢがＬレベルからＨレベルに変化すると、インバータ６６からセンスアンプＳＡに出力されるタイミング信号ＴＳはＨレベルからＬレベルに変化する。これにより、センスアンプＳＡは動作を停止する。
次に、レジューム・スタンバイモード（ＲＳ＝１）への移行について説明する。図１４の時刻ｔ２１に、レジューム・スタンバイ信号ＲＳがＬレベルからＨレベル（すなわち、活性状態）に変化する。これによって、時刻ｔ２２に制御信号ＩＴＥがＨレベルからＬレベルに変化する。制御信号ＩＴＥがＬレベルに変化すると、ＮＭＯＳトランジスタＮ１はオフ状態に切り替わる。
また、レジューム・スタンバイ信号ＲＳがＨレベルになると、ＮＭＯＳトランジスタＮ４のゲートに入力される信号はＬレベルになる。この結果、ＮＭＯＳトランジスタＮ４はオフ状態になるので、周辺回路の接地配線ＬＣＶＳＳはＶＳＳ電源ノードから切り離される。この結果、接地配線ＬＣＶＳＳの電圧は電源電圧ＶＤＤと接地電圧ＶＳＳとの間のミドルレベルの電圧になる。
［第５の実施形態の効果］
第５の実施形態では、テストモード信号ＴＥが非活性のときに活性と非活性とに切り替わり得るレジューム・スタンバイ信号ＲＳを利用することによって、半導体装置１０３の動作に影響を与えないタイミングでＮＭＯＳトランジスタＮ１をオフ状態に制御することができる。これによって、ＮＭＯＳトランジスタＮ１のＢＴＩ劣化を回復させることができる。
さらに、レジューム・スタンバイモードでは、周辺回路の接地配線ＬＣＶＳＳはＶＳＳ電源ノードから切り離されるので、接地配線ＬＣＶＳＳの電圧は接地電圧ＶＳＳよりも高い電圧になり得る。これによって、ＮＭＯＳトランジスタＮ１のゲート・ソース間には逆バイアスが印加されるので、ＢＴＩ劣化に対してより高い回復効果を期待できる。
＜第６の実施形態＞
図１５は、第６の実施形態による半導体装置の構成を示すブロック図である。
図１５を参照して、半導体装置２００は、複数のメモリモジュール２１１～２１４，２２１～２２３，２３１～２３４，２４１～２４４を含む。各メモリモジュールは、図１１または図１３で説明した構成を有している。
これらの複数のメモリモジュールは複数のメモリブロック２１０，２２０，２３０，２４０にグループ分けされる。具体的に、メモリブロック２１０は、メモリモジュール２１１～２１４を含む。メモリブロック２２０は、メモリモジュール２２１～２２３を含む。メモリブロック２３０は、メモリモジュール２３１～２３４を含む。メモリブロック２４０は、メモリモジュール２４１～２４４を含む。
上記の構成において、レジューム・スタンバイ信号ＲＳ信号の伝搬経路は次のように構成される。すなわち、レジューム・スタンバイ信号ＲＳは、異なるメモリブロック２１０，２２０，２３０，２４０をチェーン状に順番に伝搬し、同一のメモリブロックの各メモリモジュールについては並列的に伝搬する。ここで、各メモリブロックのうち、最もメモリ容量の大きい（したがって、レジューム・スタンバイ信号ＲＳの伝搬遅延量が大きい）メモリモジュールを通過したレジューム・スタンバイ信号ＲＳが次段のメモリブロックに伝搬する。
上記の構成によれば、レジューム・スタンバイモードの解除時に発生する突入電流を緩和することができる。さらに、各メモリブロックごとに伝搬遅延量が最も大きいメモリモジュールを通過させて、レジューム・スタンバイ信号ＲＳを伝搬させるので、レジューム・スタンバイモードへの移行と復帰が繰り返されたとしても、ＢＴＩ劣化の回復のために十分な時間を確保することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
３０，３０Ａ～３０Ｄ 制御信号生成回路、３１ 駆動回路、３２ 遅延要素、３３ 制御対象、３５ 出力ノード、３６ ラッチ回路、５０ ワード線デコーダ、５１ タイミングレプリカ、５２ メモリセルアレイ、５３，５３Ａ，５３Ｃ 制御ブロック、５４ 入出力ブロック、８０，９０ 遅延線、８０Ａ 入力端、８０Ｂ 出力端、９３ 接地電圧制御回路、９４ 接続ノード、１００，１０１～１０５，２００ 半導体装置、２１０，２２０，２３０，２４０ メモリブロック、２１１，２１４，２２１，２２３，２３１，２３４，２４１，２４４ メモリモジュール、２０１５ 特開、ＡＲＶＳＳ，ＬＣＶＳＳ 接地配線、ＢＬ，ＢＢ ビット線対、ＣＫ１ 内部クロック信号、ＣＬＫ クロック信号、ＩＴＥ，ＴＤＥＣ 制御信号、ＭＣ メモリセル、ＭＤ 動作モード信号、ＳＡ センスアンプ、ＴＥ テストモード信号、ＴＥ１ 反転信号、ＴＳ タイミング信号、ＶＤＤ 電源電圧、ＶＳＳ 接地電圧。

Claims (5)

  1. 遅延線を含む遅延要素と、
    メモリセルアレイと、
    前記メモリセルアレイの記憶データを検出するセンスアンプと、
    前記遅延要素を介して、制御対象となる回路である前記センスアンプと接続された駆動回路と、
    動作モード信号およびクロック信号に基づいて前記駆動回路を制御する制御回路とを備え、
    前記センスアンプは、前記遅延線の出力端の信号が活性化されたときに動作を開始し、
    前記駆動回路は、
    前記遅延要素に含まれる前記遅延線の入力端に接続された出力ノードと、
    第１の電源ノードと前記出力ノードとの間に互いに直列に接続された第１の導電型の第１のＭＯＳ（Metal Oxide Semiconductor）トランジスタおよび前記第１の導電型の第２のＭＯＳトランジスタと、
    前記第１の電源ノードと前記出力ノードとの間に前記第１および第２のＭＯＳトランジスタと並列に接続された前記第１の導電型の第３のＭＯＳトランジスタとを含み、
    前記制御回路は、前記動作モード信号が活性であるか否かにかかわらず、前記クロック信号が活性の場合に前記第３のＭＯＳトランジスタをオンに制御し、前記クロック信号が非活性の場合に前記第３のＭＯＳトランジスタをオフに制御し、
    前記制御回路は、前記動作モード信号が活性の場合に、前記クロック信号が活性であるか否かにかかわらず、前記第１のＭＯＳトランジスタをオフに制御し、
    前記制御回路は、前記動作モード信号が非活性であり、かつ、前記クロック信号が活性の場合に、前記第１および第２のＭＯＳトランジスタをオンに制御し、
    前記制御回路は、前記動作モード信号が非活性であり、かつ、前記クロック信号が非活性の場合に、前記第２のＭＯＳトランジスタをオフに制御し、かつ、前記クロック信号が非活性化したことに応答して前記第１のＭＯＳトランジスタを少なくとも一時的にオフに制御し、
    前記制御回路は、
    前記動作モード信号と前記クロック信号とを受ける第１の論理回路を含み、
    前記第１のＭＯＳトランジスタのゲートには前記第１の論理回路の出力信号が入力され、
    前記第１の論理回路は、前記遅延線の前記入力端の信号をさらに受け、
    前記第１の論理回路は、前記動作モード信号が活性の場合に、前記第１のＭＯＳトランジスタをオフにする信号を前記第１のＭＯＳトランジスタのゲートに出力し、
    前記第１の論理回路は、前記動作モード信号が非活性であり、かつ、前記クロック信号が非活性であり、かつ、前記駆動回路の前記入力端の信号が活性の場合に前記第１のＭＯＳトランジスタをオフにする信号を前記第１のＭＯＳトランジスタのゲートに出力する、半導体装置。
  2. 前記駆動回路は、第２の電源ノードと前記出力ノードとの間に接続された第２の導電型の第４のＭＯＳトランジスタをさらに含み、
    前記制御回路は、前記動作モード信号が活性であるか否かにかかわらず、前記クロック信号が活性の場合に前記第４のＭＯＳトランジスタをオフに制御し、前記クロック信号が非活性の場合に前記第４のＭＯＳトランジスタをオンに制御する、請求項１に記載の半導体装置。
  3. 前記クロック信号を受ける第２の論理回路を含み、
    前記第２のＭＯＳトランジスタのゲートおよび前記第３のＭＯＳトランジスタのゲートには前記第２の論理回路の出力信号が入力される、請求項１または２に記載の半導体装置。
  4. 前記第１の論理回路に用いられているＭＯＳトランジスタの閾値電圧は、前記第２の論理回路に用いられているＭＯＳトランジスタの閾値電圧以下である、請求項３に記載の半導体装置。
  5. 前記第１の論理回路に用いられているＭＯＳトランジスタのゲート幅は、前記第２の論理回路に用いられているＭＯＳトランジスタのゲート幅以上である、請求項３に記載の半導体装置。
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