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JP6578413B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関する。
半導体記憶装置の1つであるSRAM(Static Random Access Memory)では、リーク電流の低減について、様々な提案がされている。
例えば、SRAMのレジュームスタンバイ時に、メモリセルのソース電位をVSSレベルより浮かせて、リーク電流を低減する技術が提案されている(特許文献1)。この技術では、メモリセルのソース電位には0.4Vが印加されている。一方、ビット線には、電源電位として1.0Vが印加されている。
他にも、メモリセル内部ノードがLOWレベルに固定されるなどのハード不良起因で過大なリーク電流が流れることを防止するため、レジュームスタンバイ時にビット線をフローティング状態にする技術が示されている(特許文献2)。
レジュームスタンバイ回路のレジュームスタンバイモードでは、メモリセルのNMOSのソース電位をVSSレベルから浮かせることでチャネルリークを減らし、モジュール全体のリーク電流を低減している。その際ビット線にはVDDレベルもしくはVDDからNMOSのVth落ちの電圧が印加されてきた。一方、最近の微細化プロセスでは、GIDL(Gate Induced Drain Leakage)によりビット線からアクセストランジスタの基板へ抜けるリーク電流が大きく、特に室温では通常のレジュームスタンバイ回路ではリーク電流をそれほど削減することができなかった。
特開2004−206745号公報 特開2010−198729号公報
ところが、発明者は、上述の技術には以下に示す問題点が有ることを見出した。最近の微細化プロセスではGIDL(Gate Induced Drain Leakage)によりビット線からアクセストランジスタの基板へ抜けるリーク電流が無視できない。特に室温ではチャネルリーク成分に比べて、GIDL成分が支配的である。そのため特許文献1で示されるメモリセルのソース電位をVSSレベルより浮かせるレジュームスタンバイ回路では、室温時にはリーク電流を効果的に削減することができない。また、特許文献2で示されるように、レジュームスタンバイ時にビット線をフローティングにすれば、ハード不良起因だけでなくGIDLによるビット線からのリーク電流を低減することができる。ただし、特許文献2ではメモリセルのソース電位はVSSレベルであり、高温時にリーク電流を効果的に削減することができない。さらに、ビット線をフローティングにすることの問題点として、レジューム復帰時のピーク電流の増大がある。ビット線をフローティングにすると、場合により、リーク電流等によりビット線電位がVSSレベルまで下がってしまう。レジュームスタンバイモードから通常動作モードに復帰する際には、プリチャージトランジスタによってVSSレベルからVDDレベルにビット線が充電される。通常動作時であれば充電されるビット線の本数は、MUX(Yアドレスのマルチプレクサ)ごとに一ビット線対、かつTrue/Barのどちらか一方なので、一度に充電されるビット線の本数は、全ビット線本数/MUX/2に限られる。一方、レジュームスタンバイモードから通常動作モードへ復帰する際には、全ビット線が同時に充電される可能性がある。プリチャージトランジスタは、通常動作時に1サイクルでビット線をVDDレベルまで充電する必要があるため、十分大きなサイズで設計されている。そのため、プリチャージトランジスタで全ビット線を同時に充電すると極めて大きなピーク電流が流れ、瞬間的な電圧低下が起こるおそれが有る。図11は、半導体記憶装置のプリチャージ時の電圧降下を模式的に示す図である。電圧が降下すると、例えば周辺の他のアナログ回路やロジック回路などが誤動作を起こす恐れがある。また、エレクトロマイグレーション等の信頼性不良を引き起こす恐れもある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施にかかる半導体装置は、電源線と、複数のワード線と、複数のビット線対と、1本のワード線及び前記複数の1対のビット線対にそれぞれが接続される複数のメモリセルと、前記複数のビット線対ごとに接続され、それぞれが第1プリチャージ回路及び第2プリチャージ回路を含む複数の入出力回路と、第1制御信号が入力され、第2制御信号を出力する遅延回路と、を有し、前記第1プリチャージ回路は、前記電源線と、前記第1プリチャージ回路に接続されたビット線対のうち一方のビット線と、の間にソース・ドレイン経路を有し、ゲート電極に前記第1制御信号が入力される第1のPMOSトランジスタと、前記電源線と、前記第1プリチャージ回路に接続されたビット線対のうち他方のビット線と、の間にソース・ドレイン経路を有し、ゲート電極に前記第1制御信号が入力される第2のPMOSトランジスタと、を有し、前記第2プリチャージ回路は、前記電源線と、前記第2プリチャージ回路に接続されたビット線対のうち一方のビット線と、の間にソース・ドレイン経路を有し、ゲート電極に前記第2制御信号が入力される第3のPMOSトランジスタと、前記電源線と、前記第2プリチャージ回路に接続されたビット線対のうち他方のビット線と、の間にソース・ドレイン経路を有し、ゲート電極に前記第2制御信号が入力される第4のPMOSトランジスタと、を有し、前記第1プリチャージ回路は、前記第1制御信号に応じて、前記電源線と、前記第1プリチャージ回路に接続されたビット線対と、を接続し、前記第2プリチャージ回路は、前記第2制御信号に応じて、前記電源線と、前記第2プリチャージ回路に接続されたビット線対と、を接続するものである。
一実施の形態によれば、半導体記憶装置において、リーク電流を低減しつつ動作モード切り替え時のビット線プリチャージの電流を抑制することができる。
実施の形態1にかかる半導体記憶装置の構成を模式的に示すブロック図である。 実施の形態1にかかる半導体記憶装置の構成をより詳細に示す回路図である。 遅延回路の構成例を示す図である。 実施の形態1にかかる半導体記憶装置での信号のタイミング図である。 実施の形態2にかかる半導体記憶装置の構成を模式的に示す回路図である。 実施の形態3にかかる半導体記憶装置の構成を模式的に示すブロック図である。 実施の形態3にかかるワード線ドライバとメモリセルとを示す回路図である。 実施の形態3にかかる半導体記憶装置での信号のタイミング図である。 実施の形態4にかかる半導体記憶装置の構成を模式的に示す回路図である。 実施の形態4にかかる半導体記憶装置での信号のタイミング図である。 半導体記憶装置のプリチャージ時の電圧降下を模式的に示す図である。
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
実施の形態1
実施の形態1にかかる半導体記憶装置100について説明する。図1は、実施の形態1にかかる半導体記憶装置100の構成を模式的に示すブロック図である。図2は、実施の形態1にかかる半導体記憶装置100の構成をより詳細に示す回路図である。図1及び2に示すように、半導体記憶装置100は、SRAMとして構成される。半導体記憶装置100は、メモリセル1、I/O回路2、動作モード制御回路3を有する。
以下、半導体記憶装置100は、複数のメモリセル、複数のワード線、複数ビット線対を有する。しかし、メモリセル、ワード線及びビット線対の構成は共通であるので、以下の実施の形態では、複数のメモリセル、複数のワード線、複数ビット線対のそれぞれは区別しない。
メモリセル1は、NMOSトランジスタN1〜N4、PMOSトランジスタP1及びP2を有する。メモリセル1において、NMOSトランジスタN1及びN2は転送トランジスタとして機能する。NMOSトランジスタN3及びN4は駆動トランジスタとして機能する。PMOSトランジスタP1及びP2は負荷として機能する。
NMOSトランジスタN1のドレインは、ビット線BTと接続される。NMOSトランジスタN2のドレインは、ビット線BBと接続される。NMOSトランジスタN1及びN2のゲートは、ワード線WLと接続される。PMOSトランジスタP1及びP2のソースには、電源電位VDDが印加される。PMOSトランジスタP1のドレインは、NMOSトランジスタN1のソース、NMOSトランジスタN3のドレイン、NMOSトランジスタN4及びPMOSトランジスタP2のゲートと接続される。PMOSトランジスタP2のドレインは、NMOSトランジスタN2のソース、NMOSトランジスタN4のドレイン、NMOSトランジスタN3及びPMOSトランジスタP1のゲートと接続される。NMOSトランジスタN3及び4のソースは、接地(接地電位VSS)される。
I/O回路2は、ライトドライバ21、センスアンプ22、通常動作用プリチャージ回路23、レジュームスタンバイ復帰用プリチャージ回路24、ライトカラムスイッチ25、リードカラムスイッチ26、カラムI/O制御回路27を有する。
ライトドライバ21は、ビット線BT及びビット線BBのへのライトを行う。センスアンプ22は、ビット線BT及びビット線BBをリードする。
通常動作用プリチャージ回路23は、PMOSトランジスタP31〜P33を有する。PMOSトランジスタP31の一端はビット線BTと接続され、他端はビット線BBと接続される。PMOSトランジスタP32及びP33のソースには、電源電位VDDが印加される。PMOSトランジスタP32のドレインは、ビット線BTと接続される。PMOSトランジスタP33のドレインは、ビット線BBと接続される。PMOSトランジスタP31〜P33のゲートには、カラムI/O制御回路27からプリチャージ制御信号CPCが入力される。
レジュームスタンバイ復帰用プリチャージ回路24は、PMOSトランジスタP41及びP42を有する。PMOSトランジスタP41及びP42のソースには、電源電位VDDが印加される。PMOSトランジスタP41のドレインは、ビット線BTと接続される。PMOSトランジスタP42のドレインは、ビット線BBと接続される。PMOSトランジスタP41及びP42のゲートには、動作モード制御回路3からレジュームモード復帰プリチャージ信号RSPCが入力される。
ライトカラムスイッチ25は、NMOSトランジスタN51及びN52を有する。NMOSトランジスタN51の一端はビット線BTと接続され、他端はライトドライバ21と接続される。NMOSトランジスタN52の一端はビット線BBと接続され、他端はライトドライバ21と接続される。NMOSトランジスタN51及びN52のゲートには、カラムI/O制御回路27からライトスイッチ制御信号CWSEが入力される。
リードカラムスイッチ26は、PMOSトランジスタP61及びP62を有する。PMOSトランジスタP61の一端はビット線BTと接続され、他端はセンスアンプ22と接続される。PMOSトランジスタP62の一端はビット線BBと接続され、他端はセンスアンプ22と接続される。PMOSトランジスタP61及びP62のゲートには、カラムI/O制御回路27からリードスイッチ制御信号CRSEが入力される。
カラムI/O制御回路27は、PMOSトランジスタP71、NAND回路271及び272、インバータ273を有する。PMOSトランジスタP71のソースには電源電位VDDが印加される。PMOSトランジスタP71のゲートには、反転動作モード切替信号RSIが入力される。NAND回路271の一方の入力端子には、プリチャージ信号PCが入力され、出力端子は通常動作用プリチャージ回路23のPMOSトランジスタP31〜P33のゲートと接続され、プリチャージ制御信号CPCを出力する。NAND回路272の一方の入力端子にはY選択信号Y0が入力され、他方の入力端子にはセンスアンプ22からのセンスイネーブル信号SEが入力される。インバータ273の出力端子は、ライトカラムスイッチ25のNMOSトランジスタN51及びN52のゲートと接続され、ライトスイッチ制御信号CWSEを出力する。PMOSトランジスタP71のドレイン、リードカラムスイッチ26のPMOSトランジスタP61及びP62のゲート、NAND回路271の他方の入力端子、NAND回路272の出力端子、及び、インバータ273の入力端子は、相互に接続されている。
動作モード制御回路3は、インバータ31、遅延回路32、AND回路33、インバータ34及びNAND回路35を有する。インバータ31の入力端子には動作モード切替信号RSが入力され、出力端子から動作モード切替信号RSの反転信号である反転動作モード切替信号RSIを出力する。遅延回路32の入力端子は、インバータ31の出力端子と接続され、反転動作モード切替信号RSIが入力される。遅延回路32の出力端子からは、反転動作モード切替信号RSIを遅延させた遅延反転動作モード切替信号RSI_Dが出力される。AND回路33の一方の入力端子は、インバータ31の出力端子と接続され、反転動作モード切替信号RSIが入力される。AND回路33の他方の入力端子は、遅延回路32の出力端子と接続され、遅延反転動作モード切替信号RSI_Dが入力される。AND回路33の出力端子からは、プリチャージ信号PCが出力される。インバータ34の入力端子は遅延回路32の出力端子と接続され、遅延反転動作モード切替信号RSI_Dが入力され、出力端子はNAND回路35の一方の入力端子と接続される。NAND回路35の他方の入力端子は、インバータ31の出力端子と接続され、反転動作モード切替信号RSIが入力される。NAND回路35の出力端子はレジュームスタンバイ復帰用プリチャージ回路24のPMOSトランジスタP41及びP42のゲートと接続され、レジュームモード復帰プリチャージ信号RSPCを出力する。また、反転動作モード切替信号RSIは、カラムI/O制御回路27のPMOSトランジスタP71のゲートへ出力される。
なお、遅延回路32は、例えば以下で説明するように構成できる。図3は、遅延回路32の構成例を示す図である。遅延回路32は、バッファ321、インバータ322及びインバータ323を有する。
インバータ322は、半導体記憶装置100に設けられたメモリセルを通過した反転動作モード切替信号RSIの供給を受けられる位置に配置される。この位置において、インバータ322の入力端子には、反転動作モード切替信号RSIが入力される。
バッファ321は、半導体記憶装置100に設けられた複数のメモリセル1に対応する複数のI/O回路2のそれぞれの近傍に配置される。これらの複数のバッファ321は従属接続される。従属接続された複数のバッファ321の入力端子は、インバータ322の出力端子と接続される。従属接続された複数のバッファ321の出力端子は、インバータ323の入力端子と接続される。インバータ323の出力端子からは、遅延反転動作モード切替信号RSI_Dを出力される。
半導体記憶装置100の動作について説明する。図4は、実施の形態1にかかる半導体記憶装置100での信号のタイミング図である。ここでは、まず通常動作モードでのNOP(ノンオペレーション)状態の場合の動作を説明する。このとき、ワード線WLはLOWレベル、Y選択信号Y0及びY1はともにLOWレベル、動作モード切替信号RSはLOWレベルである。
Y選択信号Y0及びY1が、ともにLOWレベルであるので、リードスイッチ制御信号CRSEはHIGHレベルとなる。よって、リードカラムスイッチ26はオフとなり、センスアンプ22と、ビット線BT及びビット線BBとは、電気的に切り離されている。
リードスイッチ制御信号CRSEがHIGHレベルであるので、ライトスイッチ制御信号CWSEはLOWレベルとなる。よって、ライトカラムスイッチ25はオフとなり、ライトドライバ21と、ビット線BT及びビット線BBとは、電気的に切り離されている。
動作モード切替信号RSがLOWレベルであるので、反転動作モード切替信号RSIはHIGHレベル、遅延反転動作モード切替信号RSI_DはHIGHレベルとなる。従って、レジュームモード復帰プリチャージ信号RSPCはHIGHレベルとなり、レジュームスタンバイ復帰用プリチャージ回路24はオフとなる。
反転動作モード切替信号RSIがHIGHレベル、遅延反転動作モード切替信号RSI_DがHIGHレベルであるので、プリチャージ信号PCはHIGHレベルとなる。リードスイッチ制御信号CRSEもHIGHレベルであるので、プリチャージ制御信号CPCはLOWレベルとなる。従って、通常動作用プリチャージ回路23がオンとなり、ビット線BTとビット線BBとが、HIGHレベルにプリチャージされる。
以上のように、通常動作モードでのNOP状態では、ビット線BT及びビット線BBは、通常動作用プリチャージ回路23によってHIGHレベルに保持される。なお、この際、メモリセル1のNMOSトランジスタN3及びN4のソースは接地(接地電位VSS)されているので、負荷(PMOSトランジスタP1及びP2)、駆動トランジスタ(NMOSトランジスタN3及びN4)、転送トランジスタ(NMOSトランジスタN1及びN2)のチャネルリークによって電源からグランドへリーク電流が流れる。また、転送トランジスタのGIDLによって、ビット線(電源)から転送トランジスタの基板(グランド)へリーク電流が流れる。
次に、通常動作モードからレジュームスタンバイモードへ遷移する場合(図4のタイミングT1)の動作を説明する。このとき、ワード線WLはLOWレベルのままであるが、動作モード切替信号RSがLOWレベルからHIGHレベルへ遷移する。なお、レジュームスタンバイモードでは、アドレスデコーダ(図示せず)の電源が切断されるため、Y選択信号Y0及びY1は不定となる。
反転動作モード切替信号RSIはHIGHレベルからLOWレベルへ遷移する。Y選択信号Y0及びY1は不定であるが、PMOSトランジスタP71がオンになるので、リードスイッチ制御信号CRSEはHIGHレベルに駆動される。従って、リードカラムスイッチ26はオフとなり、センスアンプ22と、ビット線BT及びビット線BBとは、電気的に切り離されている。
リードスイッチ制御信号CRSEがHIGHレベルであるので、ライトスイッチ制御信号CWSEはLOWレベルとなる。よって、ライトカラムスイッチ25はオフとなり、ライトドライバ21と、ビット線BT及びビット線BBとは、電機的に切り離されている。
反転動作モード切替信号RSIがHIGHレベルからLOWレベルへ遷移しても、レジュームモード復帰プリチャージ信号RSPCはHIGHレベルのままであり、レジュームスタンバイ復帰用プリチャージ回路24はオフである。
反転動作モード切替信号RSIがHIGHレベルからLOWレベルへ遷移すると、プリチャージ信号PCはLOWレベルとなる。従って、プリチャージ制御信号CPCはHIGHレベルとなり、通常動作用プリチャージ回路はオフとなる。
ワード線WLはLOWレベルであるので、転送トランジスタはオフしている。
以上のように、レジュームスタンバイモードにおいては、ビット線BT及びビット線BBは、半導体記憶装置100の他の回路から電気的に切り離され、フローティング状態となる。そのため、ビット線BT及びビット線BBの電位は、メモリセル1やその他の回路のリーク電流が最小となるような電位におのずから決まる。従って、GIDLによるビット線から転送トランジスタの基板へのリーク電流を低減できる。
反転動作モード切替信号RSIがHIGHレベルからLOWレベルへ遷移しても、遅延反転動作モード切替信号RSI_DはただちにHIGHレベルからLOWレベルへは遷移しない。すなわち、遅延反転動作モード切替信号RSI_Dは、反転動作モード切替信号RSIがHIGHレベルからLOWレベルへ遷移してから、ある程度の遅延時間の経過後、HIGHレベルからLOWレベルに遷移する。
以上のように、レジュームスタンバイモードでは、ビット線BT及びビット線BBがフローティング状態となるので、GIDLによるビット線から転送トランジスタの基板へのリーク電流が低減できる。
次に、レジュームスタンバイモードから通常動作モードへ復帰する場合(図4のタイミングT2)の動作を説明する。このとき、ワード線WLはLOWレベルのままであるが、動作モード切替信号RSがHIGHレベルからLOWレベルへ遷移する。なお、図示はしていないが、アドレスデコーダの電源も切断される。そのため、Y選択信号Y0及びY1は不定となっている。電源が復帰する一定時間後、Y選択信号Y0及びY1はLOWレベルとなる。
反転動作モード切替信号RSIはLOWレベルからHIGHレベルへ遷移する。Y選択信号Y0及びY1は、当初は不定であるが、一定時間後にLOWレベルへ遷移するので、リードスイッチ制御信号CRSEはHIGHレベルに駆動される。従って、リードカラムスイッチ26はオフとなり、センスアンプ22と、ビット線BT及びビット線BBとは、電気的に切り離されている。
リードスイッチ制御信号CRSEがHIGHレベルであるので、ライトスイッチ制御信号CWSEはLOWレベルとなる。従って、ライトカラムスイッチ25はオフとなり、ライトドライバ21と、ビット線BT及びビット線BBとは、電気的に切り離されている。
反転動作モード切替信号RSIがLOWレベルからHIGHレベルへ遷移しても、遅延反転動作モード切替信号RSI_Dは、ただちにLOWレベルからHIGHレベルへは遷移しない。
反転動作モード切替信号RSIがHIGHレベルになると、レジュームモード復帰プリチャージ信号RSPCはLOWレベルとなる。よって、レジュームスタンバイ復帰用プリチャージ回路がオンとなり、ビット線BT及びビット線BBがHIGHレベルにプリチャージされる。
遅延反転動作モード切替信号RSI_DがただちにLOWレベルからHIGHレベルへは遷移しないので、反転動作モード切替信号RSIがHIGHレベルになっても、プリチャージ信号PCはLOWレベルに維持される。従って、プリチャージ制御信号CPCはHIGHに維持され、通常動作用プリチャージ回路もオフのままで維持される。そのため、レジュームスタンバイ復帰用プリチャージ回路24によってビット線BT及びビット線BBの復帰プリチャージが行われている間は、通常動作用プリチャージ回路によるプリチャージは行われない。
反転動作モード切替信号RSIがLOWレベルからHIGHレベルへ遷移してから一定時間経過後(図4のタイミングT3)に、遅延反転動作モード切替信号RSI_DがLOWレベルからHIGHレベルへ遷移する。その結果、レジュームモード復帰プリチャージ信号RSPCはHIGHレベルへ遷移するので、レジュームスタンバイ復帰用プリチャージ回路24はオフとなる。
一方、プリチャージ信号PCがHIGHレベルに遷移する。リードスイッチ制御信号CRSEがHIGHレベルであるので、プリチャージ制御信号CPCはLOWレベルに遷移し、通常動作用プリチャージ回路がオンとなる。これにより、半導体記憶装置100は、通常動作モードへ復帰する。
以上で説明したように、レジュームスタンバイモードから通常動作モードへの復帰時には、復帰後の一定期間はレジュームスタンバイ復帰用プリチャージ回路24によって、ビット線BT及びビット線BBがHIGHレベルまで充電される。そして、一定期間の経過後、ビット線BT及びBTのプリチャージを行う主体は、レジュームスタンバイ復帰用プリチャージ回路24から通常動作用プリチャージ回路23に切り替わり、通常動作モードへ復帰が完了する。
上述の通り、レジュームスタンバイモードから通常動作モードへの復帰時には、半導体記憶装置100のビット線BT及びビット線BBの両方をプリチャージしなければならなず、通常動作モード時と比べてプリチャージを行う際の電流が大きくなる。このため、半導体記憶装置100には多数のビット線が設けられるので、通常動作用プリチャージ回路23でプリチャージを行うと、レジュームスタンバイモードから通常動作モードへの復帰時のプリチャージに要するピーク電流が大きくなる。
これに対し、半導体記憶装置100においては、レジュームスタンバイ復帰用プリチャージ回路24の駆動力は、通常動作用プリチャージ回路23の駆動力よりも小さくなるように設計される。これにより、レジュームスタンバイモードから通常動作モードへの復帰時のプリチャージを行う際のピーク電流を抑制することができる。
よって、本構成によれば、レジュームスタンバイモードから通常動作モードへの復帰時のプリチャージを通常動作用プリチャージ回路を行う場合と比べて、電源電位のドロップやエレクトロマイグレーションなどの信頼性不良の発生を防止することができる。
また、本構成では、上記したように、レジュームスタンバイモード時にビット線をフローティングにする。これにより、ビット線から転送トランジスタの基板へ流れる、GIDLによるリーク電流を低減できる。
実施の形態2
実施の形態2にかかる半導体記憶装置200について説明する。図5は、実施の形態2にかかる半導体記憶装置200の構成を模式的に示す回路図である。図5に示すように、半導体記憶装置200は、メモリセル1、I/O回路4、動作モード制御回路5を有する。
I/O回路4は、実施の形態1で説明したI/O回路2からレジュームスタンバイ復帰用プリチャージ回路24を除去し、かつ、通常動作用プリチャージ回路23及びカラムI/O制御回路27を、それぞれ通常動作用プリチャージ回路43及びカラムI/O制御回路47に置換した構成を有する。I/O回路4のその他の構成は、I/O回路2と同様であるので、説明を省略する。
通常動作用プリチャージ回路43は、通常動作用プリチャージ回路23において、PMOSトランジスタP31及びP32のソースの接続先を、プリチャージ電源線PSLへ変更した構成を有する。
カラムI/O制御回路47は、カラムI/O制御回路27からNAND回路271を除去し、かつ、インバータ471を追加した構成を有する。インバータ471の入力端子、PMOSトランジスタP71のドレイン、リードカラムスイッチ26のPMOSトランジスタP61及びP62のゲート、NAND回路272の出力端子、及び、インバータ273の入力端子は、相互に接続されている。インバータ471の出力端子は、通常動作用プリチャージ回路23のPMOSトランジスタP31〜P33のゲートと接続され、プリチャージ制御信号CPCを出力する。カラムI/O制御回路47のその他の構成は、カラムI/O制御回路27と同様であるので、説明を省略する。
動作モード制御回路5は、インバータ31、遅延回路32、OR回路51、NMOSトランジスタN5及びPMOSトランジスタP5を有する。
インバータ31及び遅延回路32については、実施の形態1で説明した動作モード制御回路3における場合と同様である。
NMOSトランジスタN5のドレイン及びゲートには、電源電位VDDが印加される。NMOSトランジスタN5のソースは、プリチャージ電源線PSLと接続される。PMOSトランジスタP5のソースには、電源電位VDDが印加される。PMOSトランジスタP5のドレインは、プリチャージ電源線PSLと接続される。
OR回路51の一方の入力端子は、インバータ31の出力端子と接続され、反転動作モード切替信号RSIが入力される。OR回路51の他方の入力端子は、遅延回路32の出力端子と接続され、遅延反転動作モード切替信号RSI_Dが入力される。OR回路51の出力端子は、PMOSトランジスタP5のゲートと接続される。
半導体記憶装置200の動作について説明する、半導体記憶装置200での信号のタイミングは、図4と同様となる。
通常動作モードでのNOP状態ではPMOSトランジスタP5及びNMOSトランジスタN5がオンとなり、プリチャージ電源線PSLには電源電位VDDが印加される。
これに対し、レジュームスタンバイモード(図4のタイミングT1)では、PMOSトランジスタP5がオフとなり、NMOSトランジスタN5がオンとなる。よって、プリチャージ電源線PSLには電源電位VDDからNMOSトランジスタN5のVth(しきい値)分だけ低下した電位が印加される。このとき、プリチャージ制御信号CPCがHIGHGレベルであるので、通常動作用プリチャージ回路43はオフであり、ビット線BT及びビット線BBはフローティング状態となっている。
レジュームスタンバイモードから通常動作モードへ復帰する場合(図4のタイミングT2)には、一定期間は、PMOSトランジスタP5はオフしており、NMOSトランジスタN5がオンとなる。一方、プリチャージ制御信号CPCがLOWレベルとなるので、ビット線BT及びビット線BBはプリチャージされる。このとき、プリチャージ電源線PSLには電源電位VDDからNMOSトランジスタN5のVth(しきい値)分だけ低下した電位が継続して印加されている。よって、ビット線のプリチャージは緩やかに行われ、半導体記憶装置100と同様に、プリチャージ時のピーク電流を低減できる。
以上、本構成によれば、レジュームスタンバイモードから通常動作モードへの復帰時にビット線を充電する際に、通常動作用プリチャージ回路43の充電用トランジスタに与える電源電位を降下させ、充電用トランジスタの駆動能力を低下させる。これにより、半導体記憶装置100と同様に、復帰時のピーク電流の大きさを抑制することができる。
従って、本構成によれば、実施の形態1にかかる半導体記憶装置100と同様の作用効果を奏することが理解できる。
実施の形態3
実施の形態3にかかる半導体記憶装置300について説明する。図6は、実施の形態3にかかる半導体記憶装置300の構成を模式的に示すブロック図である。図6に示すように、半導体記憶装置300は、半導体記憶装置100にワード線ドライバ6を追加した構成を有する。
図7は、実施の形態3にかかるワード線ドライバ6とメモリセル1とを示す回路図である。ワード線ドライバ6は、制御信号生成回路61、ドライバ回路62、レジュームスタンバイワード線保持回路63、復帰用ワード線電源スイッチ64、ワード線電源スイッチ65を有する。
制御信号生成回路61は、インバータ611〜613、NOR回路614及びNAND回路615を有する。インバータ611の入力端子には、動作モード制御回路3から反転動作モード切替信号RSIが入力される。インバータ611の出力端子からは、復帰用ワード線電源スイッチ制御信号LCMが出力される。NOR回路614の一方の入力端子は、動作モード制御回路3から反転動作モード切替信号RSIが入力される。NOR回路614の他方の入力端子は、動作モード制御回路3から遅延反転動作モード切替信号RSI_Dが入力される。NOR回路614の出力端子は、インバータ612の入力端子と、NAND回路615の一方の入力端子と、に接続される。インバータ612の出力端子からは、ワード線電源スイッチ制御信号LCMWが出力される。インバータ613の入力端子は、インバータ612の出力端子と接続され、ワード線電源スイッチ制御信号LCMWが入力される。インバータ612の出力端子からは、反転ワード線電源スイッチ制御信号LCMWIがNAND回路615の他方の入力端子へ出力される。NAND回路615の出力端子からは、レジュームスタンバイワード線保持制御信号LCMWDが出力される。
復帰用ワード線電源スイッチ64は、PMOSトランジスタP6を有する。PMOSトランジスタP6のソースには、電源電位VDDが印加される。PMOSトランジスタP6のドレインは、ワード線ドライバ電源線LCVDDと接続される。PMOSトランジスタP6のゲートには、復帰用ワード線電源スイッチ制御信号LCMが入力される。
ワード線電源スイッチ65は、PMOSトランジスタP7を有する。PMOSトランジスタP7のソースには、電源電位VDDが印加される。PMOSトランジスタP7のドレインは、ワード線ドライバ電源線LCVDDと接続される。PMOSトランジスタP7のゲートは、インバータ612の出力端子と接続され、ワード線電源スイッチ制御信号LCMWが入力される。
ドライバ回路62は、PMOSトランジスタP11及びNMOSトランジスタN11を有する。PMOSトランジスタP11とNMOSトランジスタN11とは、インバータ回路を構成する。PMOSトランジスタP11のソースは、復帰用ワード線電源スイッチ64のPMOSトランジスタP6のドレインと、ワード線電源スイッチ65のPMOSトランジスタP7のドレインと(すなわち、ワード線ドライバ電源線LCVDD)、に接続される。PMOSトランジスタP11のドレインは、NMOSトランジスタN11のドレインと、ワード線WLと、に接続される。NMOSトランジスタN11のソースは、接地(接地電位VSS)される。PMOSトランジスタP11及びNMOSトランジスタN11のゲートには、ワード線選択信号WLSが入力される。
レジュームスタンバイワード線保持回路63は、NMOSトランジスタN6を有する。NMOSトランジスタN6のドレインは、ドライバ回路62とメモリセル1との間のワード線WLと接続される。NMOSトランジスタN6のソースは、接地(接地電位VSS)される。NMOSトランジスタN6のゲートは、NAND回路615の出力端子と接続され、レジュームスタンバイワード線保持制御信号LCMWDが入力される。
半導体記憶装置400の動作について説明する。図8は、実施の形態3にかかる半導体記憶装置300での信号のタイミング図である。初めに、通常動作モードでのNOP状態の場合の動作を説明する。通常動作モードでのNOP状態では、動作モード切替信号RSはLOWレベルである。
このとき、遅延反転動作モード切替信号RSI_DはHIGHレベルであるので、ワード線電源スイッチ制御信号LCMWはLOWレベルとなる。従って、ワード線電源スイッチ65はオンとなり、ワード線ドライバ電源線LCVDDをHIGHレベルに駆動する。
このとき、反転動作モード切替信号RSIはHIGHレベルとなる。従って、復帰用ワード線電源スイッチ制御信号LCMはLOWレベルとなり、復帰用ワード線電源スイッチ64がオンとなり、ワード線ドライバ電源線LCVDDをHIGHレベルに駆動している。
ワード線電源スイッチ制御信号LCMWがLOWレベルであるので、反転ワード線電源スイッチ制御信号LCMWIはHIGHレベルである。従って、レジュームスタンバイワード線保持制御信号LCMWDはLOWレベルとなり、レジュームスタンバイワード線保持回路はオフとなる。
以上のように、通常動作モードではワード線ドライバ電源線LCVDDは、ワード線電源スイッチ65及び復帰用ワード線電源スイッチ64の両方でHIGHレベルに駆動される。
次に、通常動作モードからレジュームスタンバイモードへ遷移する場合(図8のタイミングT1)の動作を説明する。このとき、動作モード切替信号RSがLOWレベルからHIGHレベルへ遷移する。
動作モード切替信号RSがHIGHレベルになるので、ワード線電源スイッチ制御信号LCMWがHIGHレベルになり、ワード線電源スイッチ65はオフとなる。
反転動作モード切替信号RSIがLOWレベルになるので、復帰用ワード線電源スイッチ制御信号LCMはHIGHレベルとなり、復帰用ワード線電源スイッチ64がオフとなる。
ワード線電源スイッチ制御信号LCMWがHIGHレベルになるので、反転ワード線電源スイッチ制御信号LCMWIはLOWレベルになる。従って、レジュームスタンバイワード線保持制御信号LCMWDはHIGHレベルとなり、レジュームスタンバイワード線保持回路63がオンとなり、ワード線WLはすべてLOWレベルに保持される。
以上のように、レジュームスタンバイモードでは、ワード線ドライバ電源線LCVDDがフローティングになり、ドライバ回路62でのリーク電流を低減できる。また、ドライバ回路に代わり、レジュームスタンバイワード線保持回路63によってワード線WLをLOWレベルに保持される。
次に、レジュームスタンバイモードから通常動作モードへ復帰する場合(図8のタイミングT2)の動作を説明する。このとき、動作モード切替信号RSがHIGHレベルからLOWレベルへ遷移する。
動作モード切替信号RSがLOWレベルに遷移しても、遅延反転動作モード切替信号RSI_DがただちにLOWレベルからHIGHレベルへは遷移しない。ワード線電源スイッチ制御信号LCMWもただちにLOWレベルへは遷移しないので、ワード線電源スイッチ65はオフのままとなる。
一方、反転動作モード切替信号RSIがHIGHレベルになるので、ただちに復帰用ワード線電源スイッチ制御信号LCMはLOWレベルになり、復帰用ワード線電源スイッチ64がオンとなり、ワード線ドライバ電源線LCVDDがHIGHレベルに充電される。
反転動作モード切替信号RSIがLOWレベルからHIGHレベルへ遷移してのち、一定時間後(図8のタイミングT3)、遅延反転動作モード切替信号RSI_DがLOWレベルからHIGHレベルへ遷移する。
これにより、ワード線電源スイッチ制御信号LCMWもLOWレベルへ遷移するので、ワード線電源スイッチ65がオンとなり、ワード線ドライバ電源線LCVDDをHIGHレベルに駆動する。
以上のように、レジュームスタンバイモードから通常動作モードへの復帰時には、ワード線ドライバ電源線LCVDDは、復帰後の一定期間、復帰用ワード線電源スイッチ64によってHIGHレベルまで充電される。その後、ワード線電源スイッチ65がオンとなり、通常動作モードへの復帰が完了する。復帰用ワード線電源スイッチ64の駆動力は、ワード線ドライバ電源線LCVDDを充電する際のピーク電流が大きくならないように、ワード線電源スイッチ65に比べて十分小さなサイズで設計される。従って、ワード線電源スイッチ65を用いて充電を行う場合と比較して、ワード線ドライバ電源線LCVDDの充電を緩やかに行うことができる。その結果、充電時のピーク電流が大きくなることによる、瞬間的な電圧降下や信頼性不良が引き起こされる問題は無い。
実施の形態4
実施の形態1にかかる半導体記憶装置400について説明する。図9は、実施の形態4にかかる半導体記憶装置400の構成を模式的に示す回路図である。図9に示すように、半導体記憶装置400は、半導体記憶装置100にソースレベル制御回路7を追加した構成を有する。
ソースレベル制御回路7は、NMOSトランジスタN15及びN16を有する。NMOSトランジスタN15のドレイン及びゲートは、ソース線ARVSSと接続される。NMOSトランジスタN16のドレインは、ソース線ARVSSと接続される。NMOSトランジスタN16のゲートには、動作モード制御回路3から出力される反転動作モード切替信号RSIが入力される。NMOSトランジスタN15及びN16のソースは、接地(接地電位VSS)されている。
半導体記憶装置400の動作について説明する。図10は、実施の形態4にかかる半導体記憶装置400での信号のタイミング図である。ソースレベル制御回路7は以外の動作については、半導体記憶装置100と同様であるので、説明を省略する。以下、ソースレベル制御回路7の動作について説明する。
通常動作モードにおいては、反転動作モード切替信号RSIはHIGHレベルである。よって、ソースレベル制御回路7によって、ソース線ARVSSはLOWレベルに駆動される。
通常動作モードからレジュームスタンバイモードに遷移(図10のタイミングT1)すると、反転動作モード切替信号RSIはHIGHレベルからLOWレベルに遷移する。反転動作モード切替信号RSIはLOWレベルであるので、ソースレベル制御回路7のNMOSトランジスタN16はオフとなり、ダイオード接続されたNMOSトランジスタN15によってソース線ARVSSが駆動される。従って、ソース線ARVSSの電位は、メモリセル1のリーク電流と、ダイオード接続されたNMOSトランジスタN15のオン電流と、の比によって決定される。これにより、ソース線ARVSSの電位は、接地電位VSSよりも高いレベルに浮き上がるので、メモリセルのリーク電流を低減することができる。
以上のように、本構成によれば、半導体記憶装置100と同様に、レジュームスタンバイモードでは、ビット線BT及びビット線BBがフローティング状態となるので、GIDLによるビット線から転送トランジスタの基板へのリーク電流が低減できる。
また、本構成によれば、ソースレベル制御回路7によって、レジュームスタンバイモードの際にソース線ARVSSは接地電位VSSレベルより浮き上がる。これにより、チャネルリークによるリーク電流をも低減することができる。よって、本構成によれば、更なるリーク電流の低減を実現できる。
その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態3及び4にかかる半導体記憶装置のI/O回路2及び動作モード制御回路3を、それぞれ実施の形態2で説明したI/O回路4及び動作モード制御回路5に置き換えることが可能である。
また、ワード線ドライバ6とソースレベル制御回路7の両方を、上述の実施の形態にかかる半導体記憶装置に設けてもよい。
上述の実施の形態で説明したトランジスタは例示に過ぎない。同様の動作を実現できるならば、他のトランジスタや、導電型を入れ換えるなど、種々の変更が可能であることは、言うまでもない。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
1 メモリセル
2、4 I/O回路
3、5 動作モード制御回路
6 ワード線ドライバ
7 ソースレベル制御回路
21 ライトドライバ
22 センスアンプ
23、43 通常動作用プリチャージ回路
24 レジュームスタンバイ復帰用プリチャージ回路
25 ライトカラムスイッチ
26 リードカラムスイッチ
27、47 カラムI/O制御回路
31、34、62、273、322、323、471、611−613 インバータ
32 遅延回路
33 AND回路
35、271、272、615 NAND回路
51 OR回路
61 制御信号生成回路
62 ドライバ回路
63 レジュームスタンバイワード線保持回路
64 復帰用ワード線電源スイッチ
65 ワード線電源スイッチ
100、200、300、400 半導体記憶装置
321 バッファ
614 NOR回路
ARVSS ソース線
BB ビット線
BT ビット線
CPC プリチャージ制御信号
CRSE リードスイッチ制御信号
CWSE ライトスイッチ制御信号
LCM 復帰用ワード線電源スイッチ制御信号
LCMW ワード線電源スイッチ制御信号
LCMWD レジュームスタンバイワード線保持制御信号
LCMWI 反転ワード線電源スイッチ制御信号
LCVDD ワード線ドライバ電源線
N1〜N6、N11、N15、N16、N51、N52 NMOSトランジスタ
P1〜P7、P11、P31〜33、P41、P42、P61、P62、P71 PMOSトランジスタ
PC プリチャージ信号
PSL プリチャージ電源線
RS 動作モード切替信号
RSI 反転動作モード切替信号
RSI_D 遅延反転動作モード切替信号
RSPC レジュームモード復帰プリチャージ信号
VDD 電源電位
VSS 接地電位
WL ワード線
WLS ワード線選択信号
Y0、Y1 Y選択信号

Claims (5)

  1. 電源線と、
    複数のワード線と、
    複数のビット線対と、
    前記複数のワード線のうち1本のワード線及び前記複数のビット線対のうち1対のビット線対にそれぞれが接続される複数のメモリセルと、
    前記複数のビット線対ごとに接続され、それぞれが第1プリチャージ回路及び第2プリチャージ回路を含む複数の入出力回路と、
    第1制御信号が入力され、第2制御信号を出力する遅延回路と、を備え、
    前記第1プリチャージ回路は、
    前記電源線と、前記第1プリチャージ回路に接続されたビット線対のうち一方のビット線と、の間にソース・ドレイン経路を有し、ゲート電極に前記第1制御信号が入力される第1のPMOSトランジスタと、
    前記電源線と、前記第1プリチャージ回路に接続されたビット線対のうち他方のビット線と、の間にソース・ドレイン経路を有し、ゲート電極に前記第1制御信号が入力される第2のPMOSトランジスタと、を備え、
    前記第2プリチャージ回路は、
    前記電源線と、前記第2プリチャージ回路に接続されたビット線対のうち一方のビット線と、の間にソース・ドレイン経路を有し、ゲート電極に前記第2制御信号が入力される第3のPMOSトランジスタと、
    前記電源線と、前記第2プリチャージ回路に接続されたビット線対のうち他方のビット線と、の間にソース・ドレイン経路を有し、ゲート電極に前記第2制御信号が入力される第4のPMOSトランジスタと、を備え、
    前記第1プリチャージ回路は、前記第1制御信号に応じて、前記電源線と、前記第1プリチャージ回路に接続されたビット線対と、を接続し、
    前記第2プリチャージ回路は、前記第2制御信号に応じて、前記電源線と、前記第2プリチャージ回路に接続されたビット線対と、を接続
    前記遅延回路は、縦続接続された複数のバッファを含み、
    前記複数のバッファのそれぞれは、前記複数の入出力回路のそれぞれの近傍に配置される、
    半導体装置。
  2. 前記複数のメモリセルのそれぞれは、フリップフロップ回路を有し、
    前記フリップフロップ回路は、
    第1記憶ノードと、
    第2記憶ノードと、
    出力が前記第1記憶ノードに接続され、入力が前記第2記憶ノードに接続される第1のCMOSインバータと、
    出力が前記第2記憶ノードに接続され、入力が前記第1記憶ノードに接続される第2のCMOSインバータと、
    前記第1記憶ノードと、前記メモリセルに接続されたビット線対のうち一方のビット線と、の間にソース・ドレイン経路を有する第1転送NMOSトランジスタと、
    前記第2記憶ノードと、前記メモリセルに接続されたビット線対のうち他方のビット線と、の間にソース・ドレイン経路を有するように接続される第2転送NMOSトランジスタと、を備え、
    前記第1のCMOSインバータは、第1負荷PMOSトランジスタ及び第1駆動NMOSトランジスタを含み、
    前記第2のCMOSインバータは、第2負荷PMOSトランジスタ及び第2駆動NMOSトランジスタを含み、
    前記第1転送NMOSトランジスタ及び前記第2転送NMOSトランジスタは、前記メモリセルに接続されたワード線と接続されたゲート電極を有する、
    請求項1に記載の半導体装置。
  3. 前記複数の入出力回路のそれぞれは、
    前記入出力回路に接続された一対のビット線対と接続されるライトドライバと、
    前記入出力回路に接続された前記一対のビット線対と接続されるセンスアンプと、をさらに備える、
    請求項に記載の半導体装置。
  4. 前記ライトドライバは、第1スイッチを介して、前記ライトドライバに接続されたビット線対と接続され、
    前記センスアンプは、第2スイッチを介して、前記センスアンプに接続されたビット線対と接続される、
    請求項に記載の半導体装置。
  5. 前記第2プリチャージ回路の駆動力は、前記第1プリチャージ回路の駆動力よりも大きい
    請求項に記載の半導体装置。
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