JP6578413B2 - 半導体装置 - Google Patents
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Description
実施の形態1にかかる半導体記憶装置100について説明する。図1は、実施の形態1にかかる半導体記憶装置100の構成を模式的に示すブロック図である。図2は、実施の形態1にかかる半導体記憶装置100の構成をより詳細に示す回路図である。図1及び2に示すように、半導体記憶装置100は、SRAMとして構成される。半導体記憶装置100は、メモリセル1、I/O回路2、動作モード制御回路3を有する。
実施の形態2にかかる半導体記憶装置200について説明する。図5は、実施の形態2にかかる半導体記憶装置200の構成を模式的に示す回路図である。図5に示すように、半導体記憶装置200は、メモリセル1、I/O回路4、動作モード制御回路5を有する。
実施の形態3にかかる半導体記憶装置300について説明する。図6は、実施の形態3にかかる半導体記憶装置300の構成を模式的に示すブロック図である。図6に示すように、半導体記憶装置300は、半導体記憶装置100にワード線ドライバ6を追加した構成を有する。
実施の形態1にかかる半導体記憶装置400について説明する。図9は、実施の形態4にかかる半導体記憶装置400の構成を模式的に示す回路図である。図9に示すように、半導体記憶装置400は、半導体記憶装置100にソースレベル制御回路7を追加した構成を有する。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態3及び4にかかる半導体記憶装置のI/O回路2及び動作モード制御回路3を、それぞれ実施の形態2で説明したI/O回路4及び動作モード制御回路5に置き換えることが可能である。
2、4 I/O回路
3、5 動作モード制御回路
6 ワード線ドライバ
7 ソースレベル制御回路
21 ライトドライバ
22 センスアンプ
23、43 通常動作用プリチャージ回路
24 レジュームスタンバイ復帰用プリチャージ回路
25 ライトカラムスイッチ
26 リードカラムスイッチ
27、47 カラムI/O制御回路
31、34、62、273、322、323、471、611−613 インバータ
32 遅延回路
33 AND回路
35、271、272、615 NAND回路
51 OR回路
61 制御信号生成回路
62 ドライバ回路
63 レジュームスタンバイワード線保持回路
64 復帰用ワード線電源スイッチ
65 ワード線電源スイッチ
100、200、300、400 半導体記憶装置
321 バッファ
614 NOR回路
ARVSS ソース線
BB ビット線
BT ビット線
CPC プリチャージ制御信号
CRSE リードスイッチ制御信号
CWSE ライトスイッチ制御信号
LCM 復帰用ワード線電源スイッチ制御信号
LCMW ワード線電源スイッチ制御信号
LCMWD レジュームスタンバイワード線保持制御信号
LCMWI 反転ワード線電源スイッチ制御信号
LCVDD ワード線ドライバ電源線
N1〜N6、N11、N15、N16、N51、N52 NMOSトランジスタ
P1〜P7、P11、P31〜33、P41、P42、P61、P62、P71 PMOSトランジスタ
PC プリチャージ信号
PSL プリチャージ電源線
RS 動作モード切替信号
RSI 反転動作モード切替信号
RSI_D 遅延反転動作モード切替信号
RSPC レジュームモード復帰プリチャージ信号
VDD 電源電位
VSS 接地電位
WL ワード線
WLS ワード線選択信号
Y0、Y1 Y選択信号
Claims (5)
- 電源線と、
複数のワード線と、
複数のビット線対と、
前記複数のワード線のうち1本のワード線及び前記複数のビット線対のうち1対のビット線対にそれぞれが接続される複数のメモリセルと、
前記複数のビット線対ごとに接続され、それぞれが第1プリチャージ回路及び第2プリチャージ回路を含む複数の入出力回路と、
第1制御信号が入力され、第2制御信号を出力する遅延回路と、を備え、
前記第1プリチャージ回路は、
前記電源線と、前記第1プリチャージ回路に接続されたビット線対のうち一方のビット線と、の間にソース・ドレイン経路を有し、ゲート電極に前記第1制御信号が入力される第1のPMOSトランジスタと、
前記電源線と、前記第1プリチャージ回路に接続されたビット線対のうち他方のビット線と、の間にソース・ドレイン経路を有し、ゲート電極に前記第1制御信号が入力される第2のPMOSトランジスタと、を備え、
前記第2プリチャージ回路は、
前記電源線と、前記第2プリチャージ回路に接続されたビット線対のうち一方のビット線と、の間にソース・ドレイン経路を有し、ゲート電極に前記第2制御信号が入力される第3のPMOSトランジスタと、
前記電源線と、前記第2プリチャージ回路に接続されたビット線対のうち他方のビット線と、の間にソース・ドレイン経路を有し、ゲート電極に前記第2制御信号が入力される第4のPMOSトランジスタと、を備え、
前記第1プリチャージ回路は、前記第1制御信号に応じて、前記電源線と、前記第1プリチャージ回路に接続されたビット線対と、を接続し、
前記第2プリチャージ回路は、前記第2制御信号に応じて、前記電源線と、前記第2プリチャージ回路に接続されたビット線対と、を接続し、
前記遅延回路は、縦続接続された複数のバッファを含み、
前記複数のバッファのそれぞれは、前記複数の入出力回路のそれぞれの近傍に配置される、
半導体装置。 - 前記複数のメモリセルのそれぞれは、フリップフロップ回路を有し、
前記フリップフロップ回路は、
第1記憶ノードと、
第2記憶ノードと、
出力が前記第1記憶ノードに接続され、入力が前記第2記憶ノードに接続される第1のCMOSインバータと、
出力が前記第2記憶ノードに接続され、入力が前記第1記憶ノードに接続される第2のCMOSインバータと、
前記第1記憶ノードと、前記メモリセルに接続されたビット線対のうち一方のビット線と、の間にソース・ドレイン経路を有する第1転送NMOSトランジスタと、
前記第2記憶ノードと、前記メモリセルに接続されたビット線対のうち他方のビット線と、の間にソース・ドレイン経路を有するように接続される第2転送NMOSトランジスタと、を備え、
前記第1のCMOSインバータは、第1負荷PMOSトランジスタ及び第1駆動NMOSトランジスタを含み、
前記第2のCMOSインバータは、第2負荷PMOSトランジスタ及び第2駆動NMOSトランジスタを含み、
前記第1転送NMOSトランジスタ及び前記第2転送NMOSトランジスタは、前記メモリセルに接続されたワード線と接続されたゲート電極を有する、
請求項1に記載の半導体装置。 - 前記複数の入出力回路のそれぞれは、
前記入出力回路に接続された一対のビット線対と接続されるライトドライバと、
前記入出力回路に接続された前記一対のビット線対と接続されるセンスアンプと、をさらに備える、
請求項2に記載の半導体装置。 - 前記ライトドライバは、第1スイッチを介して、前記ライトドライバに接続されたビット線対と接続され、
前記センスアンプは、第2スイッチを介して、前記センスアンプに接続されたビット線対と接続される、
請求項3に記載の半導体装置。 - 前記第2プリチャージ回路の駆動力は、前記第1プリチャージ回路の駆動力よりも大きい、
請求項3に記載の半導体装置。
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Application Number | Priority Date | Filing Date | Title |
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JP2018110896A JP6578413B2 (ja) | 2018-06-11 | 2018-06-11 | 半導体装置 |
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Family Applications (1)
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JP2018110896A Active JP6578413B2 (ja) | 2018-06-11 | 2018-06-11 | 半導体装置 |
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