JP7068443B2 - 受信デバイス、伝送システム、自動車 - Google Patents

Description

本発明は、データ伝送技術に関する。

複数の半導体デバイス間で、データを高速伝送するために、差動シリアルインタフェースが広く用いられる。特に、ＣＤＲ（Clock Data Recovery）方式を採用するクロックレス伝送では、シリアルデータにクロックを埋め込んで伝送することにより、単一の差動ラインを利用して、データを高速伝送可能である。

このような差動シリアルインタフェースの用途は広がりを見せており、たとえば自動車における車載機器間のデータ伝送にも、差動シリアルインタフェースが用いられる。特許文献１には、１本の伝送路で、双方向伝送可能なＡＣ結合のインタフェースが開示される。

図１は、差動伝送システムの基本構成を示す図である。差動伝送システム１Ｒは、送信デバイス１０、受信デバイス２０および差動伝送路２を備える。差動伝送路２の長さが長くなると、差動伝送路２の寄生抵抗や寄生容量が形成するローパスフィルタの影響が無視できなくなり、伝送されるシリアル信号の高周波成分が減衰する。そのため、受信側において観測される波形の歪みが顕著となる。

国際公開ＷＯ２００８／０９９５２３号

設計段階において差動伝送システム１Ｒの設計者は、十分な回線品質を担保するために、受信デバイス２０側における受信波形を測定したい場合がある。たとえば伝送路における波形歪みの問題を解決するために、トランスミッタ側にプリエンファシス回路やデエンファシス回路が導入される。プリエンファシス回路は、伝送路において減衰する高周波成分を、トランスミッタ側で予め強調するものであり、デエンファシス回路は、伝送路において相対的に減衰しにくい低調波成分を、トランスミッタ側で予め減衰させる。プリエンファシス回路やデエンファシス回路のパラメータの最適化に、レシーバ回路における波形測定は有効である。

図２は、波形測定に対応した受信デバイス２０のブロック図である。受信デバイス２０は、差動入力ピンＩＮＰ，ＩＮＮに、送信デバイス１０からの差動信号を受ける。受信回路２２は、完全差動型のアンプ（バッファ）を含み、差動入力ピンＩＮＰ，ＩＮＮに入力される差動シリアル信号を受信する。ラッチ回路２４は、受信回路が出力信号する内部差動信号ＩＮＴＰ，ＩＮＴＮをシングルエンドの受信信号に変換し、クロック信号と同期してラッチする。

ＣＤＲ（Clock Data Recovery）方式では、多相クロックＭＣＬＫを用いて受信信号をラッチし、各相でラッチされた受信信号の中から、最適なひとつが選択され、後段のシリアルパラレル変換器２６によりパラレルデータに変換される。

受信波形の測定に関連して、受信デバイス２０には、波形測定用のモニタピンＭＯＮＰ，ＭＯＮＮが設けられる。モニタピンＭＯＮＰ，ＭＯＮＮには、波形測定器４が接続される。完全差動形の出力バッファ２８は、内部差動信号ＩＮＴＰ，ＩＮＴＮを受け、モニタピンＭＯＮＰ，ＭＯＮＮを介して波形測定器４に出力する。

図２の受信デバイス２０を用いることにより、設計者は、波形測定器４を利用して、アイパターン（波形）や、その開口率を評価することが可能となる。しかしながら、受信デバイス２０のピン数が増加するという問題がある。また波形評価時に、高価な波形測定器４が必要となる。

本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、簡易に波形評価が可能なレシーバ回路の提供にある。

本発明のある態様は、受信デバイスに関する。受信デバイスは、伝送路と接続される入力ピンと、入力ピンに入力される入力信号を受けるレシーバ回路と、レシーバ回路が出力する内部信号をラッチするラッチ回路と、内部信号をサンプリングし、内部信号の波形に関する評価データを生成する評価回路と、を備え、評価データを外部に提供可能に構成される。

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、簡易に波形評価が可能となる。

差動伝送システムの基本構成を示す図である。 波形測定に対応した受信デバイスのブロック図である。 実施の形態に係るレシーバ回路を備える差動伝送システムのブロック図である。 アイパターンの一例を示す図である。 図５（ａ）、（ｂ）は、評価データＤ_ＥＶＡＬの一例を説明する図である。 評価回路の構成例を示す回路図である。 図７（ａ）～（ｃ）は、評価回路の第１～第３動作例を説明するタイムチャートである。 評価回路の別の構成例を示す回路図である。 双方向伝送システムのブロック図である。 図９の双方向伝送システムを備える画像処理システムのブロック図である。 図１０の画像処理システムを備える自動車を示す図である。

（実施の形態の概要）
本明細書に開示される一実施の形態は、受信デバイスに関する。受信デバイスは、伝送路と接続される入力ピンと、入力ピンに入力される入力信号を受けるレシーバ回路と、レシーバ回路が出力する内部信号をラッチするラッチ回路と、内部信号をサンプリングし、内部信号の波形に関する評価データを生成する評価回路と、を備え、評価データを外部に提供可能に構成される。波形の評価に必要なハードウェアの一部を受信デバイスに実装することにより、簡易に波形評価が可能となる。

評価データは、内部信号のアイパターン（アイダイアグラム）を示してもよい。アイパターンを生成することで、その目の開口率や幅から伝送路における歪、帯域幅、ノイズの影響を評価することができる。

アイパターンは、内部信号が通過するプロットを第１値、通過しないプロットを第２値として表示してもよい。これにより評価データのサイズを圧縮できる。

受信デバイスは、評価回路によるサンプリングタイミングを指示するストローブ信号を生成するＰＬＬ（Phase Locked Loop）回路をさらに備えてもよい。

受信デバイスは、ＰＬＬ回路の基準クロックを外部から入力可能に構成されてもよい。

ＰＬＬ回路の基準クロックは、入力信号に埋め込まれていてもよい。

評価回路は、Ａ／Ｄコンバータを含んでもよい。

（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図３は、実施の形態に係るレシーバ回路６００を備える差動伝送システム１のブロック図である。差動伝送システム１は、送信デバイス１０、受信デバイス６００および差動伝送路２を備える。

送信デバイス１０は、差動伝送路２を介して受信デバイス６００に差動シリアルデータを送信する。

受信デバイス６００は、シリアルデータの受信に関連して、差動入力ピンＩＮＰ／ＩＮＮ、レシーバ回路６０２、ラッチ回路６０４、シリアルパラレル変換器６０６、内部回路６０８を備える。差動入力ピンＩＮＰ／ＩＮＮは、差動伝送路２と接続される。

レシーバ回路６０２は、差動入力ピンＩＮＰ／ＩＮＮに入力される差動入力信号を受け、内部差動信号ＩＮＴＰ／ＩＮＴＮを生成する。レシーバ回路６０２は差動バッファであってもよいし、差動イコライザ回路であってもよい。

ラッチ回路６０４は、差動入力のラッチ型コンパレータであり、内部差動信号ＩＮＴＰ／ＩＮＴＮを受け、それらの差分（ＩＮＴＰ－ＩＮＴＮ）をハイ（１）／ロー（０）の２値化し、シリアルクロックＣＫｓと同期してラッチし、シリアルデータＤｓに変換する。シリアルクロックＣＫｓは、差動入力信号とともに送信デバイス１０から供給されてもよい。あるいはシリアルクロックＣＫｓは、差動入力信号ＩＮＰ／ＩＮＮに埋め込まれてもよく（ＣＤＲ方式）、この場合、受信デバイス６００にはＣＤＲ回路が設けられる。シリアルパラレル変換器６０６はシリアルデータＤｓをパラレルデータＤｐに変換し、受信デバイス６００の内部回路６０８に供給する。

受信デバイス６００は、波形評価に関連して、評価回路６１０、メモリ６２０、インタフェース回路６２２を備える。評価回路６１０は、レシーバ回路６０２から出力される内部差動信号ＩＮＴＰ／ＩＮＴＮをサンプリングし、内部差動信号ＩＮＴＰ／ＩＮＴＮの波形に関する評価データＤ_ＥＶＡＬを生成する。受信デバイス６００は、評価データＤ_ＥＶＡＬを外部に提供可能に構成される。

メモリ６２０は、評価データＤ_ＥＶＡＬを格納するレジスタである。メモリ６２０は、インタフェース回路６２２と接続されており、外部回路６からアクセス可能となっている。インタフェース回路６２２には、Ｉ^２Ｃ（Inter IC）インタフェースやＳＰＩ（Serial Peripheral Interface）などを用いることができる。なお外部回路６は、差動伝送システム１の設計段階においてのみ接続してもよい。

以上が受信デバイス６００の構成である。続いてその動作を説明する。

＜通常の動作時＞
評価回路６１０は無効化され（ディセーブル）、レシーバ回路６０２の出力である内部差動信号ＩＮＴＰ／ＩＮＴＮは、ラッチ回路６０４に入力され、パラレルデータＤｐが内部回路６０８に供給される。

＜差動伝送システム１の評価＞
差動伝送システム１の設計評価時において、評価回路６１０が有効化される（イネーブル）。送信デバイス１０から受信デバイス６００には、差動シリアルデータのテストパターンが伝送される。テストパターンはさまざまな遷移のパターンを含むよう生成され、たとえば擬似ランダム信号（ＰＲＢＳ：Pseudo Random Binary Sequence）を用いることができる。

評価回路６１０は、テストパターンの波形に関する評価データＤ_ＥＶＡＬを生成し、メモリ６２０に格納する。テストが終了後、外部回路６はメモリ６２０にアクセスし、評価データＤ_ＥＶＡＬを読み出す。

以上が受信デバイス６００の動作である。この受信デバイス６００によれば、波形の評価に必要なハードウェアの一部を受信デバイスに実装することにより、簡易に波形評価が可能となる。すなわち図２のように高価な測定器４が不要となる。

また図３の受信デバイス６００によれば、図２の受信デバイス２０と比べて波形出力用のモニタピンＭＯＮＰ／ＭＯＮＮは不要となり、チップ面積あるいはパッケージ面積を削減できる。一方、多くの受信デバイス６００はＩ^２Ｃインタフェースを備えており、それらを流用することで、図３のインタフェース回路６２２およびそれに付随するピン（ＳＤＡ、ＳＣＬ）は、回路面積を増加させない。

続いて、評価データについて説明する。
好ましくは評価データＤ_ＥＶＡＬは、内部差動信号ＩＮＴのアイパターンを示す。図４は、アイパターンの一例を示す図である。アイパターンは、内部差動信号ＩＮＴＰ／ＩＮＴＮの波形の遷移を多数サンプリングし、重ね合わせたものである。図４の例では、連続する２個のデータシンボルの波形を重ねている。

図５（ａ）、（ｂ）は、評価データＤ_ＥＶＡＬの一例を説明する図である。図５（ａ）のアイパターンには、複数の遷移に対応する複数の波形が含まれる。評価回路６１０は、複数の波形それぞれを時間軸方向のＭ個（ここではＭ＝８）の異なるタイミングｔ_１～ｔ_８でサンプリングし、デジタイズしてもよい。各波形は、振幅方向にはＮビット（２^Ｎ階調）で量子化される。このとき、図５（ｂ）に示すように、時間軸方向を列、振幅方向を行とするＭ×２^Ｎ（この例では８×８）のマトリクスを考えることができる。評価回路６１０は、マトリクスのうち、波形が通過した要素に第１値（たとえば値１）をマークし、いずれの波形も通過しない要素に第２値（たとえば値０）をマークする。すべての波形についてマークすることにより、評価データＤ_ＥＶＡＬを得ることができる。

時間軸方向の分解能Ｍ（サンプリング周波数）は、シリアルデータの周波数ｆｓの４倍～３２倍程度であってもよいまた振幅方向の分解能Ｎは３～８ビット程度であってもよい。

この評価データＤ_ＥＶＡＬのデータ量は、Ｍ×２^Ｎビットでよいため、メモリ６２０のサイズを小さくできるという利点がある。

図６は、評価回路６１０の構成例を示す回路図である。評価回路６１０は、Ａ／Ｄコンバータ６１２、タイミング発生器６１４、マッピング回路６１６を含む。Ａ／Ｄコンバータ６１２は、差動入力を有し、ストローブ信号ＳＴＲＢに応じたタイミングで内部差動信号ＩＮＴＰ／ＩＮＴＮをデジタル値に変換する。タイミング発生器６１４は、Ａ／Ｄコンバータ６１２によるサンプリングタイミングを指示するストローブ信号ＳＴＲＢを生成する。タイミング発生器６１４は、受信デバイス６００の外部から与えられる基準クロックＣＫ_ＲＥＦを逓倍し、ストローブ信号ＳＴＲＢを生成するＰＬＬ回路を含んでもよい。あるいはタイミング発生器６１４は、差動入力ピンＩＮＰ／ＩＮＮに入力される差動入力信号（シリアルデータ）に埋め込まれるクロックを抽出し、当該クロックを逓倍してストローブ信号ＳＴＲＢを生成してもよい。

マッピング回路６１６は、Ａ／Ｄコンバータ６１２が生成するデジタル値にもとづいて、メモリ６２０に格納される図５（ｂ）の評価データＤ_ＥＶＡＬのマトリクスＭＴＲＸの要素をマーキングする。たとえばマトリクスの要素の初期値をゼロとする。サンプリングタイミングｔ_ｉ（ｉ＝１，２，…Ｍ）において、デジタル値がＸ（Ｘ＝１，…，２^Ｎ）であるとき、要素（ｉ，Ｘ）に１をマークする。これを繰り返すことにより、評価データＤ_ＥＶＡＬが生成される。

図７（ａ）は、評価回路６１０の第１動作例を説明するタイムチャートである。Ａ／Ｄコンバータ６１２の最大動作周波数が、内部差動信号ＩＮＴＰ／ＩＮＴＮの周波数より十分に高い場合、ストローブ信号ＳＴＲＢの周波数をｆｓ×Ｍ（図７（ａ）ではＭ＝４）としてもよい。

図７（ｂ）は、評価回路６１０の第２動作例を説明するタイムチャートである。Ａ／Ｄコンバータ６１２の最大動作周波数が、内部差動信号ＩＮＴＰ／ＩＮＴＮの周波数と同程度の場合、ストローブ信号ＳＴＲＢの周波数をｆｓ（図７（ｂ）ではＭ＝８）としてもよい。このストローブ信号ＳＴＲＢの位相をｔ_１，ｔ_２，・・・ｔ_Ｍとシフトさせることにより、評価データＤ_ＥＶＡＬを生成できる。

図７（ｃ）は、評価回路６１０の第３動作例を説明するタイムチャートである。評価回路６１０は、並列に動作する複数（ここでは２個）のＡ／Ｄコンバータを備えてもよい。この場合、第１のＡ／Ｄコンバータによって、時刻ｔ_ｉ（ｉ＝１，２，…）の波形を、第２のＡ／Ｄコンバータによって、時刻ｔ_ｊ（ｊ＝１，２，…、ただしｊ≠ｉ）の波形をサンプリングする動作を繰り返してもよい。この動作を、ｉ，ｊをシフトさせながら繰り返すことにより、評価データＤ_ＥＶＡＬを生成できる。

図８は、評価回路６１０の別の構成例を示す回路図である。タイミング発生器６３２は、位相が制御可能なストローブ信号ＳＴＲＢを生成する。タイミング発生器６３２は、ＰＬＬ回路で構成してもよいし、ＣＤＲ回路であってもよい。たとえばタイミング発生器６３２は、多相クロックを生成し、マルチプレクサによって選択した相を、ストローブ信号ＳＴＲＢとして出力してもよい。

ラッチ回路６３０は、差動入力のラッチ型コンパレータであり、ストローブ信号ＳＴＲＢのタイミングで、内部差動信号ＩＮＴＰ／ＩＮＴＮの状態をラッチし、シリアルデータＤ_Ｓを生成する。ラッチ回路６３０は、ラッチ回路６０４と兼用されてもよいし、ラッチ回路６０４とは別個に設けられてもよい。

パターン発生器６３６は、受信デバイス６００が受信するシリアル信号の期待値Ｄ_ＥＸＰを含む期待値パターンを生成する。デジタルコンパレータ６３４は、ラッチ回路６３０によりラッチされたシリアルデータＤ_Ｓと期待値データＤ_ＥＸＰをビット毎に比較し、パス、フェイルを示す判定データＤ_Ｊを生成する。タイミング発生器６３２が生成するストローブ信号ＳＴＲＢのタイミングを、図５（ａ）に示すように時間軸方向にｔ_１，ｔ_２，…，ｔ_８とシフトさせていくと、アイ開口のセンターから外れるに従い、フェイルの割合が増大していく。データ処理部６３８は、ストローブ信号ＳＴＲＢのタイミングと、フェイルの割合（あるいはパスの割合）の関係を評価データＤ_ＥＶＡＬとして出力してもよい。この評価データＤ_ＥＶＡＬは、時間軸方向の開口率すなわちタイミングマージンを示す。

Ｄ／Ａコンバータ６４６は、制御コードＣＯＤＥに応じたしきい値電圧Ｖ_ＴＨを生成する。コンパレータ６４０、６４２はそれぞれ、内部差動信号ＩＮＴＰ，ＩＮＴＮを、ストローブ信号ＳＴＲＢが示すタイミングで、しきい値電圧Ｖ_ＴＨと比較する。たとえばストローブ信号ＳＴＲＢのタイミングを、シンボルのセンター（ｔ_４あるいはｔ_５）に固定して、制御コードＣＯＤＥすなわちしきい値電圧Ｖ_ＴＨを変化させることにより、振幅方向の開口率を検出することができる。この開口率を、評価データＤ_ＥＶＡＬとしてもよい。

あるいは、しきい値電圧Ｖ_ＴＨとストローブ信号ＳＴＲＢのタイミングをマトリクス的に変化させれば、図５（ｂ）に示す評価データＤ_ＥＶＡＬを生成することができる。

続いて受信デバイス６００の用途を説明する。

＜双方向伝送システム１００の構成＞
図９は、双方向伝送システム１００のブロック図である。双方向伝送システム１００は、差動伝送路１０２を介して接続される第１回路２００および第２回路３００を備える。第１回路２００は、差動伝送路１０２の対応する一端と、キャパシタＣ１Ｐ／Ｃ１Ｎを介して結合され、第２回路３００は、差動伝送路１０２の対応する一端と、キャパシタＣ２Ｐ／Ｃ２Ｎを介して結合される。

第１回路２００と第２回路３００は、双方向にシリアル伝送可能であるが、第１回路２００から第２回路３００への伝送レートと、第２回路３００から第１回路２００への伝送レートと、は異なっていてよい。たとえば第１回路２００から第２回路３００へは、画像データなどの大容量データを数Ｇｂｐｓで伝送し、第２回路３００から第１回路２００へは、第１回路２００あるいは第１回路２００に接続される他の回路を制御するためのデータが、数十Ｍｂｐｓで伝送される。

＜第１回路２００の構成＞
第１回路２００は、第１ドライバ２０２、第１レシーバ２０４、コントローラ２０６、パラレルシリアル変換器２１０、シリアルパラレル変換器２１２を備える。

第１回路２００の内部（あるいは外部）において、第２回路３００に送信すべき第１パラレルデータＤ１Ｐ_ＴＸが生成される。第１パラレルデータＤ１Ｐ_ＴＸの内容は特に限定されず、画像データやオーディオデータ、あるいはその他のデータを含みうる。パラレルシリアル変換器２１０は、第１パラレルデータＤ１Ｐ_ＴＸを第１シリアルデータＤ１Ｓ_ＴＸに変換する。第１ドライバ２０２は、差動伝送路１０２の一端とキャパシタを介してＡＣカップリングされ、第１シリアルデータＤ１Ｓ_ＴＸに応じて差動伝送路１０２を駆動する。かくして第１シリアルデータＤ１Ｓが、第１回路２００から第２回路３００に送信される。

また、第２回路３００から第１回路２００へは、第２シリアルデータＤ２Ｓが送信される。第１レシーバ２０４は、差動伝送路１０２の一端とカップリングされ、第２回路３００から送信された第２シリアルデータＤ２Ｓを受信する。

コントローラ２０６は、第２シリアルデータＤ２Ｓに含まれる制御信号ＣＴＲＬにもとづいて、第１回路２００の状態、あるいは第１回路２００に接続される外部の回路を制御する。具体的には、受信した第２シリアルデータＤ２Ｓ_ＲＸは、シリアルパラレル変換器２１２によって第２パラレルデータＤ２Ｐ_ＲＸに変換され、第２パラレルデータＤ２Ｐ_ＲＸから制御信号ＣＴＲＬ１が抽出してもよい。以上が第１回路２００の構成である。

＜第２回路３００の構成＞
続いて第２回路３００の構成を説明する。第２回路３００は、上述の受信デバイス６００に加えて、第２ドライバ３０６およびパラレルシリアル変換器３１２を含む。

受信デバイス６００は差動伝送路１０２の他端とカップリングされ、第１回路２００から送信された第１シリアルデータＤ１Ｓを受信する。シリアルパラレル変換器６０６は、ラッチ回路６０４がラッチした第１シリアルデータＤ１Ｓ_ＲＸを第１パラレルデータＤ１Ｐ_ＲＸに変換する。第１パラレルデータＤ１Ｐ_ＲＸは、内部回路６０８へと供給される。

パラレルシリアル変換器３１２は、第１回路２００に送信すべき制御信号ＣＴＲＬを受け、それを含む第２シリアルデータＤ２Ｓ_ＴＸに変換する。第２ドライバ３０６は、差動伝送路１０２の他端とカップリングされ、制御信号ＣＴＲＬを含む第２シリアルデータＤ２Ｓ_ＴＸに応じて差動伝送路１０２を駆動する。以上が第２回路３００の構成である。

図１０は、図９の双方向伝送システム１００を備える画像処理システム４００のブロック図である。

画像処理システム４００は、複数のカメラ４０２と、ＳＯＣ（System on Chip）４０４とを備える。ＳＯＣ４０４は、複数のカメラ４０２から得られた画像データＩＭＧに対して、所定の画像処理を施す。またＳＯＣ４０４は、複数のカメラ４０２に対して、それらを制御するための信号（カメラ制御信号）を供給する。たとえば複数のカメラ４０２の撮像タイミングは、カメラ制御信号のひとつである同期信号ＳＹＮＣにもとづいて同期がとられる。図６には２個のカメラを示すが、より多くのカメラ４０２が設けられてもよいし、カメラは１個でもよい。

カメラ４０２とＳＯＣ４０４の距離が遠い場合、カメラ４０２が内蔵するインタフェース回路では、ＳＯＣ４０４に対して画像データＩＭＧを正確に送信することが難しい。反対に、ＳＯＣ４０４が内蔵するインタフェース回路では、カメラ４０２に対してカメラ制御信号を正確に伝送することが難しい。このような用途において、上述の双方向伝送システム１００が好適に利用できる。

双方向伝送システム４０６は、カメラ４０２とＳＯＣ４０４の間に設けられ、図９の双方向伝送システム１００のアーキテクチャを用いて構成されている。双方向伝送システム４０６は、カメラ４０２の画像データＩＭＧを、第１シリアルデータＤ１ＳとしてＳＯＣ４０４に伝送する。また双方向伝送システム１００は、同期信号ＳＹＮＣを含む第２シリアルデータＤ２Ｓをカメラ４０２に送信する。

双方向伝送システム４０６は、シリアライザ回路４１０、デシリアライザ回路４２０、差動伝送路４３０を備える。シリアライザ回路４１０は、第１回路２００に相当し、デシリアライザ回路４２０は第２回路３００に相当し、差動伝送路４３０は差動伝送路１０２に相当する。

通常の動作モードにおいてシリアライザ回路４１０は、カメラ４０２からの画像データＩＭＧを受け、第１シリアルデータＤ１Ｓに変換して、デシリアライザ回路４２０に送信する。デシリアライザ回路４２０は、第１シリアルデータＤ１Ｓを受信し、画像データＩＭＧをＳＯＣ４０４に供給する。

また通常の動作モードにおいてデシリアライザ回路４２０は、ＳＯＣ４０４からのカメラ制御信号（同期信号ＳＹＮＣ）を受け、それを第２シリアルデータＤ２Ｓに変換して、シリアライザ回路４１０に送信する。

画像処理システム４００の設計段階において、デシリアライザ回路４２０の内部差動信号ＩＮＴＰ／ＩＮＴＮの波形測定が行われる。図３の外部回路６は、図１０のＳＯＣ４０４であってもよいし、ＳＯＣ４０４の代わりに接続される別の回路であってもよい。

図１１は、図１０の画像処理システム４００を備える自動車を示す図である。自動車５００は、複数のカメラ４０２を備える。各カメラ４０２は、双方向伝送システム４０６を介してＳＯＣ４０４と接続される。たとえばＳＯＣ４０４は、自動車５００の走行状態に応じて、複数のカメラ４０２を処理する。たとえばＳＯＣ４０４は、バック走行時には、後方のカメラ４０２Ｂの画像を、車載ディスプレイ５０２に表示する。駐車する際にアラウンドビューモードが選択されると、またＳＯＣ４０４は、複数のカメラ４０２の画像を合成し、合成後の画像を車載ディスプレイ５０２に表示する。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

＜変形例＞
実施の形態では、アイパターンを２値のマトリクスの形式で表現したがその限りでない。たとえば、評価データＤ_ＥＶＡＬは、アイパターンに含まれる複数の遷移波形データそのものを含んでもよい。アイパターンにＫ個の遷移波形が含まれ、各波形を振幅方向に２^Ｎビット、時間軸方向にＭ点で量子化するとき、評価データＤ_ＥＶＡＬのデータ量は、Ｋ×２^Ｎ×Ｍビットとなる。あるいは、評価データＤ_ＥＶＡＬは、時刻ｔ_１～ｔ_Ｍそれぞれについて、振幅を階級とするヒストグラムとして内部波形信号ＩＮＴＰ／ＩＮＴＮを表現してもよい。

また評価データＤ_ＥＶＡＬは、アイパターン以外の形式で、内部差動信号ＩＮＴＰ／ＩＮＴＮを表現してもよい。

図８の評価回路６１０において、振幅方向の評価が不要の場合には、コンパレータ６４０、コンパレータ６４２、Ｄ／Ａコンバータ６４６を省略してもよい。反対に、図８の評価回路６１０において、時間軸方向の評価が不要な場合には、ラッチ回路６３０、デジタルコンパレータ６３４、パターン発生器６３６を省略してもよい。

実施の形態では、入力信号ＩＮＰ／ＩＮＮおよび内部信号ＩＮＴＰ／ＩＮＴＮがいずれも差動信号であったがその限りでなく、本発明はシングルエンドの入力信号を伝送するシステムにも適用可能である。

図６では、Ａ／Ｄコンバータを用いて評価回路６１０を構成したがその限りでなく、たとえばＡ／Ｄコンバータに代えて、可変のしきい値電圧を生成する可変電圧源あるいはＤ／Ａコンバータと、しきい値電圧Ｖ_ＴＨを内部信号と比較するコンパレータの組み合わせを用いてもよい。たとえば、あるストローブタイミング_ｔｉにおいて、しきい値電圧Ｖ_ＴＨを段階的に変化させることにより、アイ開口の最小値、最大値を検出できる。この測定をストローブタイミングｔ_ｊをシフトしながら繰り返すことにより、アイ開口の形状を取得できる。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用の一側面を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

本発明は、データ伝送技術に関する。

１ 差動伝送システム
２ 差動伝送路
４ 波形測定器
６ 外部回路
１０ 送信デバイス
２０ 受信デバイス
２４ ラッチ回路
２６ シリアルパラレル変換器
２８ 出力バッファ
６００ 受信デバイス
６０２ レシーバ回路
６０４ ラッチ回路
６０６ シリアルパラレル変換器
６０８ 内部回路
６１０ 評価回路
６１２ Ａ／Ｄコンバータ
６１４ ＰＬＬ回路
６１６ マッピング回路
６２０ メモリ
６２２ インタフェース回路
１００ 双方向伝送システム
１０２ 差動伝送路
２００ 第１回路
２０２ 第１ドライバ
２０４ 第１レシーバ
２１０ パラレルシリアル変換器
２１２ シリアルパラレル変換器
３００ 第２回路
３０６ 第２ドライバ
３１２ パラレルシリアル変換器
Ｄ１Ｐ 第１パラレルデータ
Ｄ１Ｓ 第１シリアルデータ
ＣＴＲＬ 制御信号
Ｄ２Ｓ 第２シリアルデータ
４００ 画像処理システム
４０２ カメラ
４０４ ＳＯＣ
４０６ 双方向伝送システム
４１０ シリアライザ回路
４２０ デシリアライザ回路
４３０ 差動伝送路
５００ 自動車
５０２ 車載ディスプレイ

Claims (11)

1. 伝送路と接続される入力ピンと、
   前記入力ピンに入力される入力信号を受けるレシーバ回路と、
   前記レシーバ回路が出力する内部信号をラッチするラッチ回路と、
   前記内部信号をサンプリングし、前記内部信号のアイパターンに関する評価データを生成する評価回路と、
   前記アイパターンを時間を第１軸、振幅を第２軸とするマトリクスとして記述する前記評価データを記録するメモリと、
   を備え、前記評価データを外部に提供可能に構成され、
   前記評価回路は、
   サンプリングタイミングを指示するストローブ信号を生成するタイミング発生器と、
   前記ストローブ信号に応答して、前記内部信号をデジタル信号に変換するＡ／Ｄコンバータと、
   前記Ａ／Ｄコンバータが生成する前記デジタル信号にもとづいて、前記メモリに格納される前記マトリクスの要素をマーキングするマッピング回路と、
   を備えることを特徴とする受信デバイス。
2. 前記ストローブ信号は、前記内部信号の整数倍の周波数を有することを特徴とする請求項１に記載の受信デバイス。
3. 前記ストローブ信号は、前記内部信号の整数倍の周波数を有し、
   前記タイミング発生器は、前記ストローブ信号の位相を、所定の時間区間毎にシフトさせることを特徴とする請求項１または２に記載の受信デバイス。
4. 前記Ａ／Ｄコンバータは複数であり、
   前記タイミング発生器は、複数の前記Ａ／Ｄコンバータそれぞれに、位相が互いにシフトした前記ストローブ信号を供給することを特徴とする請求項１または２に記載の受信デバイス。
5. 前記タイミング発生器は、外部からの基準クロックを逓倍して前記ストローブ信号を生成するＰＬＬ（Phase Locked Loop）回路を含むことを特徴とする請求項１から４のいずれかに記載の受信デバイス。
6. 前記タイミング発生器は、前記入力信号に埋め込まれている基準クロックを逓倍して前記ストローブ信号を生成するＰＬＬ（Phase Locked Loop）回路を含むことを特徴とする請求項１から４のいずれかに記載の受信デバイス。
7. 前記メモリと接続されるインタフェース回路をさらに備えることを特徴とする請求項１から６のいずれかに記載の受信デバイス。
8. 前記入力ピンを介して前記伝送路とカップリングされ、制御信号を含むシリアルデータに応じて前記伝送路を駆動するドライバをさらに備えることを特徴とする請求項１から７のいずれかに記載の受信デバイス。
9. 前記入力信号および前記内部信号は、差動信号であることを特徴とする請求項１から８のいずれかに記載の受信デバイス。
10. 送信デバイスと、
    前記送信デバイスと伝送路を介してカップリングされる請求項１から９のいずれかに記載の受信デバイスと、
    を備えることを特徴とする伝送システム。
11. 少なくともひとつのカメラと、
    前記カメラからの画像を伝送する請求項１０に記載の伝送システムと、
    を備えることを特徴とする自動車。

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