JP7057034B1 - 半導体メモリセル及び半導体メモリ装置 - Google Patents

Abstract

プレート線ＰＬと、ワード線ＷＬと、ソース線ＳＬと、ビット線ＢＬ０～３と、に印加する電圧を制御して、チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により形成した正孔群を保持するデータ保持動作と、前記プレート線ＰＬと、前記ワード線ＷＬと、前記ソース線ＳＬと、ビット線ＢＬ０～３と、に印加する電圧を制御して、前記正孔群を前記チャネル半導体層の内部から除去するデータ消去動作と、を行う、メモリセルＣＬ０～ＣＬ３が複数個行列状に配列するブロックがあり、前記メモリ消去動作の際に前記ブロック内の全てのメモリセルＣＬ０～ＣＬ３に対して、前記正孔群を前記チャネル半導体層の内部から除去するデータ消去動作と、を行う、半導体素子を用いたメモリ装置である。

Description

本発明は、半導体素子を用いた半導体メモリセル及び半導体メモリ装置に関する。

近年、ＬＳＩ（Large Scale Integration）技術開発において、メモリ素子の高集積化と高性能化が求められている。

通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献７を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。

図１０（ａ）～（ｄ）に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図１１（ａ）と（ｂ）に、動作上の問題点を、図１２（ａ）～（ｃ）に、読出し動作を示す（例えば、非特許文献７～１０を参照）。図１０（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１００に形成され、ソース線ＳＬが接続されるソースＮ⁺層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ⁺層」と称する。）、ビット線ＢＬが接続されるドレインＮ⁺層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０のフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０が１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ₂層１０１が接している。このＭＯＳトランジスタ１１０、１個で構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０を飽和領域で動作させる。すなわち、ソースＮ⁺層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ⁺層１０４までには、到達していない。このようにドレインＮ⁺層に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０を動作させると、ドレインＮ⁺層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ⁺層１０３からドレインＮ⁺層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される。発生した大部分の電子（図示せず）は、ドレインＮ⁺層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ⁺層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ⁺層１０３に放電する。ここで、Ｖｂは、ソースＮ⁺層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図１０（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。

次に、図１０（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０と“０”書込みのメモリセル１１０が存在する。図１０（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ⁺層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ⁺層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０（図１０（ｂ））と、生成された正孔が吐き出されたメモリセル１１０（図１０（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０のフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、“１”書込みのメモリセル１１０のしきい値電圧は、“０”書込みのメモリセル１１０のしきい値電圧よりも低くなる。その様子を図１０（ｄ）に示している。

次に、この１個のＭＯＳトランジスタ１１０で構成されたメモリセルの動作上の問題点を図１１（ａ）と（ｂ）を用いて、説明する。図１１（ａ）に示すように、フローティングボディの容量Ｃ_FBは、ワード線の接続されたゲートとフローティングボディと間の容量Ｃ_WLと、ソース線の接続されたソースＮ⁺層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量C_SLと、ビット線の接続されたドレインＮ⁺層１０４とフローティングボディ１０２との間のＰＮ接合の接合容量C_BLとの総和で、
C_FB = C_WL + C_BL + C_SL （８）
で表される。また、ワード線の接続されたゲートとフローティングボディと間の容量結合比β_WLは、
β_WL＝Ｃ_WL／（C_WL + C_BL + C_SL） （９）
で表される。したがって、読出し時または書込み時にワード線電圧Ｖ_WLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図１１（ｂ）に示している。読出し時、または、書込み時にワード線電圧Ｖ_WLが０ＶからＶ_WLHに上昇すると、フローティングボディ１０２の電圧Ｖ_FBは、ワード線電圧が変化する前の初期状態の電圧Ｖ_FB1からＶ_FB2へ、ワード線との容量結合によって上昇する。その電圧変化量ΔＶ_FBは、
ΔＶ_FB ＝ Ｖ_FB2 － Ｖ_FB1
＝ β_WL ×Ｖ_WLH （１０）
で表される。
ここで、式（９）のβ_WLにおいて、Ｃ_WLの寄与率が大きく、例えば、Ｃ_WL：Ｃ_BL：Ｃ_SL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線ＷＬとフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β_WL＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ１０２の“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。

図１２（ａ）～（ｃ）は読出し動作を示しており、図１２（ａ）は、“１”書込み状態を、図１２（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、図１２（ｃ）に示すように、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ないため、実際にキャパシタを有しない、ＤＲＡＭメモリセルの製品化が困難な状況にあった。

特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報

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ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティングのＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。

上記の課題を解決するために、本発明に係る半導体メモリセルは、
基板に形成された第１の不純物ウェル層と、前記第１の不純物ウェル層内に形成された第２の不純物ウェル層を備え、
前記第２の不純物ウェル層の上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
前記半導体母体の側面の一部または全てを囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
前記第１のゲート絶縁層を覆う第１のゲート導体層と、
前記第２のゲート絶縁層を覆う第２のゲート導体層と、
前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層と、
を有し、
前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により形成した正孔群を保持し、
前記チャネル半導体層の電圧を、前記第１の不純物層と、前記第２の不純物層の、一方もしくは両方の電圧より、第１のデータ保持電圧とする、メモリ書込み動作を行い、
前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに印加する電圧を制御して、前記第１の不純物層と前記第２の不純物層の一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとり、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とする、メモリ消去動作を行い、
ことを特徴とする（第１発明）。

上記第１発明において、前記基板は、Ｐ型半導体基板であり、前記第１の不純物ウェル層は、Ｎ型半導体層であり、前記第２の不純物ウェル層は、Ｐ型半導体層であり、前記消去動作時に前記Ｐ型第２の不純物ウェル層に負電圧が印加される、ことを特徴とする（第２発明）

上記第１又は第２発明において、前記第１のゲート導体層と、前記チャネル半導体層との間、の第１のゲート容量が、前記第２のゲート導体層と、前記チャネル半導体層との間、の第２のゲート容量よりも大きいことを特徴とする（第３発明）。

本発明に係る半導体メモリ装置は、上記第１乃至第３発明のいずれかの半導体メモリセルを行列状に複数個配列してブロックとし、前記メモリ消去動作の際に前記ブロック内の全ての前記半導体メモリセルに対して、前記第１の不純物層と前記第２の不純物層の一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとり、ブロック消去動作を行うことを特徴とする（第４発明）。

上記の第４発明において、
前記第１の配線導体層はソース線であり、前記第２の配線導体層はビット線であり、前記第３の配線導体層と前記第４の配線導体層は一方がワード線で他方が第１の駆動制御線であり、
前記ソース線は、前記ブロック内で共通であり、
前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、選択的に前記ブロック消去動作および前記メモリ書き込み動作を行う、
ことを特徴とする（第５発明）。

上記第４又は第５発明において、
前記ブロックの物理アドレスと論理アドレスを対応させる論物変換テーブルと、前記論物変換テーブルを管理するコントローラ回路を含み、
前記論物変換テーブルと、前記コントローラ回路の一方もしくは両方が前記ブロック外、もしくは、前記ブロック内のいずれかに設けられている、
ことを特徴とする（第６発明）。

上記の第４乃至第６発明のいずれかにおいて、前記ブロック消去動作は、前記ブロック内の前記ソース線に消去電圧を印加し、前記ビット線をフローティング状態にすることを特徴とする（第７発明）。

上記第４乃至第７発明のいずれかのブロックが複数設けられ、
さらに消去電圧発生回路と、レベル変換回路とを含み、
前記ブロック消去において、前記消去電圧発生回路の出力の消去電圧を、前記レベル変換回路を介して、選択的に消去される第１のブロック内の前記第１の不純物層と前記第２の不純物層の一方もしくは両方に印加し、前記正孔群のうちの残存正孔群を抜きとり、ブロック消去動作を行い、
接地電圧を、前記レベル変換回路を介して、選択的に消去されない第２のブロック内の前記第１の不純物層と前記第２の不純物層の一方もしくは両方に印加して、ブロック消去動作を行わない、
ことを特徴とする（第８発明）。

第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置のプレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック・フラッシュ・メモリセル領域の断面構造図である。 第２実施形態に係るダイナミック・フラッシュ・メモリセルの消去バイアス発生回路の回路図である。 第３実施形態に係るダイナミック フラッシュ回路のブロック消去動作を説明するための図である。 第３実施形態に係るダイナミック フラッシュ回路のブロック消去動作を説明するための図である。 第３実施形態に係るダイナミック フラッシュ回路のブロック消去動作を説明するための図である。 第４実施形態に係るダイナミック フラッシュ回路のブロック書き換え動作とブロック消去動作を説明するための図である。 第４実施形態に係るダイナミック フラッシュ回路のブロック書き換え動作とブロック消去動作を説明するための図である。 第４実施形態に係るダイナミック フラッシュ回路のブロック書き換え動作とブロック消去動作を説明するための図である。 第４実施形態に係るダイナミック フラッシュ回路のブロック書き換え動作とブロック消去動作を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書込み動作を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。

以下、本発明に係る半導体メモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の実施形態について、図面を参照しながら説明する。

（第１実施形態）
図１～図６を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する。そして、図３を用いてデータ書込み動作メカニズムを、図４を用いてデータ消去動作メカニズムを、図５を用いてデータ読出し動作メカニズムを説明する。

図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１（特許請求の範囲の「基板」の一例である）上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するシリコン半導体柱２（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）（特許請求の範囲の「半導体母体」の一例である）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ⁺層３ａ、３ｂ（特許請求の範囲の「第１の不純物層」、「第２の不純物層」の一例である）が形成されている。このソース、ドレインとなるＮ⁺層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７（特許請求の範囲の「チャネル半導体層」の一例である）となる。このチャネル領域７を囲むように第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ⁺層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを囲むように第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６（特許請求の範囲の「第１の絶縁層」の一例である）により分離されている。そして、Ｎ⁺層３ａ、３ｂ間のチャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネルＳｉ層７ａ（特許請求の範囲の「第１のチャネル半導体層」の一例である）と、第２のゲート絶縁層４ｂで囲まれた第２のチャネルＳｉ層７ｂ（特許請求の範囲の「第２のチャネル半導体層」の一例である）と、よりなる。これによりソース、ドレインとなるＮ⁺層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセル１０が形成される。そして、ソースとなるＮ⁺層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ドレインとなるＮ⁺層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａは第１の駆動制御線（特許請求の範囲の「第１の駆動制御線」の一例である）であるプレート線ＰＬに、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。

なお、図１では、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるように第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層、５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくしてもよい。

図２（ａ）～（ｃ）は、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。

図２（ａ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造図を主要部分のみを簡略化して示している。ダイナミック フラッシュ メモリセルには、ビット線ＢＬ、ワード線ＷＬ、プレート線ＰＬ、ソース線ＳＬが接続されており、その電圧状態によって、チャネル領域７の電位状態が決まる。

図２（ｂ）は、それぞれの容量関係を説明するための図である。チャネル領域７の容量Ｃ_FBは、ワード線ＷＬの接続されたゲート５ｂとチャネル領域７との間の容量Ｃ_WLと、プレート線ＰＬの接続されたゲート５ａとチャネル領域７との間の容量Ｃ_PLと、ソース線ＳＬの接続されたソースＮ⁺層３ａとチャネル領域７との間のＰＮ接合の接合容量C_SLと、ビット線ＢＬの接続されたドレインＮ⁺層３ｂとチャネル領域７との間のＰＮ接合の接合容量C_BLとの総和で、
C_FB = C_WL + C_PL + C_BL + C_SL （１）
で表される。
したがって、ワード線ＷＬとチャネル領域７間のカップリング率β_WL、プレート線ＰＬとチャネル領域７との間のカップリング率β_PL、ビット線ＢＬとチャネル領域７との間のカップリング率β_BL、ソース線ＳＬとチャネル領域７との間のカップリング率β_SLは、以下でそれぞれ表される。
β_WL＝ Ｃ_WL / (Ｃ_WL + C_PL＋ Ｃ_BL ＋ Ｃ_SL) （２）
β_PL＝ Ｃ_PL / (Ｃ_WL + C_PL＋ Ｃ_BL ＋ Ｃ_SL) （３）
β_BL＝ Ｃ_BL / (Ｃ_WL + C_PL＋ Ｃ_BL ＋ Ｃ_SL) （４）
β_SL＝ Ｃ_SL / (Ｃ_WL + C_PL＋ Ｃ_BL ＋ Ｃ_SL) （５）
ここで、Ｃ_PL ＞Ｃ_WL であるため、β_PL＞β_WLとなる。

図２（ｃ）は、ワード線ＷＬの電圧Ｖ_WLが、読出し動作と書込み動作で、上昇し、その後に下降する時のチャネル領域７の電圧Ｖ_FBの変化を説明するための図である。ここで、ワード線ＷＬの電圧Ｖ_WLが、０Ｖから高電圧状態Ｖ_WLHに上がった時に、チャネル領域７の電圧Ｖ_FBが、低電圧状態Ｖ_FBLから高出圧状態Ｖ_FBHになったときの電位差ΔＶ_FBは、以下となる。
ΔＶ_FB＝Ｖ_FBH－Ｖ_FBL
＝β_WL×Ｖ_WLH （６）
ワード線ＷＬとチャネル領域７との間のカップリング率β_WLが小さく、プレート線ＰＬとチャネル領域７との間のカップリング率β_PLが大きいため、ΔＶ_FBは、小さく、ワード線ＷＬの電圧Ｖ_WLが、読出し動作と書込み動作で、上下しても、チャネル領域７の電圧Ｖ_FBは、殆ど変化しない。

図３（ａ）～（ｄ）に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図３（ａ）に書込み動作のメカニズム、図３（ｂ）にビット線ＢＬ、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、とフローティングボディＦＢとなっているチャネル領域７の動作波形を示す。時刻Ｔ０で、ダイナミック フラッシュ メモリセルは、“０”消去状態にあり、チャネル領域７の電圧は、Ｖ_FB“０”となっている。また、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬには、Ｖｓｓが、プレート線ＰＬには、Ｖ_PLLが印加している。ここで、例えば、Ｖｓｓは０Ｖで、Ｖ_PLLは、２Ｖである。次に時刻Ｔ１～Ｔ２で、ビット線ＢＬがＶｓｓからＶ_BLHへと上がると、例えば、Ｖｓｓが０Ｖの場合、チャネル領域７の電圧は、ビット線ＢＬとチャネル領域７との容量結合により、Ｖ_FB“０”＋β_BL×Ｖ_BLHとなる。

引き続き、図３（ａ）と（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ３～Ｔ４で、ワード線ＷＬがＶｓｓからＶ_WLHへと上がる。これにより、ワード線ＷＬの接続された第２のゲート導体層５ｂがチャネル領域７を取り囲む第２のＮチャネルＭＯＳトランジスタの“０”消去のしきい値電圧をＶｔ_WL“０”とすると、ワード線ＷＬの上昇に伴い、ＶｓｓからＶｔ_WL“０”までは、ワード線ＷＬとチャネル領域７との間の第２の容量結合により、チャネル領域７の電圧は、Ｖ_FB“０”＋β_BL×Ｖ_BLH＋β_WL×Ｖｔ_WL“０”となる。ワード線ＷＬがＶｔ_WL“０”以上に上昇すると、第２のゲート導体層５ｂの内側のチャネル領域７に環状の反転層１２ｂが形成され、ワード線ＷＬとチャネル領域７との間の第２の容量結合を遮る。

引き続き、図３（ａ）と（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ３～Ｔ４で、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、Ｖ_PLL＝２Ｖを固定入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂを、例えば、Ｖ_WLH＝４Ｖまで上げる。その結果、図３（ａ）で示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内側のチャネル領域７に環状の反転層１２ａが形成され、その反転層１２ａには、ピンチオフ点１３が存在する。この結果、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作する。一方、ワード線ＷＬの接続された第２のゲート導体層１２ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作する。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内側のチャネル領域７にピンチオフ点は存在せずに全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの内周に全面に形成された反転層１２ｂは、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域７の第１の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ⁺層３ａからビット線の接続されたＮ⁺層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ⁺層３ｂに流れる（図示せず）。

そして、図３（ｃ）に示すように、生成された正孔群９（特許請求の範囲の「正孔群」の一例である）は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたＮ⁺層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ⁺層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。

引き続き、図３（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ６～Ｔ７で、ワード線ＷＬの電圧がＶ_WLHからＶｓｓに低下する。その際にワード線ＷＬとチャネル領域７とは、第２の容量結合をするが、ワード線ＷＬの電圧Ｖ_WLHが、チャネル領域７の電圧がＶｂの時の、第２のＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔ_WL“１”以下になるまでは、反転層１２ｂが、この第２の容量結合を遮る。したがって、ワード線ＷＬとチャネル領域７との、実質的な容量結合は、ワード線ＷＬがＶｔ_WL“１”以下になり、Ｖｓｓまで下降する時のみである。この結果、チャネル領域７の電圧は、Ｖｂ－β_WL×Ｖｔ_WL“１”となる。ここで、Ｖｔ_WL“１”は、前記Ｖｔ_WL“０”よりも低く、β_WL×Ｖｔ_WL“１”は小さい。

引き続き、図３（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ８～Ｔ９で、ビット線ＢＬが、Ｖ_BLHからＶｓｓへと低下する。ビット線ＢＬとチャネル領域７とは、容量結合しているため、最終的にチャネル領域７の“１”書込み電圧Ｖ_FB“１”は、以下のようになる。
Ｖ_FB“１”＝Ｖｂ－β_WL×Ｖｔ_WL“１”－β_BL×Ｖ_BLH （７）

ここで、ビット線ＢＬとチャネル領域７とのカップリング比β_BLも小さい。これにより、図３（ｄ）で示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂの第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の“１”書込み状態を第１のデータ保持電圧（特許請求の範囲の「第１のデータ保持電圧」の一例である）とする、メモリ書込み動作（特許請求の範囲の「メモリ書込み動作」の一例である）を行い、論理記憶データ“１”に割り当てる。

なお、書込み動作時に、第１の境界領域に替えて、第１の不純物層３ａと第１のチャネル半導体層７ａとの間の第２の境界領域、または、第２の不純物層３ｂと第２のチャネル半導体層７ｂとの間の第３の境界領域で、インパクトイオン化現象で、電子・正孔対を発生させ、発生した正孔群９でチャネル領域７を充電しても良い。

図４Ａ（ａ）～（ｃ）と図４Ｂに、メモリ消去動作（特許請求の範囲の「メモリ消去動作」の一例である）メカニズムを説明する。Ｎ⁺層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図４Ａ（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群９がチャネル領域７に蓄えられている状態を示す。そして、図４Ａ（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧Ｖ_ERAにする。ここで、Ｖ_ERAは、例えば、－３Ｖである。その結果、チャネル領域７の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ⁺層３ａとチャネル領域７のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７に蓄えられていた、正孔群９が、ソース部のＮ⁺層３ａに吸い込まれ、チャネル領域７の電位Ｖ_FBは、Ｖ_FB＝Ｖ_ERA＋Ｖｂとなり、この電圧値が、第２のデータ保持電圧（特許請求の範囲の「第２のデータ保持電圧」の一例である）となる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、Ｖ_ERA＝－３Ｖの場合、チャネル領域７の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域７の電位状態となる。このため、フローティングボディのチャネル領域７の電位が負の電圧になると、ＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図４Ａ（ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。このチャネル領域７の消去状態は論理記憶データ“０”となる。なお、図４Ｂに上記消去動作時の各主要ノード接点の電圧条件例を示す。

図５（ａ）～（ｃ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作を説明するための図である。図５（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図５（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”になっており、チャネル領域７の電圧Ｖ_FBはＶ_FB“０”となっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図５（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。

図６は、本発明の第１実施形態に係るブロック消去動作を説明するためのダイナミック フラッシュ メモリセル領域の断面構造図を示す。ブロック（特許請求の範囲の「ブロック」の一例である）とは、メモリセルが複数個行列状に配列しており、ブロック消去動作において、任意のブロックが選択されると、その選択されたブロック内の全てのメモリセルのデータを消去することが可能である。図６において、ダイナミック フラッシュ メモリセルＣＬ０～ＣＬ３は、ブロック消去動作可能にするため、Ｐ型半導体基板３６（特許請求の範囲の「Ｐ型半導体基板」の一例である）の上に設けた第１の不純物ウェル層（特許請求の範囲の「第１の不純物ウェル層」の一例である）であるＮ型半導体層３７（特許請求の範囲の「Ｎ型半導体層」の一例である）と第２の不純物ウェル層（特許請求の範囲の「第２の不純物ウェル層」の一例である）であるＰ型半導体層３８（特許請求の範囲の「Ｐ型半導体層」の一例である）よりなる二重構造ウェル上に形成される。そして、二重構造ウェル上にブロックのダイナミック フラッシュ メモリセルＣＬ０～ＣＬ３が形成されており、ブロックを構成する。ダイナミック フラッシュ メモリセルＣＬ０～ＣＬ３には、ビット線ＢＬ０～ＢＬ３がそれぞれ接続し、ダイナミック フラッシュ メモリセルＣＬ０～ＣＬ３に共通にワード線ＷＬとプレート線ＰＬが接続している。また、ブロック共通にソース線ＳＬが接続している。

引き続き、図６を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのブロック消去動作（特許請求の範囲の「ブロック消去動作」の一例である）を説明する。ブロック消去動作が開始され、任意のブロックが選択される。消去電圧発生回路（特許請求の範囲の「消去電圧発生回路」の一例である）３０から、負電圧（特許請求の範囲の「負電圧」の一例である）である消去電圧（特許請求の範囲の「消去電圧」の一例である）Ｖ_ERAが発生される。消去電圧Ｖ_ERAは、例えば、―３Ｖであり、レベル変換回路（特許請求の範囲の「レベル変換回路」の一例である）３５に入力する。レベル変換回路３５には、ブロックアドレスデコーダー回路３４（後述の図９Ａ～９Ｄ参照）からの出力ＢＬＫＡｄｄと接地電圧Ｖｓｓも入力している。この結果、選択的に消去動作が行われるブロックのＮ⁺層で形成されたソース線ＳＬと、Ｐ型半導体層（Ｐ－ｗｅｌｌ）３８には、消去電圧Ｖ_ERAが印加される。一方、その他の消去動作が行わない非選択ブロックのＮ⁺層で形成されたソース線ＳＬと、Ｐ型半導体層（Ｐ－ｗｅｌｌ）３８には、接地電圧（特許請求の範囲の「接地電圧」の一例である）Ｖｓｓが印加される（図示せず）。

引き続き、図６を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのブロック消去動作を説明する。こうして、選択されたブロックのダイナミック フラッシュ メモリセルＣＬ０～ＣＬ３において、ソース線ＳＬが消去バイアスＶ_ERAとなり、その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７に蓄えられていた、正孔群１１が、ソース部のＮ⁺層３ａに吸い込まれ、チャネル領域７の電圧Ｖ_FBは、Ｖ_FB＝Ｖ_ERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、Ｖ_ERA-＝－３Ｖの場合、チャネル領域７の電圧は、－２．３Ｖになる。この値が、消去状態のチャネル領域７の電圧状態となる。このため、フローティングボディのチャネル領域７の電位が負の電圧になると、ダイナミック フラッシュ メモリセルＣＬ０～ＣＬ３のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図４Ａ（ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。このチャネル領域７の消去状態は論理記憶データ“０”となる。

また、図６に示すように、ブロック消去時に選択されたブロックのダイナミック フラッシュ メモリセルＣＬ０～ＣＬ３において、ソース線ＳＬが消去電圧Ｖ_ERAに印加されている間、ビット線ＢＬ０～ＢＬ３は、特定のＤＣ電圧を印加しない、フローティング状態（特許請求の範囲の「フローティング状態」の一例である）にしても良い。フローティング状態にして置けば、ビット線ＢＬからソース線ＳＬへの電流は流れない。また、ソース線ＳＬがＶ_ERAに印加され、チャネル領域７の電位Ｖ_FBは、Ｖ_FB＝Ｖ_ERA＋Ｖｂとなっているため、Ｐ層のチャネル領域７と、ビット線ＢＬのＮ⁺層との間のＰＮ接合は、逆バイアス状態になる。

また、図６に示したような、Ｐ型半導体基板３６上に設けたＮ型半導体層（Ｎ－ｗｅｌｌ）３７とＰ型半導体層（Ｐ－ｗｅｌｌ）３８の二重構造ウェル構造は、ブロック毎で独立にブロック消去を行うために、ブロック毎で、分離されている。この結果、ブロック消去動作で選択するブロックのみの、Ｎ⁺層で形成されたソース線ＳＬと、Ｐ型半導体層（Ｐ－ｗｅｌｌ）３８に、消去電圧Ｖ_ERAが印加される。

なお、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くし、C_PL＞C_WLとすることが、望ましい。しかし、プレート線ＰＬを付加することだけで、ワード線WLのチャネル領域７に対する、容量結合のカップリング比（C_WL/(C_PL＋C_WL＋C_BL＋C_SL)）が小さくなる。その結果、フローティングボディのチャネル領域７の電位変動ΔＶ_FBは、小さくなる。

また、プレート線ＰＬの電圧Ｖ_PLLは、例えば、２Ｖの固定電圧を印加しても良い。

また、図１において、Ｓｉ柱２の水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。

また、図１では、基板１上に垂直方向に立ったＳｉ柱２の側面全体を囲んだ第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを設け、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂの全体を囲んで第１のゲート導体層５ａ、第２のゲート導体層５ｂを有するＳＧＴを例にダイナミック フラッシュ メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック フラッシュ メモリ素子は、インパクトイオン化現象により発生した正孔群９がチャネル領域７に保持される条件を満たす構造であればよい。このためには、チャネル領域７は基板１と分離されたフローティング・ボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :例えば非特許文献１０を参照）技術、Nanosheet技術(例えば、非特許文献１１を参照）を用いて、チャネル領域の半導体母体を基板１に対して水平に形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング・ボディ構造となる。このように、本実施形態が提供するダイナミック フラッシュ メモリ素子では、チャネル領域がフローティング・ボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１３を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティング・ボディ構造であれば、本ダイナミック フラッシュ動作が出来る。

また、“１”書込みにおいて、ＧＩＤＬ（Gate Induced Drain Leakage）電流（例えば非特許文献１４を参照）を用いて、電子・正孔対を発生させ、生成された正孔群でチャネル領域７内を満たしてもよい。

また、本明細書及び図面の式（１）～（１０）は、現象を定性的に説明するために用いた式であり、現象がそれらの式でよって限定されるものではない。

また、図４Ｂに消去動作条件の一例を示した。これに対して、チャネル領域７にある正孔群９を、Ｎ⁺層３ａ、Ｎ⁺層３ｂのいずれか、または両方から除去する状態が実現できれば、ソース線ＳＬ、プレート線ＰＬ、ビット線ＢＬ、ワード線ＷＬに印加する電圧を変えてもよい。また、ブロック消去動作において、選択されたブロックのソース線ＳＬに消去電圧を印加し、ビット線ＢＬはフローティング状態にしても良い。

また、図１において、垂直方向において、第１の絶縁層である絶縁層６で囲まれた部分のチャネル領域７では、第１のチャネル領域７ａ、第２のチャネル領域７ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域７ａ、第２のチャネル領域７ｂのチャネル領域７が、垂直方向において、第１の絶縁層である絶縁層６で囲まれた領域で繋がっている。

本実施形態は、下記の特徴を供する。
（特徴１）
本実施形態のダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるＮ⁺層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂが、全体として柱状に形成される。また、ソースとなるＮ⁺層３ａはソース線ＳＬに、ドレインとなるＮ⁺層３ｂはビット線ＢＬに、第１のゲート導体層５ａはプレート線ＰＬに、第２のゲート導体層５ｂはワード線ＷＬに、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を特徴としている。本ダイナミック フラッシュ メモリセルでは、垂直方向に第１のゲート導体層と、第２のゲート導体層が、積層されている。このため、プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造にしても、平面視において、メモリセル面積を大きくさせない。これによりダイナミック フラッシュ メモリセルの高性能化と高集積化が同時に実現できる。

（特徴２）
本発明の第１実施形態に係るダイナミック フラッシュ メモリセルは、Ｐ型半導体基板に形成されたＮ型半導体ウェル層があり、そのＮ型半導体ウェル層内に形成されたＰ型半導体ウェル層内に形成されている。そして、ダイナミック フラッシュ メモリセルは、このＮ型半導体ウェル層とＰ型半導体ウェル層とで構成される二重ウェル構造内に複数個行列状に配列され、ブロックを構成している。これにより、ソース線ＳＬは、ブロック毎独立に制御でき、ブロック消去動作を可能にしている。更に、これによって、消去するブロックには、ソース線ＳＬに消去電圧が印加でき、消去しないブロックには、接地電圧が印加できるようになった。

（特徴３）
本発明の第１実施形態に係るダイナミック フラッシュ メモリセルは、ブロック消去時に選択ブロック内のソース線ＳＬに負電圧を印加するが、ビット線ＢＬは特定のＤＣ電圧を印加せずに、フローティング状態にしておける。この結果、ビット線ＢＬからソース線ＳＬへの電流は流れない。また、ソース線ＳＬに消去電圧Ｖ_ERAが印加され、チャネル領域７の電位Ｖ_FBは、Ｖ_FB＝Ｖ_ERA＋Ｖｂとなっているため、Ｐ層のチャネル領域７と、ビット線ＢＬのＮ⁺層との間のＰＮ接合は、逆バイアス状態になる。したがって、ビット線ＢＬにも例えば、消去電圧Ｖ_ERAの負電圧を印加する必要がなくなる。この結果、ビット線ＢＬに接続する回路、例えば、センスアンプ回路とビット線ＢＬとの間に負電圧をブロックして、センスアンプ回路をプロテクトするバッファ回路が要らなくなり、回路設計が非常に容易にできる。また、バッファ回路が無いことで、チップ面積もその分、縮小でき、ダイナミック フラッシュ メモリを安価に提供可能となる。さらに、バッファ回路が無いために、センスアンプ回路の高速なセンス動作が可能となる。

（特徴４）
本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬの接続する第１のゲート導体層５ａの役割に注目すると、ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。

（第２実施形態）
図７を参照して、第２実施形態に係るダイナミック フラッシュメモリセルの消去バイアス発生回路を説明する。

図７にダイナミック フラッシュ メモリセルの消去電圧発生回路３０の回路図を示す。図７において、トランジスタＴＲ１～ＴＲ７、ＴＲ１６は、ＰチャネルＭＯＳトランジスタであり、トランジスタＴＲ８～ＴＲ１４、ＴＲ１５、ＴＲ１７～ＴＲ２０は、ＮチャネルＭＯＳトランジスタである。トランジスタＴＲ１～ＴＲ１４は、７段のリングオシレータを構成している。トランジスタＴＲ１～ＴＲ１４で構成されるリングオシレータの動作は、ＮチャネルＭＯＳトランジスタのゲートと、ＰチャネルＭＯＳトランジスタのゲートにそれぞれ、スタート信号ＦＳと／ＦＳが入力することにより、発振を開始する。リングオシレータの第４接点Ｎ４と第５接点Ｎ５とは、リングオシレータの発振波形の位相が３６０度×４／７異なる。このほぼ１８０度に近い位相の違いを利用して、キャパシタＣ１とＣ２、トランジスタＴＲ１７～ＴＲ２０で構成するポンプ回路を動作して、消去電圧Ｖ_ERAを発生する。

なお、図７の消去電圧発生回路３０として７段のリングオシレータを示しているが、段数は、７段から変更しても良い。この場合、リングオシレータの段数を多くするほど、第４接点Ｎ４と第５接点Ｎ５の位相差は、１８０度に近づく。一方、ポンプ回路の周波数は低くなる。したがって、所望のブロックのＮ⁺層で形成されたソース線ＳＬと、ＰウェルＰ－ｗｅｌｌの容量を考慮して、リングオシレータの段数変更と、それに伴うポンプ回路の設計を行うことができる。

（特徴）
本発明の第２実施形態に係るダイナミック フラッシュ メモリセルの消去バイアス発生回路は、所望のブロックの図６で示したＮ⁺層３ａで形成されたソース線ＳＬと、Ｐ型半導体層（Ｐ－ｗｅｌｌ）３８の容量を考慮して、リングオシレータの段数変更と、それに伴うポンプ回路の設計を行うことができる。

（第３実施形態）
図８Ａ図８Ｃを参照して、第３実施形態に係るダイナミック フラッシュ メモリセルのブロック消去動作を説明する。

図８Ａに、ブロック消去のために選択されたメモリブロックの回路図を示す。ここでは、メモリブロックは、３行×３列の計９個のメモリセルCL₁₁～CL₃₃を示しているが、実際のメモリブロックは、この行列よりも大きい。各メモリセルには、ソース線ＳＬ₁～ＳＬ₃、ビット線ＢＬ₁～ＢＬ₃、プレート線ＰＬ₁～ＰＬ₃、ワード線ＷＬ₁～ＷＬ₃が接続されている。図８Ｂ（ａ）～（ｃ）と図８Ｃに示すように、ブロック消去のために選択されたメモリブロックのソース線ＳＬ₁～ＳＬ₃には、消去電圧Ｖ_ERAが印加される。この時、ビット線ＢＬ₁～ＢＬ₃は、Ｖ_SS、ワード線ＷＬ₁～ＷＬ₃は、Ｖ_SSとなる。例えば、Ｖ_SSは、０Ｖである。また、プレート線ＰＬ₁～ＰＬ₃には、ブロック消去選択の有無に関わらず、固定の電圧Ｖ_PLLが印加されているが、選択されたブロックのプレート線ＰＬ₁～ＰＬ₃には、Ｖ_PLLが印加され、非選択ブロックのプレート線ＰＬ₁～ＰＬ₃には、Ｖ_SSが印加されても良い。このように信号線の電圧設定が制御されることにより、各メモリセルのフローティングボディＦＢに蓄積された論理記憶データ“１”および“０”が全て“０”となる。したがって、論理記憶データが書込み状態“１”と消去状態“０”の如何によらない。消去状態“０”のフローティングボディのチャネル領域７の電位は、Ｖ_ERA＋Ｖｂとなる。ここで、例えば、Ｖ_ERA＝－３Ｖ、Ｖｂ＝０．７Ｖとすると、フローティングボディのチャネル領域７の電位は、－２．３Ｖとなる。なお、Ｖｂは、ソース線ＳＬとなるＮ⁺層とフローティングボディのチャネル領域７との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。チャネル領域１０２が、－２．３Ｖに負バイアスされると、バックバイアス効果によって、ワード線ＷＬ入力の第２のＮチャネルＭＯＳトランジスタのしきい値電圧が上昇する。

また、消去はメモリブロック単位で行われるため、メモリブロックのデータを一時記憶するためのキャッシュメモリと、メモリブロックの論理アドレス物理アドレス変換テーブルが必要となるが、これらは、ダイナミック フラッシュ メモリ装置内に設けても、それを取り扱うシステム内に設けても良い。

（特徴）
本発明の第３実施形態に係るダイナミック フラッシュ メモリセルにおいて、ソース線ＳＬを始めとして、他の制御線である、ワード線ＷＬ、ビット線ＢＬ、プレート線ＰＬが、ブロック毎で独立に制御可能であるため、ブロック消去するブロックと、ブロック消去しないブロックを容易に選択し、ブロック消去するブロックのみを消去することが可能である。

（第４実施形態）
図９Ａ～図９Ｄを参照して、第４実施形態に係るダイナミック・フラッシュ・メモリセルのブロック書き換え動作とブロック消去動作を説明する。

図９Ａにおいて、コントローラ回路（特許請求の範囲の「コントローラ回路」の一例である）３３と、論理・物理ブロックアドレス変換・ルックアップ・テーブル回路（省略形は、論物変換テーブル（特許請求の範囲の「論物変換テーブル」の一例である））３２によって、論理ブロックアドレスに記憶しているデータは、ダイナミック フラッシュ メモリのどの物理ブロックアドレスに対応しているかを常に管理している。これは、ダイナミック フラッシュ メモリでは、フラッシュメモリと同様にブロックのデータ書き換えに関して、既に消去しているブロックを用いて書き換えるため、論理ブロックアドレスと物理ブロックアドレスとの対応関係を常に管理する必要があるためである。このコントローラ回路３３と、論物変換テーブル３２は、ダイナミック フラッシュ メモリのチップ内に設けても良いが、図９Ａに示すようにチップ外に設けても良い。論物変換テーブル３２からの命令は、ブロックアドレスデコーダー回路３４に入力し、書き換えを行うブロックと、消去を行うブロックとが、ブロックＢＬＫ００～ＢＬＫ３３の中から、選択される。

図９Ｂ、図９Ｃと図９Ｄを用いて、記憶データの書き換えに伴う、消去動作を具体的に説明する。図９Ｂにおいて、ダイナミック フラッシュ メモリのブロックＢＬＫ００～ＢＬＫ３３の４×４＝１６ブロックの内、ブロックＢＬＫ０１とＢＬＫ１３は、既に消去されているブロックであり、その他のブロックには、データが記憶されている。例えば、ブロックＢＬＫ２１の記憶データを書き換える命令がコントローラ回路３３から出た場合を想定する。最初にコントローラ回路３３は、論物変換テーブル３２を参照して、どのブロックが消去済ブロックであるかを探す。次に所望の消去済ブロックＢＬＫ０１を見つける。

その後、図９Ｃに示すように、書き換えを行うブロックＢＬＫ２１内の書き換えを行わないデータは、消去済ブロックＢＬＫ０１にコピーされ、書き換えを行うワード線ＷＬに関するページデータをブロックＢＬＫ０１に新たに書き込む。

その後、図９Ｄに示すように、ブロックＢＬＫ２１からブロックＢＬＫ０１へのデータコピーと、ブロックＢＬＫ０１内の新規データの書込みが終了すると、ブロックＢＬＫ２１内の古い記憶データは、ブロック消去される。そして、物理ブロックＢＬＫ０１が、コントローラ回路３３を通して、論物変換テーブル３２に登録される。

なお、図９Ｂ、図９Ｃと図９Ｄにおいて、1個のブロックＢＬＫ２１を選択して、ブロックＢＬＫ２１からブロックＢＬＫ０１へのデータコピーと、ブロックＢＬＫ０１内の新規データの書込みが終了すると、ブロックＢＬＫ２１内の古い記憶データは、ブロック消去を行っているが、ブロック消去は、少なくとも１個以上の複数個のブロックを同時に選択して、ブロック消去を行っても良い。

なお、フラッシュメモリでは、図９Ｂ、図９Ｃと図９Ｄで説明したブロック書き換えとブロック消去と同様な動作を行うが、フラッシュメモリでは、それに加えて、ブロック毎に何回書き換えたかをコントローラ回路でモニター管理している。それは、フラッシュメモリでは、高電界を印加して、トンネル酸化膜を通して、ストレージノードに蓄積される電子の出し入れを行っている。このため、トンネル酸化膜に関する、書き換えの寿命がスペック上定められている。しかし、本実施形態のダイナミック フラッシュ メモリセルにおいては、フラッシュメモリに比べて、遥かに低電界で書き換えを行っている。このため、信頼性上、ブロック毎の書き換え回数制限を定める必要がない。

なお、図９Ｂ、図９Ｃと図９Ｄで説明したブロック書き換えとブロック消去動作において、書き換えを行うブロックの記憶データを一時保管するキャッシュメモリ（図示せず）が必要な場合がある。そのキャッシュメモリは、本実施形態のダイナミック フラッシュ メモリのチップ内、あるいは、チップ外に設けても良い。

また、論物変換テーブル３２、または、前記キャッシュメモリは、ダイナミック フラッシュ メモリセルを高速にアクセス可能にしたメモリセルアレイで構成しても良い。

また、ブロック内の記憶データの保持のため、ブロック毎のリフレッシュ動作を行っても良い。この場合には、当該物理アドレスのブロック内でリフレッシュを行うため、ブロック書換え動作、または、ブロック消去動作をしなくても良い。

（特徴）
第４実施形態のダイナミック フラッシュ メモリセルでは、揮発性メモリでありながら、従来、不揮発性メモリのフラッシュメモリにしか無かった機能である、ブロック書き換え動作とブロック消去動作を実現し、より高集積化が可能なメモリセルを提供することが可能となる。

（その他の実施形態）
なお、本発明では、Ｓｉ柱を形成したが、Ｓｉ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。

また、第４実施形態の図９Ａの論物変換テーブルを半導体メモリ装置のチップ外に設けているが、半導体メモリ装置内のオンチップに設けてもよい。このことは、本発明に係るその他の実施形態においても同様である。

また、第４実施形態の図９Ａの論物変換テーブルのメモリ素子を高速アクセス可能なダイナミック フラッシュ メモリで構成してもよい。このことは、本発明に係るその他の実施形態においても同様である。

また、第４実施形態の図９ＡのブロックＢＬＫ００～ＢＬＫ３３毎にタイマー回路を設けて、そのタイマー回路の指示に従って、各ブロックをリフレッシュしてもよい。このことは、本発明に係るその他の実施形態においても同様である。

また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路との混在回路に対しても適用することができる。

また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。

本発明に係る、ＳＧＴを用いた半導体メモリセル及び半導体メモリ装置によれば、高密度で、かつ高性能のＳＧＴを用いたメモリ装置であるダイナミック フラッシュ メモリが得られる。

１０：ダイナミック フラッシュ メモリセル
２：Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱
３ａ、３ｂ：Ｎ⁺層
７：チャネル領域
４ａ、４ｂ：ゲート絶縁層
５ａ、５ｂ：ゲート導体層
６：2層のゲート導体層を分離するための絶縁層
ＢＬ：ビット線
ＳＬ：ソース線
ＰＬ：プレート線
ＷＬ：ワード線
ＦＢ：フローティングボディ

CL₁₁～CL₃₃、ＣＬ０～ＣＬ３：メモリセル
ＳＬ₁～ＳＬ₃、ＳＬ：ソース線
ＢＬ₁～ＢＬ₃、ＢＬ０～ＢＬ３：ビット線
ＰＬ₁～ＰＬ₃、ＰＬ：プレート線
ＷＬ₁～ＷＬ₃、ＷＬ：ワード線
ＢＬＫＡｄｄ、ＢＬＫＡｄｄ０～ＢＬＫＡｄｄ３：ブロックアドレス
３５、Ｌ／Ｓ０～Ｌ／Ｓ３：レベル変換回路
ＢＬＫ００～ＢＬＫ３３：ブロック
３４：ブロックアドレスデコーダー回路
３３：コントローラ回路
３２：論物変換テーブル
３１：メモリアレイ回路
３０：消去バイアス発生回路

１１０：キャパシタを有しない、ＤＲＡＭメモリセル
１００：ＳＯＩ基板
１０１：ＳＯＩ基板のＳｉＯ₂膜
１０２：フローティングボディ（Floating Body）
１０３：ソースＮ⁺層
１０４：ドレインＮ⁺層
１０５：ゲート導電層
１０６：正孔
１０７：反転層、電子のチャネル
１０８：ピンチオフ点
１０９：ゲート酸化膜

Claims (8)

1. 基板に形成された第１の不純物ウェル層と、前記第１の不純物ウェル層内に形成された第２の不純物ウェル層を備え、
   前記第２の不純物ウェル層の上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
   前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
   前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
   前記半導体母体の側面の一部または全てを囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
   前記第１のゲート絶縁層を覆う第１のゲート導体層と、
   前記第２のゲート絶縁層を覆う第２のゲート導体層と、
   前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層と、
   を有し、
   前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により形成した正孔群を保持し、
   前記チャネル半導体層の電圧を、前記第１の不純物層と、前記第２の不純物層の、一方もしくは両方の電圧より、第１のデータ保持電圧とする、メモリ書込み動作を行い、
   前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに印加する電圧を制御して、前記第１の不純物層と前記第２の不純物層の一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとり、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とする、メモリ消去動作を行う、
   ことを特徴とする半導体メモリセル。
2. 前記基板は、Ｐ型半導体基板であり、前記第１の不純物ウェル層は、Ｎ型半導体層であり、前記第２の不純物ウェル層は、Ｐ型半導体層であり、
   前記消去動作時に前記Ｐ型第２の不純物ウェル層に負電圧が印加される、
   ことを特徴とする請求項１に記載の半導体メモリセル。
3. 前記第１のゲート導体層と、前記チャネル半導体層との間、の第１のゲート容量が、前記第２のゲート導体層と、前記チャネル半導体層との間、の第２のゲート容量よりも大きい、
   ことを特徴とする請求項１又は２に記載の半導体メモリセル。
4. 請求項１乃至３のいずれかに記載の半導体メモリセルを行列状に複数個配列してブロックとし、前記メモリ消去動作の際に前記ブロック内の全ての前記半導体メモリセルに対して、前記第１の不純物層と前記第２の不純物層の一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとり、ブロック消去動作を行う、
   ことを特徴とする半導体メモリ装置。
5. 前記第１の配線導体層はソース線であり、前記第２の配線導体層はビット線であり、前記第３の配線導体層と前記第４の配線導体層は一方がワード線で他方が第１の駆動制御線であり、
   前記ソース線は、前記ブロック内で共通であり、
   前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、選択的に前記ブロック消去動作および前記メモリ書き込み動作を行う、
   ことを特徴とする請求項４に記載の半導体メモリ装置。
6. 前記ブロックの物理アドレスと論理アドレスを対応させる論物変換テーブルと、前記論物変換テーブルを管理するコントローラ回路を含み、
   前記論物変換テーブルと、前記コントローラ回路の一方もしくは両方が前記ブロック外、もしくは、前記ブロック内のいずれかに設けられている、
   ことを特徴とする請求項４又は５に記載の半導体メモリ装置。
7. 前記ブロック消去動作は、前記ブロック内の前記ソース線に消去電圧を印加し、前記ビット線をフローティング状態にする、
   ことを特徴とする請求項４乃至６のいずれかに記載の半導体メモリ装置。
8. 請求項４乃至７のいずれかに記載のブロックが複数設けられ、
   さらに消去電圧発生回路と、レベル変換回路とを含み、
   前記ブロック消去において、前記消去電圧発生回路の出力の消去電圧を、前記レベル変換回路を介して、選択的に消去される第１のブロック内の前記第１の不純物層と前記第２の不純物層の一方もしくは両方に印加し、前記正孔群のうちの残存正孔群を抜きとり、ブロック消去動作を行い、
   接地電圧を、前記レベル変換回路を介して、選択的に消去されない第２のブロック内の前記第１の不純物層と前記第２の不純物層の一方もしくは両方に印加して、ブロック消去動作を行わない、
   ことを特徴とする半導体メモリ装置。

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