[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP6910814B2 - 固体撮像装置および電子機器 - Google Patents

固体撮像装置および電子機器 Download PDF

Info

Publication number
JP6910814B2
JP6910814B2 JP2017030743A JP2017030743A JP6910814B2 JP 6910814 B2 JP6910814 B2 JP 6910814B2 JP 2017030743 A JP2017030743 A JP 2017030743A JP 2017030743 A JP2017030743 A JP 2017030743A JP 6910814 B2 JP6910814 B2 JP 6910814B2
Authority
JP
Japan
Prior art keywords
pixel
vertical signal
connection wiring
pixels
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017030743A
Other languages
English (en)
Other versions
JP2018137603A (ja
Inventor
和芳 山下
和芳 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to JP2017030743A priority Critical patent/JP6910814B2/ja
Priority to US16/485,234 priority patent/US10840278B2/en
Priority to KR1020197021774A priority patent/KR102510117B1/ko
Priority to PCT/JP2018/004289 priority patent/WO2018155197A1/en
Priority to EP18707443.0A priority patent/EP3586366B1/en
Priority to CN201880009515.4A priority patent/CN110235255B/zh
Publication of JP2018137603A publication Critical patent/JP2018137603A/ja
Application granted granted Critical
Publication of JP6910814B2 publication Critical patent/JP6910814B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H01L27/14634—
    • H01L27/14603—
    • H01L27/14609—
    • H01L27/14612—
    • H01L27/14641—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0651—Function
    • H01L2224/06515—Bonding areas having different functions
    • H01L2224/06517—Bonding areas having different functions including bonding areas providing primarily mechanical bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H01L27/1464—

Landscapes

  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Description

本技術は、固体撮像装置および電子機器に関し、特に、垂直信号線の寄生容量を安定させることができるようにする固体撮像装置および電子機器に関する。
固体撮像装置において高速な読み出しを実現する技術として、例えば、特許文献１には、画素列毎に複数の垂直信号線を設けることが開示されている。
特開２０１３−５５５８９号公報
ところで、特許文献１に開示されているような構成においては、垂直信号線の寄生容量が、高フレームレート化を阻む要因になるおそれがあった。
本技術は、このような状況に鑑みてなされたものであり、垂直信号線の寄生容量を安定させるようにするものである。
本技術の第１の側面の固体撮像装置は、画素が行列状に配列された画素アレイと、画素列単位で設けられた複数の垂直信号線と、前記画素において画素信号を出力する出力トランジスタ毎に設けられ、前記垂直信号線の少なくともいずれかと直交し、前記出力トランジスタと、前記垂直信号線のいずれか１つとに接続される接続配線とを備え、前記垂直信号線、前記接続配線、および前記出力トランジスタは、それぞれ異なるメタル層に形成され、前記垂直信号線と前記接続配線とは、ビアを介して接続され、前記接続配線は、前記画素毎に設けられ、前記接続配線の長さは、前記画素列毎に設けられた前記垂直信号線全てと直交する長さであって、前記画素毎に同一の長さである。
本技術の第２の側面の固体撮像装置は、画素が行列状に配列された画素アレイと、画素列単位で設けられた複数の垂直信号線と、前記画素において画素信号を出力する出力トランジスタ毎に設けられ、前記垂直信号線の少なくともいずれかと直交し、前記出力トランジスタと、前記垂直信号線のいずれか１つとに接続される接続配線とを備え、前記垂直信号線、前記接続配線、および前記出力トランジスタは、それぞれ異なるメタル層に形成され、前記垂直信号線と前記接続配線とは、ビアを介して接続され、前記接続配線は、前記画素毎に設けられ、前記接続配線と同一線上に延在し、所定の固定電位をとるシールド配線をさらに設け、前記接続配線および前記シールド配線の全長は、前記画素列毎に設けられた前記垂直信号線全てと直交する長さであって、前記画素毎に同一の長さである。
前記接続配線は、前記画素列を構成する所定数の前記画素毎に、前記同一線上で所定の配置をとるようにすることができる。
前記接続配線は、前記所定数の前記画素を繰り返し単位として、前記同一線上で周期的に異なる配置をとるようにすることができる。
前記繰り返し単位を構成する前記画素それぞれの前記接続配線は、互いに異なる前記垂直信号線に接続されるようにすることができる。
前記繰り返し単位を構成する前記画素の数以下の前記画素は、１つのＦＤ（フローティングディフュージョン）を共有するようにすることができる。
１画素列の前記画素は、縦２画素共有の構成を採るようにすることができる。
本技術の第１の側面の電子機器は、画素が行列状に配列された画素アレイと、画素列単位で設けられた複数の垂直信号線と、前記画素において画素信号を出力する出力トランジスタ毎に設けられ、前記垂直信号線の少なくともいずれかと直交し、前記出力トランジスタと、前記垂直信号線のいずれか１つとに接続される接続配線とを備え、前記垂直信号線、前記接続配線、および前記出力トランジスタは、それぞれ異なるメタル層に形成され、前記垂直信号線と前記接続配線とは、ビアを介して接続され、前記接続配線は、前記画素毎に設けられ、前記接続配線の長さは、前記画素列毎に設けられた前記垂直信号線全てと直交する長さであって、前記画素毎に同一の長さである固体撮像装置を有する。
本技術の第１の側面においては、画素が行列状に配列された画素アレイと、画素列単位で設けられた複数の垂直信号線と、前記画素において画素信号を出力する出力トランジスタ毎に設けられ、前記垂直信号線の少なくともいずれかと直交し、前記出力トランジスタと、前記垂直信号線のいずれか１つとに接続される接続配線とを備える固体撮像装置において、前記垂直信号線、前記接続配線、および前記出力トランジスタは、それぞれ異なるメタル層に形成され、前記垂直信号線と前記接続配線とは、ビアを介して接続され、前記接続配線は、前記画素毎に設けられ、前記接続配線の長さは、前記画素列毎に設けられた前記垂直信号線全てと直交する長さであって、前記画素毎に同一の長さとされる。
本技術の第２の側面においては、画素が行列状に配列された画素アレイと、画素列単位で設けられた複数の垂直信号線と、前記画素において画素信号を出力する出力トランジスタ毎に設けられ、前記垂直信号線の少なくともいずれかと直交し、前記出力トランジスタと、前記垂直信号線のいずれか１つとに接続される接続配線とを備える固体撮像装置において、前記垂直信号線、前記接続配線、および前記出力トランジスタは、それぞれ異なるメタル層に形成され、前記垂直信号線と前記接続配線とは、ビアを介して接続され、前記接続配線は、前記画素毎に設けられ、前記接続配線と同一線上に延在し、所定の固定電位をとるシールド配線がさらに設けられ、前記接続配線および前記シールド配線の全長は、前記画素列毎に設けられた前記垂直信号線全てと直交する長さであって、前記画素毎に同一の長さとされる。
本技術によれば、垂直信号線の寄生容量を安定させることが可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
固体撮像装置の構成例を示すブロック図である。 本技術を適用し得る固体撮像装置の構成例の概要を示す図である。 積層型の固体撮像装置の第１の構成例を示す断面図である。 積層型の固体撮像装置の第２の構成例を示す断面図である。 積層型の固体撮像装置の第３の構成例を示す断面図である。 本技術を適用した固体撮像装置の具体的な構成の一例を示す図である。 第１の実施の形態の画素および垂直信号線の構成例を示す回路図である。 各メタル層のレイアウトを示す平面図である。 各メタル層のレイアウトを示す平面図である。 垂直信号線と接続配線のレイアウトの例を示す平面図である。 垂直信号線と接続配線のレイアウトの例を示す平面図である。 垂直信号線と接続配線のレイアウトの例を示す平面図である。 第２の実施の形態の画素および垂直信号線の構成例を示す回路図である。 垂直信号線と接続配線のレイアウトの例を示す平面図である。 第３の実施の形態の画素および垂直信号線の構成例を示す回路図である。 垂直信号線と接続配線のレイアウトの例を示す平面図である。 第４の実施の形態の垂直信号線と接続配線のレイアウトの例を示す平面図である。 第５の実施の形態の画素および垂直信号線の構成例を示す回路図である。 各メタル層のレイアウトを示す平面図である。 本技術を適用した電子機器の構成例を示すブロック図である。 イメージセンサの使用例を示す図である。
以下、本開示を実施するための形態（以下、実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．固体撮像装置の構成例
２．第１の実施の形態
３．第２の実施の形態
４．第３の実施の形態
５．第４の実施の形態
６．第５の実施の形態
７．電子機器の構成例
８．イメージセンサの使用例
＜１．固体撮像装置の構成例＞
図1は、本技術を適用した固体撮像装置の一実施の形態の構成例を示すブロック図である。図１の固体撮像装置は、例えば、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサとして構成される。
図１の固体撮像装置１は、画素アレイ２、垂直駆動回路３、水平駆動回路４、および出力回路５を備えている。
画素アレイ２には、複数の画素６が行列状に配列されている。それぞれの画素６は、水平信号線７により行毎に垂直駆動回路３に接続されるとともに、垂直信号線８により列毎に水平駆動回路４に接続されている。
垂直駆動回路３は、水平信号線７を介して駆動信号を出力して、画素アレイ２に配置されている画素６を行毎に駆動する。
水平駆動回路４は、垂直信号線８を介して画素アレイ２の各画素６から出力される画素信号から、ＣＤＳ（Correlated Double Sampling）動作により信号レベルを検出するカラム処理を行い、画素６において光電変換により発生した電荷に応じた出力信号を出力回路５に出力する。
出力回路５は、水平駆動回路４から順次出力される出力信号を、所定のレベルの電圧値に増幅して、後段の画像処理回路などに出力する。
図２は、本技術を適用し得る固体撮像装置の構成例の概要を示す図である。
図２のＡは、非積層型の固体撮像装置の概略構成例を示している。固体撮像装置１０は、図２のＡに示されるように、１枚のダイ（半導体基板）１１を有する。ダイ１１には、画素がアレイ状に配置された画素領域１２と、画素の駆動その他の各種の制御を行う制御回路１３と、信号処理を行う信号処理回路を含むロジック回路１４とが搭載されている。
図２のＢ，Ｃは、積層型の固体撮像装置の概略構成例を示している。固体撮像装置２０は、図２のＢ，Ｃに示されるように、センサダイ２１とロジックダイ２４との２枚のダイが積層され、電気的に接続されて、１つの半導体チップとして構成されている。
図２のＢでは、センサダイ２１には、画素領域１２および制御回路１３が搭載され、ロジックダイ２４には、ロジック回路１４が搭載されている。
図２のＣでは、センサダイ２１には、画素領域１２が搭載され、ロジックダイ２４には、制御回路１３およびロジック回路１４が搭載されている。
図３は、積層型の固体撮像装置２０の第１の構成例を示す断面図である。
センサダイ２１には、画素領域１２となる画素を構成するＰＤ（フォトダイオード）や、ＦＤ（フローティングディフュージョン）、Ｔｒ（ＭＯＳ ＦＥＴ）、および、制御回路１３となるＴｒなどが形成される。さらに、センサダイ２１には、複数層（本例では３層）の配線１１０を有する配線層１０１が形成される。なお、制御回路１３（となるＴｒ）は、センサダイ２１ではなく、ロジックダイ２４に構成されるようにすることもできる。
ロジックダイ２４には、ロジック回路１４を構成するＴｒが形成される。さらに、ロジックダイ２４には、複数層（本例では３層）の配線１７０を有する配線層１６１が形成される。また、ロジックダイ２４には、内壁面に絶縁膜１７２が形成された接続孔１７１が形成され、接続孔１７１内には、配線１７０などと接続される接続導体１７３が埋め込まれる。
センサダイ２１とロジックダイ２４とは、互いの配線層１０１，１６１が向き合うように貼り合わされ、これにより、センサダイ２１とロジックダイ２４とが積層された積層型の固体撮像装置２０が構成されている。センサダイ２１とロジックダイ２４とが貼り合わされる面には、保護膜などの膜１９１が形成されている。
センサダイ２１には、センサダイ２１の裏面側（ＰＤに光が入射する側、図中上側）からセンサダイ２１を貫通してロジックダイ２４の最上層の配線１７０に達する接続孔１１１が形成される。さらに、センサダイ２１には、接続孔１１１に近接して、センサダイ２１の裏面側から１層目の配線１１０に達する接続孔１２１が形成される。接続孔１１１の内壁面には、絶縁膜１１２が形成され、接続孔１２１の内壁面には、絶縁膜１２２が形成される。そして、接続孔１１１，１２１内には、接続導体１１３，１２３がそれぞれ埋め込まれる。接続導体１１３と接続導体１２３とは、センサダイ２１の裏面側で電気的に接続され、これにより、センサダイ２１とロジックダイ２４とが、配線層１０１、接続孔１２１、接続孔１１１、および配線層１６１を介して、電気的に接続される。
図４は、積層型の固体撮像装置２０の第２の構成例を示す断面図である。
固体撮像装置２０の第２の構成例では、センサダイ２１に形成される１つの接続孔２１１によって、センサダイ２１とロジックダイ２４とが電気的に接続される。
すなわち、図４では、接続孔２１１が、センサダイ２１の裏面側からセンサダイ２１を貫通してロジックダイ２４の最上層の配線１７０に達し、かつ、センサダイ２１の最上層の配線１１０に達するように形成される。接続孔２１１の内壁面には、絶縁膜２１２が形成され、接続孔２１１内には、接続導体２１３が埋め込まれる。図３においては、２つの接続孔１１１，１２１によって、センサダイ２１とロジックダイ２４とが電気的に接続されるようにしたが、図４では、１つの接続孔２１１によって、センサダイ２１とロジックダイ２４とが電気的に接続される。
図５は、積層型の固体撮像装置２０の第３の構成例を示す断面図である。
図５の固体撮像装置２０は、センサダイ２１とロジックダイ２４とが貼り合わされる面に、保護膜などの膜１９１が形成されていない点で、図３の固体撮像装置２０と異なる。
図５の固体撮像装置２０は、配線１１０および配線１７０が直接接触するように、センサダイ２１とロジックダイ２４とを重ね合わせ、所要の加重をかけながら加熱し、配線１１０と配線１７０とを直接接合することで構成される。
ここで、図６を参照して、本技術を適用した積層型の固体撮像装置２０の具体的な構成の一例について説明する。
図６の固体撮像装置２０は、図５の固体撮像装置２０と同様の構成を採り、配線１１０と配線１７０とを直接接合するように、センサダイ２１とロジックダイ２４とが重ね合わせられることで構成されている。
図６の例では、センサダイ２１の画素領域１２に設けられている画素６が、画素領域１２の上側と下側とに区分されて配置されている。
画素領域１２の上側領域に設けられる画素６の画素信号は、垂直信号線８ａに出力される。垂直信号線８ａは、その下側の端部に形成される電極２５１ａに接続される。すなわち、画素領域１２の上側領域に設けられる画素６の画素信号は、垂直信号線８ａ、電極２５１ａ、配線１１０，１７０を介して、ロジックダイ２４に設けられているＡＤ変換回路に出力される。
画素領域１２の下側領域に設けられる画素６の画素信号は、垂直信号線８ｂに出力される。垂直信号線８ｂは、その上側の端部に形成される電極２５１ｂに接続される。すなわち、画素領域１２の下側領域に設けられる画素６の画素信号は、垂直信号線８ｂ、電極２５１ｂ、配線１１０，１７０を介して、ロジックダイ２４に設けられているＡＤ変換回路に出力される。
このように、垂直信号線を垂直方向（列方向）に分離することで、高速な読み出しを実現することができる。なお、図６の例では、１画素列につき１本の垂直信号線が設けられるものとしたが、１画素列につき複数の垂直信号線を設けることで、より高速な読み出しを実現することができる。
以下においては、本技術を適用した固体撮像装置の実施の形態について説明する。
＜２．第１の実施の形態＞
図７は、第１の実施の形態の画素および垂直信号線の構成例を示す回路図である。
本実施の形態では、１画素列において縦に並ぶ２つの画素６−０，６−１が１つのＦＤを共有する縦２画素共有の構成が採られている。また、本実施の形態では、１画素列につき１２本の垂直信号線ＶＳＬ０乃至ＶＳＬ１１が設けられている。
画素６−０は、ＰＤ０および転送トランジスタＴＲＧ０を有し、画素６−１は、ＰＤ１および転送トランジスタＴＲＧ１を有する。転送トランジスタＴＲＧ０とＴＲＧ１との接続点がＦＤを構成する。
転送トランジスタＴＲＧ０は、水平信号線７を介して垂直駆動回路３（図１）から供給される転送信号に従って駆動し、転送信号がパルス状にHighレベルとなるタイミングでオンになる。転送トランジスタＴＲＧ０がオンになると、ＰＤ０で発生した電荷が転送トランジスタＴＲＧ０を介してＦＤに転送される。
転送トランジスタＴＲＧ１は、水平信号線７を介して垂直駆動回路３から供給される転送信号に従って駆動し、転送信号がパルス状にHighレベルとなるタイミングでオンになる。転送トランジスタＴＲＧ１がオンになると、ＰＤ１で発生した電荷が転送トランジスタＴＲＧ１を介してＦＤに転送される。
増幅トランジスタＡＭＰ０，ＡＭＰ１それぞれのゲート電極にはＦＤが接続される。増幅トランジスタＡＭＰ０，ＡＭＰ１それぞれは、ＦＤに蓄積されている電荷に応じたレベルの電圧を出力する。
選択トランジスタＳＥＬ０，ＳＥＬ１は、それぞれ水平信号線７を介して垂直駆動回路３から供給される選択信号に従って駆動し、選択信号がパルス状にHighレベルとなるタイミングでオンになる。選択トランジスタＳＥＬ０がオンになると、増幅トランジスタＡＭＰ０から出力される電圧が、選択トランジスタＳＥＬ０を介して垂直信号線ＶＳＬ０に出力可能な状態となる。また、選択トランジスタＳＥＬ１がオンになると、増幅トランジスタＡＭＰ１から出力される電圧が、選択トランジスタＳＥＬ１を介して垂直信号線ＶＳＬ６に出力可能な状態となる。
リセットトランジスタＲＳＴは、水平信号線を介して垂直駆動回路３から供給されるリセット信号に従って駆動し、リセット信号がパルス状にHighレベルとなるタイミングでオンになる。リセットトランジスタＲＳＴがオンになると、リセットトランジスタＲＳＴを介して、ＦＤに蓄積されている電荷が電源電位ＶＤＤに排出されて、ＦＤがリセットされる。
図８は、画素６−０，６−１の部分における各メタル層のレイアウトの一例を示す平面図である。
図８に示されるように、画素６−０，６−１の部分は、３層のメタル層Ｍ１乃至Ｍ３により構成されている。
メタル層Ｍ１には、ＰＤ０，ＰＤ１、および転送トランジスタＴＲＧ０，ＴＲＧ１をはじめとする各トランジスタが形成されている。
メタル層Ｍ１の上層に設けられるメタル層Ｍ２には、画素信号を出力する選択トランジスタＳＥＬ０に接続される接続配線３１０と、画素信号を出力する選択トランジスタＳＥＬ１に接続される接続配線３１１とが形成されている。
メタル層Ｍ２の上層に設けられるメタル層Ｍ３には、１２本の垂直信号線ＶＳＬ０乃至ＶＳＬ１１が形成されている。そのうち、垂直信号線ＶＳＬ０は、ビア３２０を介して、メタル層Ｍ２の接続配線３１０と接続され、垂直信号線ＶＳＬ６は、ビア３２１を介して、メタル層Ｍ２の接続配線３１１と接続されている。
すなわち、画素６−０，６−１の画素信号は、接続配線３１０およびビア３２０を介して、垂直信号線ＶＳＬ０に出力されるか、または、接続配線３１１およびビア３２１を介して、垂直信号線ＶＳＬ６に出力される。
また、接続配線３１０，３１１は、画素毎に設けられ、その長さが、垂直信号線ＶＳＬ０乃至ＶＳＬ１１全てと直交する長さであって、画素毎に同一の長さとなるように形成されている。
なお、本実施の形態においては、１画素列における画素は縦２画素共有の構成を採るので、図８に示される構成が垂直方向（列方向）に繰り返し設けられる。縦２画素共有の各構成において、２画素それぞれの接続配線は、互いに異なる垂直信号線に接続されればよい。図８の例では、画素６−０，６−１それぞれの接続配線３１０，３１１は、それぞれ垂直信号線ＶＳＬ０，ＶＳＬ６に接続されるものとしたが、他の２画素それぞれの接続配線が、それぞれ垂直信号線ＶＳＬ１，ＶＳＬ７に接続されるようにしてもよいし、それぞれ垂直信号線ＶＳＬ５，ＶＳＬ１１に接続されるようにしてもよい。
このような構成によれば、垂直信号線ＶＳＬ０乃至ＶＳＬ１１と、その下層の接続配線３１０，３１１との寄生容量を、画素によらず同等に保ち、安定させることが可能となる。
なお、図８に示されるような構成において、接続配線の面積が大きくなると、１本の垂直信号線あたりの寄生容量が大きくなる。すると、ＲＣで決まる時定数が大きくなり、垂直信号線における画素信号のセトリング時間が長くなる。このことが、高フレームレート化を阻む要因になるおそれがあった。
そこで、以下においては、接続配線の面積を小さくする構成について説明する。
図９は、画素６−０，６−１の部分における各メタル層のレイアウトの他の一例を示す平面図である。
図９の例においては、メタル層Ｍ２に形成される接続配線３１０，３１１の長さが、図８の例の接続配線３１０，３１１のおよそ半分の長さとなっている。
具体的には、接続配線３１０は、垂直信号線ＶＳＬ０乃至ＶＳＬ５と直交する長さおよび配置をとるように形成されている。さらに、接続配線３１０の図中右側には、接続配線３１０と同一線上に延在し、所定の固定電位をとるシールド配線３３０が形成されている。
また、接続配線３１１は、垂直信号線ＶＳＬ６乃至ＶＳＬ１と直交する長さおよび配置をとるように形成されている。さらに、接続配線３１１の図中左側には、接続配線３１１と同一線上に延在し、所定の固定電位をとるシールド配線３３１が形成されている。
なお、図９の例では、シールド配線３３０，３３１は、電源電位ＶＤＤに接続されるものとする。
このように、接続配線およびシールド配線は、画素毎に設けられ、それらの全長は、垂直信号線ＶＳＬ０乃至ＶＳＬ１１全てと直交する長さであって、画素毎に同一の長さとなるように形成されている。すなわち、図９においては、接続配線３１０およびシールド配線３３０の全長と、接続配線３１１およびシールド配線３３１の全長とは同じとされる。
このような構成によれば、図８の構成と比較して、接続配線３１０，３１１の面積が半分程度であるので、垂直信号線ＶＳＬ０乃至ＶＳＬ１１と、その下層の接続配線３１０，３１１との寄生容量を半分程度に抑えることができ、ひいては、高フレームレート化を図ることが可能となる。
なお、図９の構成においては、シールド配線を省略することも可能であるが、シールド配線を設けることで、垂直信号線と他の配線とのカップリングを防ぐことができ、ノイズの抑制効果を高めることができる。
さらに、画素毎に設けられる接続配線およびシールド配線の全長を、画素毎に同一の長さとすることで、光学的対称性や電気的対称性を保つことができ、垂直信号線の光学特性や電気特性を均一にすることができる。
なお、図９の例では、シールド配線３３０，３３１は、電源電位ＶＤＤに接続されるものとしたが、電源電位ＶＤＤ以外の固定電位、例えばＧＮＤ（グランド）に接続されるようにしてもよい。
上述したように、本実施の形態においては、１画素列における画素は縦２画素共有の構成を採るので、図９に示される構成もまた垂直方向（列方向）に繰り返し設けられる。縦２画素共有の各構成において、２画素それぞれの接続配線は、互いに異なる垂直信号線に接続されればよく、共有画素毎に所定の配置をとることができる。
例えば、図１０に示されるように、接続配線３１０が、垂直信号線ＶＳＬ６乃至ＶＳＬ１１と直交する長さおよび配置をとり、接続配線３１１が、垂直信号線ＶＳＬ０乃至ＶＳＬ５と直交する長さおよび配置をとるように形成されるようにしてもよい。図１０の例では、接続配線３１０，３１１は、それぞれビア３２０，３２１を介して、垂直信号線ＶＳＬ６，ＶＳＬ５に接続されている。
また、図１１に示されるように、接続配線３１０が、垂直信号線ＶＳＬ０乃至ＶＳＬ５と直交する長さおよび配置をとり、接続配線３１１もまた、垂直信号線ＶＳＬ０乃至ＶＳＬ５と直交する長さおよび配置をとるように形成されるようにしてもよい。図１１の例では、接続配線３１０，３１１は、それぞれビア３２０，３２１を介して、垂直信号線ＶＳＬ０，ＶＳＬ５に接続されている。
さらに、図１２に示されるように、接続配線３１０が、垂直信号線ＶＳＬ６乃至ＶＳＬ１１と直交する長さおよび配置をとり、接続配線３１１もまた、垂直信号線ＶＳＬ６乃至ＶＳＬ１１と直交する長さおよび配置をとるように形成されるようにしてもよい。図１２の例では、接続配線３１０，３１１は、それぞれビア３２０，３２１を介して、垂直信号線ＶＳＬ６，ＶＳＬ１１に接続されている。
このように、縦２画素共有の構成においては、接続配線３１０，３１１の配置パターンとして、図９乃至１２に示される４種類の配置パターンをとることができる。これにより、縦２画素共有の構成を採る固体撮像装置において、様々な画素の読み出しモードを実現することが可能となる。
＜３．第２の実施の形態＞
図１３は、第２の実施の形態の画素および垂直信号線の構成例を示す回路図である。
本実施の形態では、１画素列において縦に並ぶ２つの画素４０１，４０２が１つのＦＤを共有する縦２画素共有の構成が採られている。図１３の例において、基本的な構成は、図７の例と同様である。なお、本実施の形態では、１画素列につき２本の垂直信号線ＶＳＬ０，ＶＳＬ１が設けられている。
図１４は、垂直信号線と接続配線のレイアウトの例を示す平面図である。
画素４０１の画素領域には、画素信号を出力する選択トランジスタに接続される接続配線４１１と、所定の固定電位をとるシールド配線４２１とが設けられている。
画素４０２の画素領域には、画素信号を出力する選択トランジスタに接続される接続配線４１２と、所定の固定電位をとるシールド配線４２２とが設けられている。
図１４の例においても、接続配線およびシールド配線は、画素毎に設けられ、それらの全長は、垂直信号線ＶＳＬ０，ＶＳＬ１全てと直交する長さであって、画素毎に同一の長さとなるように形成されている。すなわち、図１４においては、接続配線４１１およびシールド配線４２１の全長と、接続配線４１２およびシールド配線４２２の全長とは同じとされる。
さらに、図１４の例では、接続配線およびシールド配線は、画素共有されている２画素を繰り返し単位として、同一線上で周期的に異なる配置をとる。具体的には、画素４０１の画素領域において、接続配線４１１は、接続配線４１１およびシールド配線４２１それぞれが設けられる同一線上の左側に配置される。また、画素４０２の画素領域において、接続配線４１２は、接続配線４１２およびシールド配線４２２それぞれが設けられる同一線上の右側に配置される。
本実施の形態においては、１画素列において、画素４０１，４０２の構成が繰り返されるようにして、画素が配列される。
また、図１４の例では、垂直信号線ＶＳＬ０は、ビア４３１を介して、接続配線４１１と接続され、垂直信号線ＶＳＬ１は、ビア４３２を介して、接続配線４１２と接続されている。すなわち、本実施の形態では、１画素列において繰り返し単位を構成する２画素それぞれの接続配線は、互いに異なる垂直信号線に接続されている。
なお、図１４の例において、画素の読み出しは、１画素行おきに、すなわち、１画素列において繰り返し単位を構成する２画素のうち、画素４０１に対応する画素毎に行われ、画素４０２に対応する画素毎に行われるものとする。
このような構成によれば、垂直信号線ＶＳＬ０，ＶＳＬ１と、その下層の接続配線４１１，４１２との寄生容量を抑えることができ、ひいては、高フレームレート化を図ることが可能となる。
また、シールド配線を設けることで、垂直信号線と他の配線とのカップリングを防ぐことができ、ノイズの抑制効果を高めることができる。
さらに、画素毎に設けられる接続配線およびシールド配線の全長を、画素毎に同一の長さとすることで、光学的対称性や電気的対称性を保つことができ、垂直信号線の光学特性や電気特性を均一にすることができる。
＜４．第３の実施の形態＞
図１５は、第３の実施の形態の画素および垂直信号線の構成例を示す回路図である。
本実施の形態では、１画素列において縦に並ぶ４つのうち、２つの画素５０１，５０２が１つのＦＤを共有し、２つの画素５０３，５０４が１つのＦＤを共有する縦２画素共有の構成が採られている。図１５の例において、画素５０１，５０２についての基本的な構成は、図１３の例における画素４０１，４０２と同様である。また、画素５０３，５０４についての基本的な構成は、各トランジスタの名称に付される数字が異なる以外は、画素５０１，５０２と同様である。なお、本実施の形態では、１画素列につき４本の垂直信号線ＶＳＬ０乃至ＶＳＬ３が設けられている。
図１６は、垂直信号線と接続配線のレイアウトの例を示す平面図である。
画素５０１の画素領域には、画素信号を出力する選択トランジスタに接続される接続配線５１１と、所定の固定電位をとるシールド配線５２１とが設けられている。
画素５０２の画素領域には、画素信号を出力する選択トランジスタに接続される接続配線５１２と、所定の固定電位をとるシールド配線５２２とが設けられている。
画素５０３の画素領域には、画素信号を出力する選択トランジスタに接続される接続配線５１３と、所定の固定電位をとるシールド配線５２３とが設けられている。
画素５０４の画素領域には、画素信号を出力する選択トランジスタに接続される接続配線５１４と、所定の固定電位をとるシールド配線５２４とが設けられている。
図１６の例においても、接続配線およびシールド配線は、画素毎に設けられ、それらの全長は、垂直信号線ＶＳＬ０乃至ＶＳＬ３全てと直交する長さであって、画素毎に同一の長さとなるように形成されている。すなわち、図１６においては、接続配線５１１およびシールド配線５２１の全長、接続配線５１２およびシールド配線５２２の全長、接続配線５１３およびシールド配線５２３の全長、接続配線５１４およびシールド配線５２４の全長は、それぞれ同じとされる。
さらに、図１６の例では、接続配線およびシールド配線は、４つの画素５０１乃至５０４を繰り返し単位として、同一線上で周期的に異なる配置をとる。具体的には、画素５０１の画素領域において、接続配線５１１は、接続配線５１１およびシールド配線５２１それぞれが設けられる同一線上の左側に配置され、画素５０２の画素領域において、接続配線５１２は、接続配線５１２およびシールド配線５２２それぞれが設けられる同一線上の左側に配置される。また、画素５０３の画素領域において、接続配線５１３は、接続配線５１３およびシールド配線５２３それぞれが設けられる同一線上の右側に配置され、画素５０４の画素領域において、接続配線５１４は、接続配線５１４およびシールド配線５２４それぞれが設けられる同一線上の右側に配置される。
本実施の形態においては、１画素列において、画素５０１乃至５０４の構成が繰り返されるようにして、画素が配列される。
また、図１６の例では、垂直信号線ＶＳＬ０は、ビア５３１を介して、接続配線５１１と接続され、垂直信号線ＶＳＬ１は、ビア５３２を介して、接続配線５１２と接続されている。また、垂直信号線ＶＳＬ２は、ビア５３３を介して、接続配線５１３と接続され、垂直信号線ＶＳＬ３は、ビア５３４を介して、接続配線５１４と接続されている。すなわち、本実施の形態では、１画素列において繰り返し単位を構成する４画素それぞれの接続配線は、互いに異なる垂直信号線に接続されている。
なお、図１６の例において、画素の読み出しは、１画素行おきに、すなわち、１画素列において繰り返し単位を構成する４画素のうち、画素５０１，５０３に対応する画素毎に行われ、画素５０２，５０４に対応する画素毎に行われるものとする。
このような構成によれば、垂直信号線ＶＳＬ０乃至ＶＳＬ３と、その下層の接続配線５１１乃至５１４との寄生容量を抑えることができ、ひいては、高フレームレート化を図ることが可能となる。
また、シールド配線を設けることで、垂直信号線と他の配線とのカップリングを防ぐことができ、ノイズの抑制効果を高めることができる。
さらに、画素毎に設けられる接続配線およびシールド配線の全長を、画素毎に同一の長さとすることで、光学的対称性や電気的対称性を保つことができ、垂直信号線の光学特性や電気特性を均一にすることができる。
＜５．第４の実施の形態＞
次に、第４の実施の形態の画素および垂直信号線の構成について説明する。
本実施の形態の回路構成は、図１５の例と同様であるので、詳細な説明は省略する。すなわち、本実施の形態では、画素列において縦に並ぶ４つのうち、２つの画素６０１，６０２（図１７）が１つのＦＤを共有し、２つの画素６０３，６０４（図１７）が１つのＦＤを共有する縦２画素共有の構成が採られる。なお、本実施の形態でも、１画素列につき４本の垂直信号線ＶＳＬ０乃至ＶＳＬ３が設けられている。
図１７は、垂直信号線と接続配線のレイアウトの例を示す平面図である。
画素６０１の画素領域には、画素信号を出力する選択トランジスタに接続される接続配線６１１と、所定の固定電位をとるシールド配線６２１とが設けられている。
画素６０２の画素領域には、画素信号を出力する選択トランジスタに接続される接続配線６１２と、所定の固定電位をとるシールド配線６２２−１，６２２−２とが設けられている。
画素６０３の画素領域には、画素信号を出力する選択トランジスタに接続される接続配線６１３と、所定の固定電位をとるシールド配線６２３−１，６２３−２とが設けられている。
画素６０４の画素領域には、画素信号を出力する選択トランジスタに接続される接続配線６１４と、所定の固定電位をとるシールド配線６２４とが設けられている。
図１７の例においても、接続配線およびシールド配線は、画素毎に設けられ、それらの全長は、垂直信号線ＶＳＬ０乃至ＶＳＬ３全てと直交する長さであって、画素毎に同一の長さとなるように形成されている。すなわち、図１７においては、接続配線６１１およびシールド配線６２１の全長、接続配線６１２およびシールド配線６２２−１，６２２−２の全長、接続配線６１３およびシールド配線６２３−１，６２３−２の全長、接続配線６１４およびシールド配線６２４の全長は、それぞれ同じとされる。
さらに、図１７の例では、接続配線およびシールド配線は、４つの画素６０１乃至６０４を繰り返し単位として、同一線上で周期的に異なる配置をとる。具体的には、画素６０１の画素領域において、接続配線６１１は、接続配線６１１およびシールド配線６２１が設けられる同一線上の左端（垂直信号線ＶＳＬ０と交差する位置）に配置され、画素６０２の画素領域において、接続配線６１２は、接続配線６１２およびシールド配線６２２−１，６２２−２が設けられる同一線上の中程左側（垂直信号線ＶＳＬ１と交差する位置）に配置される。また、画素６０３の画素領域において、接続配線６１３は、接続配線６１３およびシールド配線６２３−１，６２３−２が設けられる同一線上の中程右側（垂直信号線ＶＳＬ２と交差する位置）に配置され、画素６０４の画素領域において、接続配線６１４は、接続配線６１４およびシールド配線６２４が設けられる同一線上の右端（垂直信号線ＶＳＬ３と交差する位置）に配置される。
本実施の形態においては、１画素列において、画素６０１乃至６０４の構成が繰り返されるようにして、画素が配列される。
また、図１７の例では、垂直信号線ＶＳＬ０は、ビア６３１を介して、接続配線６１１と接続され、垂直信号線ＶＳＬ１は、ビア６３２を介して、接続配線６１２と接続されている。また、垂直信号線ＶＳＬ２は、ビア６３３を介して、接続配線６１３と接続され、垂直信号線ＶＳＬ３は、ビア６３４を介して、接続配線６１４と接続されている。すなわち、本実施の形態では、１画素列において繰り返し単位を構成する４画素それぞれの接続配線は、互いに異なる垂直信号線に接続されている。
なお、図１７の例において、画素の読み出しは、１画素行おきに、すなわち、１画素列において繰り返し単位を構成する４画素のうち、画素６０１，６０３に対応する画素毎に行われ、画素６０２，６０４に対応する画素毎に行われるものとする。
このような構成によれば、垂直信号線ＶＳＬ０乃至ＶＳＬ３と、その下層の接続配線６１１乃至６１４との寄生容量をより一層抑えることができ、ひいては、さらなる高フレームレート化を図ることが可能となる。
また、シールド配線を設けることで、垂直信号線と他の配線とのカップリングを防ぐことができ、ノイズの抑制効果を高めることができる。
さらに、画素毎に設けられる接続配線およびシールド配線の全長を、画素毎に同一の長さとすることで、光学的対称性や電気的対称性を保つことができ、垂直信号線の光学特性や電気特性を均一にすることができる。
＜６．第５の実施の形態＞
図１８は、第５の実施の形態の画素および垂直信号線の構成例を示す回路図である。
本実施の形態では、２画素列に跨って配置される縦２×横２の４つの画素７０１乃至７０４が１つのＦＤを共有する４画素共有の構成が採られている。図１８の例において、各画素のＰＤおよび転送トランジスタ以外の構成は、図７の例と同様である。なお、本実施の形態では、２画素列につき１２本の垂直信号線ＶＳＬ０乃至ＶＳＬ１１が、すなわち、１画素列につき６本の垂直信号線が設けられている。
図１９は、画素７０１乃至７０４の部分における各メタル層のレイアウトの一例を示す平面図である。
図１９に示されるように、画素７０１乃至７０４の部分は、３層のメタル層Ｍ１乃至Ｍ３により構成されている。
メタル層Ｍ１には、ＰＤ０乃至ＰＤ３、および転送トランジスタＴＲＧ０乃至ＴＲＧ３をはじめとする各トランジスタが形成されている。
メタル層Ｍ１の上層に設けられるメタル層Ｍ２には、画素信号を出力する選択トランジスタＳＥＬ０に接続される接続配線７１０と、画素信号を出力する選択トランジスタＳＥＬ１に接続される接続配線７１１とが形成されている。
メタル層Ｍ２の上層に設けられるメタル層Ｍ３には、１２本の垂直信号線ＶＳＬ０乃至ＶＳＬ１１が形成されている。そのうち、垂直信号線ＶＳＬ０は、ビア７２０を介して、メタル層Ｍ２の接続配線７１０と接続され、垂直信号線ＶＳＬ６は、ビア７２１を介して、メタル層Ｍ２の接続配線７１１と接続されている。
すなわち、画素７０１乃至７０４の画素信号は、接続配線７１０およびビア７２０を介して、垂直信号線ＶＳＬ０に出力されるか、または、接続配線７１１およびビア７２１を介して、垂直信号線ＶＳＬ６に出力される。
また、接続配線７１０は、その長さが、垂直信号線ＶＳＬ０乃至ＶＳＬ５と直交する長さとなるように形成され、接続配線７１１は、その長さが、垂直信号線ＶＳＬ６乃至ＶＳＬ１１と直交する長さとなるように形成されている。
なお、本実施の形態においては、２画素列における画素は４画素共有の構成を採るので、図１９に示される構成が垂直方向（列方向）に繰り返し設けられる。４画素共有の各構成において、画素行それぞれの接続配線は、互いに異なる垂直信号線に接続されればよい。図１９の例では、それぞれの接続配線７１０，７１１は、それぞれ垂直信号線ＶＳＬ０，ＶＳＬ６に接続されるものとしたが、他の４画素共有の構成における画素行それぞれの接続配線が、それぞれ垂直信号線ＶＳＬ１，ＶＳＬ７に接続されるようにしてもよいし、それぞれ垂直信号線ＶＳＬ５，ＶＳＬ１１に接続されるようにしてもよい。
このような構成によれば、図９の構成と比較して、１画素列あたりの垂直信号線の数を半分にできるので、垂直信号線の間隔や配線幅を拡げることができる。これにより、垂直信号線同士の間の寄生容量を低減したり、垂直信号線自体の配線抵抗を小さくすることができるので、ＲＣで決まる時定数を小さく抑えることができ、ひいては、高フレームレート化を図ることが可能となる。
なお、図１９の例において、接続配線７１０の図中右側に、接続配線７１０と同一線上に延在するシールド配線を、接続配線７１１の図中左側に、接続配線７１１と同一線上に延在するシールド配線を、それぞれ形成するようにしてもよい。
この場合、接続配線およびシールド配線は、画素行毎に設けられ、それらの全長は、垂直信号線ＶＳＬ０乃至ＶＳＬ１１全てと直交する長さであって、画素行毎に同一の長さとなるように形成されるようにする。
これにより、垂直信号線と他の配線とのカップリングを防ぐことができ、ノイズの抑制効果を高めることができる上に、光学的対称性や電気的対称性を保つことができ、垂直信号線の光学特性や電気特性を均一にすることができる。
なお、図１９の例では、２画素列につき１２本の垂直信号線が設けられるものとしたが、２画素列につき２４本の垂直信号線が設けられるようにしてもよいし、その他の本数の垂直信号線が設けられるようにしてもよい。
上述したような固体撮像装置は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
＜７．電子機器の構成例＞
図２０は、本技術を適用した電子機器である撮像装置の構成例を示すブロック図である。
図２０に示すように、撮像装置９０１は、光学系９０２、固体撮像装置９０３、ＤＳＰ（Digital Signal Processor）９０４を備えており、バス９０７を介して、ＤＳＰ９０４、表示装置９０５、操作系９０６、メモリ９０８、記録装置９０９、および電源系９１０が接続されて構成され、静止画像および動画像を撮像可能である。
光学系９０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を固体撮像装置９０３に導き、固体撮像装置９０３の受光面（センサ部）に結像させる。
固体撮像装置９０３としては、上述したいずれかの実施の形態の画素を有する固体撮像装置が適用される。固体撮像装置９０３には、光学系９０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、固体撮像装置９０３に蓄積された電子に応じた信号がＤＳＰ９０４に供給される。
ＤＳＰ９０４は、固体撮像装置９０３からの信号に対して各種の信号処理を施して画像を取得し、その画像のデータを、メモリ９０８に一時的に記憶させる。メモリ９０８に記憶された画像のデータは、記録装置９０９に記録されたり、表示装置９０５に供給されて画像が表示されたりする。また、操作系９０６は、ユーザによる各種の操作を受け付けて撮像装置９０１の各ブロックに操作信号を供給し、電源系９１０は、撮像装置９０１の各ブロックの駆動に必要な電力を供給する。
このように構成されている撮像装置９０１では、固体撮像装置９０３として、上述したような固体撮像装置を適用することにより、高フレームレート化を図ることができるので、よりきめ細やかな画像を撮像することが可能となる。
また、本技術における固体撮像装置の構成は、裏面照射型のCMOSイメージセンサにはもちろん、表面照射型のCMOSイメージセンサに採用することができる。
＜８．イメージセンサの使用例＞
次に、本技術を適用したイメージセンサの使用例について説明する。
図２１は、本技術を適用したイメージセンサの使用例を示す図である。
上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
さらに、本技術は以下のような構成をとることができる。
（１）
画素が行列状に配列された画素アレイと、
画素列単位で設けられた複数の垂直信号線と、
前記画素において画素信号を出力する出力トランジスタ毎に設けられ、前記垂直信号線の少なくともいずれかと直交する接続配線と
を備え、
前記接続配線は、前記出力トランジスタと、前記垂直信号線のいずれか１つとに接続される
固体撮像装置。
（２）
前記垂直信号線、前記接続配線、および前記出力トランジスタは、それぞれ異なるメタル層に形成され、
前記垂直信号線と前記接続配線とは、ビアを介して接続される
（１）に記載の固体撮像装置。
（３）
前記接続配線は、前記画素毎に設けられ、
前記接続配線の長さは、前記画素列毎に設けられた前記垂直信号線全てと直交する長さであって、前記画素毎に同一の長さである
（１）または（２）に記載の固体撮像装置。
（４）
前記接続配線は、前記画素毎に設けられ、
前記接続配線と同一線上に延在し、所定の固定電位をとるシールド配線をさらに備え、
前記接続配線および前記シールド配線の全長は、前記画素列毎に設けられた前記垂直信号線全てと直交する長さであって、前記画素毎に同一の長さである
（１）または（２）に記載の固体撮像装置。
（５）
前記接続配線は、前記画素列を構成する所定数の前記画素毎に、前記同一線上で所定の配置をとる
（４）に記載の固体撮像装置。
（６）
前記接続配線は、前記所定数の前記画素を繰り返し単位として、前記同一線上で周期的に異なる配置をとる
（５）に記載の固体撮像装置。
（７）
前記繰り返し単位を構成する前記画素それぞれの前記接続配線は、互いに異なる前記垂直信号線に接続される
（６）に記載の固体撮像装置。
（８）
前記繰り返し単位を構成する前記画素の数以下の前記画素は、１つのＦＤ（フローティングディフュージョン）を共有する
（６）または（７）に記載の固体撮像装置。
（９）
１画素列の前記画素は、縦２画素共有の構成を採る
（８）に記載の固体撮像装置。
（１０）
縦ｍ×横ｎの前記画素は、１つのＦＤ（フローティングディフュージョン）を共有し、
前記接続配線は、前記ＦＤを共有する前記画素の画素行毎に設けられ、
前記接続配線の長さは、ｎ画素列毎に設けられた前記垂直信号線のうちの所定数と直交する長さである
（２）に記載の固体撮像装置。
（１１）
画素が行列状に配列された画素アレイと、
画素列単位で設けられた複数の垂直信号線と、
前記画素において画素信号を出力する出力トランジスタ毎に設けられ、前記垂直信号線の少なくともいずれかと直交する接続配線と
を備え、
前記接続配線は、前記出力トランジスタと、前記垂直信号線のいずれか１つとに接続される固体撮像装置を有する
を備える電子機器。
１，１０，２０ 固体撮像装置， ２ 画素アレイ， ６，６−０，６−１ 画素， ８ 垂直信号線， ３１０，３１１ 接続配線， ３２０，３２１ ビア， ３３０，３３１ シールド配線， ＳＥＬ０，ＳＥＬ１ 選択トランジスタ， ９０１ 電子機器， ９０３ 固体撮像装置

Claims (8)

  1. 画素が行列状に配列された画素アレイと、
    画素列単位で設けられた複数の垂直信号線と、
    前記画素において画素信号を出力する出力トランジスタ毎に設けられ、前記垂直信号線の少なくともいずれかと直交し、前記出力トランジスタと、前記垂直信号線のいずれか１つとに接続される接続配線と
    を備え、
    前記垂直信号線、前記接続配線、および前記出力トランジスタは、それぞれ異なるメタル層に形成され、
    前記垂直信号線と前記接続配線とは、ビアを介して接続され、
    前記接続配線は、前記画素毎に設けられ、
    前記接続配線の長さは、前記画素列毎に設けられた前記垂直信号線全てと直交する長さであって、前記画素毎に同一の長さである
    固体撮像装置。
  2. 画素が行列状に配列された画素アレイと、
    画素列単位で設けられた複数の垂直信号線と、
    前記画素において画素信号を出力する出力トランジスタ毎に設けられ、前記垂直信号線の少なくともいずれかと直交し、前記出力トランジスタと、前記垂直信号線のいずれか１つとに接続される接続配線と
    を備え、
    前記垂直信号線、前記接続配線、および前記出力トランジスタは、それぞれ異なるメタル層に形成され、
    前記垂直信号線と前記接続配線とは、ビアを介して接続され、
    前記接続配線は、前記画素毎に設けられ、
    前記接続配線と同一線上に延在し、所定の固定電位をとるシールド配線をさらに備え、
    前記接続配線および前記シールド配線の全長は、前記画素列毎に設けられた前記垂直信号線全てと直交する長さであって、前記画素毎に同一の長さである
    固体撮像装置。
  3. 前記接続配線は、前記画素列を構成する所定数の前記画素毎に、前記同一線上で所定の配置をとる
    請求項２に記載の固体撮像装置。
  4. 前記接続配線は、前記所定数の前記画素を繰り返し単位として、前記同一線上で周期的に異なる配置をとる
    請求項３に記載の固体撮像装置。
  5. 前記繰り返し単位を構成する前記画素それぞれの前記接続配線は、互いに異なる前記垂直信号線に接続される
    請求項４に記載の固体撮像装置。
  6. 前記繰り返し単位を構成する前記画素の数以下の前記画素は、１つのＦＤ（フローティングディフュージョン）を共有する
    請求項４に記載の固体撮像装置。
  7. １画素列の前記画素は、縦２画素共有の構成を採る
    請求項６に記載の固体撮像装置。
  8. 画素が行列状に配列された画素アレイと、
    画素列単位で設けられた複数の垂直信号線と、
    前記画素において画素信号を出力する出力トランジスタ毎に設けられ、前記垂直信号線の少なくともいずれかと直交し、前記出力トランジスタと、前記垂直信号線のいずれか１つとに接続される接続配線と
    を備え、
    前記垂直信号線、前記接続配線、および前記出力トランジスタは、それぞれ異なるメタル層に形成され、
    前記垂直信号線と前記接続配線とは、ビアを介して接続され、
    前記接続配線は、前記画素毎に設けられ、
    前記接続配線の長さは、前記画素列毎に設けられた前記垂直信号線全てと直交する長さであって、前記画素毎に同一の長さである固体撮像装置
    を有する電子機器。
JP2017030743A 2017-02-22 2017-02-22 固体撮像装置および電子機器 Active JP6910814B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2017030743A JP6910814B2 (ja) 2017-02-22 2017-02-22 固体撮像装置および電子機器
US16/485,234 US10840278B2 (en) 2017-02-22 2018-02-08 Solid-state image pickup device and electronic apparatus
KR1020197021774A KR102510117B1 (ko) 2017-02-22 2018-02-08 고체 촬상 장치 및 전자 기기
PCT/JP2018/004289 WO2018155197A1 (en) 2017-02-22 2018-02-08 Solid-state image pickup device and electronic apparatus
EP18707443.0A EP3586366B1 (en) 2017-02-22 2018-02-08 Solid-state image pickup device and electronic apparatus
CN201880009515.4A CN110235255B (zh) 2017-02-22 2018-02-08 固态摄像器件和电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017030743A JP6910814B2 (ja) 2017-02-22 2017-02-22 固体撮像装置および電子機器

Publications (2)

Publication Number Publication Date
JP2018137603A JP2018137603A (ja) 2018-08-30
JP6910814B2 true JP6910814B2 (ja) 2021-07-28

Family

ID=61283285

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017030743A Active JP6910814B2 (ja) 2017-02-22 2017-02-22 固体撮像装置および電子機器

Country Status (6)

Country Link
US (1) US10840278B2 (ja)
EP (1) EP3586366B1 (ja)
JP (1) JP6910814B2 (ja)
KR (1) KR102510117B1 (ja)
CN (1) CN110235255B (ja)
WO (1) WO2018155197A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202029490A (zh) * 2018-11-21 2020-08-01 日商索尼半導體解決方案公司 固體攝像元件
JP6957559B2 (ja) * 2019-06-24 2021-11-02 キヤノン株式会社 半導体装置および機器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5130946B2 (ja) * 2008-02-15 2013-01-30 ソニー株式会社 固体撮像装置、カメラ及び電子機器
JP5198150B2 (ja) * 2008-05-29 2013-05-15 株式会社東芝 固体撮像装置
JP5029624B2 (ja) 2009-01-15 2012-09-19 ソニー株式会社 固体撮像装置及び電子機器
JP4881987B2 (ja) 2009-10-06 2012-02-22 キヤノン株式会社 固体撮像装置および撮像装置
TWI420662B (zh) * 2009-12-25 2013-12-21 Sony Corp 半導體元件及其製造方法，及電子裝置
JP2013045879A (ja) * 2011-08-24 2013-03-04 Sony Corp 半導体装置、半導体装置の製造方法、固体撮像装置、固体撮像装置の製造方法、電子機器
JP5862126B2 (ja) 2011-09-06 2016-02-16 ソニー株式会社 撮像素子および方法、並びに、撮像装置
WO2013084406A1 (ja) 2011-12-08 2013-06-13 パナソニック株式会社 固体撮像装置及び撮像装置
JP2013187360A (ja) * 2012-03-08 2013-09-19 Sony Corp 固体撮像装置、及び、電子機器
WO2014002366A1 (ja) * 2012-06-27 2014-01-03 パナソニック株式会社 固体撮像装置
JP2014127519A (ja) * 2012-12-25 2014-07-07 Sony Corp 固体撮像素子、及び、電子機器
JP6238558B2 (ja) * 2013-04-26 2017-11-29 キヤノン株式会社 撮像装置、および、撮像システム。
JP5813047B2 (ja) * 2013-04-26 2015-11-17 キヤノン株式会社 撮像装置、および、撮像システム。
JP5874777B2 (ja) * 2014-04-25 2016-03-02 ソニー株式会社 固体撮像装置及び電子機器
JP6457738B2 (ja) * 2014-05-02 2019-01-23 オリンパス株式会社 固体撮像装置および撮像装置
JP2016012904A (ja) * 2014-06-02 2016-01-21 ソニー株式会社 撮像素子、撮像方法、および電子機器
JP2016005068A (ja) * 2014-06-16 2016-01-12 ソニー株式会社 固体撮像装置および電子機器

Also Published As

Publication number Publication date
WO2018155197A1 (en) 2018-08-30
JP2018137603A (ja) 2018-08-30
KR20190116276A (ko) 2019-10-14
US20190371841A1 (en) 2019-12-05
CN110235255A (zh) 2019-09-13
KR102510117B1 (ko) 2023-03-15
CN110235255B (zh) 2024-01-16
US10840278B2 (en) 2020-11-17
EP3586366B1 (en) 2022-11-23
EP3586366A1 (en) 2020-01-01

Similar Documents

Publication Publication Date Title
JP6848436B2 (ja) 固体撮像素子、撮像装置、並びに電子機器
JP2023014076A (ja) 撮像装置
JP6856974B2 (ja) 固体撮像素子および電子機器
JP6984687B2 (ja) 固体撮像素子、および電子装置
JP7131602B2 (ja) 半導体装置、固体撮像装置、撮像装置、および電子機器
JP2021153335A (ja) 固体撮像素子及び電子機器
WO2016158440A1 (ja) 固体撮像素子および電子機器
JP6910814B2 (ja) 固体撮像装置および電子機器
US11910117B2 (en) Solid-state imaging element and electronic apparatus

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210330

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210507

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210608

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210707

R150 Certificate of patent or registration of utility model

Ref document number: 6910814

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150