JP6901583B2 - 半導体装置 - Google Patents

Description

本明細書中に開示されている発明は、パルス信号を取り扱う半導体装置（例えば複合化アイソレータ）に関する。

従来より、例えば、車載機器や産業機器の電源として用いられるＡＣ／ＤＣコンバータやＤＣ／ＤＣコンバータの分野では、アイソレータを用いて１次回路系と２次回路系を磁気結合しながら両者の絶縁性を保つ技術が存在する。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２００８−１８７８２１号公報

しかしながら、アイソレータの周囲に多くのスイッチングノイズが発生する環境では、正確にパルス信号を伝送することが難しく、特に、入力電圧の高いＡＣ／ＤＣコンバータでは、アイソレータに生じるノイズレベルが大きいという課題があった。

なお、上記の課題は、アイソレータだけでなく、パルス信号を取り扱う半導体装置全般に当てはまる。

本明細書中に開示されている発明は、本願の発明者が見出した上記の課題に鑑み、パルス信号のノイズを削減することのできる半導体装置を提供することを目的とする。

本明細書中に開示されている半導体装置は、パルス信号の送信側となる第１チップと、前記パルス信号の受信側となる第２チップと、集積化トランスを用いて前記第１チップと前記第２チップとの間を電気的に絶縁しつつ前記第１チップから前記第２チップに前記パルス信号を伝送する第３チップを有し、前記第２チップと前記第３チップは、それぞれ、前段のチップからボンディングワイヤを介して前記パルス信号の入力を受け付けるための第１電極を備えており、各チップの第１電極のうち、少なくとも一方の下方領域には、前記第１電極と電気的に絶縁されるとともに基準電位端に接続された第２電極が設けられている構成（第１の構成）とされている。

なお、第１の構成から成る半導体装置において、前記第２電極は、メタル層またはポリシリコン層を用いて形成されている構成（第２の構成）にするとよい。

また、第１または第２の構成から成る半導体装置において、前記第２電極は、その平面視において、前記第１電極と同一以上の面積を持つ構成（第３の構成）にするとよい。

また、第１〜第３いずれかの構成から成る半導体装置において、前記第１電極と前記第２電極との間には、前記第１電極及び前記第２電極の一方に短絡された少なくとも一層の中間電極が設けられている構成（第４の構成）にするとよい。

また、第４の構成から成る半導体装置において、前記第１電極と前記第２電極との間には、前記中間電極として、前記第１電極に短絡された少なくとも一層の第１中間電極と、前記第２電極に短絡された少なくとも一層の第２中間電極とが交互に積層されている構成（第５の構成）にするとよい。

また、第１〜第５いずれかの構成から成る半導体装置において、前記第１チップは、前記パルス信号のパルス幅を調整する機能を備えた構成（第６の構成）にするとよい。

また、第１〜第６いずれかの構成から成る半導体装置は、一次回路系と二次回路系を電気的に絶縁しつつ相互間の信号伝送を行うことにより絶縁型スイッチング電源の制御主体として機能する構成（第７の構成）にするとよい。

また、本明細書中に開示されている絶縁型スイッチング電源は、第７の構成から成る半導体装置と、前記半導体装置により制御されるスイッチング出力段と、を有する構成（第８の構成）とされている。

なお、第８の構成から成る絶縁型スイッチング電源において、前記スイッチング出力段は、トランスを用いて一次回路系と二次回路系を電気的に絶縁しつつ、前記一次回路系に供給される直流入力電圧から直流出力電圧を生成して前記二次回路系の負荷に供給するＤＣ／ＤＣ変換部の構成要素として機能する構成（第９の構成）にするとよい。

また、第９の構成から成る絶縁型スイッチング電源は、交流入力電圧から前記直流入力電圧を生成する整流部をさらに有する構成（第１０の構成）にするとよい。

また、本明細書中に開示されている電子機器は、第８〜第１０いずれかの構成から成る絶縁型スイッチング電源と、前記絶縁型スイッチング電源から電力供給を受けて動作する負荷と、を有する構成（第１１の構成）とされている。

また、本明細書中に開示されているチップは、ボンディングワイヤを介してパルス信号の入力を受け付けるための第１電極と、前記第１電極の下方領域に設けられて前記第１電極と電気的に絶縁されるとともに基準電位端に接続された第２電極と、を集積化して成る構成（第１２の構成）とされている。

また、本明細書中に開示されているチップは、ワイヤを介してパルス信号の入力を受け付けるためのパッドを有し、前記ワイヤがフィルタを形成するインダクタとして機能し、前記パッドまたはこれに接続された配線層が前記フィルタを形成するキャパシタの第１電極として機能する構成（第１３の構成）とされている。

なお、第１３の構成から成るチップにおいて、前記インダクタのインダクタンス値は、前記ワイヤの長さ、直径、本数、または、素材により調整される構成（第１４の構成）にするとよい。

また、第１４の構成から成るチップにおいて、前記ワイヤの長さは、前記パッドの位置により調整される構成（第１５の構成）にするとよい。

また、第１３〜第１５いずれかの構成から成るチップにおいて、前記キャパシタの容量値は、前記第１電極と第２電極との対向面積又は電極間距離により調整される構成（第１６の構成）にするとよい。

また、第１６の構成から成るチップにおいて、前記第１電極と前記第２電極との電極間距離は、積層形成された複数の配線層のうち、前記第１電極及び前記第２電極としていずれの配線層を用いるかにより調整される構成（第１７の構成）にするとよい。

また、第１７の構成から成るチップにおいて、前記第１電極と前記第２電極との電極間距離は、層間絶縁層の厚さにより調整される構成（第１８の構成）にするとよい。

また、第１６の構成から成るチップにおいて、前記第１電極と前記第２電極は、同一の配線層に形成されており、前記電極間距離を隔てて相互に噛み合う櫛歯を備えている構成（第１９の構成）にするとよい。

また、第１３〜第１９いずれかの構成から成るチップは、前記パッドを露出しつつ前記チップの表面を被覆する保護層をさらに有する構成（第２０の構成）にするとよい。

本明細書中に開示されている発明によれば、パルス信号のノイズを削減することのできる半導体装置を提供することが可能となる。

絶縁型スイッチング電源を備えた電子機器の全体構成を示すブロック図 電源ＩＣの第１実施形態を示す模式図 第１実施形態における信号伝送経路の等価回路図 電源ＩＣの第２実施形態を示す模式図 第２実施形態における信号伝送経路の等価回路図 キャパシタの第１構造例を示す模式図 キャパシタの第２構造例を示す模式図 キャパシタの第３構造例を示す模式図 インダクタンス値の調整手法を説明するための模式図 インダクタンス値の調整手法を具体的に説明するための模式図 キャパシタの第４構造例を示す模式図 キャパシタの第５構造例を示す模式図 キャパシタの第５構造例を示す模式図

＜絶縁型スイッチング電源＞
図１は、絶縁型スイッチング電源を備えた電子機器の全体構成を示したブロック図である。本構成例の電子機器Ｘは、絶縁型スイッチング電源１と、絶縁型スイッチング電源１から電力供給を受けて動作する負荷２と、を有する。

絶縁型スイッチング電源１は、一次回路系１ｐ（ＧＮＤ１系）と二次回路系１ｓ（ＧＮＤ２系）との間を電気的に絶縁しつつ、商用交流電源ＰＷから一次回路系１ｐに供給される交流入力電圧Ｖａｃ（例えばＡＣ８５〜２６５Ｖ）を所望の直流出力電圧Ｖｏ（例えばＤＣ１０〜３０Ｖ）に変換して、二次回路系１ｓの負荷２に供給するＡＣ／ＤＣコンバータであり、整流部１０と、ＤＣ／ＤＣ変換部２０と、を含む。

整流部１０は、交流入力電圧Ｖａｃから直流入力電圧Ｖｉ（例えばＤＣ１２０〜３７５Ｖ）を生成してＤＣ／ＤＣ変換部２０に供給する回路ブロックであり、フィルタ１１と、ダイオードブリッジ１２と、キャパシタ１３及び１４とを含む。フィルタ１１は、交流入力電圧Ｖａｃからノイズやサージを除去する。ダイオードブリッジ１２は、交流入力電圧Ｖａｃを全波整流して直流入力電圧Ｖｉを生成する。キャパシタ１３は、交流入力電圧Ｖａｃの高調波ノイズを除去する。キャパシタ１４は、直流入力電圧Ｖｉを平滑化する。なお、整流部１０の前段には、フューズなどの保護素子を設けてもよい。

ＤＣ／ＤＣ変換部２０は、直流入力電圧Ｖｉから所望の直流出力電圧Ｖｏを生成して負荷２に供給する回路ブロックであり、電源ＩＣ１００と、これに外付けされる種々のディスクリート部品（トランスＴＲ、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１、センス抵抗Ｒｓ、ダイオードＤ１、キャパシタＣ１、並びに、抵抗Ｒ１及びＲ２）と、を含む。

電源ＩＣ１００は、アイソレータチップ１３０（詳細は後述）を用いて一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ、相互間の信号伝送を行うことにより、絶縁型スイッチング電源１（特にＤＣ／ＤＣ変換部２０）の制御主体として機能する半導体装置である。例えば、電源ＩＣ１００は、二次回路系１ｓで生成される分圧電圧Ｖｄｉｖ（＝直流出力電圧Ｖｏの分圧電圧）の帰還入力を受け付けて、一次回路系１ｐに設けられたトランジスタＮ１のオン／オフ制御を行う。

トランスＴＲは、一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ互いに逆極性で磁気結合された一次巻線Ｌｐ（巻数Ｎｐ）と二次巻線Ｌｓ（巻数Ｎｓ）を含む。一次巻線Ｌｐの第１端は、直流入力電圧Ｖｉの印加端に接続されている。一次巻線Ｌｐの第２端は、トランジスタＮ１のドレインに接続されている。二次巻線Ｌｓの第１端は、ダイオードＤ１のアノードに接続されている。二次巻線Ｌｓの第２端は、二次回路系１ｓの接地端ＧＮＤ２に接続されている。なお、巻数Ｎｐ及びＮｓについては、所望の直流出力電圧Ｖｏが得られるように任意に調整すればよい。例えば、巻数Ｎｐが多いほど又は巻数Ｎｓが少ないほど直流出力電圧Ｖｏは低くなり、逆に、巻数Ｎｐが少ないほど又は巻数Ｎｓが多いほど直流出力電圧Ｖｏは高くなる。

トランジスタＮ１は、電源ＩＣ１００から入力されるゲート信号Ｇ１に応じてオン／オフされる出力スイッチ素子として機能する。具体的に述べると、トランジスタＮ１は、ゲート信号Ｇ１がハイレベルであるときにオンし、ゲート信号Ｇ１がローレベルであるときにオフする。トランジスタＮ１のドレインは、先に述べたように、一次巻線Ｌｐの第２端に接続されている。トランジスタＮ１のソースは、センス抵抗Ｒｓの第１端に接続されている。センス抵抗Ｒｓの第２端は、一次回路系１ｐの接地端ＧＮＤ１に接続されている。センス抵抗Ｒｓは、トランジスタＮ１に流れる一次電流Ｉｐをセンス電圧Ｖｓ（＝Ｉｐ×Ｒｓ）として検出するための電流／電圧変換素子として機能する。

ダイオードＤ１のアノードは、先に述べたように、二次巻線Ｌｓの第１端に接続されている。ダイオードＤ１のカソードとキャパシタＣ１の第１端は、いずれも直流出力電圧Ｖｏの出力端に接続されている。キャパシタＣ１の第２端は、接地端ＧＮＤ２に接続されている。このように接続されたダイオードＤ１とキャパシタＣ１は、二次巻線Ｌｓに生じる誘起電圧を整流及び平滑して直流出力電圧Ｖｏを生成する整流平滑部として機能する。

抵抗Ｒ１及びＲ２は、直流出力電圧Ｖｏの出力端と接地端ＧＮＤ２との間に直列接続されており、相互間の接続ノードから分圧電圧Ｖｄｉｖ（＝Ｖｏ×Ｒ２／（Ｒ１＋Ｒ２））を出力する分圧部として機能する。

なお、上記構成から成るＤＣ／ＤＣ変換部２０において、トランスＴＲ、トランジスタＮ１、ダイオードＤ１、及び、キャパシタＣ１は、フライバック方式により直流入力電圧Ｖｉから直流出力電圧Ｖｏを生成するスイッチング出力段として機能する。

次に、当該スイッチング出力段の降圧動作について簡単に説明する。トランジスタＮ１がオンされているときには、直流入力電圧Ｖｉの印加端から、一次巻線Ｌｐ、トランジスタＮ１、及び、センス抵抗Ｒｓを介して、接地端ＧＮＤ１に向けた一次電流Ｉｐが流れるので、一次巻線Ｌｐに電気エネルギが蓄えられる。

その後、トランジスタＮ１がオフされると、一次巻線Ｌｐと磁気結合された二次巻線Ｌｓに誘起電圧が発生し、二次巻線ＬｓからダイオードＤ１を介して接地端ＧＮＤ２に向けた二次電流Ｉｓが流れる。このとき、負荷２には、二次巻線Ｌｓの誘起電圧を整流及び平滑した直流出力電圧Ｖｏが供給される。

以降も、トランジスタＮ１がオン／オフされることにより、上記と同様のスイッチング動作が繰り返される。

このように、本構成例の絶縁型スイッチング電源１によれば、一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ、交流入力電圧Ｖａｃから直流出力電圧Ｖｏを生成して負荷２に供給することができる。

＜電源ＩＣ（第１実施形態）＞
図２は、電源ＩＣ１００の第１実施形態を示す模式図である。本実施形態の電源ＩＣ１００は、一次側制御チップ１１０と、二次側制御チップ１２０と、アイソレータチップ１３０とを単一のパッケージに封止して成るマルチチップ型の半導体装置（いわゆる複合化アイソレータ）である。

一次側制御チップ１１０は、二次側制御チップ１２０からアイソレータチップ１３０を介してパルス信号Ｓ１０及びＳ２０を受信する受信部として、ＲＳフリップフロップ１１１とパッドＴ１１及びＴ１２を有する。また、一次側制御チップ１１０は、アイソレータチップ１３０を介して二次側制御チップ１２０にパルス信号Ｓ３０及びＳ４０を送信する送信部として、パルス信号生成部１１２及び１１３とパッドＴ１３及びＴ１４を有する。なお、一次側制御チップ１１０の基準電位端は、接地端ＧＮＤ１に接続されている。

二次側制御チップ１２０は、アイソレータチップ１３０を介して一次側制御チップ１１０にパルス信号Ｓ１０及びＳ２０を送信する送信部として、パルス信号生成部１２１及び１２２とパッドＴ２１及びＴ２２を有する。また、二次側制御チップ１２０は、一次側制御チップ１１０からアイソレータチップ１３０を介してパルス信号Ｓ３０及びＳ４０を受信する受信部として、ＲＳフリップフロップ１２３とパッドＴ２３及びＴ２４を有する。なお、二次側制御チップ１２０の基準電位端は、接地端ＧＮＤ２に接続されている。

なお、上記のパルス信号生成部１１２及び１１３、並びに、パルス信号生成部１２１及び１２２としては、例えば、１ショットパルス生成回路を好適に用いることができる。

アイソレータチップ１３０は、一次側制御チップ１１０と二次側制御チップ１２０との間を電気的に絶縁しつつ、両チップ間でパルス信号Ｓ１０〜Ｓ４０を伝送するための手段として、集積化トランス１３１〜１３４と、パッドＴ３１ａ〜Ｔ３４ａと、パッドＴ３１ｂ〜Ｔ３４ｂと、を有する。なお、集積化トランス１３１〜１３４は、それぞれ、互いに同極性で磁気結合された入力巻線（実線）と出力巻線（破線）を含む。

なお、パルス信号Ｓ１０及びＳ２０に着目した場合には、二次側制御チップ１２０がパルス信号Ｓ１０及びＳ２０の送信側となる第１チップに相当し、一次側制御チップ１１０がパルス信号Ｓ１０及びＳ２０の受信側となる第２チップに相当する。また、アイソレータチップ１３０は、集積化トランス１３１及び１３２を用いて一次側制御チップ１１０と二次側制御チップ１２０との間を電気的に絶縁しつつ、二次側制御チップ１２０から一次側制御チップ１１０にパルス信号Ｓ１０及びＳ２０を伝送する第３チップに相当する。

一方、パルス信号Ｓ３０及びＳ４０に着目した場合には、一次側制御チップ１１０がパルス信号Ｓ３０及びＳ４０の送信側となる第１チップに相当し、二次側制御チップ１２０がパルス信号Ｓ３０及びＳ４０の受信側となる第２チップに相当する。また、アイソレータチップ１３０は、集積化トランス１３３及び１３４を用いて一次側制御チップ１１０と二次側制御チップ１２０との間を電気的に絶縁しつつ、一次側制御チップ１１０から二次側制御チップ１２０にパルス信号Ｓ３０及びＳ４０を伝送する第３チップに相当する。

次に、パルス信号Ｓ１０及びＳ２０の伝送経路に着目し、それぞれの上流側から順に、各要素間の接続関係について述べる。パルス信号生成部１２１及び１２２の各出力端は、それぞれ、パッドＴ２１及びＴ２２に接続されている。パッドＴ２１及びＴ２２は、それぞれ、ボンディングワイヤＷ２１及びＷ２２を介してパッドＴ３１ｂ及びＴ３２ｂに接続されている。パッドＴ３１ｂ及びＴ３２ｂは、それぞれ、集積化トランス１３１及び１３２の各入力巻線（実線）に接続されている。集積化トランス１３１及び１３２の各出力巻線（破線）は、パッドＴ３１ａ及びＴ３２ａに接続されている。パッドＴ３１ａ及びＴ３２ａは、それぞれ、ボンディングワイヤＷ１１及びＷ１２を介してパッドＴ１１及びＴ１２と接続されている。パッドＴ１１及びＴ１２は、それぞれ、ＲＳフリップフロップ１１１のセット端（Ｓ）及びリセット端（Ｒ）に接続されている。

続いて、パルス信号Ｓ１０及びＳ２０の伝送動作を説明する。パルス信号生成部１２１は、ＲＳフリップフロップ１１１の出力端（Ｑ）を第１論理レベル（例えばハイレベル）にセットするときに、集積化トランス１３１の入力巻線（実線）をパルス駆動する。その結果、集積化トランス１３１の出力巻線（破線）に誘起パルスが生じ、これがパルス信号Ｓ１０（＝セット信号に相当）として、ＲＳフリップフロップ１１１のセット端（Ｓ）に伝送される。

一方、パルス信号生成部１２２は、ＲＳフリップフロップ１１１の出力端（Ｑ）を第２論理レベル（例えばローレベル）にリセットするときに、集積化トランス１３２の入力巻線（実線）をパルス駆動する。その結果、集積化トランス１３２の出力巻線（破線）に誘起パルスが生じ、これがパルス信号Ｓ２０（＝リセット信号に相当）として、ＲＳフリップフロップ１１１のリセット端（Ｒ）に伝送される。

ＲＳフリップフロップ１１１は、セット端（Ｓ）に入力されるパルス信号Ｓ１０に応じて、出力端（Ｑ）を第１論理レベル（例えばハイレベル）にセットし、リセット端（Ｒ）に入力されるパルス信号Ｓ２０に応じて、出力端（Ｑ）を第２論理レベル（例えばローレベル）にリセットする。

なお、二次側制御チップ１２０は、例えば、分圧電圧Ｖｄｉｖが基準電圧Ｖｒｅｆと一致するようにパルス幅変調信号ＰＷＭのデューティ制御を行う出力帰還制御部（不図示）を有する構成とし、パルス信号生成部１２１及び１２２は、例えば、パルス幅変調信号ＰＷＭの立上りタイミング及び立下りタイミングで、集積化トランス１３１及び１３２の各入力巻線（実線）をパルス駆動する構成としておけばよい。また、一次側制御チップ１１０は、例えば、ＲＳフリップフロップ１１１の出力端（Ｑ）の論理レベルに応じてゲート信号Ｇ１の論理レベルを切り替える構成にしておけばよい。

次に、パルス信号Ｓ３０及びＳ４０の伝送経路に着目し、それぞれの上流側から順に各要素間の接続関係について述べる。パルス信号生成部１１２及び１１３の各出力端は、それぞれ、パッドＴ１３及びＴ１４に接続されている。パッドＴ１３及びＴ１４は、それぞれ、ボンディングワイヤＷ１３及びＷ１４を介してパッドＴ３３ａ及びＴ３４ａに接続されている。パッドＴ３３ａ及びＴ３４ａは、それぞれ、集積化トランス１３３及び１３４の各入力巻線（実線）に接続されている。集積化トランス１３３及び１３４の各出力巻線（破線）は、パッドＴ３３ｂ及びＴ３４ｂに接続されている。パッドＴ３３ｂ及びＴ３４ｂは、それぞれ、ボンディングワイヤＷ２３及びＷ２４を介してパッドＴ２３及びＴ２４と接続されている。パッドＴ２３及びＴ２４は、それぞれ、ＲＳフリップフロップ１２３のセット端（Ｓ）及びリセット端（Ｒ）に接続されている。

続いて、パルス信号Ｓ３０及びＳ４０の伝送動作を説明する。パルス信号生成部１１２は、ＲＳフリップフロップ１２３の出力端（Ｑ）を第１論理レベル（例えばハイレベル）にセットするときに、集積化トランス１３３の入力巻線（実線）をパルス駆動する。その結果、集積化トランス１３３の出力巻線（破線）に誘起パルスが生じ、これがパルス信号Ｓ３０（＝セット信号に相当）として、ＲＳフリップフロップ１２３のセット端（Ｓ）に伝送される。

一方、パルス信号生成部１１３は、ＲＳフリップフロップ１２３の出力端（Ｑ）を第２論理レベル（例えばローレベル）にリセットするときに、集積化トランス１３４の入力巻線（実線）をパルス駆動する。その結果、集積化トランス１３４の出力巻線（破線）に誘起パルスが生じ、これがパルス信号Ｓ４０（＝リセット信号に相当）として、ＲＳフリップフロップ１２３のリセット端（Ｒ）に伝送される。

ＲＳフリップフロップ１２３は、セット端（Ｓ）に入力されるパルス信号Ｓ３０に応じて、出力端（Ｑ）を第１論理レベル（例えばハイレベル）にセットし、リセット端（Ｒ）に入力されるパルス信号Ｓ４０に応じて、出力端（Ｑ）を第２論理レベル（例えばローレベル）にリセットする。

なお、一次側制御チップ１１０は、例えば、二次側制御チップ１２０への異常報知信号ＥＲＲを生成する異常報知部（不図示）を有する構成とし、パルス信号生成部１１２及び１１３は、例えば、異常報知信号ＥＲＲの立上りタイミング及び立下りタイミングで、集積化トランス１３３及び１３４の各入力巻線（実線）をパルス駆動する構成としておけばよい。また、二次側制御チップ１２０は、例えば、ＲＳフリップフロップ１２３の出力端（Ｑ）の論理レベルに応じて、直流出力電圧Ｖｏの生成動作をシャットダウンするか否かを切り替える構成にしておけばよい。

ところで、電源ＩＣ１００のパッケージには、アイソレータチップ１３０だけでなく、スイッチングノイズを発生する一次側制御チップ１１０や二次側制御チップ１２０が封止されている。このように、アイソレータチップ１３０の周囲に多くのスイッチングノイズが発生する環境では、正確にパルス信号Ｓ１０〜Ｓ４０を伝送することが難しい。特に、高い交流入力電圧Ｖａｃが入力される絶縁型スイッチング電源１では、アイソレータチップ１３０に生じるノイズレベルが大きいので、これを削減することが非常に重要となる。

そこで、本実施形態の電源ＩＣ１００では、集積化トランス１３１〜１３４それぞれの上流側（＝入力巻線側）に、ＬＣローパスフィルタが導入されている。特に、ＬＣローパスフィルタを構成するためのインダクタＬとしては、ボンディングワイヤ（Ｗ２１、Ｗ２２、Ｗ１３、Ｗ１４）のインダクタンス成分が積極的に利用されている。また、ＬＣローパスフィルタを構成するためのキャパシタＣは、アイソレーションチップ１３０の信号入力パッド（Ｔ３１ｂ、Ｔ３２ｂ、Ｔ３３ａ、Ｔ３４ａ）とその下方領域における導電体層及び誘電体層を利用して形成されている（図中のハッチング領域を参照、詳細は後述）。

このように、集積化トランス１３１〜１３４それぞれの上流側に、ＬＣローパスフィルタ２２０を導入することにより、アイソレータチップ１３０を介して伝送されるパルス信号Ｓ１０〜Ｓ４０それぞれのノイズを効果的に削減することが可能となる。

なお、パルス信号生成部１２１及び１２２、並びに、パルス信号生成部１１２及び１１３は、それぞれ、パルス信号Ｓ１０〜Ｓ４０のパルス幅を任意に調整する機能を備えている。当該機能を具備することにより、ＬＣローパスフィルタのカットオフ周波数ｆｃ（＝１／（２π・√（ＬＣ））が多少ばらついても、パルス信号Ｓ１０〜Ｓ４０のパルス幅を最適化することができるので、パルス信号Ｓ１０〜Ｓ４０のノイズを適切に削減することが可能となる。

図３は、第１実施形態における信号伝送経路の等価回路図である。本図で示すように、集積化トランス２１０は、互いに同極性で磁気結合された入力巻線２１１と出力巻線２１２を含む。また、集積化トランス２１０の上流側（＝入力巻線２１１側）には、ＬＣローパスフィルタ２２０が導入されている。なお、ＬＣローパスフィルタ２２０は、インダクタ２２１とキャパシタ２２２を含む。

インダクタ２２１の第１端は、信号入力端ＩＮに接続されている。インダクタ２２１の第２端とキャパシタ２２２の第１端は、ＬＣローパスフィルタ２２０の出力端として、入力巻線２１１の第１端に接続されている。キャパシタ２２２の第２端と入力巻線２１１の第２端は、いずれも第１接地端に接続されている。出力巻線２１２の第１端は、信号出力端ＯＵＴに接続されている。出力巻線２１２の第２端は、第２接地端に接続されている。

なお、集積化トランス２１０を先出の集積化トランス１３１または１３２として理解した場合には、信号入力端ＩＮがパッドＴ２１またはＴ２２に相当し、インダクタ２２１がボンディングワイヤＷ２１またはＷ２２のインダクタンス成分（＝インダクタＬ）に相当し、キャパシタ２２２がパッドＴ３１ｂまたはＴ３２ｂの下方領域に形成されたキャパシタＣに相当し、信号出力端ＯＵＴがパッドＴ３１ａまたはＴ３２ａに相当し、第１接地端が接地端ＧＮＤ２に相当し、第２接地端が接地端ＧＮＤ１に相当する。

また、集積化トランス２１０を先出の集積化トランス１３３または１３４として理解した場合には、信号入力端ＩＮがパッドＴ１３またはＴ１４に相当し、インダクタ２２１がボンディングワイヤＷ１３またはＷ１４のインダクタンス成分（＝インダクタＬ）に相当し、キャパシタ２２２がパッドＴ３３ａまたはＴ３４ａの下方領域に形成されたキャパシタＣに相当し、信号出力端ＯＵＴがパッドＴ３３ｂまたはＴ３４ｂに相当し、第１接地端が接地端ＧＮＤ１に相当し、第２接地端が接地端ＧＮＤ２に相当する。

＜電源ＩＣ（第２実施形態）＞
図４は、電源ＩＣ１００の第２実施形態を示す模式図である。本実施形態の電源ＩＣ１００は、先出の第１実施形態（図２）をベースとしつつ、ＬＣローパスフィルタが集積化トランス１３１〜１３４それぞれの下流側（＝出力巻線側）に導入されている点に特徴を有する。なお、本実施形態の電源ＩＣ１００でも、ＬＣローパスフィルタを構成するためのインダクタＬとしては、ボンディングワイヤ（Ｗ１１、Ｗ１２、Ｗ２３、Ｗ２４）のインダクタンス成分が積極的に利用されている。また、ＬＣローパスフィルタを構成するためのキャパシタＣは、一次側制御チップ１１０及び二次側制御チップ１２０それぞれの信号入力パッド（Ｔ１１、Ｔ１２、Ｔ２３、Ｔ２４）とその下方領域における導電体層及び誘電体層を利用して形成されている（図中のハッチング領域を参照、詳細は後述）。

このように、集積化トランス１３１〜１３４それぞれの下流側にＬＣローパスフィルタ２２０を導入することにより、先出の第１実施形態（図２）と同様、アイソレータチップ１３０を介して伝送されるパルス信号Ｓ１０〜Ｓ４０それぞれのノイズを効果的に削減することが可能となる。

なお、パルス信号生成部１２１及び１２２、並びに、パルス信号生成部１１２及び１１３については、先出の第１実施形態（図２）と同様、パルス信号Ｓ１０〜Ｓ４０のパルス幅を任意に調整する機能を備えておくことが望ましい。ただし、パルス幅の調整に際しては、先出の第１実施形態（図２）と異なり、ＬＣローパスフィルタのカットオフ周波数ｆｃだけでなく、集積化トランス１３１〜１３４それぞれの結合度も考慮する必要がある点に留意すべきである。

図５は、第２実施形態における信号伝送経路の等価回路図である。本図で示すように、ＬＣローパスフィルタ２３０は、集積化トランス２１０の下流側（＝出力巻線２１２側）に導入されている。なお、ＬＣローパスフィルタ２３０は、インダクタ２３１とキャパシタ２３２を含む。

入力巻線２１１の第１端は、信号入力端ＩＮに接続されている。入力巻線２１１の第２端は、第１接地端に接続されている。出力巻線２１２の第１端は、インダクタ２３１の第１端に接続されている。出力巻線２１２の第２端は、第２接地端に接続されている。インダクタ２３１の第２端とキャパシタ２３２の第１端は、ＬＣローパスフィルタ２３０の出力端として、信号出力端ＯＵＴに接続されている。キャパシタ２３２の第２端は、第２接地端に接続されている。

なお、集積化トランス２１０を先出の集積化トランス１３１または１３２として理解した場合には、信号入力端ＩＮがパッドＴ３１ｂまたはＴ３２ｂに相当し、インダクタ２３１がボンディングワイヤＷ１１またはＷ１２のインダクタンス成分（＝インダクタＬ）に相当し、キャパシタ２３２がパッドＴ１１またはＴ１２の下方領域に形成されたキャパシタＣに相当し、信号出力端ＯＵＴがパッドＴ１１またはＴ１２に相当し、第１接地端が接地端ＧＮＤ２に相当し、第２接地端が接地端ＧＮＤ１に相当する。

また、集積化トランス２１０を先出の集積化トランス１３３または１３４として理解した場合には、信号入力端ＩＮがパッドＴ３３ａまたはＴ３４ａに相当し、インダクタ２３１がボンディングワイヤＷ２３またはＷ２４のインダクタンス成分（＝インダクタＬ）に相当し、キャパシタ２３２がパッドＴ２３またはＴ２４の下方領域に形成されたキャパシタＣに相当し、信号出力端ＯＵＴがパッドＴ２３またはＴ２４に相当し、第１接地端が接地端ＧＮＤ１に相当し、第２接地端が接地端ＧＮＤ２に相当する。

なお、上記では、集積化トランス２１０の上流側にＬＣローパスフィルタ２２０を導入する第１実施形態（図３）と、集積化トランス２１０の下流側にＬＣローパスフィルタ２３０を導入する第２実施形態（図５）とを個別に説明したが、第１実施形態と第２実施形態を組み合わせて採用してもよい。すなわち、集積化トランス２１０の上流側と下流側の双方にＬＣローパスフィルタ２２０及び２３０をそれぞれ導入することも可能である。

＜キャパシタの形成手法＞
次に、ＬＣローパスフィルタを構成するキャパシタＣの形成手法について詳述する。

図６は、キャパシタＣの第１構造例を示す模式図であり、ここでは、キャパシタＣが形成されるチップの縦断面図（上段）及び部分上面図（下段）が描写されている。なお、縦断面図（上段）には、部分上面図（下段）のＡ１−Ａ２線でチップを縦に切断したときの断面が描写されている。当該チップは、第１実施形態（図２）のアイソレータチップ１３０、若しくは、第２実施形態（図４）の一次側制御チップ１１０または二次側制御チップ１２０に相当する。

本図のチップにおいて、パルス信号の伝送経路となるボンディングワイヤ３０１は、パッド３０２に接続されている。

なお、先述の第１実施形態に即して言えば、図２のボンディングワイヤＷ２１またはＷ２２若しくはボンディングワイヤＷ１３またはＷ１４が本図のボンディングワイヤ３０１に相当し、図２のパッドＴ３１ｂまたはＴ３２ｂ若しくはパッドＴ３３ａまたはＴ３４ａが本図のパッド３０２に相当する。

一方、先述の第２実施形態に即して言えば、図４のボンディングワイヤＷ１１またはＷ１２若しくはボンディングワイヤＷ２３またはＷ２４が本図のボンディングワイヤ３０１に相当し、図４のパッドＴ１１またはＴ１２若しくはパッドＴ２３またはＴ２４が本図のパッド３０２に相当する。

また、本図のチップは、下層側（基板側）から順に、第１メタル層（１ｓｔＭＴＬ）、層間絶縁層（ＩＬＤ）、及び、第２メタル層（２ｎｄＭＴＬ）が積層形成された２層配線構造とされている。なお、各メタル層（１ｓｔＭＴＬ、２ｎｄＭＴＬ）の素材としては、ＡｌやＣｕなどを挙げることができる。また、層間絶縁層（ＩＬＤ）の素材としては、ＳｉＯ_２などを挙げることができる。

上記の第２メタル層（２ｎｄＭＴＬ）には、メタル配線３０３及び３０６が敷設されている。メタル配線３０３には、その平面視において、矩形状（例えば１００μｍ×１００μｍ）のパッド接続領域が形成されており、当該領域において、パッド３０２との電気的な接続が確立されている。すなわち、メタル配線３０３のパッド接続領域は、前段のチップからボンディングワイヤ３０１とパッド３０２を介してパルス信号の入力を受け付けるための第１電極として機能する。そこで、以下の説明では、メタル配線３０３のパッド接続領域を指して、第１電極３０３と称する場合がある。

一方、メタル配線３０６にも、上記と同様のパッド接続領域が形成されており、当該領域において、パッド３０７との電気的な接続が確立されている。なお、パッド３０７は、所定の基準電位端（＝接地端またはこれに準ずる低電位端）に接続されている。また、メタル配線３０６は、層間絶縁層（ＩＬＤ）を貫通するビア３０５を介して、第１メタル層（１ｓｔＭＴＬ）に敷設されたメタル配線３０４と接続されている。

上記のメタル配線３０４は、第１電極３０３の下方領域（＝チップの上下方向において第１電極３０３と互いに重なり合う領域）まで延伸されており、かつ、その平面視において、第１電極３０３と同一以上の面積を持つ矩形領域が形成されている。ただし、当該矩形領域と第１電極３０３との間は、層間絶縁層（ＩＬＤ）を隔てて電気的な絶縁が保たれている。すなわち、上記の矩形領域は、第１電極３０３と電気的に絶縁されるとともに基準電位端に接続された第２電極として機能する。そこで、以下の説明では、メタル配線３０４の上記矩形領域を指して、第２電極３０４と称する場合がある。

本構造例を採用することにより、導電体である第１電極３０３及び第２電極３０４と、両電極間に挟まれた誘電体（層間絶縁層（ＩＬＤ））により、キャパシタＣを形成することができる。また、本構造例であれば、パッド３０２の下方領域を有効利用することができるので、キャパシタＣの形成に際してチップの面積を不必要に増大することもない。

図７は、キャパシタＣの第２構造例を示す模式図である。本構造例では、先出の第１構造例（図６）をベースとしつつ、第１メタル層（１ｓｔＭＴＬ）よりも下層側（基板側）に、ポリシリコン層（ｐｏｌｙ−Ｓｉ）が積層形成された３層配線構造とされている。

すなわち、本図のチップでは、下層側（基板側）から順に、ポリシリコン層（ｐｏｌｙ−Ｓｉ）、第１層間絶縁層（１ｓｔＩＬＤ）、第１メタル層（１ｓｔＭＴＬ）、第２層間絶縁層（２ｎｄＩＬＤ）、及び、第２メタル層（２ｎｄＭＴＬ）が積層形成されている。

上記の第２メタル層（２ｎｄＭＴＬ）には、第１構造例（図６）と同様、メタル配線３０３及び３０６が敷設されている。また、メタル配線３０３に形成された矩形状のパッド接続領域が先述の第１電極として機能する点についても、先と何ら変わりない。

一方、メタル配線層３０６は、第２層間絶縁層（２ｎｄＩＬＤ）を貫通するビア３１６を介して、第１メタル層（１ｓｔＭＴＬ）に敷設されたメタル配線３１５と接続されている。さらに、メタル配線３１５は、第１層間絶縁層（１ｓｔＩＬＤ）を貫通するビア３１４を介して、ポリシリコン層（ｐｏｌｙ−Ｓｉ）に敷設されたポリシリコン配線３１３と接続されている。

上記のポリシリコン配線３１３は、第１電極３０３の下方領域まで延伸されており、かつ、その平面視において、第１電極３０３と同一以上の面積を持つ矩形領域が形成されている。当該矩形領域は、先述の第２電極として機能する。そこで、以下の説明では、ポリシリコン配線３１３の上記矩形領域を指して、第２電極３１３と称する場合がある。

ところで、図７における第１電極３０３と第２電極３１３との相互間距離は、図６における第１電極３０３と第２電極３０４との相互間距離よりも長くなるので、両電極間に形成されるキャパシタＣの容量値が減少してしまう。

そこで、第１電極３０３と第２電極３１３との間には、第１メタル層（１ｓｔＭＴＬ）を用いて形成された中間電極３１２が別途新たに設けられている。なお、中間電極３１２は、第２層間絶縁層（２ｎｄＩＬＤ）を貫通するビア３１１を介して第１電極３０３と短絡されている。一方、中間電極３１２と第２電極３１３との間については、第１層間絶縁層（１ｓｔＩＬＤ）を隔てて電気的な絶縁が保たれている。

本構造例を採用することにより、導電体である中間電極３１２及び第２電極３１３と、両電極間に挟まれた誘電体（第１層間絶縁層（１ｓｔＩＬＤ））により、キャパシタＣを形成することができる。従って、チップの多層配線化に伴い、第１電極３０３と第２電極３１３との相互間距離が伸びても、キャパシタＣの容量値を維持することが可能となる。

なお、中間電極３１２は、その平面視において、第１電極３０３及び第２電極３１３とそれぞれ同一以上の面積を持つ矩形状に形成しておくとよい。

また、本図では、中間電極３１２と第１電極３０３との間を短絡し、中間電極３１２と第２電極３１３との間を絶縁する構造を例に挙げたが、逆に、中間電極３１２と第１電極３０３との間を絶縁し、中間電極３１２と第２電極３１３との間を短絡する構造としてもよい。その場合には、導電体である第１電極３０３及び中間電極３１２と、両電極間に挟まれた誘電体（第２層間絶縁層（２ｎｄＩＬＤ））により、キャパシタＣが形成される。

図８は、キャパシタＣの第３構造例を示す模式図である。本構造例では、チップの下層側（基板側）から順に、第２電極４０１（ポリシリコン層）、第１中間電極４０２（第１メタル層）、第２中間電極４０３（第２メタル層）、及び、第１電極４０４（第３メタル層）が積層形成されている。

なお、第１中間電極４０２は、第１電極４０４と短絡されている。一方、第２中間電極４０３は、第２電極４０１と短絡されている。

すなわち、第１電極４０４と第２電極４０１との間には、先述の中間電極として、第１電極４０１に短絡された少なくとも一層の第１中間電極４０２と、第２電極４０１に短絡された少なくとも一層の第２中間電極４０３とが交互に積層されている。

このような構造を採用することにより、第２電極４０１と第１中間電極４０２との間に形成されるキャパシタＣｘ、第１中間電極４０２と第２中間電極４０３との間に形成されるキャパシタＣｙ、及び、第２中間電極４０３と第１電極４０４との間に形成されるキャパシタＣｚを並列に接続してキャパシタＣを形成することができるので、その容量値（Ｃ＝Ｃｘ＋Ｃｙ＋Ｃｚ）を高めることが可能となる。

＜インダクタンス値の調整手法＞
次に、ＬＣローパスフィルタを形成するインダクタＬのインダクタンス値を調整する手法について、図９を参照しながら説明する。本図で示すように、パルス信号の送信側となる第１チップ５１０には、パルス信号を出力するためのパッド５１１が設けられている。一方、パルス信号の受信側となる第２チップ５２０には、パルス信号の入力を受け付けるためのパッド５２１が設けられている。なお、パッド５１１とパッド５２１との間に、ボンディングワイヤ５３０によって接続されている。

ここで、ＬＣローパスフィルタを形成するインダクタＬのインダクタンス値を調整するためには、ボンディングワイヤ５３０の長さｌ、直径φ、本数ｎ、若しくは、素材などを調整することが考えられる。例えば、ボンディングワイヤ５３０の長さｌを調整する場合には、両チップ間の距離ｄを変更してもよいし、パッド５１１またはパッド５２１の位置を変更してもよい。

図１０は、インダクタンス値の調整手法を具体的に説明するための模式図である。本図では、先出の図４をベースとしつつ、パッドＴ３２ａ及びＴ３２ｂの位置を変更した例が挙げられている。

より具体的に述べると、電源ＩＣ１００の平面視において、紙面の上下左右方向を電源ＩＣ１００（延いてはアイソレータチップ１３０）の上下左右方向として定義した場合、パッドＴ３２ａは、集積化トランス１３２の左側（＝一次側制御チップ１１０の近縁側）ではなく、集積化トランス１３２の下側に設けられている。また、パッドＴ３２ｂは、集積化トランス１３２の右側（＝二次側制御チップ１２０の近縁側）ではなく、集積化トランス１３２の上側に設けられている。

このような配置により、パッドＴ３２ａ及びＴ３２ｂにそれぞれ接続されるボンディングワイヤＷ１２及びＷ２２を他のボンディングワイヤよりも長くして、それぞれのインダクタンス値を高めることが可能となる。

すなわち、ボンディングワイヤの長さｌ（延いてはＬＣローパスフィルタを形成するインダクタＬのインダクタンス値）は、パッドの位置により任意に調整することができる。

なお、本図では、説明を簡単とするために、パッドＴ３２ａ及びＴ３２ｂの配置のみを他と異なるように描写したが、その他のパッドについても、それぞれに接続されるボンディングワイヤの必要長（延いては、ＬＣローパスフィルタを形成するインダクタＬのインダクタンス値）に応じて、それぞれの配置を調整すればよいことは言うまでもない。

＜容量値の調整手法＞
なお、ＬＣローパスフィルタを形成するインダクタＬのインダクタンス値は、ボンディングワイヤの長さｌだけでなく、直径φ、本数ｎ、若しくは、素材などによっても変化する。そのため、ＬＣローパスフィルタのカットオフ周波数を最適化するためには、インダクタＬのインダクタンス値に合わせて、キャパシタＣの容量値も調整する必要がある。以下では、キャパシタＣの容量値を調整する手法について、具体例を挙げながら詳述する。

図１１は、キャパシタＣの第４構造例を示す模式図であり、ここでは、キャパシタＣが形成されるチップの縦断面図が描写されている。当該チップは、第１実施形態（図２）のアイソレータチップ１３０に相当する。

本構造例のチップは、下層側（基板側）から順に、ポリシリコン層６００とメタル層６１０〜６４０が積層形成された５層配線構造とされている。また、ポリシリコン層６００とメタル層６１０との間には、層間絶縁層６５０が形成されている。同様に、メタル層６１０〜６４０相互間には、それぞれ、層間絶縁層６６０〜６８０が形成されている。

すなわち、本図のチップでは、下層側（基板側）から順に、ポリシリコン層６００、層間絶縁層６５０、メタル層６１０、層間絶縁層６６０、メタル層６２０、層間絶縁層６７０、メタル層６３０、層間絶縁層６８０、及び、メタル層６４０が積層形成されている。

なお、メタル層６１０〜６４０の素材としては、ＡｌやＣｕなどが挙げられる。また、層間絶縁層６５０〜６８０の素材としては、ＳｉＯ_２などが挙げられる。

ポリシリコン層６００には、ポリシリコン配線６０１が敷設されている。なお、ポリシリコン配線６０１は、ボンディングワイヤを介してパルス信号の入力を受け付けるパッド（＝後述するメタル配線６４１）の下方領域まで延伸されている。

メタル層６１０には、メタル配線６１１及び６１２が敷設されている。メタル配線６１１は、ポリシリコン配線６０１とのオーバーラップ領域（＝層間絶縁層６５０を挟んでポリシリコン配線６０１と対向する領域）を持つ。ただし、ポリシリコン配線６０１とメタル配線６１１との間は、層間絶縁層６５０を隔てて電気的な絶縁が保たれている。メタル配線６１２は、層間絶縁層６５０を貫通するビア６５１を介して、ポリシリコン配線６０１と接続されている。

メタル層６２０には、メタル配線６２１〜６２３が敷設されている。メタル配線６２１は、層間絶縁層６６０を貫通するビア６６１を介して、メタル配線６１１と接続されている。また、メタル配線６２１は、ポリシリコン配線６０１とのオーバーラップ領域（＝メタル層６１１を介さずに層間絶縁層６５０及び６６０を挟んでポリシリコン配線６０１と対向する領域）を持つ。ただし、ポリシリコン配線６０１とメタル配線６２１との間は、層間絶縁層６５０及び６６０を隔てて電気的な絶縁が保たれている。メタル配線６２２及び６２３は、それぞれ、層間絶縁層６６０を貫通するビア６６２及び６６３を介して、メタル配線６１２と接続されている。

メタル層６３０には、メタル配線６３１及び６３２が敷設されている。メタル配線６３１は、層間絶縁層６７０を貫通するビア６７１及び６７２を介して、メタル配線６２１及び６２２と接続されている。メタル配線６３２は、層間絶縁層６７０を貫通するビア６７３を介してメタル配線６２３と接続されている。なお、本図の中央部に敷設されている導電経路（メタル配線６３１→ビア６７２→メタル配線６２２→ビア６６２→メタル配線６１２）により、集積化トランスの入力巻線が形成されている。

メタル層６４０には、メタル配線６４１及び６４２が敷設されている。メタル配線６４１は、層間絶縁層６８０を貫通するビア６８１を介してメタル配線６３１と接続されている。なお、メタル配線６４１は、その平面視において矩形状に形成されており、ボンディングワイヤを介してパルス信号の入力を受け付けるためのパッドとして機能する。すなわち、メタル配線６４１は、第１実施形態（図２）のパッドＴ３１ｂまたはＴ３２ｂ若しくはパッドＴ３３ａまたはＴ３４ａに相当する。

一方、メタル配線６４２は、層間絶縁層６８０を貫通するビア６８２を介してメタル配線６３２と接続されている。なお、メタル配線６４２は、その平面視において矩形状に形成されており、所定の基準電位端（＝接地端またはこれに準ずる低電位端）に接続されるＧＮＤパッドとして機能する。

また、層間絶縁層６８０の上層には、メタル配線６４１及び６４２の周囲を埋めるように絶縁層６９１が形成されている。さらに、チップの最表面には、パッドとして機能するメタル配線６４１及び６４２の少なくとも一部を露出しつつ、チップの表面を保護する保護層６９２が形成されている。なお、保護層６９２の素材としては、ポリイミドなどが挙げられる。このような保護層７９２を設けることにより、パッケージング時の応力を緩和したり、プローブ検査時の引っ掻き傷を防止したりすることができる。ただし、絶縁層７９１や保護層６９２については、割愛しても構わない。

本構造例を採用することにより、メタル配線６１１及び６２１を第１電極とし、ポリシリコン配線６０１を第２電極とし、両電極間に挟まれた層間絶縁層６５０及び６６０を誘電体とするキャパシタＣを形成することができる。

すなわち、本構造例のチップでは、パッド（＝メタル配線６４１）に接続されるボンディングワイヤがＬＣローパスフィルタを形成するインダクタＬとして機能し、パッドとして機能するメタル配線６４１（さらにはこれに接続されるメタル配線６１１及び６２１）がＬＣローパスフィルタを形成するキャパシタＣの第１電極として機能する。

また、本構造例のチップであれば、ボンディングワイヤを介してパルス信号の入力を受け付けるパッド（＝メタル配線６４１）の下方領域を有効利用することができるので、キャパシタＣの形成に際してチップの面積を不必要に増大することもない。

なお、キャパシタＣの容量値は、Ｃ＝Ｓ／ｄで表されることから、第１電極と第２電極との対向面積Ｓまたは電極間距離ｄに応じて任意に調整することが可能である。例えば、対向面積Ｓは、ポリシリコン配線６０１に対向するメタル配線６１１及び６２１の面積や個数により調整することができる。

また、電極間距離ｄは、積層形成された複数の配線層のうち、キャパシタＣの第１電極及び第２電極としていずれの配線層を用いるかにより調整することができる。より具体的に述べると、本構造例のチップでは、メタル配線６１１及び６２１の双方をキャパシタＣの第１電極として用いているが、例えば、メタル配線６１１を割愛してメタル配線６２１のみをキャパシタＣの第１電極とした場合には、電極間距離ｄを伸ばしてキャパシタＣの容量値を引き下げることができる。また、電極間距離ｄは、チップの製造プロセスを変更して層間絶縁層の厚さ自体を最適化することでも、任意に調整することが可能である。

上記を鑑みると、チップの配線段数（積層数）が多く層間絶縁層が薄いほど、キャパシタＣの特性（容量値や等価直列抵抗値）を調整し易いと言える。

図１２は、キャパシタＣの第５構造例を示す模式図であり、ここでは、キャパシタＣが形成されるチップの縦断面図（上段）、部分平面図（中段）、及び、部分拡大図（下段）が描写されている。なお、縦断面図（上段）には、部分平面図（中段）のＡ３−Ａ４線でチップを縦に切断したときの断面が描写されている。また、部分平面図（中段）には、チップ表面からの透視によるメタル配線７１１及び７１２が描写されている。また、部分拡大図（下段）には、部分平面図（中段）の丸枠内が部分的に拡大して描写されている。

本構造例のチップは、下層側（基板側）から順に、ポリシリコン層７００とメタル層７１０及び７２０が積層形成された３層配線構造とされている。また、ポリシリコン層７００とメタル層７１０との間には、層間絶縁層７３０が形成されている。同様に、メタル層７１０とメタル層７２０との間には、層間絶縁層７４０が形成されている。

すなわち、本図のチップでは、下層側（基板側）から順に、ポリシリコン層７００、層間絶縁層７３０、メタル層７１０、層間絶縁層７４０、及び、メタル層７２０が積層形成されている。なお、チップ表面を被覆する絶縁層や保護層については、その描写が割愛されている。

ポリシリコン層７００には、ポリシリコン配線７０１が敷設されている。なお、ポリシリコン配線７０１は、ボンディングワイヤを介してパルス信号の入力を受け付けるパッド（＝後述するメタル配線７２１）の下方領域まで延伸されている。

メタル層７１０には、メタル配線７１１〜７１３が敷設されている。メタル配線７１１及び７１３は、それぞれ、層間絶縁層７３０を貫通するビア７３１及び７３２を介して、ポリシリコン配線７０１と接続されている。一方、ポリシリコン配線７０１とメタル配線７２１との間は、層間絶縁層７３０を隔てて電気的な絶縁が保たれている。なお、メタル配線７１１及び７１２は、それぞれの平面形状に特徴を有していするが、この点については後ほど詳述する。

メタル層７２０には、メタル配線７２１及び７２２が敷設されている。メタル配線７２１は、層間絶縁層７４０を貫通するビア７４１を介してメタル配線７１２と接続されている。なお、メタル配線７２１は、その平面視において矩形状に形成されており、ボンディングワイヤを介してパルス信号の入力を受け付けるためのパッドとして機能する。

一方、メタル配線７２２は、層間絶縁層７４０を貫通するビア７４２を介してメタル配線７１３と接続されている。なお、メタル配線７２２は、その平面視において矩形状に形成されており、所定の基準電位端（＝接地端またはこれに準ずる低電位端）に接続されるＧＮＤパッドとして機能する。

本構造例を採用することにより、メタル配線７１２を第１電極とし、ポリシリコン配線７０１及びメタル配線７１１を第２電極とし、両電極間に挟まれた層間絶縁層７３０及び７４０を誘電体とするキャパシタＣを形成することができる。

特に、本構造例のチップにおいて、メタル配線７１２（＝キャパシタＣの第１電極に相当）とメタル配線７１１（＝キャパシタＣの第２電極に相当）は、同一のメタル層７１０に形成されており、所定の電極間距離を隔てて相互に噛み合う櫛歯７１１ａ及び７１１ｂを備えている（いわゆるＭＩＭ［Metal-Insulator-Metal］構造）。このような構造によれば、メタル配線７１２（＝第１電極）とメタル配線７１１（＝第２電極）との対向面積Ｓを拡大することができるので、キャパシタＣの容量値を増大することが可能となる。

図１３は、キャパシタＣの第５構造例を示す模式図であり、ここでは、キャパシタＣが形成されるチップの縦断面図（上段）と上面図（下段）が描写されている。なお、縦断面図（上段）には、上面図（下段）のＡ５−Ａ６線でチップを縦に切断したときの断面が描写されている。

本構造例のチップは、ボンディングワイヤ８００を介してパルス信号の入力を受け付けるためのパッド８０１と、所定の基準電位端（＝接地端またはこれに準ずる低電位端）に接続されるパッド８０２と、パッド８０１及び８０２の周囲を埋めるように形成された絶縁層８０３と、パッド８０１及び８０２の少なくとも一部（＝大破線で囲まれた領域）を露出しつつチップの表面を被覆する保護層８０４と、を有する。

これらのパッド８０１及び８０２は、チップ表面上で互いに隣接して形成されており、所定の電極間距離を隔てて相互に噛み合う櫛歯８０１ａ及び８０１ｂを備えている。このような構造によれば、パッド８０１（＝キャパシタＣの第１電極に相当）とパッド８０２（＝キャパシタＣの第２電極に相当）との対向面積Ｓを拡大することができるので、キャパシタＣの容量値を増大することが可能となる。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、ＬＣローパスフィルタの導入対象は、電源ＩＣ１００の内部でパルス信号を取り扱う各種チップ（一次側制御チップ１１０、二次側制御チップ１２０、及び、アイソレータチップ１３０）に限定されるものではなく、ボンディングワイヤを介してパルス信号が入力されるチップ全般に拡張して理解することができる。

このように、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている半導体装置は、例えば、車載機器や産業機器に利用することが可能である。

１ 絶縁型スイッチング電源
１ｐ 一次回路系（ＧＮＤ１系）
１ｓ 二次回路系（ＧＮＤ２系）
２ 負荷
１０ 整流部
１１ フィルタ
１２ ダイオードブリッジ
１３、１４ キャパシタ
２０ ＤＣ／ＤＣ変換部
１００ 電源ＩＣ
１１０ 一次側制御チップ
１１１ ＲＳフリップフロップ
１１２、１１３ パルス信号生成部
１２０ 二次側制御チップ
１２１、１２２ パルス信号生成部
１２３ ＲＳフリップフロップ
１３０ アイソレータチップ
１３１〜１３４ 集積化トランス
２１０ 集積化トランス
２１１ 入力巻線
２１２ 出力巻線
２２０、２３０ ＬＣローパスフィルタ
２２１、２３１ インダクタ
２２２、２３２ キャパシタ
３０１ ボンディングワイヤ
３０２、３０７ パッド
３０３ メタル配線（第１電極）
３０４ メタル配線（第２電極）
３１２ 中間電極
３１３ ポリシリコン配線（第２電極）
３０６、３１５ メタル配線
３０５、３１１、３１４、３１６ ビア
４０１ 第２電極
４０２ 第１中間電極
４０３ 第２中間電極
４０４ 第１電極
５１０ 第１チップ
５１１ パッド
５２０ 第２チップ
５２１ パッド
５３０ ボンディングワイヤ
６００ ポリシリコン層
６０１ ポリシリコン配線
６１０、６２０、６３０、６４０ メタル層
６１１、６１２、６２１〜６２３、６３１、６３２ メタル配線
６４１、６４２ メタル配線（パッド）
６５０、６６０、６７０、６８０ 層間絶縁層
６５１、６６１〜６６３、６７１〜６７３、６８１、６８２ ビア
６９１ 絶縁層
６９２ 保護層
７００ ポリシリコン層 ７０１ ポリシリコン配線
７１０、７２０ メタル層
７１１、７１２、７１３ メタル配線
７１１ａ、７１２ａ 櫛歯
７２１、７２２ メタル配線（パッド）
７３０、７４０ 層間絶縁層
７３１、７３２、７４１、７４２ ビア
８００ ボンディングワイヤ
８０１、８０２ パッド
８０１ａ、８０２ａ 櫛歯
８０３ 絶縁層
８０４ 保護層
Ｃ１ キャパシタ
Ｄ１ ダイオード
Ｌｐ 一次巻線
Ｌｓ 二次巻線
Ｎ１ Ｎチャネル型ＭＯＳ電界効果トランジスタ
ＰＷ 商用交流電源
Ｒ１、Ｒ２ 抵抗
Ｒｓ センス抵抗
Ｔ１１〜Ｔ１４ パッド
Ｔ２１〜Ｔ２４ パッド
Ｔ３１ａ〜Ｔ３４ａ パッド
Ｔ３１ｂ〜Ｔ３４ｂ パッド
ＴＲ トランス
Ｗ１１〜Ｗ１４、Ｗ２１〜Ｗ２４ ボンディングワイヤ
Ｘ 電子機器

Claims (19)

1. パルス信号の送信側となるように構成された第１チップと、
   前記パルス信号の受信側となるように構成された第２チップと、
   集積化トランスを用いて前記第１チップと前記第２チップとの間を電気的に絶縁しつつ前記第１チップから前記第２チップに前記パルス信号を伝送するように構成された第３チップと、
   を有し、
   前記第２チップと前記第３チップは、それぞれ、前段のチップからボンディングワイヤを介して前記パルス信号の入力を受け付けるように構成された第１電極を備えており、
   各チップの前記第１電極のうち、少なくとも一方の下方領域には、前記第１電極と電気的に絶縁されるとともに基準電位端に接続されるように構成された第２電極が設けられており、
   前記第２電極は、その平面視において、前記第１電極よりも大きい面積を持ち、前記第１電極と重なり合わない位置に設けられたビアを介して、前記基準電位端に接続されたパッドと接続されている、半導体装置。
2. パルス信号の送信側となるように構成された第１チップと、
   前記パルス信号の受信側となるように構成された第２チップと、
   集積化トランスを用いて前記第１チップと前記第２チップとの間を電気的に絶縁しつつ前記第１チップから前記第２チップに前記パルス信号を伝送するように構成された第３チップと、
   を有し、
   前記第２チップと前記第３チップは、それぞれ、前段のチップからボンディングワイヤを介して前記パルス信号の入力を受け付けるように構成された第１電極を備えており、
   各チップの前記第１電極のうち、少なくとも一方の下方領域には、前記第１電極と電気的に絶縁されるとともに基準電位端に接続されるように構成された第２電極が設けられており、
   前記第１電極と前記第２電極との間には、前記第２電極に短絡された少なくとも一層の中間電極が設けられている、半導体装置。
3. 前記第１電極と前記第２電極との間には、前記第１電極に短絡された少なくとも一層の第１中間電極と、前記第２電極に短絡された少なくとも一層の第２中間電極に相当する前記中間電極とが交互に積層されている、請求項２に記載の半導体装置。
4. 前記第２電極は、メタル層またはポリシリコン層を用いて形成されている、請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記第１チップは、前記パルス信号のパルス幅を調整する機能を備えている、請求項１〜４のいずれか一項に記載の半導体装置。
6. 一次回路系と二次回路系を電気的に絶縁しつつ相互間の信号伝送を行うことにより絶縁型スイッチング電源の制御主体として機能する、請求項１〜５のいずれか一項に記載の半導体装置。
7. 請求項６に記載の半導体装置と、
   前記半導体装置により制御されるスイッチング出力段と、
   を有する、絶縁型スイッチング電源。
8. 前記スイッチング出力段は、トランスを用いて一次回路系と二次回路系を電気的に絶縁しつつ、前記一次回路系に供給される直流入力電圧から直流出力電圧を生成して前記二次回路系の負荷に供給するように構成されたＤＣ／ＤＣ変換部の構成要素として機能する、請求項７に記載の絶縁型スイッチング電源。
9. 交流入力電圧から前記直流入力電圧を生成するように構成された整流部をさらに有する、請求項８に記載の絶縁型スイッチング電源。
10. 請求項７〜９のいずれか一項に記載の絶縁型スイッチング電源と、
    前記絶縁型スイッチング電源から電力供給を受けて動作するように構成された負荷と、
    を有する、電子機器。
11. ボンディングワイヤを介してパルス信号の入力を受け付けるように構成された第１電極と、
    前記第１電極の下方領域に設けられて前記第１電極と電気的に絶縁されるとともに基準電位端に接続されるように構成された第２電極と、
    を集積化して成り、
    前記第２電極は、その平面視において、前記第１電極よりも大きい面積を持ち、前記第１電極と重なり合わない位置に設けられたビアを介して、前記基準電位端に接続されたパッドと接続されている、チップ。
12. ボンディングワイヤを介してパルス信号の入力を受け付けるように構成された第１電極と、
    前記第１電極の下方領域に設けられて前記第１電極と電気的に絶縁されるとともに基準電位端に接続されるように構成された第２電極と、
    を集積化して成り、
    前記第１電極と前記第２電極との間には、前記第２電極に短絡された少なくとも一層の中間電極が設けられている、チップ。
13. 前記ボンディングワイヤがフィルタを形成するインダクタとして機能し、前記第１電極及び前記第２電極がそれぞれ前記フィルタを形成するキャパシタの両端電極として機能する、請求項１１または１２に記載のチップ。
14. 前記インダクタのインダクタンス値は、前記ボンディングワイヤの長さ、直径、本数、または、素材により調整される、請求項１３に記載のチップ。
15. 前記ボンディングワイヤの長さは、前記第１電極と電気的な接続が確立されるように構成された入力パッドの位置により調整される、請求項１４に記載のチップ。
16. 前記キャパシタの容量値は、前記第１電極と第２電極との対向面積又は電極間距離により調整される、請求項１３〜１５のいずれか一項に記載のチップ。
17. 前記第１電極と前記第２電極との電極間距離は、積層形成された複数の配線層のうち、前記第１電極及び前記第２電極としていずれの配線層を用いるかにより調整される、請求項１６に記載のチップ。
18. 前記第１電極と前記第２電極との電極間距離は、層間絶縁層の厚さにより調整される、請求項１７に記載のチップ。
19. 前記入力パッドを露出しつつ前記チップの表面を被覆する保護層をさらに有する、請求項１５に記載のチップ。

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