JP6358815B2 - デジタル制御電源回路の制御回路、制御方法およびそれを用いたデジタル制御電源回路、ならびに電子機器および基地局 - Google Patents

Description

本発明は、デジタル制御電源回路に関する。

与えられた入力電圧よりも高い電圧あるいは低い電圧を生成するために、ＤＣ／ＤＣコンバータ（スイッチングレギュレータ）などの電源回路が利用される。こうした電源回路には、アナログ制御方式と、デジタル制御方式が存在する。アナログ制御方式では、電源回路の出力電圧とその目標値の誤差を、誤差増幅器によって増幅し、誤差増幅器の出力に応じてスイッチングのデューティ比を制御することで、出力電圧を目標値に安定化させる。デジタル制御方式では、電源回路の出力電圧をＡ／Ｄコンバータによってデジタル値に変換し、デジタル信号処理によってスイッチングトランジスタのデューティ比を制御する。

デジタル制御方式の電源回路（デジタル制御電源回路、以下単に電源回路とも称する）は、制御アルゴリズムに制約が少ないため設計の自由度が高く、またソフトウェア的に制御方式を変更できるという利点がある。また、長期的な運用に際して、各種データの履歴をデジタル値として保持可能という利点もある。

図１は、本発明者が検討したデジタル制御電源回路（単に電源回路と称する）の構成を示すブロック図である。

電源回路２ｒは、制御回路１０ｒおよび出力回路２０を備える。電源回路２ｒは、入力ライン２００の入力電圧Ｖ_ＩＮを受け、それを降圧して、出力ライン２０２に接続される負荷（不図示）に出力電圧Ｖ_ＯＵＴを供給する。

出力回路２０は、ドライバ２０４、スイッチングトランジスタＭ１、同期整流トランジスタＭ２、インダクタＬ１、出力キャパシタＣ１を含む。図１には降圧ＤＣ／ＤＣコンバータの出力回路が示される。ドライバ２０４は、制御回路１０ｒの出力端子ＯＵＴから出力されるパルス信号Ｓ１にもとづいて、スイッチングトランジスタＭ１および同期整流トランジスタＭ２をスイッチングする。

制御回路１０ｒのフィードバック端子ＦＢには、出力電圧Ｖ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢが入力される。制御回路１０ｒは、Ａ／Ｄコンバータ１００、誤差検出器１０２、補償器１０４、デジタルパルス幅変調器１０６を備える。Ａ／Ｄコンバータ１００は、フィードバック電圧Ｖ_ＦＢをデジタルのフィードバックデータＳ２に変換する。誤差検出器１０２は、フィードバックデータＳ２とその目標値Ｄ_ＲＥＦの差分を示す誤差データＳ３を計算する。補償器１０４は、ＰＩＤ制御などを行い、誤差データＳ３がゼロに近づくように値が調節されるデューティ指令値Ｓ５を生成する。デジタルパルス幅変調器１０６は、デューティ指令値Ｓ５を受け、それに応じたデューティ比を有するパルス信号Ｓ１を生成する。

特開２００３−２８４３２２号公報

本発明者らは、図１の電源回路２ｒのＰＳＲＲ（電源電圧変動除去比）について検討した結果、以下の課題を認識するに至った。ここでの電源電圧Ｖ_ＤＤは、電源回路２ｒの入力電圧Ｖ_ＩＮに相当する。

いま、出力電圧Ｖ_ＯＵＴのリップルとして、出力キャパシタＣ１のＥＳＲ（等価直列抵抗）の電圧降下に起因する成分に着目する。このときのリップルＶ_ＲＩＰは、式（１）で与えられる。
Ｖ_ＲＩＰ＝ＥＳＲ×Ｖ_ＯＵＴ×（１−Ｄ）／（Ｌ・ｆ_ＳＷ） …（１）
Ｄはスイッチングのデューティ比であり、ｆ_ＳＷはスイッチング周波数、ＬはインダクタＬ１のインダクタンスである。

降圧ＤＣ／ＤＣコンバータの場合、定常状態におけるデューティ比Ｄは、入力電圧Ｖ_ＩＮと出力電圧Ｖ_ＯＵＴの比で与えられる。
Ｄ＝Ｖ_ＯＵＴ／Ｖ_ＩＮ …（２）
したがって、入力電圧Ｖ_ＩＮが±１％変動すると、デューティ比Ｄも±１％変動し、リップルＶ_ＲＩＰも１％変動することとなる。

図２は、図１の電源回路２ｒの動作波形図である。Ａ／Ｄコンバータ１００が、スイッチング周期ごとに１回、出力電圧Ｖ_ＯＵＴをサンプリングする場合を考える。ここでは、スイッチングトランジスタＭ１がオフしたタイミングで出力電圧Ｖ_ＯＵＴがサンプリングされるものとする。この場合、リップルのピークで出力電圧Ｖ_ＯＵＴがサンプリングされ、出力電圧Ｖ_ＯＵＴのピーク値が目標値Ｖ_ＲＥＦに近づくようにデューティ比Ｄが調節され、フィードバックがかかる。負荷に供給されるのは、出力電圧Ｖ_ＯＵＴの平均レベルＶ_{ＯＵＴ＿ＡＶＥ}であり式（３）で与えられる。
Ｖ_{ＯＵＴ＿ＡＶＥ}＝Ｖ_ＲＥＦ−Ｖ_ＲＩＰ／２ …（３）
つまりリップルＶ_ＲＩＰが増大するにしたがって、出力電圧Ｖ_ＯＵＴの平均レベルＶ_{ＯＵＴ＿ＡＶＥ}は低下していく。

式（４）で与えられるＰＳＲＲを、Ｖ_ＯＵＴ＝１２Ｖ、Ｖ_ＲＩＰ＝２５ｍＶｐｐとして計算すると、ＰＳＲＲ＝６０ｄＢとなり、用途によっては許容できないレベルとなる。
ＰＳＲＲ＝２０ｌｏｇ（Ｖ_ＲＩＰ／（２・Ｖ_ＯＵＴ）） ［ｄＢ］

本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、ＰＳＲＲを改善可能なデジタル制御電源回路およびその制御回路の提供にある。

本発明のある態様は、デジタル制御電源回路の制御回路に関する。制御回路は、ストローブ信号がアサートされるとデジタル制御電源回路の出力電圧に応じたフィードバック電圧をサンプリングし、デジタルのフィードバックデータに変換するＡ／Ｄコンバータと、フィードバックデータと、フィードバック電圧の目標値を示す目標データの差分を示す誤差データを生成する誤差検出器と、誤差データがゼロに近づくように値が調節されるデューティ指令値を生成する補償器と、デューティ指令値を受け、デューティ指令値に応じたデューティ比を有するパルス信号を生成するデジタルパルス幅変調器と、ストローブ信号を生成するストローブ信号生成器であって、ストローブ信号がアサートされるサンプリングタイミングを、出力電圧のスロープの途中の所定の目標位置に近づくように調節するストローブ信号生成器と、を備える。

この態様によると、Ａ／Ｄコンバータがサンプリングタイミングを出力電圧のリップルのスロープの任意の位置に設定することができる。したがって、入力電圧が変動して出力電圧のリップル量が変化したとしても、出力電圧のリップルのセンターが目標値に応じた基準電圧に安定化されることとなる。これにより、ＰＳＲＲを改善することができる。

ストローブ信号生成器は、可変の周期設定値に応じた周期ごとにストローブ信号をアサートする周期カウンタと、前記目標位置を設定し、サンプリングタイミングと目標位置の誤差時間を取得し、誤差時間に応じて周期設定値を設定する周期設定部と、を含んでもよい。

周期設定部は、パルス信号の周期をＴｐ、ｋ番目のサイクル（ｋ＝１，２，…）における誤差時間をΔｔ（ｋ）、所定の係数をＫｐとするとき、周期設定値Ｔｓ（ｋ）を、Ｔｓ（ｋ）＝Ｔｐ＋Ｋｐ×Δｔ（ｋ）にもとづいて設定してもよい。

周期カウンタは、そのカウント値が周期設定値に達するとストローブ信号をアサートするとともにそのカウント値が初期値にリセットされてカウント動作を再開するよう構成されてもよい。

周期設定部は、デューティ指令値にもとづいて目標位置を設定してもよい。あるいは周期設定部は、パルス信号のエッジにもとづいて目標位置を設定してもよい。

周期設定部は、ストローブ信号にもとづいてサンプリングタイミングを取得してもよい。あるいは周期設定部は、自らが設定した周期設定値にもとづいてサンプリングタイミングを取得してもよい。

デジタルパルス幅変調器は、周期的に値が遷移するキャリアを生成し、キャリアの値とデューティ指令値のクロス点においてパルス信号を遷移させるよう構成されてもよい。

補償器は、ＰＩＤ（比例、積分、微分）制御を行ってもよい。

制御回路は、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。

本発明の別の態様は、デジタル制御電源回路に関する。デジタル制御電源回路は、少なくともスイッチングトランジスタ、誘導素子およびスイッチングトランジスタのスイッチング動作に応じた直流の出力電圧が発生する出力ラインを有する出力回路と、出力電圧にもとづいてスイッチングトランジスタを制御する上述のいずれかの制御回路と、を備えてもよい。誘導素子は、インダクタもしくはトランスを含む。

本発明の別の態様は、電子機器に関する。電子機器は、上述のデジタル制御電源回路を備える。

本発明の別の態様は、移動体通信用の基地局に関する。基地局は、上述のデジタル制御電源回路を備える。

なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、ＰＳＲＲを改善できる。

本発明者が検討したデジタル制御電源回路のブロック図である。 図１の電源回路の動作波形図である。 実施の形態に係る電源回路の回路図である。 ストローブ信号生成器の構成例を示すブロック図である。 図３の電源回路の動作波形図である。 図３の電源回路の動作波形図である。 第１変形例に係る電源回路の回路図である。 図８（ａ）、（ｂ）は、電源回路を備える電子機器を示すブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。また、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図３は、実施の形態に係る電源回路２の回路図である。電源回路２は、制御回路１０および出力回路２０を備える。

出力回路２０は、制御回路１０に外付けされるいくつかの回路部品および配線を含む。出力回路２０は、少なくとも、スイッチングトランジスタＭ１、インダクタＬ１および出力ライン２０２を有する。図３には、降圧ＤＣ／ＤＣコンバータの出力回路が示されており、同期整流トランジスタＭ２、出力キャパシタＣ１およびドライバ２０４をさらに備える。ドライバ２０４は、制御回路１０の出力端子ＯＵＴからのパルス信号Ｓ１にもとづいてスイッチングトランジスタＭ１および同期整流トランジスタＭ２を相補的にスイッチングし、入力ライン２００の入力電圧Ｖ_ＩＮを降圧し、出力ライン２０２に、所定レベルに安定化された直流の出力電圧Ｖ_ＯＵＴを発生させる。ドライバ２０４はパルス信号Ｓ１がハイレベルのときにスイッチングトランジスタＭ１をオン、同期整流トランジスタＭ２をオフし、ローレベルのときにスイッチングトランジスタＭ１をオフ、同期整流トランジスタＭ２をオンする。

なお出力回路２０のトポロジーは特に限定されず、昇圧型、昇降圧型、電圧反転型のコンバータであってもよいし、インダクタに代えてトランスを利用したコンバータであってもよい。

制御回路１０は、Ａ／Ｄコンバータ１００、誤差検出器１０２、補償器１０４、デジタルパルス幅変調器１０６、ストローブ信号生成器１１０を備え、ひとつの半導体基板に一体集積化された機能ＩＣ（Integrated Circuit）である。制御回路１０は、汎用マイコンの一部であってもよいし、専用に設計されたＡＳＩＣ（Application Specific IC）であってもよい。また図３およびその他の図面に示される各ブロックは、専用のハードウェアで構成してもよいし、ソフトウェアプログラムを実行するプロセッサにより構成してもよい。

Ａ／Ｄコンバータ１００には、ＦＢ端子を介してデジタル制御電源回路２の出力電圧Ｖ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢが入力される。Ａ／Ｄコンバータ１００は、スイッチング周期毎にストローブ信号生成器１１０により生成されるストローブ信号Ｓ６がアサートされると、フィードバック電圧Ｖ_ＦＢをサンプリングし、デジタルのフィードバックデータＳ２に変換する。たとえばフィードバック電圧Ｖ_ＦＢは、出力回路２０の抵抗分圧回路Ｒ１、Ｒ２によって出力電圧Ｖ_ＯＵＴを分圧した電圧である。

誤差検出器１０２は、フィードバックデータＳ２と、フィードバック電圧Ｖ_ＦＢの目標値を示す目標データＤ_ＲＥＦの差分を示す誤差データＳ３を生成する。補償器１０４は、誤差データＳ３がゼロに近づくように値が調節されるデューティ指令値Ｓ５を生成する。補償器１０４の演算処理は特に限定されないが、たとえばＰＩＤ制御を行ってもよい。あるいはＰＩ制御などが採用される場合もある。

デジタルパルス幅変調器１０６はデューティ指令値Ｓ５を受け、デューティ指令値Ｓ５に応じたデューティ比Ｄを有するパルス信号Ｓ１を生成する。パルス信号Ｓ１は、所定の周期（以下、スイッチング周期という）Ｔｐを有しており、そのハイレベルの区間をオン時間Ｔ_ＯＮ、ローレベルの区間をオフ時間Ｔ_ＯＦＦと称する。
Ｔ_ＯＮ＝Ｄ×Ｔｐ
Ｔ_ＯＦＦ＝（１−Ｄ）×Ｔｐ

たとえばデジタルパルス幅変調器１０６は、フリーランカウンタとデジタルコンパレータで構成することができる。フリーランカウンタは、周期的に値が遷移するキャリアＳ４を生成する。デジタルコンパレータは、キャリアＳ４の値とデューティ指令値Ｓ５のクロス点においてパルス信号Ｓ１を遷移させる。なおデジタルパルス幅変調器１０６の構成は特に限定されず、公知技術を用いればよい。

ストローブ信号生成器１１０は、Ａ／Ｄコンバータ１００のサンプリングタイミングを指示するストローブ信号Ｓ６を生成する。ストローブ信号生成器１１０は、デジタルパルス幅変調器１０６からの情報Ｓ７にもとづいて、出力電圧Ｖ_ＯＵＴのスロープの実質的に中央の時刻を推定あるいは判定し、この時刻をサンプリングタイミングｔ_ＳＨの目標位置ｔ_ＲＥＦとして、サンプリングタイミングｔ_ＳＨを調節する。デジタルパルス幅変調器１０６からの情報Ｓ７は、デジタルパルス幅変調器１０６の出力であるパルス信号Ｓ１であってもよいし、デジタルパルス幅変調器１０６の入力であるデューティ指令値Ｓ５であってもよいし、デジタルパルス幅変調器１０６の内部データであってもよい。ストローブ信号生成器１１０は、スイッチング周期Ｔｐごとにサンプリングタイミングｔ_ＳＨを調節してもよいし、スイッチング周期Ｔｐ数回に１回の頻度でサンプリングタイミングｔ_ＳＨを調節してもよい。なお本実施の形態では、毎周期、調節するものとする。

本発明の範囲は、図３のブロック図により把握される回路に及ぶものであるが、以下、各ブロックの具体的な構成例を説明する。

図４は、ストローブ信号生成器１１０の構成例を示すブロック図である。
ストローブ信号生成器１１０は、周期カウンタ１１２および周期設定部１１４を備える。周期カウンタ１１２は、可変の周期設定値Ｔｓに応じた周期ごとに、ストローブ信号Ｓ６をアサートする。周期設定部１１４は、デジタルパルス幅変調器１０６からの情報Ｓ７にもとづいて目標位置ｔ_ＲＥＦを設定するとともに、サンプリングタイミングｔ_ＳＨと目標位置ｔ_ＲＥＦの誤差時間Δｔを取得し、誤差時間Δｔに応じて周期設定値Ｔｓを設定する。

より具体的には周期設定部１１４は、ｋ番目のサイクル（ｋ＝１，２，…）における誤差時間をΔｔ（ｋ）、所定の係数をＫｐとするとき、周期設定値Ｔｓ（ｋ）を、
Ｔｓ（ｋ）＝Ｔｐ＋Ｋｐ×Δｔ（ｋ）
にもとづいて設定してもよい。

周期設定部１１４は、機能ブロック図において、目標位置設定部１１６、誤差時間取得部１２０、乗算器１２２、加算器１２４の組み合わせで表すことができる。目標位置設定部１１６はデジタルパルス幅変調器１０６からの情報Ｓ７にもとづいて、出力電圧Ｖ_ＯＵＴのスロープの中央の時刻を測定または推定し、目標位置ｔ_ＲＥＦに設定する。誤差時間取得部１２０はサイクルごとの誤差時間Δｔ（ｋ）を取得する。乗算器１２２は、誤差時間Δｔ（ｋ）と所定の係数Ｋｐを乗算する。加算器１２４は、スイッチング周期（定数）Ｔｐと乗算器１２２の出力を加算する。

周期カウンタ１１２は、そのカウント値Ｓ７が周期設定値Ｔｓ（ｋ）に達するとストローブ信号Ｓ６をアサートするとともに、そのカウント値Ｓ７が初期値にリセットされて、カウント動作を再開するよう構成される。
周期カウンタ１１２に入力されるクロックの周期をＴｃｋとするとき、ストローブ信号Ｓ６の時間軸上の実際の周期Ｔｓ’は、周期設定値Ｔｓを用いて、Ｔｓ’＝Ｔｓ×Ｔｃｋとなり比例関係が成り立つ。以下では、実際の周期Ｔｓ’とその設定値Ｔｓを特に区別しない。

周期設定部１１４の目標位置設定部１１６および誤差時間取得部１２０の処理にはいくつかの方法が考えられる。周期設定部１１４の機能は、（機能１）サンプリングタイミングの目標位置ｔ_ＲＥＦを設定し、（機能２）実際のサンプリングタイミングｔ_ＳＨを取得し、（機能３）それらの誤差時間Δｔを取得することと把握される。

（第１の方法）
機能１に関して周期設定部１１４の目標位置設定部１１６は、パルス信号Ｓ１のエッジを監視し、パルス信号Ｓ１のエッジ遷移が発生するタイミングを、カウンタを用いて測定することにより、目標位置ｔ_ＲＥＦを設定してもよい。

機能２に関して、周期設定部１１４は、ストローブ信号Ｓ６を監視し、ストローブ信号Ｓ６が実際にアサートされるタイミングをカウンタを用いて測定することにより、サンプリングタイミングｔ_ＳＨを取得してもよい。

機能３に関して周期設定部１１４は、カウンタにより測定された目標位置ｔ_ＲＥＦとサンプリングタイミングｔ_ＳＨの差分を演算してもよい。あるいは、いずれか一方を契機としてカウント動作を開始し、他方を契機としてカウント停止することで誤差時間Δｔを取得してもよい。

（第２の方法）
機能１に関して、周期設定部１１４の目標位置設定部１１６は、デューティ指令値Ｓ５にもとづいて目標位置ｔ_ＲＥＦを設定することができる。すなわち、スイッチング周期Ｔｐが既知であれば、オフ時間Ｔ_ＯＦＦは、（１−Ｄ）×Ｔｐから求めることができ、目標位置ｔ_ＲＥＦは、Ｔ_ＯＦＦ／２＝（１−Ｄ）×Ｔｐ／２を演算することにより求めることができる。

機能２に関して、周期設定部１１４は、自らが設定した周期設定値Ｔｓにもとづいてサンプリングタイミングｔ_ＳＨを取得してもよい。

機能３に関して、設定された目標位置ｔ_ＲＥＦとサンプリングタイミングｔ_ＳＨの差分を演算して、誤差時間Δｔを求めてもよい。

なお当業者によれば、周期設定部１１４の処理はこれらには限定されるものではなく、別の方法によっても同等の処理が可能であることが理解されよう。以上が電源回路２の構成である。続いてその動作を説明する。

図５は、図３の電源回路２の動作波形図である。図５には、上から順に、ストローブ信号Ｓ６、デジタルパルス幅変調器１０６の内部で生成されるキャリアＳ４およびデューティ指令値Ｓ５、パルス信号Ｓ１、出力電圧Ｖ_ＯＵＴ、ストローブ信号生成器１１０の周期カウント値Ｓ７を示す。

サンプリングタイミングｔ_ＳＨ（ｋ）ごとに、出力電圧Ｖ_ＯＵＴがサンプリングされ、フィードバックデータＳ２が生成される。その後、誤差検出器１０２および補償器１０４の演算遅延τの経過後に、デューティ指令値Ｓ５の値が更新される。

パルス信号Ｓ１は、Ｓ４＞Ｓ５のときローレベル（オフ期間Ｔ_ＯＦＦ）、Ｓ４＜Ｓ５のときハイレベル（オン期間Ｔ_ＯＮ）となる。出力電圧Ｖ_ＯＵＴは、出力キャパシタＣ１のＥＳＲの影響で、インダクタＬ１に流れるコイル電流が増大するオン期間Ｔ_ＯＮの間、上昇し、コイル電流が減少するオフ期間Ｔ_ＯＦＦの間、低下する。

上述のように、サンプリングタイミングの目標位置ｔ_ＲＥＦは、出力電圧Ｖ_ＯＵＴのスロープの中央である。図５には、出力電圧Ｖ_ＯＵＴの下りスロープの中央に目標位置ｔ_ＲＥＦが設定されるようすが示され、目標位置ｔ_ＲＥＦは、各サイクルのオフ時間Ｔ_ＯＦＦの中央となる。

（ｋ−１）番目のサイクルでは、ｔ_ＲＥＦ（ｋ−１）よりも実際のサンプリングタイミングｔ_ＳＨ（ｋ−１）の方が幾分早く発生している。したがってそのサイクルにおけるストローブ信号Ｓ６の周期Ｔｓ（ｋ−１）は、基準となる周期ＴｐよりもＫｃ×Δｔ（ｋ）だけ長くなる。これにより、次のｋ番目のサイクルのサンプリングタイミングｔ_ＳＨ（ｋ）が時間的に後ろにシフトされ、目標位置ｔ_ＲＥＦ（ｋ）に近づくこととなる。

図６は、図３の電源回路２の動作波形図である。入力電圧（電源電圧）Ｖ_ＩＮが変化して、あるいはその他の要因によって、パルス信号Ｓ１のデューティ比Ｄが変化したとする。デューティ比Ｄが変化すると、出力電圧Ｖ_ＯＵＴのスロープの長さ（つまりオフ時間Ｔ_ＯＦＦ）が変化するため、下りスロープの中央の目標位置ｔ_ＲＥＦも変化する。実施の形態に係る電源回路２によれば、入力電圧Ｖ_ＩＮの変動にかかわらず、出力電圧Ｖ_ＯＵＴの平均レベルＶ_{ＯＵＴ＿ＡＶＥ}をサンプリングすることができ、平均レベルＶ_{ＯＵＴ＿ＡＶＥ}を目標レベルに安定化することができる。その結果、ＰＳＲＲを改善することができる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１変形例）
実施の形態では、降圧コンバータについて説明したが本発明はそれには限定されない。図７は、第１変形例に係る電源回路２ａの回路図である。図７の電源回路２ａは、いわゆるアクティブクランプ方式のフォワードコンバータである。出力回路２０ａは、トランスＴ１によって１次側と２次側に分けられる。１次側には、トランスＴ１の１次巻線Ｗ１と、１次巻線Ｗ１と接続されたスイッチングトランジスタＭ１ａ、Ｍ１ｂ、キャパシタＣ２、ドライバ２０４ａ、２０４ｂが設けられる。トランスＴ１の１次側と２次側の絶縁が要求される用途では、アイソレータ２０６が追加される。

２次側には、トランスＴ１の２次巻線Ｗ２と、２次巻線Ｗ２と接続された、整流用のトランジスタＭ２ａ、Ｍ２ｂ、キャパシタＣ１、インダクタＬ１およびドライバ２０４ｃが受けられる。抵抗Ｒ１、Ｒ２は、出力電圧Ｖ_ＯＵＴを分圧し、フィードバック電圧Ｖ_ＦＢを生成する。

制御回路１０ａは、そのフィードバック端子ＦＢに入力されたフィードバック電圧Ｖ_ＦＢにもとづいて、パルス信号Ｓ１を生成し、パルス信号Ｓ１およびそれから派生するパルス信号を利用して、トランジスタＭ１ａ、Ｍ１ｂ、Ｍ２ａ、Ｍ２ｂを駆動する。

本発明は、このようなアクティブクランプ方式のフォワードコンバータにおいて有効である。そのほか、通常のフォワードコンバータにおいても本発明は有効であり、また２次側の整流用トランジスタＭ２ａ、Ｍ２ｂをダイオードに置換したトポロジーにおいても有効である。

当業者によれば、本発明は、特定の出力回路２０のトポロジーに限定されることなく適用可能であることが理解される。

（第２変形例）
周期設定部１１４による周期設定値Ｔｓの制御アルゴリズムは実施の形態のそれには減算されない。上述のアルゴリズムＴｓ（ｋ）＝Ｔｐ＋Ｋｐ×Δｔ（ｋ）は、比例制御（Ｐ制御）と把握されるが、ＰＩ制御、ＰＩＤ制御を行ってもよい。

（第３変形例）
実施の形態では、出力電圧Ｖ_ＯＵＴの下りスロープの中央を目標位置ｔ_ＲＥＦとしたが本発明はそれには限定されず、上りスロープ（オン時間Ｔ_ＯＮ）の中央を目標位置ｔ_ＲＥＦとしてもよい。

（電源回路の用途）
最後に、電源回路２の用途を説明する。図８（ａ）、（ｂ）は、電源回路２を備える電子機器を示すブロック図である。図８（ａ）の電子機器１ａは、商用交流電源４からの交流電圧を整流するブリッジ回路６と、平滑キャパシタ８と、上述の電源回路２と、負荷９を備える。この場合、電源回路２としては、非絶縁型の降圧、昇圧、あるいは昇降圧コンバータなどが好適に利用できる。電子機器１ａは、たとえば移動体通信用の基地局、テレビやＰＣ、冷蔵庫などの家電製品、ファクシミリやコピー機などのＯＡ機器、工作機械、などが例示される。

図８（ｂ）の電子機器１ｂは、電池３と、電池の電圧を受ける上述の電源回路２と、負荷９を備える。こうした電子機器１ｂとしては、携帯電話端末、タブレットＰＣ、デジタルカメラ、デジタルビデオカメラなどのが例示される。たとえば負荷９は、マイコンやメモリ、液晶ドライバや、液晶バックライト用ＬＥＤ、カメラのフラッシュ用ＬＥＤなどであってもよい。

実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

２…電源回路、１０…制御回路、２０…出力回路、１００…Ａ／Ｄコンバータ、１０２…誤差検出器、１０４…補償器、１０６…デジタルパルス幅変調器、１１０…ストローブ信号生成器、１１２…周期カウンタ、１１４…周期設定部、１１６…目標位置設定部、２００…入力ライン、２０２…出力ライン、２０４…ドライバ、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流トランジスタ、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、１２０…誤差時間取得部、１２２…乗算器、１２４…加算器、Ｓ１…パルス信号、Ｓ２…フィードバックデータ、Ｓ３…誤差データ、Ｓ５…デューティ指令値、Ｓ６…ストローブ信号。

Claims (16)

1. デジタル制御電源回路の制御回路であって、
   ストローブ信号がアサートされるサンプリングタイミングにおいて前記デジタル制御電源回路の出力電圧に応じたフィードバック電圧をサンプリングし、デジタルのフィードバックデータに変換するＡ／Ｄコンバータと、
   前記フィードバックデータと、前記フィードバック電圧の目標値を示す目標データの差分を示す誤差データを生成する誤差検出器と、
   前記誤差データがゼロに近づくように値が調節されるデューティ指令値を生成する補償器と、
   前記デューティ指令値を受け、前記デューティ指令値に応じたデューティ比を有するパルス信号を生成するデジタルパルス幅変調器と、
   前記出力電圧の上りスロープまたは下りスロープの一方の中央の時刻においてアサートされる前記ストローブ信号を生成するストローブ信号生成器と、
   を備えることを特徴とする制御回路。
2. 前記ストローブ信号生成器は、
   可変の周期設定値に応じた周期ごとに前記ストローブ信号をアサートする周期カウンタと、
   前記デジタルパルス幅変調器からの情報にもとづいて、前記ストローブ信号をアサートすべき目標位置を設定し、前記サンプリングタイミングと前記目標位置の誤差時間を取得し、前記誤差時間に応じて前記周期設定値を設定する周期設定部と、
   を含むことを特徴とする請求項１に記載の制御回路。
3. 前記周期設定部は、前記パルス信号の周期をＴｐ、ｋ番目のサイクル（ｋ＝１，２，…）における前記誤差時間をΔｔ（ｋ）、所定の係数をＫｐとするとき、前記周期設定値Ｔｓ（ｋ）を、
   Ｔｓ（ｋ）＝Ｔｐ＋Ｋｐ×Δｔ（ｋ）
   にもとづいて設定することを特徴とする請求項２に記載の制御回路。
4. 前記周期カウンタは、そのカウント値が前記周期設定値に達すると前記ストローブ信号をアサートするとともにそのカウント値が初期値にリセットされてカウント動作を再開するよう構成されることを特徴とする請求項２または３に記載の制御回路。
5. 前記周期設定部は、前記デューティ指令値にもとづいて前記目標位置を設定することを特徴とする請求項２から４のいずれかに記載の制御回路。
6. 前記周期設定部は、前記パルス信号のエッジにもとづいて前記目標位置を設定することを特徴とする請求項２から４のいずれかに記載の制御回路。
7. 前記周期設定部は、前記ストローブ信号にもとづいて前記サンプリングタイミングを取得することを特徴とする請求項２から６のいずれかに記載の制御回路。
8. 前記周期設定部は、自らが設定した前記周期設定値にもとづいて前記サンプリングタイミングを取得することを特徴とする請求項２から６のいずれかに記載の制御回路。
9. 前記デジタルパルス幅変調器は、周期的に値が遷移するキャリアを生成し、前記キャリアの値と前記デューティ指令値のクロス点において前記パルス信号を遷移させるよう構成されることを特徴とする請求項１から８のいずれかに記載の制御回路。
10. 前記補償器は、ＰＩＤ（比例、積分、微分）制御を行うことを特徴とする請求項１から９のいずれかに記載の制御回路。
11. ひとつの半導体基板に一体集積化されることを特徴とする請求項１から１０のいずれかに記載の制御回路。
12. 少なくともスイッチングトランジスタ、誘導素子および前記スイッチングトランジスタのスイッチング動作に応じた直流の出力電圧が発生する出力ラインを有する出力回路と、
    前記出力電圧にもとづいて前記スイッチングトランジスタを制御する請求項１から１１のいずれかに記載の制御回路と、
    を備えることを特徴とするデジタル制御電源回路。
13. 請求項１２に記載のデジタル制御電源回路を備えることを特徴とする電子機器。
14. 請求項１２に記載のデジタル制御電源回路を備えることを特徴とする移動体通信用の基地局。
15. デジタル制御電源回路の制御方法であって、
    ストローブ信号がアサートされると前記デジタル制御電源回路の出力電圧に応じたフィードバック電圧をサンプリングし、デジタルのフィードバックデータに変換するステップと、
    前記フィードバックデータと、前記フィードバック電圧の目標値を示す目標データの差分を示す誤差データを生成するステップと、
    前記誤差データがゼロに近づくように値が調節されるデューティ指令値を生成するステップと、
    前記デューティ指令値に応じたデューティ比を有するパルス信号を生成するステップと、
    前記パルス信号に応じて前記デジタル制御電源回路のスイッチングトランジスタを駆動するステップと、
    前記デューティ比または前記パルス信号にもとづいて、前記出力電圧のスロープの中央の時刻を目標位置に設定するステップと、
    前記ストローブ信号がアサートされるサンプリングタイミングを、前記目標位置に近づくように調節するステップと、
    を備えることを特徴とする制御方法。
16. 前記調節するステップは、
    可変の周期設定値に応じた周期ごとに前記ストローブ信号をアサートするステップと、
    前記サンプリングタイミングと前記目標位置の誤差時間に応じて、周期設定値を設定するステップと、
    を含むことを特徴とする請求項１５に記載の制御方法。

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