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JP6970068B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)やＩＧＢＴ(Insulated Gate Bipolar Transistor)などの半導体装置は、電力変換等に用いられる。半導体装置のオン状態における抵抗（オン抵抗）は、小さいことが望ましい。
特開２０１５−２２２８１７号公報 特開２０１８−４６２５３号公報
本発明が解決しようとする課題は、オン抵抗を低減できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、導電部と、ゲート電極と、第２電極と、を有する。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域の上に選択的に設けられている。前記導電部は、前記第１半導体領域中に第１絶縁部を介して設けられている。前記ゲート電極は、前記第１電極から前記第１半導体領域に向かう第１方向において前記導電部から離れている。前記ゲート電極は、第１部分及び第２部分を有する。前記第１部分は、前記導電部の上に第２絶縁部を介して設けられている。前記第１部分の下面は、前記第２半導体領域と前記第３半導体領域との界面の下端よりも上方に位置する。前記第２部分は、前記第１方向に垂直な第２方向において、前記第１半導体領域、前記第２半導体領域、及び前記第３半導体領域とゲート絶縁部を介して対向している。前記第２部分の前記第２方向における位置は、前記第１部分の前記第２方向における位置と、前記第２半導体領域の前記第２方向における位置と、の間にある。前記第２電極は、前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記導電部、前記第２半導体領域、及び前記第３半導体領域と電気的に接続されている。
第１実施形態に係る半導体装置を表す斜視断面図である。 第１実施形態に係る半導体装置の一部を表す断面図である。 第１実施形態に係る半導体装置の製造方法を表す工程断面図である。 第１実施形態に係る半導体装置の製造方法を表す工程断面図である。 第１実施形態に係る半導体装置の製造方法を表す工程断面図である。 第１実施形態に係る半導体装置の製造方法を表す工程断面図である。 第１実施形態及び参考例に係る半導体装置の一部を表す断面図である。 第１実施形態に係る半導体装置の一部を表す断面図である。 第１実施形態に係る半導体装置の一部を表す断面図である。 第１実施形態の変形例に係る半導体装置の一部を表す断面図である。 第１実施形態の変形例に係る半導体装置の製造方法を表す工程断面図である。 第１実施形態の変形例に係る半導体装置の製造方法を表す工程断面図である。 第２実施形態に係る半導体装置を表す斜視断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
図１は、第１実施形態に係る半導体装置を表す斜視断面図である。
図１に表した第１実施形態に係る半導体装置１００は、ＭＯＳＦＥＴである。第１実施形態に係る半導体装置１００、ｎ−形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形コンタクト領域４、ｎ＋形ドレイン領域５、絶縁部１０（第１絶縁部）、絶縁部２０（第２絶縁部）、導電部３０、ゲート電極４０、ゲート絶縁部５０、絶縁部５１、ドレイン電極６１（第１電極）、及びソース電極６２（第２電極）を有する。
実施形態の説明には、ＸＹＺ直交座標系を用いる。ここでは、ドレイン電極６１からｎ−形ドリフト領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向に垂直であり、相互に直交する２方向をＸ方向（第２方向）及びＹ方向とする。
ドレイン電極６１は、半導体装置１００の下面に設けられている。ｎ＋形ドレイン領域５は、ドレイン電極６１の上に設けられ、ドレイン電極６１と電気的に接続されている。ｎ−形ドリフト領域１は、ｎ＋形ドレイン領域５の上に設けられている。ｎ−形ドリフト領域１は、ｎ＋形ドレイン領域５を介してドレイン電極６１と電気的に接続されている。ｐ形ベース領域２は、ｎ−形ドリフト領域１の上に設けられている。ｎ＋形ソース領域３及びｐ＋形コンタクト領域４は、ｐ形ベース領域２の上に選択的に設けられている。
導電部３０は、ｎ−形ドリフト領域１中に絶縁部１０を介して設けられている。ゲート電極４０は、導電部３０の上に設けられ、導電部３０から離れている。ゲート電極４０の具体的な構造については、後述する。
ソース電極６２は、ｎ＋形ソース領域３及びｐ＋形コンタクト領域４の上に設けられ、導電部３０、ｎ＋形ソース領域３、及びｐ＋形コンタクト領域４と電気的に接続されている。ゲート電極４０とソース電極６２との間には絶縁部５１が設けられ、これらの電極は電気的に分離されている。
例えば、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、導電部３０、及びゲート電極４０は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
図２を参照してゲート電極４０の構造について具体的に説明する。
図２は、第１実施形態に係る半導体装置の一部を表す断面図である。
図２に表したように、ゲート電極４０は、第１部分４１、第２部分４２、及び第３部分４３を有する。
第１部分４１は、導電部３０の上に絶縁部２０を介して設けられている。第１部分４１の下面は、ｐ形ベース領域２とｎ＋形ソース領域３との間の界面よりも上方に位置している。ｐ形ベース領域２とｎ＋形ソース領域３との間の界面のＺ方向における位置が場所によって異なる場合、第１部分４１の下面は、当該界面の最も深い部分（下端）よりも上方に位置している。
第２部分４２は、Ｘ方向において、ｎ−形ドリフト領域１、ｐ形ベース領域２、及びｎ＋形ソース領域３とゲート絶縁部５０を介して対向している。すなわち、第２部分４２の下面は、ｎ−形ドリフト領域１とｐ形ベース領域２との間の界面よりも下方に位置している。ｎ−形ドリフト領域１とｐ形ベース領域２との間の界面のＺ方向における位置が場所によって異なる場合、第２部分４２の下面は、当該界面のゲート絶縁層５０に接する部分よりも下方に位置していれば良い。第２部分４２のＸ方向における位置は、第１部分４１のＸ方向における位置と、ｐ形ベース領域２のＸ方向における位置と、の間にある。
第３部分４３のＸ方向における位置は、第１部分４１のＸ方向における位置と、第２部分４２のＸ方向における位置と、の間にある。第３部分４３の下面は、ｎ−形ドリフト領域１とｐ形ベース領域２との間の界面よりも上方に位置し、ｐ形ベース領域２とｎ＋形ソース領域３との間の界面の下端よりも下方に位置する。
半導体装置１００の動作について説明する。
ソース電極６２に対してドレイン電極６１に正の電圧が印加された状態で、ゲート電極４０に閾値以上の電圧を印加する。これにより、ｐ形ベース領域２のゲート絶縁部５０近傍の領域にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、このチャネルを通ってソース電極６２からドレイン電極６１へ流れる。その後、ゲート電極４０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
半導体装置１００がオフ状態に切り替わり、ソース電極６２に対してドレイン電極６１に印加される正電圧が増大すると、絶縁部１０とｎ−形ドリフト領域１との界面からｎ−形ドリフト領域１に向けて空乏層が広がる。この空乏層の広がりにより、半導体装置１００の耐圧を高めることができる。又は、半導体装置１００の耐圧を維持したまま、ｎ−形ドリフト領域１におけるｎ形不純物濃度を高め、半導体装置１００のオン抵抗を低減できる。
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ−形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及びｎ＋形ドレイン領域５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
導電部３０及びゲート電極４０は、ポリシリコンなどの導電材料を含む。導電材料には、不純物が添加されていても良い。
絶縁部１０、絶縁部２０、ゲート絶縁部５０、及び絶縁部５１は、酸化シリコンなどの絶縁材料を含む。絶縁部２０は、リン又はボロンなどの不純物を含んでいても良い。絶縁部１０は、不純物を含んでいても良いし、含んでいなくても良い。例えば、絶縁部２０におけるボロンの濃度は、絶縁部１０におけるボロンの濃度よりも高く、ゲート絶縁部５０におけるボロンの濃度よりも高い。
ドレイン電極６１及びソース電極６２は、アルミニウムなどの金属を含む。
図３〜図６を参照して、第１実施形態に係る半導体装置１００の製造方法の一例を説明する。
図３〜図６は、第１実施形態に係る半導体装置の製造方法を表す工程断面図である。
まず、半導体基板Ｓｕｂを用意する。半導体基板Ｓｕｂは、ｎ＋形半導体領域５ａと、ｎ＋形半導体領域５ａの上に設けられたｎ−形半導体領域１ａと、を有する。ｎ−形半導体領域１ａの上面にＹ方向に延びる複数のトレンチＴを形成する。図３（ａ）に表したように、ｎ−形半導体領域１ａの上面及びトレンチＴの内面に沿って、絶縁層１０ａを形成する。絶縁層１０ａは、半導体基板Ｓｕｂを熱酸化することで形成される。又は、ＣＶＤ(Chemical Vapor Deposition)により、ｎ−形半導体領域１ａの上面及びトレンチＴの内面に沿って絶縁材料（例えば酸化シリコン）を堆積させることで絶縁層１０ａを形成しても良い。
絶縁層１０ａの上に、トレンチＴを埋め込む導電層を形成する。この導電層は、ポリシリコンなどの導電材料のＣＶＤにより形成される。導電層の一部を、ＣＤＥ(Chemical Dry Etching)などで除去し、導電層の上面を後退させる。これにより、図３（ｂ）に表したように、複数のトレンチＴ内にそれぞれ分断して設けられた複数の導電層３０ａが形成される。
図４（ａ）に表したように、絶縁層１０ａ及び複数の導電層３０ａの上に、絶縁層２０ａを形成する。絶縁層２０ａは、ＢＰＳＧ(Boro-phospho silicate glass)膜をＣＶＤにより形成した後、ＢＰＳＧ膜をアニールすることで形成される。このため、絶縁層２０ａにおける不純物の濃度は、絶縁層１０ａにおける不純物の濃度よりも高い。
絶縁層１０ａの一部及び絶縁層２０ａの一部を、ウェットエッチングにより除去する。これにより、図４（ｂ）に表したように、複数のトレンチＴ内にそれぞれ分断して設けられた複数の絶縁層１０ｂ及び複数の絶縁層２０ｂが形成される。
このとき、ウェットエッチングの薬液は、絶縁層１０ａのエッチングレートが、絶縁層２０ａのエッチングレートよりも大きくなるように選択される。絶縁層１０ａ及び絶縁層２０ａが酸化シリコンを含み、絶縁層１０ａが熱酸化により形成され、絶縁層２０ａにおけるボロンの濃度が絶縁層１０ａにおけるボロンの濃度よりも高い場合、薬液としては、フッ化水素アンモニウム（ＮＨ４ＨＦ２）と酢酸（ＣＨ３ＣＯＯＨ）の混合液が用いられる。絶縁層１０ａ及び絶縁層２０ａが酸化シリコンを含み、絶縁層１０ａがＣＶＤにより形成され、絶縁層２０ａにおけるボロンの濃度が絶縁層１０ａにおけるボロンの濃度よりも高い場合、薬液としては、希フッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ４Ｆ）の混合液が用いられる。この結果、図４（ｂ）に表したように、上面がＸ方向及びＺ方向に対して傾斜した絶縁層１０ａ及び絶縁層２０ｂが形成される。
絶縁層１０ａの一部及び絶縁層２０ａの一部の除去により、ｎ−形半導体領域１ａの表面の一部及びトレンチＴの側壁の一部が露出する。半導体基板Ｓｕｂを熱酸化することで、露出したｎ−形半導体領域１ａの表面に絶縁層５０ａを形成する。絶縁層５０ａの厚さは、絶縁層１０ｂの厚さよりも小さい。
この絶縁層５０ａの上に、導電層４０ａを形成する。図５（ａ）に表したように、導電層４０ａの上に複数のマスクＭを形成する。複数のマスクＭは、それぞれ、複数の導電層３０ａ及び複数の絶縁層２０ｂの上に位置する。マスクＭは、導電層４０ａの上にフォトレジストを形成し、このフォトレジストをパターニングすることで形成される。
マスクＭを用いて、導電層４０ａの一部をＣＤＥ又はウェットエッチングにより除去する。これにより、複数の導電層３０ａの上にそれぞれ分断して設けられた複数の導電層４０ｂが形成される。マスクＭを除去した後、図５（ｂ）に表したように、トレンチＴ同士の間のｎ−形半導体領域１ａの上部に、ｐ形不純物及びｎ形不純物を順次イオン注入し、ｐ形半導体領域２ａ及びｎ＋形半導体領域３ａを形成する。
複数の導電層４０ｂを覆う絶縁層５１ａを形成する。絶縁層５０ａ、絶縁層５１ａ、及びｎ＋形半導体領域３ａを貫通し、ｐ形半導体領域２ａに達する開口ＯＰを形成する。開口ＯＰを通してｐ形半導体領域２ａにｐ形不純物をイオン注入し、図６（ａ）に表したように、ｐ＋形半導体領域４ａを形成する。
絶縁層５１ａの上に、開口ＯＰを埋め込む金属層６２ａを形成する。その後、ｎ＋形半導体領域５ａが所定の厚さになるまで半導体基板Ｓｕｂの下面を研削する。図６（ｂ）に表したように、研削した下面に金属層６１ａを形成する。以上の工程により、図１に表した半導体装置１００が製造される。
図７（ａ）及び図７（ｂ）を参照して、第１実施形態の効果を説明する。
図７（ａ）は、参考例に係る半導体装置の一部を表す断面図である。図７（ｂ）は、第１実施形態に係る半導体装置の一部を表す断面図である。
参考例に係る半導体装置１００ｒでは、ゲート電極４０の下面がＸ方向及びＹ方向に平行である。ゲート電極４０のＺ方向における長さは、Ｘ方向及びＹ方向において一様である。参考例に係る半導体装置１００ｒのその他の構成要素については、半導体装置１００と同様とする。
ｎ−形ドリフト領域１を電流が流れる際、絶縁部１０同士の間では、その他の部分（絶縁部１０よりも下部）に比べて電気抵抗が高い。絶縁部１０同士の間では、その他の部分に比べて電流経路が狭いためである。半導体装置１００のオン抵抗を低減するためには、絶縁部１０の下端をより上方に位置させることが望ましい。
第１実施形態に係る半導体装置１００では、ゲート電極４０が第１部分４１及び第２部分４２を有する。第１部分４１は、導電部３０の上に位置し、第１部分４１の下面は、ｐ形ベース領域２とｎ＋形ソース領域３との界面の下端よりも上方に位置している。第２部分４２の下面は、ｎ−形ドリフト領域１とｐ形ベース領域２との間の界面よりも下方に位置している。
第１部分４１の下面が第２部分４２の下面に対して上方に位置する分、導電部３０をより上方に設けることが可能となる。この結果、図７（ａ）及び図７（ｂ）の比較から分かるように、参考例に係る半導体装置１００ｒに比べて、絶縁部１０の下端をより上方に位置させることができる。従って、絶縁部１０の下端をより上方に位置させることができる。
さらに、第１実施形態によれば、導電部３０の上端とゲート電極４０の下端（第２部分４２の下端）との間のＺ方向における距離をより短くできる。当該距離は、換言すると、Ｘ方向から導電部３０及びゲート電極４０を見た場合の、導電部３０とゲート電極４０の隙間のＺ方向における寸法である。例えば、第１実施形態によれば、導電部３０の上端とゲート電極４０の下端とが第１絶縁部１０を介してＸ方向に並び、上記隙間を無くすことができる。
一般的に、半導体装置１００の耐圧時において、ｎ−形ドリフト領域１とｐ形ベース領域２との間の界面には、第１絶縁部１０の下端近傍よりも大きな電界が発生する。上記隙間を小さくすることで、耐圧時の半導体装置１００内部の電位分布において、導電部３０とゲート電極４０との間での電位の低下を小さくできる。これらの間での電位の低下が小さくなると、その分第１絶縁部１０下端近傍の電位が上昇して電界強度が大きくなる。第１絶縁部１０下端近傍の電界強度が大きくなると、ｎ−形ドリフト領域１とｐ形ベース領域２との間の界面に加わる電界強度が小さくなり、半導体装置１００の耐圧を向上させることができる。
すなわち、第１実施形態によれば、半導体装置１００の耐圧を向上させつつ、半導体装置１００のオン抵抗を低減できる。
半導体装置１００の望ましい構造を具体的に説明する。
図８（ａ）、図８（ｂ）、図９（ａ）、及び図９（ｂ）は、第１実施形態に係る半導体装置の一部を表す断面図である。
例えば図８（ａ）に表したように、導電部３０の上面は、ｎ−形ドリフト領域１とｐ形ベース領域２との間の界面よりも上方に位置していても良い。この構造によれば、導電部３０及び絶縁部１０の下端をより上方に位置させることができる。この結果、半導体装置１００のオン抵抗をさらに低減できる。
又は、図８（ｂ）に表したように、導電部３０の上面は、ｎ−形ドリフト領域１とｐ形ベース領域２との間の界面よりも下方に位置していても良い。この構造によれば、導電部３０とゲート電極４０の間の距離を長くできる。このため、ゲート電極４０に電圧が印加された際の導電部３０とゲート電極４０との間の電界強度を低減し、絶縁部２０における絶縁破壊の発生を抑制できる。
また、絶縁部２０は、リン又はボロンなどの不純物を含む。絶縁部２０における不純物濃度は、絶縁部１０における不純物濃度よりも高く、ゲート絶縁部５０における不純物濃度よりも高い。
ゲート電極４０の上面は、例えば図８（ａ）及び図８（ｂ）に表したように、上方に向けて凸状に設けられる。すなわち、第１部分４１の上面は、第２部分４２の上面よりも上方に位置する。望ましくは、第１部分４１の上面は、図８（ｂ）に表したように、ｎ＋形ソース領域３の上面よりも上方に位置する。この構造によれば、第１部分４１のＺ方向における長さを、より長くできる。第１部分４１のＺ方向における長さが長いほど、ゲート電極４０における電気抵抗を小さくできる。これにより、ゲート電極４０の電位を変化させる際に、変化の遅延が生じることを抑制できる。
第２部分４２の下面は、図９（ａ）に表したようにＸ方向及びＹ方向に平行でも良いし、図９（ｂ）に表したように、第２部分４２から第１部分４１に向けて上方へ傾斜していても良い。
図９（ｂ）に表したように第２部分４２の下面が上方へ傾斜している場合、図９（ａ）に表した構造に比べて、第２部分４２の下面の各点とｎ−形ドリフト領域１との間の距離（例えば距離ｄ１や距離ｄ２）をより長くできる。これにより、ｎ−形ドリフト領域１（ドレイン電極６１）とゲート電極４０との間の容量ＣＧＤを小さくできる。この結果、半導体装置１００のスイッチング時間を短縮し、半導体装置１００のスイッチング損失を低減できる。
また、図２に表したように、第２部分４２のＸ方向における長さＬ２は、第１部分４１のＸ方向における長さＬ１よりも短く、第３部分４３のＸ方向における長さＬ３よりも短いことが望ましい。この構造によれば、ゲート電極４０のＺ方向における長さが長い部分を少なくし、ゲート電極４０の体積を小さくできる。これにより、ゲート電極４０を形成する際に、トレンチＴを埋め込むために必要な導電材料が少なくなり、トレンチＴを容易に埋め込むことができる。この結果、例えば、トレンチＴを埋め込むための２段階の導電材料の成膜や、導電材料を成膜した後の表面研磨などが不要になり、半導体装置１００の製造に必要な工程数を削減できる。
（変形例）
図１０は、第１実施形態の変形例に係る半導体装置を表す断面図である。
図１０に表した半導体装置１１０は、ゲート電極４０の第２部分４２の形状が、図１及び図２に表した半導体装置１００と異なる。
図１及び図２に表した半導体装置１００では、第２部分４２の下面が、第２部分４２から第１部分４１に向けて、上方へ一様に傾斜していた。これに対して、半導体装置１１０では、第２部分４２の下面の一部が、第２部分４２から第１部分４１に向けて下方へ傾斜している。第２部分４２の下面の別の一部は、第２部分４２の下面の前記一部よりも第１部分４１側において、第２部分４２から第１部分４１に向けて上方へ傾斜している。
また、例えば、図１及び図２に表した半導体装置１００では、第２部分４２のＺ方向における長さが、ゲート絶縁部５０に接する位置で最大であった。これに対して、半導体装置１１０では、第２部分４２のＺ方向における長さが、ゲート絶縁部５０から離れた位置で最大となっている。
ゲート電極４０に電圧が印加されておらず、ドレイン電極６１に電圧が印加されている状態では、ｎ−形ドリフト領域１とゲート電極４０との間に電位差が生じる。半導体装置１００のように、第２部分４２の下面が一様に上方へ傾斜している場合、第２部分４２の側面と下面との間の角度が小さくなり、側面と下面との間の部分における曲率が大きくなる。これにより、当該部分近傍で電界集中が発生し、絶縁破壊が生じる可能性がある。
これに対して、半導体装置１１０では、第２部分４２の下面の一部が、第２部分４２から第１部分４１に向かう方向において下方へ傾斜している。第２部分４２の下面の別の一部が、第２部分４２から第１部分４１に向かう方向において、上方へ傾斜している。この構成によれば、第２部分４２の側面と下面との間の部分における曲率を小さくできる。これにより、当該部分近傍における電界集中を緩和し、絶縁破壊の発生を抑制することができる。
また、半導体装置１１０では、絶縁部１０が第１領域１１及び第２領域１２を有する。第１領域１１は、導電部３０の周りに設けられ、導電部３０に接している。第２領域１２は、ｎ−形ドリフト領域１と第１領域１１との間に設けられ、ｎ−形ドリフト領域１に接している。
第２領域１２は、ボロンを含む。第１領域１１は、ボロンを含んでいても良いし、ボロンを含んでいなくても良い。第２領域１２におけるボロンの濃度は、第１領域１１におけるボロンの濃度よりも高い。半導体装置１１０を製造する際、第２領域１２にボロンが含まれていると、熱処理時にボロンが第２領域１２からｎ−形ドリフト領域１へ拡散する。これにより、ｎ−形ドリフト領域１の第２領域１２近傍における実効的なｎ形不純物濃度が低下する。これにより、ｎ−形ドリフト領域１の第２領域１２近傍における空乏化の速度が速まり、ｎ−形ドリフト領域１（ドレイン電極６１）と導電部３０（ソース電極６２）との間の容量ＣＤＳを小さくできる。
図１１及び図１２は、第１実施形態の変形例に係る半導体装置の製造方法を表す工程断面図である。
まず、既に説明した半導体装置の製造方法と同様に、基板Ｓｕｂの上面に複数のトレンチＴを形成する。ｎ−形半導体領域１ａの上面及びトレンチＴの内面に沿って、絶縁層１０ａ１を形成する。図１１（ａ）に表したように、絶縁層１０ａ１の表面に沿って、絶縁層１０ａ２を形成する。絶縁層１０ａ１は、例えば絶縁層１０ａ２よりも薄い。
絶縁層１０ａ１は、ＢＳＧ(Boron silicate glass)をＣＶＤにより堆積させて形成される。絶縁層１０ａ２は、酸化シリコンを、不純物を添加せずにＣＶＤにより堆積させて形成される。
図３（ｂ）及び図４（ａ）に表した工程と同様の工程を行い、図１１（ｂ）に表したように、複数の導電層３０ａ及び絶縁層２０ａを形成する。その後、絶縁層１０ａ１、絶縁層１０ａ２、及び絶縁層２０ａのそれぞれの一部を、ウェットエッチングにより除去する。これにより、図１２（ａ）に表したように、複数のトレンチＴ内にそれぞれ分断して設けられた、複数の絶縁層１０ｂ１、複数の絶縁層１０ｂ２、及び複数の絶縁層２０ｂが形成される。
このとき、ウェットエッチングの薬液は、絶縁層１０ａ２のエッチングレートが、絶縁層１０ａ１のエッチングレートよりも大きく、且つ絶縁層２０ａのエッチングレートよりも大きくなるように選択される。ウェットエッチングの薬液としては、図４（ｂ）に表した工程と同様に、フッ化水素アンモニウム（ＮＨ４ＨＦ２）と酢酸（ＣＨ３ＣＯＯＨ）の混合液、希フッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ４Ｆ）の混合液などを用いることができる。
この結果、絶縁層１０ｂ１、絶縁層１０ｂ２、および絶縁層２０ｂの上面は、絶縁層２０ｂから絶縁層１０ｂ２に向けて下方に傾斜し、且つ絶縁層１０ｂ１から絶縁層１０ｂ２に向けて下方に傾斜する。
図５（ａ）、図５（ｂ）、及び図６（ａ）に表した工程と同様の工程を行い、図１２（ｂ）に表した構造を得る。その後、図６（ｂ）に表した工程と同様の工程を行うことで、図１０に表したゲート電極４０の構造を有する半導体装置１１０が製造される。
以上で説明した形態は、ＭＯＳＦＥＴだけでは無く、ＩＧＢＴに適用することも可能である。
（第２実施形態）
図１３は、第２実施形態に係る半導体装置を表す斜視断面図である。
図１３に表した第２実施形態に係る半導体装置２００は、ＩＧＢＴである。半導体装置２００は、ｎ＋形ドレイン領域５に代えてｐ＋形コレクタ領域６及びｎ形バッファ領域７を有する。また、半導体装置２００では、ドレイン電極６１及びソース電極６２がそれぞれコレクタ電極及びエミッタ電極として機能する。
ｐ＋形コレクタ領域６は、コレクタ電極６１の上に設けられ、コレクタ電極６１と電気的に接続されている。ｎ形バッファ領域７は、ｐ＋形コレクタ領域６の上に設けられている。ｎ−形ドリフト領域１は、ｎ形バッファ領域７の上に設けられている。
第２実施形態によれば、第１実施形態と同様に、ゲート電極４０が第１部分４１を有することで、絶縁部１０の下端をより上方に位置させることができる。このため、半導体装置２００の耐圧の向上させつつオン抵抗を低減できる。また、第１実施形態において説明したその他の特徴についても、第２実施形態に係る半導体装置２００に適用可能である。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ ｎ−形ドリフト領域、 １ａ ｎ−形半導体領域、 ２ ｐ形ベース領域、 ２ａ ｐ形半導体領域、 ３ ｎ＋形ソース領域、 ３ａ ｎ＋形半導体領域、 ４ ｐ＋形コンタクト領域、 ４ａ ｐ＋形半導体領域、 ５ ｎ＋形ドレイン領域、 ５ａ ｎ＋形半導体領域、 ６ ｐ＋形コレクタ領域、 ７ ｎ形バッファ領域、 １０ 絶縁部、 １０ａ、１０ｂ 絶縁層、 １１ 第１領域、 １２ 第２領域、 ２０ 絶縁部、 ２０ａ、２０ｂ 絶縁層、 ３０ 導電部、 ３０ａ 導電層、 ４０ ゲート電極、 ４０ａ、４０ｂ 導電層、 ４１ 第１部分、 ４２ 第２部分、 ４３ 第３部分、 ５０ ゲート絶縁部、 ５０ａ 絶縁層、 ５１ 絶縁部、 ５１ａ 絶縁層、 ６１ ドレイン電極、 ６１ａ 金属層、 ６２ ソース電極、 ６２ａ 金属層、 １００、１００ｒ、１１０、２００ 半導体装置、 Ｌ１〜Ｌ３ 長さ、 Ｍ マスク、 ＯＰ 開口、 Ｓｕｂ 半導体基板

Claims (8)

  1. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
    前記第１半導体領域中に第１絶縁部を介して設けられた導電部と、
    前記第１電極から前記第１半導体領域に向かう第１方向において前記導電部から離れたゲート電極であって、
    前記導電部の上に第２絶縁部を介して設けられ、下面が前記第２半導体領域と前記第３半導体領域との界面の下端よりも上方に位置する第１部分と、
    前記第１方向に垂直な第２方向において、前記第１半導体領域、前記第２半導体領域、及び前記第３半導体領域とゲート絶縁部を介して対向する第２部分と、
    を有し、前記第２方向において前記第２部分は前記第１部分と前記第３半導体領域との間に位置する、前記ゲート電極と、
    前記第２半導体領域及び前記第３半導体領域の上に設けられ、前記導電部、前記第２半導体領域、及び前記第３半導体領域と電気的に接続された第２電極と、
    を備えた半導体装置。
  2. 前記第２電極の一部は、前記第２方向において前記第３半導体領域と隣り合い、
    前記第２方向において、前記第２部分及び前記第３半導体領域は、前記第１部分と、前記第２電極の前記一部と、の間に位置する、請求項１記載の半導体装置。
  3. 前記導電部の上面は、前記第１半導体領域と前記第２半導体領域との間の界面よりも上方に位置する請求項１又は２に記載の半導体装置。
  4. 前記ゲート電極の上面は、前記第１方向に向けて凸状に設けられた請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第１部分の上面は、前記第３半導体領域の上面よりも上方に位置する請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第２部分の下面は、前記第２部分から前記第１部分に向けて上方へ傾斜した請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記ゲート電極は、第３部分をさらに有し、
    前記第２方向において、前記第３部分は、前記第１部分と前記第２部分との間にあり、
    前記第３部分の下面は、前記第１半導体領域と前記第２半導体領域との間の界面よりも上方に位置し、且つ前記第２半導体領域と前記第３半導体領域との間の界面の下端よりも下方に位置し、
    前記第２部分の前記第２方向における長さは、前記第１部分の前記第２方向における長さよりも短く、前記第３部分の前記第２方向における長さよりも短い請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記第２部分の下面の一部は、前記第２部分から前記第１部分に向けて下方へ傾斜し、
    前記第２部分の下面の別の一部は、前記第２部分の下面の前記一部よりも前記第１部分側に位置し、前記第２部分から前記第１部分に向けて上方へ傾斜した請求項１〜７のいずれか１つに記載の半導体装置。
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