JP6817053B2 - チャージポンプ回路及び昇圧回路 - Google Patents

Description

本発明は、チャージポンプ回路及び昇圧回路に関する。

チャージポンプ回路を備えた昇圧回路に関する技術として、以下の技術が知られている。例えば、特許文献１には、チャージポンプ回路の出力電圧を、抵抗素子によって分圧する分圧回路と、分圧回路によって分圧された電圧と基準電圧とを比較して得られる誤差電圧を増幅する誤差増幅器と、誤差増幅器の出力を制御電圧としてチャージポンプ回路のスイッチング信号を出力するＶＣＯ（Voltage-controlled oscillator）とを含む昇圧回路が記載されている。

特許文献２には、第１のノードに接続される第１のトランジスタと、一端が第１のノードに接続され、第１のトランジスタの活性化時に第１のノードの電圧で充電される第１の容量素子と、第１のトランジスタの制御端子に第１の制御信号を出力する第１の制御信号生成回路を有する昇圧回路が記載されている。この昇圧回路において、第１の容量素子は、第１のトランジスタの非活性化時に、他端に印加される第１の電源電圧の１／２以下の電圧により第１のノードの電位を、第２の電圧に昇圧する。第１の制御信号生成回路は、第１のトランジスタの非活性化時の第１の制御信号の電位を、第２の電位とし、第１のトランジスタの活性化時の第１の制御信号の電位を、第２の電位との差が第１の電源電圧以内となる電位とする。

特許文献３には、入力端子と出力端子との間に直列接続された複数の電荷転送素子と、複数の電荷転送素子の接続点のそれぞれに一方の端子が接続され、他方の端子にクロック信号が印加される複数の容量素子と、クロック信号の印加が停止されたときに前記出力端子の電圧を降圧する降圧回路と、接続点と出力端子の間に接続された降圧用の整流素子とを備えたチャージポンプ回路が記載されている。

特開平４−１６２５６０号公報 特開２０１０−２７９０８９号公報 特開２００８−１１３２６９号公報

特許文献１に記載の昇圧回路によれば、チャージポンプ回路の出力電圧を分圧する分圧回路は、直列接続された複数の抵抗素子によって構成されている。しかしながら、このような複数の抵抗素子によって構成される分圧回路によれば、消費電流が大きくなるという問題がある。

一方、昇圧回路では、昇圧回路を構成するトランジスタの耐圧を考慮する必要がある。特にゲート酸化膜の耐圧が重要であり、ゲート−ソース間及びゲート−ドレイン間の電位差が、耐圧を超えない回路構成にすることが必要である。昇圧回路では、昇圧によって生成される高電圧が印加される回路ブロックは、高耐圧トランジスタを含んで構成され、それ以外の回路ブロックは、低耐圧トランジスタによって構成されることが一般的である。しかしながら、高耐圧トランジスタは、低耐圧トランジスタとは異なる構造を有する。特に、高耐圧トランジスタは、低耐圧トランジスタよりもゲート酸化膜の膜厚が厚く、製造工程において使用するマスク数及び工程数が、低耐圧トランジスタに比べて増加する。このため、昇圧回路が高耐圧トランジスタを含む場合、製造コストが高くなる。

本発明は、上記した点に鑑みてなされたものであり、高耐圧トランジスタを使用することなく構成でき、且つ低消費電力を実現することができるチャージポンプ回路及び昇圧回路を提供することを目的とする。

本発明に係るチャージポンプ回路は、パルス信号が入力される第１のキャパシタ及び第２のキャパシタと、ソース及びドレインの一方が電圧入力端子に接続され、ソース及びドレインの他方が前記第１のキャパシタに接続され、ゲートが前記第２のキャパシタに接続された第１のトランジスタと、ソース及びドレインの一方が前記電圧入力端子に接続され、ソース及びドレインの他方が前記第２のキャパシタに接続され、ゲートが前記第１のキャパシタに接続された第２のトランジスタと、前記第１のトランジスタと前記第１のキャパシタとの接続ノードである第１のノードと、前記第２のトランジスタと前記第２のキャパシタとの接続ノードである第２のノードと、の間に設けられ、前記第１のノードの電位を前記第２のノードの電位に応じた電位に固定する電位固定回路と、を含む。

本発明に係る昇圧回路は、前段のチャージポンプ回路の電圧出力端子が、次段のチャージポンプ回路の電圧入力端子に接続された複数のチャージポンプ回路を有する。前記複数のチャージポンプ回路の各々は、パルス信号が入力される第１のキャパシタ及び第２のキャパシタと、ソース及びドレインの一方が前記電圧入力端子に接続され、ソース及びドレインの他方が前記第１のキャパシタに接続され、ゲートが前記第２のキャパシタに接続された第１のトランジスタと、ソース及びドレインの一方が前記電圧入力端子に接続され、ソース及びドレインの他方が前記第２のキャパシタに接続され、ゲートが前記第１のキャパシタに接続された第２のトランジスタと、前記第１のトランジスタと前記第１のキャパシタとの接続ノードである第１のノードと、前記第２のトランジスタと前記第２のキャパシタとの接続ノードである第２のノードと、の間に設けられ、前記第１のノードの電位を前記第２のノードの電位に応じた電位に固定する電位固定回路と、を含み、前記電圧出力端子が前記第２のノードに接続されている。前記電位固定回路は、ゲートと、ドレインまたはソースとが接続された少なくとも１つのトランジスタを含む。前記電位固定回路は、各々が、ゲートと、ドレインまたはソースとが接続された、直列接続された複数のトランジスタを含んでいてもよい。本発明に係る昇圧回路は、前記複数のチャージポンプ回路のうち、最終段のチャージポンプ回路の前記電圧出力端子に接続された、直列接続された複数のキャパシタを含む分圧回路と、前記分圧回路によって分圧された電圧に基づいて、前記複数のチャージポンプ回路の各々を制御する制御回路と、前記最終段のチャージポンプ回路の前記電圧出力端子に接続され、前記分圧回路の前記複数のキャパシタに蓄積された電荷を放電する放電回路と、を含んでいてもよい。

本発明によれば、高耐圧トランジスタを使用することなく構成でき、且つ低消費電力を実現することができるチャージポンプ回路及び昇圧回路が提供される。

本発明の実施形態に係る昇圧回路の構成を示す回路ブロック図である。 本発明の実施形態に係る昇圧部の詳細な構成を示すブロック図である。 本発明の実施形態に係るチャージポンプ回路の詳細な構成を示す回路図である。 本発明の実施形態に係る放電回路の詳細な構成を示す回路図である。 本発明の実施形態に係るパルス信号のタイミングチャートの一例である。 本発明の実施形態に係る昇圧動作中におけるチャージポンプ回路の電圧出力端子に生じる時間推移の一例を示す図である。 本発明の実施形態に係る放電動作中におけるチャージポンプ回路の内部電圧の時間推移の一例を示す図である。 比較例に係るチャージポンプ回路の構成を示す回路図である。 比較例に係る各チャージポンプ回路の内部電圧の、放電動作中における時間推移を示す図である。 比較例に係る放電回路の構成を示す回路図である。 本発明の他の実施形態に係るチャージポンプ回路の構成を示す回路図である。 本発明の他の実施形態に係る放電動作中における、チャージポンプ回路の内部電圧の時間推移の一例を示す図である。 本発明の他の実施形態に係る放電回路の構成を示す回路図である。 本発明の他の実施形態に係る放電回路の構成を示す回路図である。

以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付している。

［第１の実施形態］
図１は、本発明の実施形態に係る昇圧回路１００の構成を示す回路ブロック図である。昇圧回路１００は、入力端子１０１に入力される電圧ＶＣＣを昇圧し、昇圧によって得られた電圧ＶＰＰを出力端子１０２から出力する。昇圧回路１００は、昇圧部１０、放電回路２０、分圧回路３０、コンパレータ４０及び制御回路５０を含んで構成されている。

昇圧部１０は、後述するように、多段接続された複数のチャージポンプ回路を含んで構成され、入力端子１０１に入力される電圧ＶＣＣを昇圧して、電圧ＶＣＣよりもレベルの高い電圧ＶＰＰを、出力端子１０２に接続された出力ライン１０３に出力する。なお、本実施形態において、電圧ＶＣＣは、低耐圧トランジスタにおいて許容できる電圧レベルを有し、コンパレータ４０及び制御回路５０の電源電圧としても用いられている。

分圧回路３０は、出力ライン１０３とグランドラインとの間に設けられた、直列接続されたキャパシタ３１及び３２を含んで構成されている。キャパシタ３１は、一方の電極が出力ライン１０３に接続され、他方の電極がキャパシタ３２の一方の電極に接続されている。キャパシタ３２の他方の電極はグランドラインに接続されている。分圧回路３０は、出力ライン１０３に出力される電圧ＶＰＰを分圧し、分圧によって得られた電圧ＶＤをコンパレータ４０に供給する。分圧回路３０における分圧比は、キャパシタ３１及び３２の静電容量の比によって定まる。

コンパレータ４０は、分圧回路３０から出力される電圧ＶＤと基準電圧Ｖｒｅｆとを比較した結果を示す信号Ｓ１を出力する。コンパレータ４０は、例えば、電圧ＶＤが基準電圧Ｖｒｅｆよりも大きい場合に信号Ｓ１のレベルをハイレベルとし、電圧ＶＤが基準電圧Ｖｒｅｆよりも小さい場合に信号Ｓ１のレベルをローレベルとする。信号Ｓ１は、制御回路５０に供給される。

制御回路５０は、コンパレータ４０から供給される信号Ｓ１がローレベルを呈する間、昇圧部１０へのパルス信号Ｃ１Ａ、Ｃ２Ａ、Ｃ１Ｂ、Ｃ２Ｂの供給を行う。制御回路５０は、コンパレータ４０から供給される信号Ｓ１がハイレベルとなることにより、昇圧部１０から出力される電圧ＶＰＰが所定のレベルに達したものと判定すると、昇圧部１０へのパルス信号Ｃ１Ａ、Ｃ２Ａ、Ｃ１Ｂ、Ｃ２Ｂの供給を停止する。制御回路５０は、外部から供給されるコマンドに基づいて昇圧部１０の機能を有効とする場合、ローレベルのイネーブル信号ＥＮＢを昇圧部１０及び放電回路２０に供給する。昇圧部１０は、ローレベルのイネーブル信号ＥＮＢが供給されている場合、パルス信号Ｃ１Ａ、Ｃ２Ａ、Ｃ１Ｂ、Ｃ２Ｂに基づいて昇圧動作を行うことが可能である。放電回路２０は、ローレベルのイネーブル信号ＥＮＢが供給されている場合、放電動作を停止させる。制御回路５０は、外部から供給されるコマンドに基づいて、昇圧部１０の機能を無効とする場合、ハイレベルのイネーブル信号ＥＮＢを昇圧部１０及び放電回路２０に供給する。昇圧部１０は、ハイレベルのイネーブル信号ＥＮＢが供給されている場合、昇圧動作を停止させ、放電動作を行う。

放電回路２０は、制御回路５０からハイレベルのイネーブル信号ＥＮＢが供給されると、分圧回路３０を構成するキャパシタ３１及び３２に蓄積された電荷を放電させる放電動作を行う。放電回路２０には、昇圧部１０の内部に生じる内部電圧及び電圧ＶＣＣが、放電回路２０を構成する複数のトランジスタの端子電圧を制御するための制御電圧ＶＰＩＡ、ＶＰＩＢ及びＶＰＩＣとして供給される。

図２は、昇圧部１０の詳細な構成を示すブロック図である。昇圧部１０は、多段接続された複数のチャージポンプ回路１１−１、１１−２、１１−３、・・・、１１−ｎと、ｐチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）１２と、を含んで構成されている。チャージポンプ回路１１−１、１１−２、１１−３、・・・、１１−ｎは、互いに同じ構成を有している。以下において、チャージポンプ回路１１−１、１１−２、１１−３、・・・、１１−ｎの各々を区別しない場合若しくはこれらを総称する場合、これらを「チャージポンプ回路１１」と表記する。

チャージポンプ回路１１は、信号入力端子Ｃ１、Ｃ２、電圧入力端子ＶＩＮ、電圧出力端子ＶＯＵＴ及び内部電圧出力端子ＶＰＩを備えている。チャージポンプ回路１１は、信号入力端子Ｃ１及びＣ２に、互いに位相の異なるパルス信号Ｃ１Ａ及びＣ２Ａまたは互いに位相が異なるパルス信号Ｃ１Ｂ及びＣ２Ｂが供給されると、電圧入力端子ＶＩＮに入力される電圧を昇圧し、昇圧によって得られる電圧を電圧出力端子ＶＯＵＴから出力する。昇圧部１０において、前段のチャージポンプ回路１１の電圧出力端子ＶＯＵＴが、次段のチャージポンプ回路１１の電圧入力端子ＶＩＮに接続されている。

すなわち、初段のチャージポンプ回路１１−１は、ＭＯＳＦＥＴ１２を介して電圧入力端子ＶＩＮに入力される電圧ＶＣＣを昇圧し、昇圧によって得られる電圧ＶＰＯ１（＞ＶＣＣ）を電圧出力端子ＶＯＵＴから出力し、これを次段のチャージポンプ回路１１−２に供給する。チャージポンプ回路１１−２は、電圧入力端子ＶＩＮに入力される電圧ＶＰＯ１を昇圧し、昇圧によって得られる電圧ＶＰＯ２（＞ＶＰＯ１）を電圧出力端子ＶＯＵＴから出力し、これを次段のチャージポンプ回路１１−３に供給する。チャージポンプ回路１１−３は、電圧入力端子ＶＩＮに入力される電圧ＶＰＯ２を昇圧し、昇圧によって得られる電圧ＶＰＯ３（＞ＶＰＯ２）を電圧出力端子ＶＯＵＴから出力し、これを次段のチャージポンプ回路（図示せず）に供給する。最終段のチャージポンプ回路１１−ｎは、電圧入力端子ＶＩＮに入力される電圧を昇圧し、昇圧によって得られる電圧を、昇圧部１０における最終的な出力電圧ＶＰＰとして出力ライン１０３に出力する。このように、昇圧部１０を複数のチャージポンプ回路１１による多段構成とすることで、チャージポンプ回路１１単体で得られる出力電圧よりも高い電圧レベルの出力電圧を生成することができる。

本実施形態において、パルス信号Ｃ１Ａ及びＣ２Ａからなる信号ペアが入力されるチャージポンプ回路１１と、パルス信号Ｃ１Ｂ及びＣ２Ｂからなる信号ペアが入力されるチャージポンプ回路１１とが交互に配置されている。図２に示す例では、配列順序が奇数番目となるチャージポンプ回路１１−１及び１１−３に、パルス信号Ｃ１Ａ及びＣ２Ａからなる信号ペアが入力され、配列順序が偶数番目となるチャージポンプ回路１１−２及び１１−ｎに、パルス信号Ｃ１Ｂ及びＣ２Ｂからなる信号ペアが入力されている。

本実施形態では、チャージポンプ回路１１−１、１１−２、１１−３、・・・、１１−ｎの内部電圧出力端子ＶＰＩからそれぞれ出力される内部電圧ＶＰＩ１、ＶＰＩ２、ＶＰＩ３、・・・、ＶＰＩｎのうちのいずれか３つが、制御電圧ＶＰＩＡ、ＶＰＩＢ及びＶＰＩＣとして放電回路２０に供給される。

ｐチャネル型のＭＯＳＦＥＴ１２は、ソースが昇圧回路１００の入力端子１０１に接続され、ドレインが初段のチャージポンプ回路１１−１の電圧入力端子ＶＩＮに接続され、ゲートが制御回路５０に接続されている。ＭＯＳＦＥＴ１２は、制御回路５０からローレベルのイネーブル信号ＥＮＢがゲートに供給されるとオン状態となる。これにより、電圧ＶＣＣが、初段のチャージポンプ回路１１−１の電圧入力端子ＶＩＮに供給される。

図３は、チャージポンプ回路１１の詳細な構成を示す回路図である。チャージポンプ回路１１は、ｎチャネル型のＭＯＳＦＥＴ６１、６２及び６３と、キャパシタ７１及び７２とを含んで構成されている。

ＭＯＳＦＥＴ６１は、ドレインが電圧入力端子ＶＩＮに接続され、ソースがキャパシタ７１の一方の電極に接続され、ゲートがキャパシタ７２の一方の電極に接続されている。ＭＯＳＦＥＴ６１とキャパシタ７１との接続ノードをノードｎ１とする。

ＭＯＳＦＥＴ６２は、ドレインが電圧入力端子ＶＩＮに接続され、ソースがキャパシタ７２の一方の電極に接続され、ゲートがキャパシタ７１の一方の電極（ノードｎ１）に接続されている。ＭＯＳＦＥＴ６２とキャパシタ７２との接続ノードをノードｎ２とする。

ＭＯＳＦＥＴ６３は、ゲート及びドレインがノードｎ１に接続され、ソースがノードｎ２に接続されている。ＭＯＳＦＥＴ６３は、ノードｎ１の電位を、ノードｎ２の電位に応じた電位に固定する電位固定回路６０として機能する。具体的には、電位固定回路６０は、ノードｎ１の電位Ｖｎ１を、ノードｎ２の電位Ｖｎ２をＭＯＳＦＥＴ６３のゲート閾値電圧ＶＴ分だけ高くした電位に固定する。すなわち、ノードｎ１の電位Ｖｎ１について、下記の（１）式が成立する。
Ｖｎ１＝Ｖｎ２＋ＶＴ ・・・（１）

キャパシタ７１は、ノードｎ１とは反対側の電極が信号入力端子Ｃ１に接続されている。キャパシタ７２は、ノードｎ２とは反対側の電極が信号入力端子Ｃ２に接続されている。昇圧動作中、キャパシタ７１及び７２には、パルス信号Ｃ１Ａ及びＣ２Ａまたはパルス信号Ｃ１Ｂ及びＣ２Ｂが入力される。

電圧出力端子ＶＯＵＴは、ノードｎ２に接続されている。内部電圧出力端子ＶＰＩは、ノードｎ１に接続されている。すなわち、チャージポンプ回路１１−１、１１−２、１１−３、・・・、１１−ｎにおいて、ノードｎ１に生じる電圧が、それぞれ、内部電圧ＶＰＩ１、ＶＰＩ２、ＶＰＩ３、・・・、ＶＰＩｎとして内部電圧出力端子ＶＰＩから出力される。

本実施形態では、チャージポンプ回路１１−１、１１−２、１１−３、・・・、１１−ｎのうちのいずれか３つのチャージポンプ回路の内部電圧出力端子ＶＰＩが、放電回路２０に接続されており、内部電圧ＶＰＩ１、ＶＰＩ２、ＶＰＩ３、・・・、ＶＰＩｎのうちのいずれか３つが、制御電圧ＶＰＩＡ、ＶＰＩＢ及びＶＰＩＣとして放電回路２０に供給される。

図４は、放電回路２０の詳細な構成を示す回路図である。放電回路２０は、昇圧回路１００の出力ライン１０３とグランドラインとの間に設けられた、直列接続されたｎチャネル型のＭＯＳＦＥＴ２１、２２、２３、２４及び２５を含んで構成されている。最も高電位側に配置されるＭＯＳＦＥＴ２３は、ドレインが出力ライン１０３に接続され、ソースがＭＯＳＦＥＴ２４のドレインに接続されている。ＭＯＳＦＥＴ２４のソースは、ＭＯＳＦＥＴ２５のドレインに接続されている。ＭＯＳＦＥＴ２５のソースはＭＯＳＦＥＴ２２のドレインに接続されている。ＭＯＳＦＥＴ２２のソースはＭＯＳＦＥＴ２１のドレインに接続されている。ＭＯＳＦＥＴ２１のソースはグランドラインに接続されている。

最も低電位側に配置されたＭＯＳＦＥＴ２１のゲートには制御回路５０から出力されるイネーブル信号ＥＮＢが入力される。ＭＯＳＦＥＴ２１は、イネーブル信号ＥＮＢのレベルがハイレベルとなるとオン状態となる。ＭＯＳＦＥＴ２１がオン状態となることで、放電回路２０において放電動作が行われる。ＭＯＳＦＥＴ２１は、放電回路２０が放電動作を行う場合にオン状態とされる放電用トランジスタとして機能する。制御回路５０は、昇圧部１０の機能を無効とする場合、イネーブル信号ＥＮＢのレベルをハイレベルとして、放電回路２０において放電動作を行わせる。

ＭＯＳＦＥＴ２２のゲートには、電圧ＶＣＣが供給される。ＭＯＳＦＥＴ２３、２４及び２５のゲートには、それぞれ、制御電圧ＶＰＩＡ、ＶＰＩＢ及びＶＰＩＣが供給される。上記のように、制御電圧ＶＰＩＡ、ＶＰＩＢ及びＶＰＩＣは、チャージポンプ回路１１−１、１１−２、１１−３、・・・、１１−ｎからそれぞれ出力される内部電圧ＶＰＩ１、ＶＰＩ２、ＶＰＩ３、・・・、ＶＰＩｎのうちのいずれか３つの電圧である。制御電圧ＶＰＩＡ、ＶＰＩＢ及びＶＰＩＣが下記の（２）式に示される関係を満たすように、内部電圧ＶＰＩ１、ＶＰＩ２、ＶＰＩ３、・・・、ＶＰＩｎのうちから制御電圧ＶＰＩＡ、ＶＰＩＢ及びＶＰＩＣとして使用するものが選択される。
ＶＣＣ＜ＶＰＩＣ＜ＶＰＩＢ＜ＶＰＩＡ ・・・（２）

すなわち、ＭＯＳＦＥＴ２３、２４及び２５は、高電位側に接続されたものから順に高い電圧がゲートに供給されるように、互いに異なる３つのチャージポンプ回路１１の内部電圧が、制御電圧ＶＰＩＡ、ＶＰＩＢ及びＶＰＩＣとしてＭＯＳＦＥＴ２３、２４及び２５のそれぞれのゲートに供給される。なお、昇圧動作中における内部電圧ＶＰＩ１、ＶＰＩ２、ＶＰＩ３、・・・、ＶＰＩｎについて、下記の（３）式によって示される関係が成立する。
ＶＰＩ１＜ＶＰＩ２＜ＶＰＩ３＜・・・＜ＶＰＩｎ ・・・（３）

ＭＯＳＦＥＴ２２〜２５は、それぞれ、上記のようにゲート電圧が供給されることにより、放電回路２０を構成する各ＭＯＳＦＥＴ２１〜２５の各端子間の電位差を緩和する電圧緩和用トランジスタとして機能する。

以下に、昇圧回路１００の動作について説明する。制御回路５０は、昇圧部１０の機能を有効とする場合、イネーブル信号ＥＮＢのレベルをローレベルとする。これにより、昇圧部１０のＭＯＳＦＥＴ１２がオン状態となり、電圧ＶＣＣが初段のチャージポンプ回路１１−１の電圧入力端子ＶＩＮに供給される。また、イネーブル信号ＥＮＢのレベルがローレベルとなることで、放電回路２０のＭＯＳＦＥＴ２１がオフ状態となり、放電回路２０において放電動作が停止される。

その後、制御回路５０は、パルス信号Ｃ１Ａ、Ｃ２Ａ、Ｃ１Ｂ及びＣ２Ｂを昇圧部１０に供給する。図５は、パルス信号Ｃ１Ａ、Ｃ２Ａ、Ｃ１Ｂ及びＣ２Ｂのタイミングチャートの一例である。パルス信号Ｃ１Ａ、Ｃ２Ａ、Ｃ１Ｂ及びＣ２Ｂが昇圧部１０に供給されると、各チャージポンプ回路１１は、電圧入力端子ＶＩＮに入力された電圧を昇圧し、昇圧によって得られた電圧を電圧出力端子ＶＯＵＴから出力する。

図６は、昇圧動作中におけるチャージポンプ回路１１−１、１１−２、１１−３、・・・、１１−ｎの電圧出力端子ＶＯＵＴ（ノードｎ２）に生じる電圧ＶＰＯ１、ＶＰＯ２、ＶＰＯ３、・・・、ＶＰＰの時間推移の一例を示す図である。パルス信号Ｃ１Ａ、Ｃ２Ａ、Ｃ１Ｂ及びＣ２Ｂの供給を継続させることで、チャージポンプ回路１１−１、１１−２、１１−３、・・・、１１−ｎの電圧出力端子ＶＯＵＴ（ノードｎ２）に生じる電圧ＶＰＯ１、ＶＰＯ２、ＶＰＯ３、・・・、ＶＰＰのレベルは、時間経過とともに上昇する。最終段のチャージポンプ回路１１−ｎから出力される電圧ＶＰＰが、所定のレベルに達すると、コンパレータ４０から出力される信号Ｓ１のレベルがハイレベルとなる。これにより、制御回路５０は、パルス信号Ｃ１Ａ、Ｃ２Ａ、Ｃ１Ｂ及びＣ２Ｂの出力を停止させることにより、昇圧部１０における昇圧動作を停止させる。なお、昇圧動作中において、各チャージポンプ回路１１のノードｎ１とノードｎ２の電位は、略同レベルとなるので、昇圧動作中における各チャージポンプ回路１１のＭＯＳＦＥＴ６１、６２及び６３の各端子間の電位差は、低耐圧トランジスタにおいて許容できる大きさとなる。

昇圧動作中においてチャージポンプ回路１１−１、１１−２、１１−３、・・・、１１−ｎの内部電圧ＶＰＩ１、ＶＰＩ２、ＶＰＩ３、・・・、ＶＰＩｎについて、上記の（３）式で示される関係が成立し、放電回路２０に供給される制御電圧ＶＰＩＡ、ＶＰＩＢ及びＶＰＩＣについて、上記の（２）式が成立する。昇圧動作中における放電回路２０のＭＯＳＦＥＴ２１〜２５のゲート−ドレイン間電圧及びソース電圧は、下記の通りとなる。なお、ＭＯＳＦＥＴ２１〜２５の各々のゲート閾値電圧をＶＴとする。

ＭＯＳＦＥＴ２３のゲート−ドレイン間電圧は、（ＶＰＰ−ＶＰＩＡ）である。ＭＯＳＦＥＴ２３はオン状態を維持するのでＭＯＳＦＥＴ２３のソース電圧は、（ＶＰＩＡ−ＶＴ）よりも小さくなる。

ＭＯＳＦＥＴ２４のドレイン電圧は、ＭＯＳＦＥＴ２３のソース電圧と同じレベルであり、（ＶＰＩＡ−ＶＴ）よりも小さい。従って、ＭＯＳＦＥＴ２４のゲート−ドレイン間電圧は、（ＶＰＩＡ−ＶＴ−ＶＰＩＢ）よりも小さい。ＭＯＳＦＥＴ２４はオン状態を維持するのでＭＯＳＦＥＴ２４のソース電圧は、（ＶＰＩＢ−ＶＴ）よりも小さくなる。

ＭＯＳＦＥＴ２５のドレイン電圧は、ＭＯＳＦＥＴ２４のソース電圧と同じレベルであり、（ＶＰＩＢ−ＶＴ）よりも小さい。従って、ＭＯＳＦＥＴ２５のゲート−ドレイン間電圧は、（ＶＰＩＢ−ＶＴ−ＶＰＩＣ）よりも小さい。ＭＯＳＦＥＴ２５はオン状態を維持するのでＭＯＳＦＥＴ２５のソース電圧は、（ＶＰＩＣ−ＶＴ）よりも小さくなる。

ＭＯＳＦＥＴ２２のドレイン電圧は、ＭＯＳＦＥＴ２５のソース電圧と同じレベルであり、（ＶＰＩＣ−ＶＴ）よりも小さい。従って、ＭＯＳＦＥＴ２２のゲート−ドレイン間電圧は、（ＶＰＩＣ−ＶＴ−ＶＣＣ）よりも小さい。ＭＯＳＦＥＴ２２はオン状態を維持するのでＭＯＳＦＥＴ２２のソース電圧は、（ＶＣＣ−ＶＴ）よりも小さくなる。

ＭＯＳＦＥＴ２１のドレイン電圧は、ＭＯＳＦＥＴ２２のソース電圧と同じレベルであり、（ＶＣＣ−ＶＴ）よりも小さい。

ＭＯＳＦＥＴ２３のゲート−ドレイン間電圧（ＶＰＰ−ＶＰＩＡ）、ＭＯＳＦＥＴ２４のゲート−ドレイン間電圧（ＶＰＩＡ−ＶＴ−ＶＰＩＢ）、ＭＯＳＦＥＴ２５のゲート−ドレイン間電圧（ＶＰＩＢ−ＶＴ−ＶＰＩＣ）及びＭＯＳＦＥＴ２２のゲート−ドレイン間電圧（ＶＰＩＣ−ＶＴ−ＶＣＣ）が、それぞれ、低耐圧トランジスタにおいて許容できるレベルとなるように、制御電圧ＶＰＩＡ、ＶＰＩＢ及びＶＰＩＣとして使用する電圧を、昇圧部１０の内部電圧ＶＰＩ１、ＶＰＩ２、ＶＰＩ３、・・・、ＶＰＩｎの中から適宜選択することで、放電回路２０を構成するＭＯＳＦＥＴ２１〜２５の各々を低耐圧トランジスタで構成することできる。

制御回路５０は、昇圧部１０の機能を無効とする場合、イネーブル信号ＥＮＢのレベルをハイレベルとする。これにより、昇圧部１０のＭＯＳＦＥＴ１２がオフ状態となり、初段のチャージポンプ回路１１−１への電圧ＶＣＣの供給が停止される。また、イネーブル信号ＥＮＢのレベルがハイレベルとなることで、放電回路２０のＭＯＳＦＥＴ２１がオン状態となり、放電回路２０において放電動作が行われる。

図７は、放電動作中におけるチャージポンプ回路１１の内部電圧の時間推移の一例を示す図である。放電動作が開始され、チャージポンプ回路１１−１、１１−２、１１−３、・・・、１１−ｎの電圧出力端子ＶＯＵＴ（ノードｎ２）に生じる電圧ＶＰＯ１、ＶＰＯ２、ＶＰＯ３、・・・、ＶＰＰのレベルが低下すると、各チャージポンプ回路１１の、電位固定回路６０として機能するＭＯＳＦＥＴ６３がオン状態となる。これにより、ノードｎ１の電位Ｖｎ１が、ノードｎ２の電位Ｖｎ２の電位をＭＯＳＦＥＴ６３のゲート閾値電圧ＶＴ分だけ高くした電位（Ｖｎ２＋ＶＴ）に固定される。従って、放電動作が開始されると、ノードｎ１に生じる電圧である内部電圧ＶＰＩ１、ＶＰＩ２、ＶＰＩ３、・・・、ＶＰＩｎは、それぞれ、ノードｎ２に生じる電圧である電圧ＶＰＯ１、ＶＰＯ２、ＶＰＯ３、・・・、ＶＰＰに対してＶＴ分だけ高い状態を維持しつつ、電圧ＶＰＯ１、ＶＰＯ２、ＶＰＯ３、・・・、ＶＰＰの低下に伴って低下する。従って、放電動作中において、チャージポンプ回路１１を構成するＭＯＳＦＥＴ６１、６２及び６３の各端子間の電位差は、ＶＴ以下となり、低耐圧トランジスタにおいて許容できる大きさとなる。

放電動作中において放電回路２０を構成するＭＯＳＦＥＴ２３、２４及び２５のゲートにそれぞれ制御電圧ＶＰＩＡ、ＶＰＩＢ及びＶＰＩＣとして供給されるチャージポンプ回路１１の内部電圧は、図７に示すように、放電動作に伴って徐々に低下する。しかしながら、チャージポンプ回路１１のノードｎ１の電位は、放電動作中、ＶＴ以上の電圧を維持するので、放電回路２０を構成するＭＯＳＦＥＴ２３、２４及び２５のゲートには、放電動作中、ＶＴ以上の電圧が供給される。従って、ＭＯＳＦＥＴ２３、２４及び２５は放電動作中、オン状態を維持することができ、放電回路２０において、放電動作を適切に行うことができる。また、放電動作中、放電回路２０を構成するＭＯＳＦＥＴ２１〜２５の各端子間の電位差は、低耐圧トランジスタにおいて許容できる大きさに維持される。

以上のように、本発明の実施形態に係る昇圧回路１００によれば、チャージポンプ回路１１及び放電回路２０を構成するトランジスタの各端子間の電位差を、低耐圧トランジスタにおいて許容できる大きさとすることが可能となる。従って、昇圧回路１００を構成する全てのトランジスタを低耐圧トランジスタで構成することができ、高耐圧トランジスタを使用することを要しない。従って、昇圧回路１００を構成する全てのＭＯＳＦＥＴを、低耐圧トランジスタの製造プロセスによって形成することができ、マスク数及び工程数の増加を回避することができる。従って、高耐圧トランジスタを含む従来の昇圧回路と比較して、製造コストを削減することが可能となる。

また、本発明の実施形態に係る昇圧回路１００によれば、分圧回路３０がキャパシタ３１及び３２によって構成されているので、分圧回路３０を抵抗素子で構成した場合と比較して、低消費電力を実現することができる。

図８は、比較例に係るチャージポンプ回路１１Ｘの構成を示す回路図である。比較例に係るチャージポンプ回路１１Ｘは、ノードｎ１の電位を固定する電位固定回路を有していない点において本発明の実施形態に係るチャージポンプ回路１１と異なる。

比較例に係るチャージポンプ回路１１Ｘを、本発明の実施形態に係るチャージポンプ回路１１に代えて昇圧回路を構成した場合、放電動作中における各チャージポンプ回路１１Ｘの電圧出力端子ＶＯＵＴに生じる電圧ＶＰＯ１、ＶＰＯ２、ＶＰＯ３、・・・、ＶＰＰのレベルの時間推移は、本発明の実施形態に係る昇圧回路１００と同様である。すなわち、比較例に係る昇圧回路では、放電動作により各チャージポンプ回路１１Ｘのノードｎ２の電位は、グランドレベルにまで低下する。

図９は、比較例に係る各チャージポンプ回路１１Ｘのノードｎ１に生じる電圧である内部電圧の、放電動作中における時間推移を示す図である。比較例に係る昇圧回路においては、内部電圧ＶＰＩ１、ＶＰＩ２、ＶＰＩ３、・・・、ＶＰＩｎのレベルは、放電動作中、殆ど変化しない。放電動作に伴って、チャージポンプ回路１１Ｘのノードｎ２の電位はグランドレベルにまで低下するので、ＭＯＳＦＥＴ６１がオフ状態となり、キャパシタ７１に蓄積された電荷が放電しないためである。

このように、比較例に係るチャージポンプ回路１１Ｘにおいては、放電動作中、ノードｎ２の電位がグランドレベルにまで低下する一方、ノードｎ１の電位が殆ど低下しない。これにより、ＭＯＳＦＥＴ６１及び６２のゲート−ソース間の電位差は、低耐圧トランジスタにおいて許容できる大きさを超えることとなる。従って、比較例に係るチャージポンプ回路１１Ｘにおいては、ＭＯＳＦＥＴ６１及び６２を高耐圧トランジスタで構成することが必要となる。

一方、本発明の実施形態に係るチャージポンプ回路１１によれば、ノードｎ１とノードｎ２との間に設けられたＭＯＳＦＥＴ６３が、電位固定回路６０として機能し、ノードｎ１の電位Ｖｎ１が、ノードｎ２の電位Ｖｎ２の電位をＭＯＳＦＥＴ６３のゲート閾値電圧ＶＴ分だけ高くした電位に固定される。これにより、ＭＯＳＦＥＴ６１〜６３の各端子間の電位差を、低耐圧トランジスタにおいて許容できる大きさに抑えることができ、ＭＯＳＦＥＴ６１〜６３を低耐圧トランジスタで構成することが可能となる。

図１０は、比較例に係る放電回路２０Ｘの構成を示す回路図である。比較例に係る放電回路２０Ｘは、出力ライン１０３とグランドラインとの間に設けられた、直列接続された２つのＭＯＳＦＥＴ２２及び２１に構成されている。

比較例に係る放電回路２０Ｘによれば、昇圧動作中、ＭＯＳＦＥＴ２２のソース電圧は、（ＶＣＣ−ＶＴ）よりも小さくなるので、ＭＯＳＦＥＴ２１のドレイン電圧も（ＶＣＣ−ＶＴ）よりも小さくなる。仮にＭＯＳＦＥＴ２２がない場合には、ＭＯＳＦＥＴ２１のゲート−ドレイン間の電位差はＶＰＰとなるが、ゲートに電圧ＶＣＣが供給されるＭＯＳＦＥＴ２２がＭＯＳＦＥＴ２１の高電位側に接続されることで、ＭＯＳＦＥＴ２１のゲート−ドレイン間の電位差は緩和される。しかしながら、比較例に係る放電回路２０Ｘによれば、ＭＯＳＦＥＴ２２のゲート−ドレイン間の電位差が（ＶＰＰ−ＶＣＣ）となるので、ＭＯＳＦＥＴ２２は、この電位差に耐えられる高耐圧トランジスタで構成する必要がある。

一方、本発明の実施形態に係る放電回路２０によれば、ＭＯＳＦＥＴ２２の高電位側に、直列接続されたＭＯＳＦＥＴ２３、２４及び２５が設けられている。また、ＭＯＳＦＥＴ２３、２４及び２５は、高電位側に接続されたものから順に高い電圧がゲートに供給される。これにより、放電回路２０を構成するＭＯＳＦＥＴ２１〜２５の各々の端子間の電位差を緩和して低耐圧トランジスタにおいて許容できる大きさに抑えることができる。従って、放電回路２０を構成するＭＯＳＦＥＴ２１〜２５を、低耐圧トランジスタで構成することが可能となる。

また、本発明の実施形態に係る放電回路２０によれば、互いに異なる３つのチャージポンプ回路１１の内部電圧が、制御電圧ＶＰＩＡ、ＶＰＩＢ及びＶＰＩＣとしてＭＯＳＦＥＴ２３、２４及び２５のそれぞれのゲートに供給される。これにより、制御電圧ＶＰＩＡ、ＶＰＩＢ及びＶＰＩＣを生成する回路を別途設けることを要せず、昇圧回路１００の回路規模の拡大を抑制することができる。

［第２の実施形態］
図１１は、本発明の第２の実施形態に係るチャージポンプ回路１１Ａの構成を示す回路図である。第２の実施形態に係るチャージポンプ回路１１Ａは、電位固定回路６０が、ｎチャネル型のＭＯＳＦＥＴ６３及び６４を含んで構成されている。

ＭＯＳＦＥＴ６３は、ゲート及びドレインがノードｎ１に接続されている。ＭＯＳＦＥＴ６４は、ゲート及びドレインがＭＯＳＦＥＴ６３のソースに接続されている。ＭＯＳＦＥＴ６４のソースは、ノードｎ２に接続されている。

図１２は、チャージポンプ回路１１Ａを多段接続して構成される昇圧部を含む昇圧回路の、放電動作中における、各チャージポンプ回路１１Ａの内部電圧の時間推移の一例を示す図である。放電動作が開始され、各チャージポンプ回路１１Ａの電圧出力端子ＶＯＵＴ（ノードｎ２）に生じる電圧ＶＰＯ１、ＶＰＯ２、ＶＰＯ３、・・・、ＶＰＰのレベルが低下すると、各チャージポンプ回路１１ＡのＭＯＳＦＥＴ６４及び６３が順次オン状態となる。これにより、ノードｎ１の電位Ｖｎ１が、ノードｎ２の電位Ｖｎ２の電位を２ＶＴ分だけ高くした電位に固定される。従って、放電動作が開始されると、各チャージポンプ回路１１Ａのノードｎ１に生じる電圧である内部電圧ＶＰＩ１、ＶＰＩ２、ＶＰＩ３、・・・、ＶＰＩｎは、それぞれ、ノードｎ２に生じる電圧である電圧ＶＰＯ１、ＶＰＯ２、ＶＰＯ３、・・・、ＶＰＰに対して２ＶＴ分だけ高い状態を維持しつつ、電圧ＶＰＯ１、ＶＰＯ２、ＶＰＯ３、・・・、ＶＰＰの低下に伴って低下する。従って、放電動作中において、チャージポンプ回路１１Ａを構成するＭＯＳＦＥＴ６１、６２、６３及び６４の、各端子間の電位差は２ＶＴ以下となり、低耐圧トランジスタにおいて許容できる大きさとなる。

第２の実施形態に係るチャージポンプ回路１１Ａによれば、放電動作中において、ノードｎ１の電位は２ＶＴ以上に維持される。すなわち、放電動作中に放電回路２０に供給される制御電圧ＶＰＩＡ、ＶＰＩＢ及びＶＰＩＣのレベルが２ＶＴ以上に維持される。これにより、放電回路２０のＭＯＳＦＥＴ２３〜２５は、放電動作中においてオン状態を確実に維持することができ、放電回路２０における放電動作を確実に行うことが可能となる。

また、第２の実施形態に係るチャージポンプ回路１１Ａによれば、昇圧動作中においてもノードｎ１の電位が２ＶＴ以上に維持されるので、第１の実施形態に係るチャージポンプ回路１１と比較して、昇圧動作中におけるＭＯＳＦＥＴ６２の駆動能力を高めることができ、効率の高い昇圧動作を実現することが可能となる。

なお、本実施形態では、電位固定回路６０を構成するＭＯＳＦＥＴの数を２つとしたが、それぞれゲートとドレインとを接続した３つ以上のＭＯＳＦＥＴを直列接続して電位固定回路６０を構成してもよい。

［第３の実施形態］
図１３は、本発明の第３の実施形態に係る放電回路２０Ａの構成を示す回路図である。第３の実施形態に係る放電回路２０Ａは、ＭＯＳＦＥＴ２５とＭＯＳＦＥＴ２２との間に、更に、ｎチャネル型のＭＯＳＦＥＴ２６が設けられている点が、第１の実施形態に係る放電回路２０（図４参照）と異なる。ＭＯＳＦＥＴ２６のゲートには、チャージポンプ回路１１の内部電圧が、制御電圧ＶＰＩＤとして供給される。

制御電圧ＶＰＩＡ、ＶＰＩＢ、ＶＰＩＣ及びＶＰＩＤが下記の（４）式に示される関係を満たすように、チャージポンプ回路１１の内部電圧ＶＰＩ１、ＶＰＩ２、ＶＰＩ３、・・・、ＶＰＩｎのうちから制御電圧ＶＰＩＡ、ＶＰＩＢ、ＶＰＩＣ及びＶＰＩＤとして使用するものが選択される。
ＶＣＣ＜ＶＰＩＤ＜ＶＰＩＣ＜ＶＰＩＢ＜ＶＰＩＡ ・・・（４）

すなわち、ＭＯＳＦＥＴ２３、２４、２５及び２６は、高電位側に接続されたものから順に高い電圧がゲートに供給されるように、互いに異なる４つのチャージポンプ回路１１の内部電圧が、制御電圧ＶＰＩＡ、ＶＰＩＢ、ＶＰＩＣ及びＶＰＩＤとしてＭＯＳＦＥＴ２３、２４、２５及び２６のそれぞれのゲートに供給される。

本発明の第３の実施形態に係る放電回路２０Ａによれば、第１の実施形態に係る放電回路２０と比較して、電圧緩和用トランジスタとして機能するＭＯＳＦＥＴの数が増加するので、電圧緩和効果を促進され、放電回路２０Ａを構成する各ＭＯＳＦＥＴの各端子間の電位差をより小さくすることができる。これにより、より高い電圧を出力する昇圧回路に対応することが可能となる。

なお、上記の各実施形態では、ＭＯＳＦＥＴ２２の高電位側に電圧緩和用トランジスタとして機能する３つまたは４つのＭＯＳＦＥＴを設ける場合を例示したが、この態様に限定されるものではない。放電回路を構成する各ＭＯＳＦＥＴの各端子間の電位差が、低耐圧トランジスタにおいて許容できる大きさとなる限り、ＭＯＳＦＥＴ２２の高電位側に設けるＭＯＳＦＥＴの数を、１つまたは２つとすることも可能であり、また、５つ以上とすることも可能である。

［第４の実施形態］
図１４は、本発明の第４の実施形態に係る放電回路２０Ｂの構成を示す回路図である。第４の実施形態に係る放電回路２０Ｂは、保護回路８０を含む点が、第３の実施形態に係る放電回路２０Ａ（図１３参照）と異なる。

保護回路８０は、直列接続されたｎチャネル型のＭＯＳＦＥＴ２７、２８及び２９を含んで構成されている。ＭＯＳＦＥＴ２７のドレイン及びゲートは、ＭＯＳＦＥＴ２２のドレインに接続されている。ＭＯＳＦＥＴ２８のドレイン及びゲートは、ＭＯＳＦＥＴ２７のソースに接続されている。ＭＯＳＦＥＴ２９のドレイン及びゲートは、ＭＯＳＦＥＴ２８のソースに接続されている。ＭＯＳＦＥＴ２９のソースは、グランドラインに接続されている。

放電回路２０Ｂに供給される制御電圧ＶＰＩＡ、ＶＰＩＢ、ＶＰＩＣ及びＶＰＩＤは、昇圧部１０に供給されるパルス信号Ｃ１Ａ、Ｃ２Ａ、Ｃ１Ｂ及びＣ２Ｂに応じて振動する。これにより、ＭＯＳＦＥＴ２３〜２６の各端子の電圧レベルが想定よりも高くなる可能性がある。昇圧動作中においては、ＭＯＳＦＥＴ２１はオフ状態であるため、ＭＯＳＦＥＴ２６のソース電圧（ＭＯＳＦＥＴ２２のドレイン電圧）のレベルが想定よりも高くなると、放電動作が開始されるまでそのレベルが維持される。従って、保護回路８０がない場合には、ＭＯＳＦＥＴ２２の端子間の電位差が、耐圧を超える大きさとなる可能性がある。

本実施形態に係る放電回路２０Ｂによれば、ＭＯＳＦＥＴ２２のドレイン電圧のレベルが３ＶＴに達すると、ＭＯＳＦＥＴ２７、２８及び２９がオン状態となる。これにより、ＭＯＳＦＥＴ２２のドレイン電圧のレベルが３ＶＴを超えて高くなることを防止することでき、ＭＯＳＦＥＴ２２の端子間の電位差を許容範囲に抑えることが可能となる。なお、３ＶＴは、ＭＯＳＦＥＴ２７、２８及び２９のゲート閾値電圧ＶＴを合計した大きさに相当する。

なお、第１〜４の実施形態において、チャージポンプ回路１１、１１Ａ及び放電回路２０、２０Ａ、２０Ｂを構成する各ＭＯＳＦＥＴを、ｎチャネル型で構成する場合を例示したが、これらのＭＯＳＦＥＴを、ｐチャネル型のＭＯＳＦＥＴで構成することも可能である。これらのＭＯＳＦＥＴを、ｐチャネル型のＭＯＳＦＥＴで構成する場合、各ＭＯＳＦＥＴのソースが高電位側に配置され、ドレインが低電位側に配置される。

１０ 昇圧部
１１、１１Ｂ チャージポンプ回路
２０、２０Ａ、２０Ｂ 放電回路
２１、２２、２３、２４、２５、２６ ＭＯＳＦＥＴ
２７、２８、２９ ＭＯＳＦＥＴ
３０ 分圧回路
３１、３２ キャパシタ
４０ コンパレータ
５０ 制御回路
６０ 電位固定回路
６１、６２、６３、６４ ＭＯＳＦＥＴ
７１、７２ キャパシタ
８０ 保護回路
１００ 昇圧回路
１０３ 出力ライン

Claims (6)

1. 前段のチャージポンプ回路の電圧出力端子が、次段のチャージポンプ回路の電圧入力端子に接続された複数のチャージポンプ回路を有する昇圧回路であって、
   前記複数のチャージポンプ回路の各々は、
   パルス信号が入力される第１のキャパシタ及び第２のキャパシタと、
   ソース及びドレインの一方が前記電圧入力端子に接続され、ソース及びドレインの他方が前記第１のキャパシタに接続され、ゲートが前記第２のキャパシタに接続された第１のトランジスタと、
   ソース及びドレインの一方が前記電圧入力端子に接続され、ソース及びドレインの他方が前記第２のキャパシタに接続され、ゲートが前記第１のキャパシタに接続された第２のトランジスタと、
   前記第１のトランジスタと前記第１のキャパシタとの接続ノードである第１のノードと、前記第２のトランジスタと前記第２のキャパシタとの接続ノードである第２のノードと、の間に設けられ、前記第１のノードの電位を前記第２のノードの電位に応じた電位に固定する電位固定回路と、を含み、
   前記電圧出力端子が前記第２のノードに接続され、
   前記電位固定回路は、ゲートと、ドレインまたはソースとが接続された少なくとも１つのトランジスタを含む
   昇圧回路。
2. 前段のチャージポンプ回路の電圧出力端子が、次段のチャージポンプ回路の電圧入力端子に接続された複数のチャージポンプ回路を有する昇圧回路であって、
   前記複数のチャージポンプ回路の各々は、
   パルス信号が入力される第１のキャパシタ及び第２のキャパシタと、
   ソース及びドレインの一方が前記電圧入力端子に接続され、ソース及びドレインの他方が前記第１のキャパシタに接続され、ゲートが前記第２のキャパシタに接続された第１のトランジスタと、
   ソース及びドレインの一方が前記電圧入力端子に接続され、ソース及びドレインの他方が前記第２のキャパシタに接続され、ゲートが前記第１のキャパシタに接続された第２のトランジスタと、
   前記第１のトランジスタと前記第１のキャパシタとの接続ノードである第１のノードと、前記第２のトランジスタと前記第２のキャパシタとの接続ノードである第２のノードと、の間に設けられ、前記第１のノードの電位を前記第２のノードの電位に応じた電位に固定する電位固定回路と、を含み、
   前記電圧出力端子が前記第２のノードに接続され、
   前記電位固定回路は、各々が、ゲートと、ドレインまたはソースとが接続された、直列接続された複数のトランジスタを含む
   昇圧回路。
3. 前段のチャージポンプ回路の電圧出力端子が、次段のチャージポンプ回路の電圧入力端子に接続された複数のチャージポンプ回路を有する昇圧回路であって、
   前記複数のチャージポンプ回路の各々は、
   パルス信号が入力される第１のキャパシタ及び第２のキャパシタと、
   ソース及びドレインの一方が前記電圧入力端子に接続され、ソース及びドレインの他方が前記第１のキャパシタに接続され、ゲートが前記第２のキャパシタに接続された第１のトランジスタと、
   ソース及びドレインの一方が前記電圧入力端子に接続され、ソース及びドレインの他方が前記第２のキャパシタに接続され、ゲートが前記第１のキャパシタに接続された第２のトランジスタと、
   前記第１のトランジスタと前記第１のキャパシタとの接続ノードである第１のノードと、前記第２のトランジスタと前記第２のキャパシタとの接続ノードである第２のノードと、の間に設けられ、前記第１のノードの電位を前記第２のノードの電位に応じた電位に固定する電位固定回路と、を含み、
   前記電圧出力端子が前記第２のノードに接続され、
   前記複数のチャージポンプ回路のうち、最終段のチャージポンプ回路の前記電圧出力端子に接続された、直列接続された複数のキャパシタを含む分圧回路と、
   前記分圧回路によって分圧された電圧に基づいて、前記複数のチャージポンプ回路の各々を制御する制御回路と、
   前記最終段のチャージポンプ回路の前記電圧出力端子に接続され、前記分圧回路の前記複数のキャパシタに蓄積された電荷を放電する放電回路と、
   を含む昇圧回路。
4. 前記放電回路は、
   前記放電回路において放電動作が行われる場合にオン状態となる放電用トランジスタと、
   前記放電用トランジスタの高電位側に接続され、前記複数のチャージポンプ回路のうちのいずれかの前記第１のノードに生じる電圧がゲートに供給される少なくとも１つの電圧緩和用トランジスタと、
   を含む請求項３に記載の昇圧回路。
5. 前記放電回路は、前記放電用トランジスタの高電位側に直列接続された複数の電圧緩和用トランジスタを含み、
   前記複数の電圧緩和用トランジスタは、高電位側に接続されたものから順に高い電圧がゲートに供給されるように、前記複数のチャージポンプ回路のうちの互いに異なるチャージポンプ回路の前記第１のノードに生じる電圧が、前記複数の電圧緩和用トランジスタの各々のゲートに供給される
   請求項４に記載の昇圧回路。
6. 前記放電回路は、前記複数の電圧緩和用トランジスタのうち、前記放電用トランジスタに接続されたトランジスタの端子電圧のレベルが所定レベルを超えて高くなることを防止する保護回路を有する
   請求項５に記載の昇圧回路。