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JP6808849B2 - 半導体装置 - Google Patents

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JP6808849B2
JP6808849B2 JP2019549781A JP2019549781A JP6808849B2 JP 6808849 B2 JP6808849 B2 JP 6808849B2 JP 2019549781 A JP2019549781 A JP 2019549781A JP 2019549781 A JP2019549781 A JP 2019549781A JP 6808849 B2 JP6808849 B2 JP 6808849B2
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terminal
semiconductor device
semiconductor element
bonding material
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宗一郎 梅田
宗一郎 梅田
淳志 久徳
淳志 久徳
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Shindengen Electric Manufacturing Co Ltd
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Description

本発明は、半導体装置、及び、半導体装置の製造方法に関する発明である。
従来、例えば、半導体素子を基板の導体層上に載置し、当該半導体素子とリードフレームとをはんだ等の導電性接合材を介して接続子で接合し、当該半導体素子と基板とが封止樹脂で封止された半導体装置が知られている(例えば、特許文献１参照。)。
このような従来の半導体装置では、リードフレームと半導体素子(MOSFETや1GBTなど)とを接続するために、はんだ材等の導電性接合材を適用する場合、はんだ粒径を維持してはんだ量を減らすことには限界があり、はんだ粒径を小さくするほどコストが増加する。
そして、はんだ量を減らすこと無く、異電極間のはんだブリッジを抑制するためには、リードフレームに接触するはんだ材が半導体素子の制御信号が入力されるゲートパッド（端子）の上面からはみ出さないようにする必要がある。
また、電気特性を考慮すると、ゲートパッドの面積を小さく、ソースパッドの面積を大きくする必要があるため、リードフレームとゲートパッドの接合部はできる限り小さくする必要がある。
また、許容電流値を上げつつ、半導体装置の占有面積を小さくするためにはリードフレームの厚さを厚くする必要がある。
このような厚いリードフレームは、面積が小さいゲートパッドに対応して加工することが困難である。
すなわち、従来の半導体装置では、制御信号が入力される端子の形状に対応して、当該端子に接続される厚いリードフレームの接合部分を加工しつつ、当該端子とリードフレームとの接合時に、当該端子の上面から導電性接合材がはみ出すのを抑制することができない問題があった。
特開2015-12065
そこで、本発明は、制御用信号（制御信号）が入力される端子の形状に対応して、当該端子に接続されるリードフレームの接合部分の加工を容易にしつつ、当該端子とリードフレームとの接合時に、当該端子の上面から導電性接合材がはみ出すのを抑制することが可能な半導体装置を提供することを目的とする。
本発明の一態様に係る実施形態に従った半導体装置は、
上面に第１の導電層が設けられた基板と、
前記基板の前記上面に配置された半導体素子であって、下面に設けられ且つ前記第１の導電層に電気的に接続された第１の端子と、上面に設けられ且つ制御用信号が入力される第２の端子と、を有する半導体素子Ｓと、
前記基板及び半導体素子を封止する封止部と、
一端部が前記封止部内で前記半導体素子の前記第２の端子の上面に接触し、他端部が前記封止部から露出しているリードフレームと、
前記半導体素子の前記第２の端子の上面と前記リードフレームの前記一端部との間を接合し且つ導電性を有する制御用導電性接合材と、を備え、
前記リードフレームの前記一端部は、基準部と、前記基準部に繋がり且つ前記基準部よりも前記一端部の先端側に位置する中間部と、前記中間部に繋がり且つ前記一端部の先端に位置するとともに、前記中間部から下方に傾斜した形状を有する傾斜部と、を含み、
前記傾斜部及び前記中間部の上下方向の厚さは、前記基準部の上下方向の厚さよりも、薄い
ことを特徴とする。
前記半導体装置において、
前記第２の端子の上面は、長方形の形状を有し、前記傾斜部は、少なくとも前記第２の端子の上面の中心上に位置するとともに、前記傾斜部の下面と前記第２の端子の上面の前記中心との間に前記制御用導電性接合材が位置して、前記傾斜部の下面と前記第２の端子の上面との間が前記制御用導電性接合材により接合されている
ことを特徴とする。
前記半導体装置において、
前記傾斜部の先端と前記第２の端子の上面とは、前記第２の端子の上面の中心からずれた前記第２の端子の上面の第１の辺の近傍の領域で、前記第１の辺と平行な方向に線接触している
ことを特徴とする。
前記半導体装置において、
前記制御用導電性接合材は、前記第２の端子の上面のうち、少なくとも前記傾斜部の先端と前記第２の端子とが接触している前記第１の辺の近傍の領域から、前記第２の端子の上面の前記中心上を介して、前記第１の辺に対向する第２の辺の近傍の領域に亘って、連続して設けられている
ことを特徴とする。
前記半導体装置において、
前記傾斜部の上下方向の厚さは、前記中間部の上下方向の厚さと、同じであることを特徴とする。
前記半導体装置において、
前記傾斜部の幅は、前記基準部の幅よりも、小さいことを特徴とする。
前記半導体装置において、
前記中間部は、前記中間部の幅が前記基準部から前記傾斜部に向かって狭くなるように、形成されている
ことを特徴とする。
前記半導体装置において、
前記半導体素子は、前記第１の端子がドレイン端子であり、前記第２の端子がゲート端子であり、上面に前記第２の端子よりも面積が大きい第３の端子であるソース端子が設けられたＭＯＳＦＥＴである
ことを特徴とする。
前記半導体装置において、
前記リードフレームは、前記ＭＯＳＦＥＴを制御するための前記制御用信号が入力される制御用リードフレームであり、
前記半導体装置は、
一端部が前記封止部内の前記基板の前記上面の辺方向Ａ１に延在する端部で前記第１の導電層の上面に接触し、他端部が前記封止部から露出しているドレイン用リードフレームと、
前記基板の前記端部で前記第１の導電層の上面と前記ドレイン用リードフレームの前記一端部の下面側との間を接合し且つ導電性を有する第１の導電性接合材と、をさらに備え、
前記制御用リードフレームの上下方向の厚さは、前記ドレイン用リードフレームの上下方向の厚さと、同じである
ことを特徴とする。
前記半導体装置において、
前記制御用リードフレームの前記一端部の幅は、前記第１のリードフレームの前記一端部の幅よりも、小さい
ことを特徴とする。
前記半導体装置において、
前記第１のリードフレームの前記一端部と前記他端部とは、同じ厚さを有することを特徴とする。
前記半導体装置において、
前記制御用導電性接合材及び前記第１の導電性接合材は、同じはんだ材であることを特徴とする。
前記半導体装置において、
前記第１の導電性接合材は、前記第１のリードフレームの第１の曲げ部が前記第１の導電層の上面と線接触する基準方向に沿って配置され、前記基板の前記端部で前記第１の導電層の上面と前記第１の曲げ部の下面側との間を接合している
ことを特徴とする。
前記半導体装置において、
前記第１のリードフレームは、前記一端部と前記他端部との間に位置し且つ前記封止部内に封止された本体部を有する
ことを特徴とする。
本発明の一態様に係る実施形態に従った半導体装置の製造方法は、
上面に第１の導電層が設けられた基板を準備する工程と、
下面に設けられ且つ前記第１の導電層に電気的に接続される第１の端子と、上面に設けられ且つ制御用信号が入力される第２の端子と、を有する半導体素子Ｓを、前記基板の前記上面に配置する工程と、
リードフレームの一端部を前記半導体素子の前記第２の端子の上面に接触させる工程と、
前記半導体素子の前記第２の端子の上面と前記リードフレームの前記一端部との間を、導電性を有する制御用導電性接合材で接合する工程と、
前記基板、半導体素子、及び、前記リードフレームの一端部を、封止部により封止する工程と、
を備え、
前記リードフレームの前記一端部は、基準部と、前記基準部に繋がり且つ前記基準部よりも前記一端部の先端側に位置する中間部と、前記中間部に繋がり且つ前記一端部の先端に位置するとともに、前記中間部から下方に傾斜した形状を有する傾斜部と、を含み、
前記傾斜部及び前記中間部の上下方向の厚さは、前記基準部の上下方向の厚さよりも、薄い
ことを特徴とする。
本発明の一態様に係る半導体装置は、上面に第１の導電層が設けられた基板と、基板の上面に配置された半導体素子であって、下面に設けられ且つ第１の導電層に電気的に接続された第１の端子と、上面に設けられ且つ制御用信号が入力される第２の端子と、を有する半導体素子と、基板及び半導体素子を封止する封止部と、一端部が封止部内で半導体素子の第２の端子の上面に接触し、他端部が封止部から露出している制御用リードフレームと、半導体素子の第２の端子の上面と制御用リードフレームの一端部との間を接合し且つ導電性を有する制御用導電性接合材と、を備える。
そして、制御用リードフレームの一端部は、基準部と、基準部に繋がり且つ基準部よりも一端部の先端側に位置する中間部と、中間部に繋がり且つ一端部の先端に位置するとともに、中間部から下方に傾斜した形状を有する傾斜部と、を含み、傾斜部及び中間部の上下方向の厚さは、基準部の上下方向の厚さよりも、薄くなっている。
この本発明の半導体装置では、例えば、制御用リードフレームのうち第２の端子（ゲートパット）との接合部周辺のみをつぶし、板厚を薄くした後に再度形状を打ち抜くことで部分的に微細加工を可能とする。
さらに、リードフレーム搭載時に制御用導電性接合材（はんだ材）が第２の端子からはみ出すことを防ぐための空間を設けるとともに部分的に第２の端子と線接触させることでことが可能となる。
そして、制御用リードフレームの厚さが薄い傾斜部は、曲げ加工により容易に形成することができ、当該第２の端子の面積の縮小することができる。
すなわち、本発明の半導体装置では、制御用信号（制御信号）が入力される端子の形状に対応して、当該端子に接続されるリードフレームの接合部分の加工を容易にしつつ、当該端子とリードフレームとの接合時に、当該端子の上面から導電性接合材がはみ出すのを抑制することができる。
図１は、封止前の半導体装置１００の構成の一例を示す斜視図である。 図２は、封止後、リードフレームの切断加工前の半導体装置１００の構成の一例を示す上面図である。 図３は、封止後、リードフレームの切断加工前の半導体装置１００の構成の一例を示す斜視図である。 図４は、リードフレームの切断加工後の半導体装置１００の構成の一例を示す斜視図である。 図５Ａは、図１に示す半導体装置１００の第２のリードフレームＬ２の一端部Ｌ２Ｍの近傍の領域を拡大した斜視図である。 図５Ｂは、図５Ａに示す第２のリードフレームＬ２の一端部Ｌ２Ｍの近傍の領域をさらに拡大した上面図である。 図５Ｃは、図５Ｂに示す第２のリードフレームＬ２の一端部Ｌ２Ｍの近傍の領域の辺方向Ａ１に垂直な断面の一例を示す断面図である。 図６は、図１に示す半導体装置１００の第１のリードフレームＬ１及び検出用リードフレームＬ１１の近傍の領域を拡大した斜視図である。 図７は、図６に示す第１のリードフレームＬ１と第１の導電性接合材Ｈ１の構成の一例を示す斜視図である。 図８Ａは、図７に示す第１のリードフレームＬ１と第１の導電性接合材Ｈ１の構成の一例を示す上面図である。 図８Ｂは、図８Ａに示す第１のリードフレームＬ１の構成の一例を示す断面図である。 図９は、図６に示す第１のリードフレームＬ１の一端部Ｌ１Ｍの近傍の構成の一例を示す断面図である。 図１０は、半導体装置１００の製造方法の工程の一例を示す図である。 図１１は、図１０に続く、半導体装置１００の製造方法の工程の一例を示す図である。 図１２は、図１１に続く、半導体装置１００の製造方法の工程の一例を示す図である。 図１３は、図１２に続く、半導体装置１００の製造方法の工程の一例を示す図である。 図１４は、図１３に続く、半導体装置１００の製造方法の工程の一例を示す図である。
以下、本発明に係る実施形態について図面に基づいて説明する。
 実施形態
図１は、封止前の半導体装置１００の構成の一例を示す斜視図である。また、図２は、封止後、リードフレームの切断加工前の半導体装置１００の構成の一例を示す上面図である。また、図３は、封止後、リードフレームの切断加工前の半導体装置１００の構成の一例を示す斜視図である。また、図４は、リードフレームの切断加工後の半導体装置１００の構成の一例を示す斜視図である。なお、図１の例では、第１のリードフレームＬ１が２つの場合を示している。また、図２の例は、封止部材が透過されたように図示している。
また、図５Ａは、図１に示す半導体装置１００の第２のリードフレームＬ２の一端部Ｌ２Ｍの近傍の領域を拡大した斜視図である。また、図５Ｂは、図５Ａに示す第２のリードフレームＬ２の一端部Ｌ２Ｍの近傍の領域をさらに拡大した上面図である。また、図５Ｃは、図５Ｂに示す第２のリードフレームＬ２の一端部Ｌ２Ｍの近傍の領域の辺方向Ａ１に垂直な断面の一例を示す断面図である。
例えば、図１ないし図４に示すように、半導体装置１００は、基板Ｂと、半導体素子Ｓと、封止部２００と、第１のリードフレーム（ドレイン用リードフレーム）Ｌ１と、検出用リードフレームＬ１１と、第１の導電性接合材Ｈ１と、ドレイン用導電性接合材ＨＤと、第２のリードフレーム（制御用リードフレーム）Ｌ２と、制御用導電性接合材ＨＧと、第３のリードフレーム（ソース用リードフレーム）Ｌ３と、ソース用導電性接合材ＨＳと、検出用リードフレームＬ３１と、を備える。
そして、図１、図２に示すように、基板Ｂは、上面に複数の導電層（第１の導電層Ｄ１及び第２の導電層Ｄ２）が設けられている。
また、図１、図２に示すように、半導体素子Ｓは、基板Ｂの上面に配置されている。この半導体素子Ｓは、下面側の第１の端子ＴＤが基板Ｂの上面に設けられた第１の導電層Ｄ１に電気的に接続されている。
この半導体素子Ｓは、例えば、図１、図２に示すように、第１の端子（ドレイン端子）ＴＤと、第２の端子（ゲート端子）ＴＧと、第３の端子（ソース端子）ＴＳと、を有する。
そして、第１の端子ＴＤは、半導体素子Ｓの下面に設けられ且つ第１の導電層Ｄ１に電気的に接続されている。
また、第２の端子ＴＧは、半導体素子Ｓの上面に設けられ且つ制御用信号（ゲート信号）が入力されるようになっている。
なお、この半導体素子Ｓは、例えば、ＭＯＳＦＥＴである。この場合、この半導体素子Ｓは、下面にドレイン端子である第１の端子ＴＤが設けられ、上面にゲート端子である第２の端子ＴＧが設けられ、上面にソース端子である第３の端子ＴＳが設けられたＭＯＳＦＥＴである。
なお、この半導体素子Ｓは、ＭＯＳＦＥＴ以外のＩＧＢＩ等の他の半導体素子であってもよい。
また、図１、図２に示すように、第１のリードフレームＬ１は、一端部Ｌ１Ｍが封止部２００内のドレイン端子である第１の端子ＴＤに電気的に接続され、他端部Ｌ１Ｎが封止部２００から露出している。
特に、この第１のリードフレームＬ１は、一端部Ｌ１Ｍが封止部２００内の基板Ｂの上面の辺方向Ａ１に延在する端部で第１の導電層Ｄ１の上面に接触し、他端部Ｌ１Ｎが封止部２００から露出している。
この第１のリードフレームＬ１の一端部Ｌ１Ｍは、第１のアーチ部Ｌ１ｂと、第１の曲げ部Ｌ１ａと、を含む。
そして、第１のアーチ部Ｌ１ｂは、基準方向Ａ２に沿って上方に突出するように設けられている。
そして、第１の曲げ部Ｌ１ａは、第１のアーチ部Ｌ１ｂに繋がり且つ第１のアーチ部Ｌ１ｂよりも先端側に位置し、基準方向Ａ２に沿って下方に突出するように曲げられている。
この第１の曲げ部Ｌ１ａの下面側が、第１の導電層Ｄ１２の上面と基準方向Ａ２に沿って線接触している。
また、第１の導電性接合材Ｈ１は、基板Ｂの端部で第１の導電層Ｄ１の上面と第１のリードフレームＬ１の一端部Ｌ１Ｍの下面側との間を接合し且つ導電性を有する。
なお、この第１の導電性接合材Ｈ１は、例えば、はんだ材である。
また、検出用リードフレームＬ１１は、一端部が封止部２００内のドレイン端子である第１の端子ＴＤに電気的に接続され、他端部が封止部２００から露出している。
この検出用リードフレームＬ１１は、例えば、半導体素子Ｓのドレインの電圧を検出するためのものである。
そして、検出用導電性接合材Ｈ１１は、第１の導電層Ｄ１と検出用リードフレームＬ１１の一端部との間を接合し且つ導電性を有する。
なお、この検出用導電性接合材Ｈ１１は、例えば、はんだ材である。
また、第２のリードフレームＬ２は、例えば、図１、図２に示すように、一端部Ｌ２Ｍが封止部２００内の基板Ｂの上面の端部に設けられた第２の導電層の上面に接触し、他端部Ｌ２Ｎが封止部２００から露出している。
なお、この第２のリードフレームＬ２は、既述のＭＯＳＦＥＴ（半導体素子Ｓ）のゲート信号を伝送するための制御用リードフレームである。
そして、制御用導電性接合材ＨＧは、半導体素子Ｓの第２の端子（ゲート端子）ＴＧの上面と第２のリードフレームＬ２の一端部Ｌ２Ｍとの間を接合し且つ導電性を有する。なお、この導電性接合材ＨＧは、例えば、はんだ材である。
また、第２のリードフレームＬ２の一端部Ｌ２Ｍは、第２のアーチ部Ｌ２ｂと、第２の曲げ部Ｌ２ａと、を含む。
そして、第２のアーチ部Ｌ２ｂは、基準方向Ａ２に沿って上方に突出するように設けられている。
そして、第２の曲げ部Ｌ２ａは、第２のアーチ部Ｌ２ｂに繋がり且つ第２のアーチ部Ｌ２ｂよりも先端側に位置し、基準方向Ａ２に沿って下方に突出するように曲げられている。
この第２の曲げ部Ｌ２ａの下側が、第２の導電層Ｄ２の上面と、基準方向Ａ２に沿って線接触している。
また、第１のリードフレームＬ１の一端部Ｌ１Ｍの基準方向Ａ２の幅は、第２のリードフレームＬ２の一端部Ｌ２Ｍの基準方向Ａ２の幅よりも、大きくなるように設定されている。
また、第３のリードフレームＬ３は、一端部Ｌ３Ｍが半導体素子Ｓの上面のソース端子である第３の端子ＴＳに電気的に接続され、他端部Ｌ３Ｎが封止部２００から露出している。
そして、ソース用導電性接合材ＨＳは、第３の端子ＴＳと第３のリードフレームＬ３の一端部Ｌ３Ｍとの間を接合し且つ導電性を有する。
なお、このソース用導電性接合材ＨＳは、例えば、はんだ材である。
また、検出用リードフレームＬ３１は、一端部が半導体素子Ｓの上面のソース端子である第３の端子ＴＳに電気的に接続され（すなわち、第３のリードフレームＬ３から延在し）、他端部が封止部２００から露出している。
この検出用リードフレームＬ３１は、例えば、半導体素子Ｓのソースの電圧を検出するためのものである。
また、図１ないし図４に示すように、封止部２００は、基板Ｂ及び半導体素子Ｓを封止するようになっている。
ここで、図５Ａ、図５Ｂ、図５Ｃに示す例では、半導体素子Ｓの上面における、第３の端子ＴＳであるソース端子の面積は、ゲート端子である第２の端子ＴＧよりも面積が大きくなるように設定されている。
既述のように、第２のリードフレームＬ２は、一端部Ｌ２Ｍが封止部２００内で半導体素子Ｓの第２の端子（ゲート端子）ＴＧの上面に接触している。そして、制御用導電性接合材ＨＧは、半導体素子Ｓの第２の端子（ゲート端子）ＴＧの上面と第２のリードフレームＬ２の一端部Ｌ２Ｍとの間を接合し且つ導電性を有する。
なお、この制御用導電性接合材ＨＧは、第１の導電性接合材Ｈ１と同じはんだ材である。
この第２のリードフレームＬ２の一端部Ｌ２Ｍは、例えば、図５Ａ〜図５Ｃに示すように、基準部ＬＧｃと、この基準部ＬＧｃに繋がり且つ基準部ＬＧｃよりも一端部Ｌ２Ｍの先端側に位置する中間部ＬＧｂと、この中間部ＬＧｂに繋がり且つ一端部Ｌ２Ｍの先端に位置するとともに、中間部ＬＧｂから下方に傾斜した形状を有する傾斜部ＬＧａと、を含む。
既述のように、この第２のリードフレームＬ２は、ＭＯＳＦＥＴである半導体素子Ｓを制御するための制御用信号が入力される制御用リードフレームである。
なお、傾斜部ＬＧａ及び中間部ＬＧｂの上下方向の厚さＧｂは、例えば、図５Ｃに示すように、基準部ＬＧｃの上下方向の厚さＧｃよりも、薄くなるように設定されている。
また、傾斜部ＬＧａの上下方向の厚さは、例えば、図５Ｃに示すように、中間部ＬＧｂの上下方向の厚さＧｂと、同じになるように設定されている。
また、傾斜部ＬＧａの幅は、例えば、図５Ｂに示すように、基準部ＬＧｃの幅よりも、小さくなるように設定されている。
また、中間部ＬＧｂは、例えば、図５Ｂに示すように、中間部ＬＧｂの幅が基準部ＬＧｃから傾斜部ＬＧａに向かって狭くなるように、形成されている。
これにより、第２のリードフレームＬ２の一端部Ｌ２Ｍ（傾斜部ＬＧａ）の曲げ加工を容易にすることができる。
ここで、例えば、図５Ａ〜図５Ｃに示すように、半導体素子Ｓの第２の端子（ゲート端子）ＴＧの上面は、長方形の形状を有する。
そして、第２のリードフレームＬ２の一端部Ｌ２Ｍの傾斜部ＬＧａは、少なくとも第２の端子ＴＧの上面の中心ＴＧａ上に位置する。さらに、傾斜部ＬＧａの下面と第２の端子ＴＧの上面の中心ＴＧａとの間に制御用導電性接合材ＨＧが位置して、傾斜部ＬＧａの下面と第２の端子ＴＧの上面との間が当該制御用導電性接合材ＨＧにより接合されている。
特に、例えば、図５Ａ〜図５Ｃに示すように、傾斜部ＬＧａの先端と第２の端子ＴＧの上面とは、第２の端子ＴＧの上面の中心ＴＧａからずれた第２の端子ＴＧの上面の第１の辺ＴＧ１の近傍の領域で、第１の辺ＴＧ１と平行な方向に線接触している。
また、図５Ｃに示すように、制御用導電性接合材ＨＧは、第２の端子ＴＧの上面のうち、少なくとも傾斜部ＬＧａの先端と第２の端子ＴＧとが接触している第１の辺ＴＧ１の近傍の領域から、第２の端子ＴＧの上面の中心ＴＧａ上を介して、第１の辺ＴＧ１に対向する第２の辺ＴＧ２の近傍の領域に亘って、連続して設けられている。
これにより、第２のリードフレームＬ２のうち第２の端子（ゲートパット）ＴＧとの接合部周辺のみをつぶし、板厚を薄くした後に再度形状を打ち抜くことで部分的に微細加工を可能とする。
さらに、リードフレーム搭載時に制御用導電性接合材（はんだ材）ＨＧが第２の端子ＴＧからはみ出すことを防ぐための空間を設けるとともに部分的に第２の端子ＴＧと線接触させることでことが可能となる。
なお、第２のリードフレームＬ２の上下方向の厚さは、第１のリードフレームＬ１の上下方向の厚さと、同じである。そして、第１のリードフレームＬ１の一端部Ｌ１Ｍと他端部Ｌ１Ｎとは、上下方向に同じ厚さを有する。
そして、第２のリードフレームＬ２の一端部Ｌ２Ｍの幅は、第１のリードフレームＬ１の一端部ＬＭ１の幅よりも、小さくなるように設定されている。
これにより、第２のリードフレームＬ２の一端部Ｌ２Ｍ（傾斜部ＬＧａ）の曲げ加工を、第１のリードフレームＬ１の一端部Ｌ１Ｍよりも、容易にすることができる（すなわち、微細加工が容易になる）。
そして、第２のリードフレームＬ２の厚さが薄い傾斜部ＬＧａは、曲げ加工により容易に形成することができ、当該第２の端子ＴＧの面積の縮小することができる。
すなわち、制御信号が入力される第２の端子ＴＧの形状に対応して、当該端子ＴＧに接続される第２のリードフレームＬ２の接合部分の加工を容易にしつつ、当該端子ＴＧと第２のリードフレームＬ２との接合時に、当該端子ＴＧの上面から導電性接合材ＨＧがはみ出すのを抑制することができる。
ここで、図６は、図１に示す半導体装置１００の第１のリードフレームＬ１及び検出用リードフレームＬ１１の近傍の領域を拡大した斜視図である。また、図７は、図６に示す第１のリードフレームＬ１と第１の導電性接合材Ｈ１の構成の一例を示す斜視図である。また、図８Ａは、図７に示す第１のリードフレームＬ１と第１の導電性接合材Ｈ１の構成の一例を示す上面図である。また、図８Ｂは、図８Ａに示す第１のリードフレームＬ１の構成の一例を示す断面図である。また、図９は、図６に示す第１のリードフレームＬ１の一端部Ｌ１Ｍの近傍の構成の一例を示す断面図である。
例えば、図６ないし図９に示すように、第１のリードフレームＬ１の一端部Ｌ１Ｍは、第１のアーチ部Ｌ１ｂと、第１の曲げ部Ｌ１ａと、を含む。
そして、第１のアーチ部Ｌ１ｂは、基準方向Ａ２に沿って上方に突出するように設けられている。
そして、第１の曲げ部Ｌ１ａは、第１のアーチ部Ｌ１ｂに繋がり且つ第１のアーチ部Ｌ１ｂよりも先端側に位置し、基準方向Ａ２に沿って下方に突出するように曲げられている。
この第１のリードフレームＬ１の第１の曲げ部Ｌ１ａの下面側が、第１の導電層Ｄ１２の上面と基準方向Ａ２に沿って線接触している。
そして、第１の導電性接合材Ｈ１は、第１のリードフレームＬ１の第１の曲げ部Ｌ１ａが第１の導電層Ｄ１の上面と線接触する基準方向Ａ２に沿って配置されている。この第１の導電性接合材Ｈ１は、基板Ｂの端部で第１の導電層Ｄ１の上面と第１の曲げ部Ｌ１ａの下面側との間を接合している。
ここで、図６ないし図９に示すように、第１のリードフレームＬ１の第１の曲げ部Ｌ１ａのうち第１の導電層Ｄ１と線接触する部分の基準方向Ａ２の両側の側面には、基準方向Ａ２に凹んだ切り欠き部Ｌ１ｋが形成されている。
そして、第１の導電性接合材Ｈ１の一部は、切り欠き部Ｌ１ｋ内に埋め込まれて、第１の導電層Ｄ１の上面と第１の曲げ部Ｌ１ａの切り欠き部Ｌ１ｋとの間を接合している。
また、この第１のリードフレームＬ１は、例えば、図６ないし図９に示すように、基板Ｂの端部が延在する辺方向Ａ１と、第１の曲げ部Ｌ１ａの線接触する領域が延在する基準方向Ａ２とが平行になるように配置されている。
また、第１のリードフレームＬ１は、一端部Ｌ１Ｍと他端部Ｌ１Ｎとの間に位置し且つ封止部２００内に封止された本体部を有し、第１のアーチ部Ｌ１ｂの上面の位置は、当該本体部の上面の位置よりも高くなっている。
そして、第１のアーチ部Ｌ１ｂの辺方向Ａ１の幅は、第１の曲げ部Ｌ１ａの切り欠き部Ｌ１ｋ以外の辺方向Ａ１の幅と、同じである。すなわち、第１のアーチ部Ｌ１ｂの辺方向Ａ１の幅は、第１の曲げ部Ｌ１ａの切り欠き部Ｌ１ｋの辺方向Ａ１の幅よりも大きい。
また、例えば、第１のリードフレームＬ１の一端部Ｌ１Ｍと他端部Ｌ１Ｎとは、同じ厚さを有する（すなわち、第１のリードフレームＬ１は、コイニングされていない）。
なお、この第１の曲げ部Ｌ１ａの下面の位置は、本体部の下面の位置よりも低くなるように設定されている。
そして、この第１のアーチ部Ｌ１ｂは、第１のリードフレームＬ１に印加された応力を周辺の封止部２００に逃して、第１のリードフレームＬ１の第１の曲げ部Ｌ１ａに応力が印加されるのを抑制するようになっている。
本実施例３では、既述のような構成を有する半導体装置１００の製造方法の例について説明する。
ここで、図１０ないし図１４は、半導体装置１００の製造方法の工程の一例を示す図である。
先ず、図１０に示すように、例えば、銅などの金属で構成される金属板３００を準備する。
そして、図１１に示すように、金属板３００を選択的に打ち抜くことで、第１ないし第３のリードフレームＬ１〜Ｌ３となる部分を同時に形成する。
特に、この第１のリードフレームＬ１を形成するときに、第１のリードフレームＬ１の第１の曲げ部Ｌ１ａが形成される部分のうち第１の導電層Ｄ１と線接触する部分の基準方向Ａ２の両側の側面に、基準方向Ａ２に凹んだ切り欠き部Ｌ１ｋを形成する。
同様に、第２のリードフレームＬ２を形成するときに、第２のリードフレームＬ２の傾斜部ＬＧａと中間部ＬＧｂが形成される一端部Ｌ２Ｍの部分をつぶして、板厚を薄くする。
そして、図１２に示すように、第２のリードフレームＬ２の傾斜部ＬＧａと中間部ＬＧｂが形成される一端部Ｌ２Ｍの部分の板厚を薄くした後に、再度形状を打ち抜く。
このように、制御用リードフレームＬ２のうち第２の端子（ゲートパット）ＴＧとの接合部周辺のみをつぶし、板厚を薄くした後に再度形状を打ち抜くことで部分的に微細加工を可能とする。
そして、図１３に示すように、第１のリードフレームＬ１の一端部Ｌ１Ｍを、基準方向Ａ２に沿って下方に突出するように曲げることにより、第１の曲げ部Ｌ１ａを形成する。
さらに、図１３に示すように、第２のリードフレームＬ２の一端部Ｌ２Ｍを、基準方向Ａ２に沿って下方に曲げることにより、基準部ＬＧｃよりも一端部Ｌ２Ｍの先端側に位置する中間部ＬＧｂと、この中間部ＬＧｂに繋がり且つ一端部Ｌ２Ｍの先端に位置するとともに、中間部ＬＧｂから下方に傾斜した形状を有する傾斜部ＬＧａとを形成する。
そして、図１４に示すように、第３のリードフレームＬ３に所定の加工を施して所定形状Ｌ３Ｘを形成する。
これらの工程により、例えば、図１に示す第１ないし第３のリードフレームＬ１〜Ｌ３が形成される。
一方、上面に第１の導電層Ｄ１及び第２の導電層Ｄ２が設けられた基板Ｂを準備する。
そして、下面に設けられ且つ第１の導電層Ｄ１に電気的に接続される第１の端子ＴＤと、上面に設けられ且つ制御用信号が入力される第２の端子ＴＧと、を有する半導体素子Ｓを、基板Ｂの上面に配置する。そして、第１の導電層Ｄ１に第１の端子ＴＤを接合して、第１の導電層Ｄ１と第１の端子ＴＤとを電気的に接続する。
その後、図６に示すように、第１のリードフレームＬ１の一端部を基板Ｂの上面の端部に設けられた第１の導電層Ｄ１の上面に接触させる。そして、第１の導電性接合材Ｈ１により、基板Ｂの端部で第１の導電層の上面と第１のリードフレームＬ１の第１の曲げ部の下面側との間を接合するとともに、第１の導電性接合材Ｈ１の一部を切り欠き部Ｌ１ｋ内に埋め込んで、第１の導電層Ｄ１の上面と第１の曲げ部Ｌ１ａの切り欠き部Ｌ１ｋとの間を接合する。
さらに、図５Ａないし図５Ｃに示すように、第２のリードフレームＬ２の一端部Ｌ２Ｍを半導体素子の第２の端子（ゲート端子）ＴＧの上面に接触させる。そして、導電性を有する制御用導電性接合材ＨＧにより、半導体素子の第２の端子ＴＧの上面と第２のリードフレームＬ２の一端部Ｌ２Ｍとの間を、接合する（図１）。
さらに、第３のリードフレームＬ３の一端部を半導体素子Ｓの上面の第３の端子ＴＳの上面に接触させる。そして、導電性を有するソース用導電性接合材ＨＳにより、第３の端子ＴＳと第３のリードフレームＬ３の一端部との間を接合する（図１）。
そして、図２、図３に示すように、封止部２００により、基板Ｂ、半導体素子Ｓ、第１ないし第３のリードフレームＬ１〜Ｌ３、及び、検出用リードフレームＬ１１、Ｌ３１の一端部を封止する。
その後、第１ないし第３のリードフレームＬ１〜Ｌ３、及び、検出用リードフレームＬ１１、Ｌ３１を切断加工することにより、図４に示す半導体装置１００が製造されることとなる。
このように、本実施例においては、金属板３００の外形の打ち抜きの後、第１、第２のリードフレームＬ１、Ｌ２の一端部を曲げる２つの工程により、第１、第２のリードフレームＬ１、Ｌ２を形成することができる。このため、加工コストが安くなり、かつ接合部の外周部には、はんだ厚が確保されるため応力緩和が可能である。
また、第１のリードフレームＬ１の先端（一端部）の第１の曲げ部Ｌ１ａの両側に切り欠き部（窪み部）Ｌ１ｋを形成して、当該第１の曲げ部Ｌ１ａの曲げを容易にしつつ、切り欠き部Ｌ１ｋにはんだが流入することで、はんだによる固定を確実にすることができる。
なお、既述のように、第１のリードフレームＬ１の先端が曲げ加工により曲げられているため、この曲げられた第１の曲げ部Ｌ１ａが、線接触で第１の導電層Ｄ１に接続されているため、はんだ材のディスペンス量を低減することが可能になっている。
以上のように、本発明の一態様に係る半導体装置は、上面に第１の導電層Ｄ１が設けられた基板Ｂと、基板の上面に配置された半導体素子Ｓであって、下面に設けられ且つ第１の導電層Ｄ１に電気的に接続された第１の端子と、上面に設けられ且つ制御用信号が入力される第２の端子と、を有する半導体素子Ｓと、基板及び半導体素子を封止する封止部と、一端部が封止部内で半導体素子の第２の端子の上面に接触し、他端部が封止部から露出している制御用リードフレーム（第２のリードフレーム）Ｌ２と、半導体素子の第２の端子の上面と制御用リードフレームの一端部との間を接合し且つ導電性を有する制御用導電性接合材ＨＧと、を備える。
そして、制御用リードフレームＬ２の一端部Ｌ２Ｍは、基準部ＬＧｃと、基準部に繋がり且つ基準部よりも一端部の先端側に位置する中間部ＬＧｂと、中間部ＬＧｂに繋がり且つ一端部の先端に位置するとともに、中間部ＬＧｂから下方に傾斜した形状を有する傾斜部ＬＧａと、を含み、傾斜部ＬＧａ及び中間部ＬＧｂの上下方向の厚さＧｂは、基準部ＬＧｃの上下方向の厚さＧｃよりも、薄くなっている。
この本発明の半導体装置では、例えば、制御用リードフレームＬ２のうち第２の端子（ゲートパット）ＴＧとの接合部周辺のみをつぶし、板厚を薄くした後に再度形状を打ち抜くことで部分的に微細加工を可能とする。
さらに、リードフレーム搭載時に制御用導電性接合材（はんだ材）ＨＧが第２の端子からはみ出すことを防ぐための空間を設けるとともに部分的に第２の端子と線接触させることでことが可能となる。
そして、制御用リードフレームの厚さが薄い傾斜部は、曲げ加工により容易に形成することができ、当該第２の端子の面積の縮小することができる。
すなわち、本発明の半導体装置では、制御信号が入力される端子の形状に対応して、当該端子に接続されるリードフレームの接合部分の加工を容易にしつつ、当該端子とリードフレームとの接合時に、当該端子の上面から導電性接合材がはみ出すのを抑制することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１００ 半導体装置
Ｂ 基板
Ｓ 半導体素子
２００ 封止部
Ｌ１ 第１のリードフレーム
Ｌ１１ 検出用リードフレーム
Ｈ１ 第１の導電性接合材
Ｌ２ 第２のリードフレーム
ＨＧ 制御用導電性接合材
Ｌ３ 第３のリードフレーム
Ｌ３１ 検出用リードフレーム

Claims (4)

  1. 基板と、
    前記基板上に実装された半導体素子と、
    前記半導体素子の制御用電極に導電性接合材を介して接続された制御用リード端子と、
    前記基板及び前記半導体素子を封止する封止部とを備え、
    前記制御用リード端子は、前記封止部から外部に突出して延びる基端部と、前記基端部に繋がって前記封止部内に配置される中間部と、前記中間部の端部から前記中間部に対して斜めに延びる傾斜部とを有し、
    前記中間部における前記傾斜部側の部分と前記傾斜部は、前記基端部よりも厚みが薄くなっており、
    前記傾斜部の先端が前記制御用電極の表面における端部側の位置に接触し、前記制御用電極の表面に配置された導電性接合材が、前記傾斜部の前記制御用電極と対向する面のみに接合した状態で、前記制御用リード端子が前記制御用電極に接続される半導体装置。
  2. 前記中間部は、前記中間部の中途位置から前記傾斜部に向かって徐々に幅が細くなっている請求項１に記載の半導体装置。
  3. 前記半導体素子は、前記基板上の導体層に接続された第１電極と、前記制御用電極と並んで設けられた第３電極とを有し、
    前記基板上の導体層に導電性接合材を介して接続された第１リード端子と、
    前記第３電極に導電性接合材を介して接続された第３リード端子とを備える請求項１又は２に記載の半導体装置。
  4. 前記半導体素子は、前記第１電極がドレイン電極であり、前記制御用電極がゲート電極であり、前記第３電極がソース電極であるＭＯＳＦＥＴである請求項３に記載の半導体装置。
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