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JP6808481B2 - 半導体装置、システム、および、半導体装置の製造方法 - Google Patents

半導体装置、システム、および、半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置に関する。
半導体装置において、半導体層と配線層との接続にコンタクトプラグが用いられる。コンタクトプラグは層間絶縁膜のコンタクトホール内にバリアメタル材料と金属材料を充填して形成される。
特許文献１には、層間絶縁膜の下の部分が金属シリサイド層で覆われていない第１半導体領域と、層間絶縁膜の下の部分が金属シリサイド層で覆われている第２半導体領域とを有することが開示されている。特許文献１には、第１半導体領域の上にはＴｉｘＳｉ１−ｘ（０＜ｘ＜０．１５）の組成を有する層があることが開示されている。
特開２０１４−９００５１号公報
特許文献１では、第１半導体領域の上のコンタクトプラグと、第２半導体領域の上のコンタクトプラグとでは、違いがＴｉｘＳｉ１−ｘの組成を有する層の有無のみである。そのため、互いに異なる複数の半導体領域の各々に接続されたコンタクトプラグの電気的特性がそれぞれ最適化されておらず半導体装置の性能の向上が十分でない。
そこで、本発明は、互いに異なる複数の半導体領域の各々に接続されたコンタクトプラグの電気的特性を最適化し、半導体装置の性能を向上すること目的とする。
上記課題を解決するための手段の第１の観点は、半導体装置であって、第１半導体領域および第２半導体領域を有するシリコン層と、前記シリコン層の上に配され、前記第１半導体領域の上に位置する第１孔および前記第２半導体領域の上に位置する第２孔を有する絶縁体膜と、前記第１孔の中に配された第１金属元素を含む第１金属部と、前記第１金属部と前記第１半導体領域との間に配され、前記第１金属元素とは別の第２金属元素を含有する第１導電体部と、前記第１導電体部と前記第１半導体領域との間に配され、前記第２金属元素を含有する第１シリサイド領域と、前記第２孔の中に配された前記第１金属元素を含む第２金属部と、前記第２金属部と前記第２半導体領域との間に配され、前記第２金属元素を含有する第２導電体部と、前記第２導電体部と前記第２半導体領域との間に配され、前記第１金属元素および前記第２金属元素とは別の第３金属元素を含有する第２シリサイド領域と、を備え、前記第１導電体部の厚さは、前記第１シリサイド領域の厚さ、および、前記第２導電体部の厚さよりも大きいことを特徴とする。
上記課題を解決するための手段の第２の観点は、半導体装置であって、第１半導体領域および第２半導体領域を有するシリコン層と、前記シリコン層の上に配され、前記第１半導体領域の上に位置する第１孔および前記第２半導体領域の上に位置する第２孔を有する絶縁体膜と、前記第１孔の中に配された第１コンタクトプラグと、前記第２孔の中に配された第２コンタクトプラグと、前記第１コンタクトプラグと前記第１半導体領域との間に配された第１シリサイド領域と、前記第２コンタクトプラグと前記第２半導体領域との間、および、前記絶縁体膜と前記第２半導体領域との間に配された第２シリサイド領域と、を備える半導体装置であって、前記第１コンタクトプラグは、第１金属部と第１バリアメタル部とを有し、前記第２コンタクトプラグは、第２金属部と第２バリアメタル部とを有し、前記第１バリアメタル部うちで前記第１金属部と前記第１シリサイド領域との間に位置する第１部分の厚さは、前記第１シリサイド領域の厚さ、および、前記第２バリアメタル部のうちで前記第２金属部と前記第２シリサイド領域との間に位置する第２部分の厚さよりも大きいことを特徴とする。
上記課題を解決するための手段の第３の観点は、半導体装置の製造方法であって、第１半導体領域および第２半導体領域を有するシリコン層と、前記第１半導体領域および前記第２半導体領域を覆う絶縁体膜と、前記第２半導体領域と前記絶縁体膜との間に配されたシリサイド領域と、を有する部材を用意する工程と、前記第１半導体領域の上において前記絶縁体膜に設けられた第１孔の中に、物理気相成長法および化学気相成長法の一方により第１導電体膜を形成する工程と、前記第１孔の中に、物理気相成長法および化学気相成長法の他方により第２導電体膜を形成する工程と、前記第１導電体膜および前記第２導電体膜が形成された前記第１孔の中に、金属膜を形成する工程と、前記シリサイド領域の上において前記絶縁体膜に設けられた第２孔の中に、前記シリサイド領域に接する第３導電体膜を化学気相成長法により形成する工程と、を有することを特徴とする。
本発明によれば、半導体装置の性能を向上するうえで有利な技術を提供できる。
半導体装置を説明する模式図。 半導体装置を説明する模式図。 半導体装置の製造方法を説明する模式図。 半導体装置の製造方法を説明する模式図。
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そして、共通する構成を断りなく複数の図面を相互に参照して説明する場合がる。また、共通の符号を付した構成については説明を省略する場合がある。
＜半導体装置＞
図１（ａ）を用いて、半導体装置ＡＰの構成を説明する。本実施形態における半導体装置ＡＰは光電変換装置であり、撮像装置である。典型的な半導体装置ＡＰはＣＭＯＳイメージセンサーである。半導体装置ＡＰは半導体チップＩＣ内に複数の画素ユニットＵＮＴを備える。複数の画素ユニットＵＮＴの各々は、シリコン層の中に配された光電変換素子を含む画素回路を有する。画素ユニットＵＮＴの各々は、マイクロレンズやカラーフィルタ、層内レンズ、光導波路等の光学素子を含むことができる。画素ユニットＵＮＴは半導体装置ＡＰの受光エリアＰＸＲと遮光エリアＯＢＲに配されている。受光エリアＰＸＲと遮光エリアＯＢＲを併せて画素エリアと称することができる。画素ユニットＵＮＴを光電変換ユニット、画素回路を光電変換回路と称することができる。
半導体装置ＡＰは受光エリアＰＸＲと遮光エリアＯＢＲの外側に周辺エリアＰＲＲを有することができる。周辺エリアＰＲＲには、画素ユニットＵＮＴの駆動、および、画素ユニットＵＮＴから出力された信号の処理の少なくとも一方を行う周辺回路を設けることができる。周辺回路の詳細に関する説明は後述する。
図１（ｂ）に、画素エリアＰＸＲにおける１つの画素回路ＰＸＣの回路構成の一例を示す。画素回路ＰＸＣは、複数の画素トランジスタで構成されている。ここでは、転送トランジスタＴＸ、増幅トランジスタＳＦ、選択トランジスタＳＬおよびリセットトランジスタＲＳが絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタとしてはＭＯＳトランジスタが典型的である。本例では転送トランジスタＴＸおよび全ての画素トランジスタはＮ型のＭＯＳトランジスタである。しかし、画素回路ＰＸＣを、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタの両方で構成することもできるし、Ｐ型のＭＯＳトランジスタのみで構成することもできる。また、画素回路ＰＸＣを構成するトランジスタの少なくとも１つは、絶縁ゲート型電界効果トランジスタ以外のトランジスタ、例えば接合型電界効果トランジスタ（ＪＦＥＴ）やバイポーラトランジスタであってもよい。
転送トランジスタＴＸのゲートは、光電変換部ＰＤで生成された信号電荷を電荷検出部ＦＤに転送する電荷転送部として機能する。光電変換部ＰＤはフォトダイオードで構成され、転送トランジスタＴＸのソースとして機能する。電荷検出部ＦＤはフローティングディフュージョン（浮遊拡散領域）で構成され、転送トランジスタＴＸのドレインとして機能する。増幅トランジスタＳＦのゲートに電荷検出部ＦＤが接続され、増幅トランジスタＳＦのドレインに電源線ＶＤＤが接続され、増幅トランジスタＳＦのソースに出力線ＯＵＴが接続されている。増幅トランジスタＳＦはソースフォロワ回路を構成しており、電荷検出部ＦＤの電位に応じた信号を出力線ＯＵＴに出力する。選択トランジスタＳＬは画素回路ＰＸＣからの出力のＯＮ／ＯＦＦを切替え、リセットトランジスタＲＳは電荷検出部ＦＤの電位をリセット電位にリセットする。本例では、電源線ＶＤＤから供給される電位をリセット電位に用いている。転送トランジスタＴＸ、増幅トランジスタＳＦ、リセットトランジスタＲＳに加えて、電荷検出部ＦＤの容量を切替えるスイッチトランジスタを含むことができる。また、画素回路ＰＸＣの列毎に配された信号処理回路の一部を、画素回路ＰＸＣに組み込んでもよい。
図１（ｃ）は半導体装置ＡＰを備える撮像システムＳＹＳの構成の一例を示している。撮像システムＳＹＳは、光学系ＯＵ、制御装置ＣＵ，処理装置ＰＵ、表示装置ＤＵ、記憶装置ＭＵの少なくともいずれかをさらに備え得る。撮像システムＳＹＳの典型例はカメラである。撮像システムＳＹＳの詳細に関する説明は後述する。
図２（ａ）は画素回路ＰＸＣのレイアウトの一例であり、図２（ｂ）は周辺回路ＰＲＣのレイウアウトの一例である。図２（ａ）（ｂ）において、「ＣＰ」はコンタクトプラグの位置を、「ＩＳＯ」は素子分離領域の位置を、「ＧＡＴＥ」はゲート電極の位置を、「ＡＣＴ」は素子領域の位置を、それぞれ示す。なお、図２（ｃ）の画素エリアＰＸＲは図２（ａ）における線Ｐ−Ｑにおける断面図であり、図２（ｄ）の周辺エリアＰＸＲは図２（ｂ）における線Ｒ−Ｓにおける断面図である。
画素エリアＰＸＲにはコンタクトプラグ２２０、３０３、３０５、３０７、３０９を含む複数のコンタクトプラグＣＰが設けられている。コンタクトプラグ２２０は転送トランジスタＴＸのドレインである半導体領域１０５に接続され、コンタクトプラグ３０５は画素トランジスタＰＸのドレインに接続されている。コンタクトプラグ３０３は転送トランジスタＴＸのゲート電極１２１に接続され、コンタクトプラグ３０１は画素トランジスタＰＸのゲート電極１２３に接続されている。コンタクトプラグ３０９はフォトダイオードである光電変換部ＰＤのアノードとなるＰ型の半導体領域に接続されている。
図２（ａ）に示すように、画素エリアＰＸＲにてゲート電極に接続するコンタクトプラグＣＰは素子領域の上に配されており、コンタクトプラグＣＰの下の素子領域ＡＣＴはチャネル領域となっている。このようにチャネル領域の上にコンタクトプラグＣＰを配置することで、画素回路のレイアウトを微細化できる。この手法の代わりに、ゲート電極ＧＡＴＥを素子分離領域ＩＳＯの上に延在させて、その延在させた部分の上にコンタクトプラグＣＰを配置することもできる。その場合には、レイアウトが微細化できないが、チャネル領域へのダメージが減少するため、ノイズを低減することができる。細いコンタクトプラグを採用することで、コンタクトプラグを素子分離領域ＩＳＯの上に配置しても、ゲート電極ＧＡＴＥの素子分離領域ＩＳＯ上への延在量を小さくできるため、微細化に有利である。
本例の画素回路ＰＸＣは、分離領域を介して互いに分離した複数の光電変換部ＰＤ１、ＰＤ２を有している。そして、それらの光電変換部ＰＤ１、ＰＤ２の電荷は、互いに分離した複数の電荷転送部ＴＸ１、ＴＸ２によって別々のタイミングで電荷検出部ＦＤへ転送できるようになっている。これにより本例の画素回路は瞳分割型位相差検出方式による焦点検出あるいは測距が可能になっている。本例では電荷転送部ＴＸ１、ＴＸ２は共通の電荷検出部ＦＤに電荷を転送するように構成しているが、電荷転送部ＴＸ１、ＴＸ２が別々の電荷検出部に電荷を転送するように構成することもできる。
図２（ｃ）はシリコン層１０１に形成された画素回路ＰＸＣにおける転送トランジスタおよび周辺回路ＰＲＣにおける周辺トランジスタを含む断面を示している。本例では以下に説明する、画素エリアにおける転送トランジスタ、周辺エリアにおけるｎ型ＭＯＳトランジスタを示しているが、他のトランジスタ（不図示）に対しても同様の構成をとることが可能である。
シリコン層１０１は、例えばエピタキシャル成長によって単結晶シリコン基体上に形成された単結晶シリコン層である。画素回路ＰＸＣにおいて、シリコン層１０１には、フォトダイオードである光電変換部ＰＤのカソードとして機能し、転送トランジスタのソースとしても機能する、半導体領域１０４が設けられている。さらに、画素回路ＰＸＣにおいて、シリコン層１０１には電荷検出部ＦＤとして機能する転送トランジスタのドレインとなる半導体領域１０５が設けられている。ソースとなる半導体領域１０４とドレインとなる半導体領域１０５との間のチャネル領域上にゲート絶縁膜１１１を介して転送トランジスタのゲート電極１２１が設けられている。転送トランジスタのゲートは、ゲート電極１２１とゲート絶縁膜１１１とシリコン層１０１（チャネル領域）で構成されたＭＯＳ構造を有する。
周辺回路ＰＲＣにはトランジスタの導電型に応じた導電型を有するウェルが設けられており、ｎ型ＭＯＳトランジスタのソース・ドレインを構成するＮ型の半導体領域１０３が設けられている。半導体領域１０３はＬＤＤ構造を有し得る。ＬＤＤ構造を有する半導体領域１０３は、サイドウォールスペーサ１２２の下に位置する低濃度不純物部と、サイドウォールスペーサ１２２よりもゲート電極１２０から離れて配された高濃度不純物部を有する。なお、ソース・ドレインとはソースおよびドレインの少なくとも一方を意味する。ＭＯＳトランジスタのソース・ドレインを構成する半導体領域は、ＭＯＳトランジスタの動作次第で、ソースになったりドレインになったりするため、常にソースまたはドレインであるとは限らない。ソース・ドレインとなる半導体領域１０３との間のチャネル領域上にゲート絶縁膜１１０を介して周辺トランジスタのゲート電極１２０が設けられている。ここで、ソース・ドレインとなる半導体領域１０３およびゲート電極１２０の表面にはシリサイド領域２０１が設けられている。シリサイド領域２０１は半導体領域１０３の高濃度不純物領域に接しており、半導体領域１０３の低濃度不純物部はサイドウォールスペーサ１２２に接している。周辺トランジスタのゲートは、ゲート電極１２０とゲート絶縁膜１１０とシリコン層１０１（チャネル領域）で構成されたＭＯＳ構造を有する。
素子分離領域１０２では、素子分離用の絶縁体がシリコン層１０１に形成された溝の中に配されている。このように本例の素子分離領域１０２はＳＴＩ構造を有するが、ＬＯＣＯＳ構造を採用してもよいし、絶縁体を用いずにＰＮ接合分離構造を採用してもよい。
シリコン層１０１の上には画素エリアＰＸＲから周辺エリアＰＲＲに渡って第３絶縁体層３３０が設けられている。画素回路ＰＸＣではシリコン層１０１と第３絶縁体層３３０との間に、画素トランジスタ（転送トランジスタ）を覆う第１絶縁体層３１０が設けられている。周辺エリアＰＲＲではシリコン層１０１と第３絶縁体層３３０との間に、周辺トランジスタを覆う第２絶縁体層３２０が設けられている。第２絶縁体層３２０は転送トランジスタや画素トランジスタを覆っていないが、第１絶縁体層３１０と第２絶縁体層３２０は互いに重なっていてもよい。第１絶縁体層３１０と第２絶縁体層３２０と第３絶縁体層３３０とを含む複層膜が絶縁体膜３００である。例えば、第１絶縁体層３１０と第２絶縁体層３２０はシリコン（Ｓｉ）と窒素（Ｎ）を含む層（窒化シリコン層）であり、第３絶縁体層３３０はシリコン（Ｓｉ）と酸素（Ｏ）を含む層である。絶縁体膜３００は、第１絶縁体層３１０とシリコン層１０１との間、および／または、第２絶縁体層３２０とシリコン層１０１との間に位置する、シリコン（Ｓｉ）と酸素（Ｏ）を含む層（酸化シリコン層）を更に含むことができる。
画素回路ＰＸＣには第３絶縁体層３３０および第１絶縁体層３１０を貫通してコンタクトプラグ２２０が設けられている。コンタクトプラグ２２０は転送トランジスタのドレインとなり、浮遊拡散領域として機能する半導体領域１０５に接続されている。半導体領域１０５は、絶縁体膜３００の下に位置するＮ型の低不純物濃度の不純物領域２０５と、コンタクトプラグ２２０の下に位置するＮ型の高不純物濃度の高濃度不純物部２１１とを含む。高濃度不純物部２１１は不純物領域２０５よりも不純物濃度が高い部分である。これにより半導体領域１０５とコンタクトプラグ２２０との接触抵抗を低減できる。
周辺回路ＰＲＣには第３絶縁体層３３０および第２絶縁体層３２０を貫通してコンタクトプラグ２４０が設けられている。コンタクトプラグ２４０はｎ型ＭＯＳトランジスタのソース・ドレインを構成するＮ型の半導体領域１０３上部に形成されたシリサイド領域２０１に接続されている。
第３絶縁体層３３０の上には、各々が複数のコンタクトプラグの各々に接続する複数の導電パターンを含む配線層２１０が設けられている。第３絶縁体層３３０、および配線層２１０の上には必要に応じて複数の配線層やカラーフィルタアレイやマイクロレンズアレイが形成されて表面照射型の撮像装置を構成することができる。このほかに、シリコン層１０１に対して複数の配線層とは反対側にカラーフィルタアレイやマイクロレンズアレイを設けて、裏面照射型の撮像装置を構成することもできる。
画素エリアＰＸＲに配された画素回路ＰＸＣのコンタクトプラグ２２０は絶縁体膜３００に設けられた孔２３０の中に設けられている。孔２３０をコンタクトホールと称することができる。孔２３０は第３絶縁体層３３０および第１絶縁体層３１０を貫通する。孔２３０の側面は絶縁体膜３００（第１絶縁体層３１０および第３絶縁体層３３０）で構成されている。
コンタクトプラグ２２０は、金属元素Ｍｅ１を主成分として含む金属部２２３を含む。金属部２２３は孔２３０の中に配されている。コンタクトプラグ２２０は、金属元素Ｍｅ１とは別の金属元素Ｍｅ２を含む導電体部２２１を含む。導電体部２２１は孔２３０の側面を成す絶縁体膜３００と金属部２２３との間に配されている。コンタクトプラグ２２０は、金属元素Ｍｅ１とは別の金属元素Ｍｅ２金属元素Ｍｅ２を含む導電体部２２２を含む。導電体部２２２は金属部２２３と半導体領域１０５との間に配されている。
導電体部２２２と半導体領域１０５との間には金属元素Ｍｅ２を金属成分として含むシリサイド領域２２７が配されている。なお、絶縁体膜３００（第１絶縁体層３１０）は半導体領域１０５に接している。
周辺エリアＰＲＲに配された周辺回路ＰＲＣのコンタクトプラグ２４０は絶縁体膜３００に設けられた孔２５０の中に設けられている。孔２５０をコンタクトホールと称することができる。孔２５０は第３絶縁体層３３０および第２絶縁体層３２０を貫通する。孔２３０の側面は絶縁体膜３００（第２絶縁体層３２０および第３絶縁体層３３０）で構成されている。
コンタクトプラグ２４０は、金属元素Ｍｅ１を主成分として含む金属部２４３を含む。金属部２４３は孔２５０の中に配されている。コンタクトプラグ２４０は、金属元素Ｍｅ１とは別の金属元素Ｍｅ２を含む導電体部２４１を含む。導電体部２４１は孔２５０の側面を成す絶縁体膜３００と金属部２４３との間に配されている。コンタクトプラグ２４０は、金属元素Ｍｅ１とは別の金属元素Ｍｅ２金属元素Ｍｅ２を含む導電体部２４２を含む。導電体部２４２は金属部２４３と半導体領域１０３との間に配されている。
導電体部２２１、２２２は絶縁体膜３００のうちの少なくとも第３絶縁体層３３０と金属部２２３、２４３との間に位置する。導電体部２２２と金属部２２３との境界は、第１絶縁体層３１０と第３絶縁体層３３０の境界よりもシリコン層１０１に近くすることが好ましい。そのため、導電体部２２１は金属部２２３と第１絶縁体層３１０との間に位置する部分を有しうる。また、導電体部２４２と金属部２４３との境界は、第２絶縁体層３２０と第３絶縁体層３３０の境界よりもシリコン層１０１に近くすることが好ましい。そのため、導電体部２２２は金属部２４３と第２絶縁体層３２０との間に位置する部分を有しうる。このようにすることで、導電体部２２２、２４２自体の抵抗によるコンタクトプラグ２２０、２４０の抵抗の増大を抑制できる。
導電体部２４２と半導体領域１０３との間には金属元素Ｍｅ２とは別の金属元素Ｍｅ３を金属成分として含むシリサイド領域２０１が配されている。なお、シリサイド領域２０１は絶縁体膜３００（第２絶縁体層３２０）と半導体領域１０３との間にも配されており、絶縁体膜３００（第２絶縁体層３２０）はシリサイド領域２０１に接している。
本例では金属元素Ｍｅ１はタングステン（Ｗ）であり、金属元素Ｍｅ２はチタン（Ｔｉ）であり、金属元素Ｍｅ３はコバルト（Ｃｏ）であるが、金属元素Ｍｅ３はコバルト（Ｃｏ）でなくニッケル（Ｎｉ）でもよい。金属元素Ｍｅ１はタングステン（Ｗ）の他、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）であってもよい。金属元素Ｍｅ２はチタン（Ｔｉ）の他、タンタル（Ｔａ）であってもよい。金属元素Ｍｅ３は、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、プラチナ（Ｐｔ）であってもよい。これらの候補から、金属元素Ｍｅ１と金属元素Ｍｅ２と金属元素Ｍｅ３とが互いに別々の元素であるように選択されればよい。なお、シリサイドとは、シリコン（Ｓｉ）と金属元素Ｍｅ３とを含む、金属化合物（金属珪化物）である。
コンタクトプラグ２２０、２４０、シリサイド領域２２７、２０１および半導体領域１０５、１０３の組成および元素濃度の分析にはＥＤＳ法またはＥＥＬＳ法を用いることができる。これらの分析によると、シリサイド領域２２７、２０１と半導体領域１０５、１０３との境界、シリサイド領域２２７、２０１と導電体部２２２、２４２との境界は明確でない場合がある。便宜的には、シリサイド領域２２７、２０１および半導体領域１０５、１０３を、シリコンの濃度が５．０原子％以上である領域と定義し、導電体部２２２、２４２をシリコンの濃度が５．０原子％未満である領域と定義して、両者を区別すればよい。また、便宜的には、シリサイド領域２２７、２０１および導電体部２２２、２４２を、金属元素Ｍｅ２、Ｍｅ３の濃度が５．０原子％以上である領域と定義すればよい。従って、シリサイド領域２２７、２０１は、シリコンと金属元素Ｍｅ２、Ｍｅ３のそれぞれの濃度が５．０原子％以上である領域として定義できる。シリサイド領域２２７、２０１における金属元素Ｍｅ２、Ｍｅ３の最高濃度は３０原子％以上となりうる。
導電体部２２１および導電体部２２２は金属部２２３よりも抵抗率が高い（導電率が低い）ことが好ましい。導電体部２４１および導電体部２４２は金属部２４３よりも抵抗率が高い（導電率が低い）ことが好ましい。例えば、成膜条件にもよるが、チタンはタングステンよりも５〜１５倍程度、抵抗率が高い。金属の窒化物や酸化物、炭化物などの一般的な金属化合物は同金属の単体よりも抵抗率が高いが、金属珪化物は同金属の単体よりも抵抗率が低くなる場合もあるし、高くなるもある。金属成分が同じである金属珪化物であっても組成によって抵抗率は大きく変わり得る。金属元素の典型的な組み合わせにおける抵抗率の高低関係としては、Ｗ＜ＴｉＳｉ＜ＣｏＳｉ＜Ｔｉ＜ＴｉＮ＜Ｓｉである。
金属元素Ｍｅ２の絶縁体膜３００（特に第３絶縁体層３３０）に対する拡散係数が、金属元素Ｍｅ１の絶縁体膜３００（特に第３絶縁体層３３０）に対する拡散係数よりも低いことが好ましい。このような拡散係数を満たす場合、金属元素Ｍｅ２を含む材料は、金属元素Ｍｅ１に対するバリアメタルとして機能しうる。
金属元素Ｍｅ２を含む導電体部２２１および導電体部２２２をバリアメタル部２３５と総称する。金属部２２３とバリアメタル部２３５とがコンタクトプラグ２２０を構成する。金属元素Ｍｅ２を含む導電体部２４１と導電体部２４２とをバリアメタル部２５５と総称する。金属部２４３とバリアメタル部２５５とがコンタクトプラグ２４０を構成する。なお、コンタクトプラグ２２０における金属部２２３の材料とバリアメタル部２３５の材料の組合せと、コンタクトプラグ２４０における金属部２４３の材料とバリアメタル部２５５の材料の組合せは異なっていてもよい。 図２（ｄ）は導電体部２２２、２４２の近傍の拡大図である。図２（ｄ）には、画素回路ＰＸＣのコンタクトプラグ２２０の導電体部２２２の厚さＴＢＡと、導電体部２２１の厚さＴＳＡを示している。また、図２（ｄ）には、周辺回路ＰＲＣのコンタクトプラグ２４０の導電体部２４２の厚さＴＢＢと導電体部２４１の厚さＴＳＢを示している。
ここで、画素回路ＰＸＣのコンタクトプラグ２２０の導電体部２２２の厚さＴＢＡはシリサイド領域２２７の厚さＴＢＣを含まない。また周辺回路ＰＲＣのコンタクトプラグ２４０の導電体部２４２の厚さＴＢＢはシリサイド領域２０１の厚さＴＢＤを含まない。
本実施形態では、導電体部２２２の厚さＴＢＡが導電体部２４２の厚さＴＢＢよりも厚い（ＴＢＡ＞ＴＢＢ）ことが特徴の１つである。厚さＴＢＡは金属部２２３とシリサイド領域２２７との距離と言い換えることもできる。厚さＴＢＢは金属部２４３とシリサイド領域２０１との距離と言い換えることもできる。
導電体部２２２の厚さＴＢＡを大きくすることで、コンタクトプラグ２２０の抵抗を高くしている。このことは、導電体部２２２が金属部２２３よりも抵抗率が高い場合の方が、そうでない場合よりも効果的である。これにより画素エリアＰＸＲにおけるコンタクトプラグ２２０の抵抗のばらつきを小さく抑制できる。画素エリアＰＸＲにおいては、画素回路ＰＸＣの電気的特性のばらつきが、画素信号のばらつきを生じ、画像ムラなどの画質を低下させる要因となる。よって、画素エリアＰＸＲでは、画素回路ＰＸＣ毎のコンタクトプラグ２２０の抵抗のばらつきを低減することが有効である。一方、導電体部２４２の厚さＴＢＢを小さくすることで、周辺エリアＰＲＲにおけるコンタクトプラグ２４０の抵抗を低くしている。このことは、導電体部２４２が金属部２４３よりも抵抗率が高い場合の方が、そうでない場合より効果的である。これにより周辺回路ＰＲＣの動作を高速化できる。このようにして、画素エリアＰＸＣと周辺エリアＰＲＣとでコンタクトプラグ２２０、２４０の電気的特性を最適化できる。なお、コンタクトプラグ２２０、２４０の電気的特性には、コンタクトプラグ２２０、２４０と半導体領域１０５、１０３との接触抵抗も含まれる。
シリサイド領域２２７は導電体部２２２よりも抵抗率が高くなりうる。そこで、シリサイド領域２２７の厚さＴＢＣは、導電体部２２２の厚さＴＢＡよりも小さいことが好ましい（ＴＢＣ＜ＴＢＡ）。シリサイド領域２２７をできるだけ薄くすることで、シリサイド領域２２７自体の抵抗による、コンタクトプラグ２２０の接触抵抗の増大を抑制できる。シリサイド領域２２７はその組成によって抵抗が変わりやすいうえ、形成時にその組成を制御するのが難しい。そこで、シリサイド領域２２７厚さをできるだけ小さくすることでシリサイド領域２２７の組成のばらつきによる接触抵抗のばらつきを小さくできる。また、シリサイド領域２２７を薄くすることで、シリサイド領域２２７中の金属元素Ｍｅ２が半導体領域１０５中に拡散しリーク電流や白キズの原因となることを抑制できる。
また、金属部２２３の抵抗を低くしたり、コンタクトプラグ２２０の幅を小さくする上で、導電体部２２１の厚さＴＳＡは導電体部２４１の厚さＴＳＢよりも小さい（ＴＳＡ＜ＴＳＢ）ことも好ましい。また、接触抵抗の低減の観点から画素回路ＰＸＣのコンタクトプラグ２２０の導電体部２２２の厚さＴＢＡは、導電体部２２１の厚さＴＳＡよりも厚いことが好ましい（ＴＢＡ＞ＴＳＡ）。コンタクトプラグ２４０自体の抵抗の低減の観点では、周辺回路ＰＲＣのコンタクトプラグ２４０の導電体部２４１の厚さＴＳＢは導電体部２４２の厚さＴＢＢよりも薄いか、厚さＴＢＢと等しいことが好ましい（ＴＳＢ≦ＴＢＢ）。
これらを踏まえると、導電体部２２１の厚さＴＳＡに対する導電体部２２２の厚さＴＢＡの比が、導電体部２４１の厚さＴＳＢに対する導電体部ＴＢＢの厚さの比よりも大きいこと（ＴＢＡ／ＴＳＡ＞ＴＢＢ／ＴＳＢ）が好ましい。
導電体部２２２は金属元素Ｍｅ２の単体または合金からなる金属層２２８と、金属元素Ｍｅ２の化合物からなる金属化合物層２２９との積層構造を有することができる。金属層２２８がシリサイド領域２２７に連続して配され、金属化合物層２２９が金属層２２８と金属部２２３との間に配される。金属化合物層２２９に含まれる金属元素Ｍｅ２の化合物とは窒化物や炭化物、酸化物が典型的であり、窒化物がより典型的である。金属元素Ｍｅ２がチタン（Ｔｉ）である本例では、金属層２２８はチタン（Ｔｉ）層であり、金属化合物層２２９は窒化チタン（ＴｉＮ）層である。
導電体部２４２も導電体部２２２と同様に、金属元素Ｍｅ２の単体からなる金属層と、金属元素Ｍｅ２の化合物からなる金属化合物層との積層構造を有することができるが、図２（ｄ）では、導電体部２４２の積層構造を省略している。導電体部２４２でも金属層がシリサイド領域２０１に連続して配され、金属化合物層が金属層と金属部２２３との間に配されうる。
金属層２２８における金属元素Ｍｅ２の濃度は、金属化合物層２２９における金属元素Ｍｅ２の濃度、および、導電体部２４２の金属層における金属元素Ｍｅ２の濃度の少なくとも一方よりも高くなりうる。金属層２２８における金属元素Ｍｅ２の濃度は、シリサイド領域２２７よりも高くなりうる。金属層２２８の厚さＴＢＤが、シリサイド領域２２７の厚さＴＢＣよりも大きいことが好ましい（ＴＢＤ＞ＴＢＣ）。金属化合物層２２９の厚さＴＢＥが、シリサイド領域２２７の厚さＴＢＣよりも大きいことが好ましい（ＴＢＥ＞ＴＢＣ）。金属化合物層２２９の厚さＴＢＥが金属層２２８の厚さＴＢＤよりも高くなくてもよい（ＴＢＤ≧ＴＢＥ）。
コンタクトの電気特性を最適化するための厚さの好ましい大小関係として、例えばＴＢＡ＞ＴＢＤ≧ＴＢＥ＞ＴＳＢ≧ＴＢＢ＞ＴＳＡ＞ＴＢＣである。コンタクトの電気特性を最適化するための厚さの範囲を説明する。厚さＴＢＡは例えば１０ｎｍ以上、好ましくは３０ｎｍ以上であり、１２０ｎｍ以下、好ましくは６０ｎｍ以下である。厚さＴＢＢは例えば５ｎｍ以上、好ましくは１０ｎｍ以上であり、４０ｎｍ以下、好ましくは２０ｎｍ以下である。また、厚さＴＢＣは例えば１〜１０ｎｍ、厚さＴＢＤは例えば１０〜６０ｎｍ、厚さＴＢＥは例えば１０〜６０ｎｍである。厚さＴＳＡは例えば１ｎｍ以上であり、２０ｎｍ以下であり、厚さＴＳＢは例えば５ｎｍ以上、好ましくは１０ｎｍ以上であり、４０ｎｍ以下、好ましくは２０ｎｍ以下である。
以上説明した形態の少なくとも一部を採用することで画素エリアＰＸＲにおけるコンタクトプラグ２２０の接触抵抗および、周辺エリアＰＲＲにおけるコンタクトプラグ２４０の接触抵抗の低減が可能になる。その結果、画素回路における信号読みだし速度や、周辺回路の動作速度を向上することができる。
特に、画素エリアＰＸＲのコンタクトプラグ２２０における導電体部２２２の厚さＴＢＡを周辺エリアＰＲＲのコンタクトプラグ２２０における導電体部２４２の厚さＴＢＢより大きくする。こうすることで画素回路ＰＸＣのコンタクト部の電気特性と周辺回路ＰＲＲのコンタクト部の電気特性の両方を向上することが可能となる。
例えば、画素エリアＰＸＲの接触抵抗は、コンタクトプラグ２２０の接触部分におけるシリサイド領域２２７の厚さおよび、シリサイド領域２２７の下の半導体領域１０５の不純物濃度の影響が支配的となる。この為、画素回路ＰＸＣのコンタクトプラグ２２０の導電体部２２２が厚いことで、接触抵抗を下げるのに十分なシリサイド領域２２７を形成できる。
画素エリアＰＸＲの光電変換部ＰＤへの金属汚染はリーク電流の増大など、画質の劣化を引き起こす原因となる。よって、光電変換部ＰＤへの金属汚染を抑制するため、画素エリアＰＸＲでは転送トランジスタのドレインの半導体領域１０５のうち、コンタクトプラグ２２０の導電体部２２２との接触部分のみをシリサイド化する構造が望ましい。ここで、半導体領域１０５上の全体にシリサイド領域を形成しないことで、金属汚染源を減らすと共に、シリサイド領域２２７の形成時やその後の熱処理における光電変換部ＰＤへの高融点金属の拡散を抑制することが可能となる。そして、コンタクトプラグ２２０の導電体部２２２が厚いことで、金属部２２３から半導体領域１０５への金属元素Ｍｅ１の拡散を抑制できる。
一方、周辺エリアＰＲＲは周辺回路ＰＸＣの高速化の為、半導体領域１０３上にシリサイド領域２０１が形成される。ここで、周辺エリアＰＲＲのコンタクトプラグ２４０はシリサイド領域２０１上に形成される。その為、コンタクトプラグ２４０の導電体部２４２の厚さＴＢＢは、接触抵抗自体がそれほど高くないため、導電体部２４２の厚さを小さくすることが可能となる。また、導電体部２４１、２４２は金属部２４３より高抵抗率でありうる。そのため、コンタクトプラグ２４０の接触抵抗が十分低い場合、導電体部２４１、２４２の厚さＴＳＢ，ＴＢＢを極力小さくする方が金属部２４３の幅を大きくでき、コンタクトプラグ２２０の抵抗を小さくすることができる。
以上説明したコンタクトプラグ２２０と同様の構成は、図２（ａ）に示した画素エリアＰＸＲのいずれのコンタクトプラグＣＰにも適用可能である。また、コンタクトプラグ２４０は、図２に示した周辺エリアＰＲＲのいずれのコンタクトプラグＣＰにも適用可能である。なお、ゲート電極ＧＡＴＥ上のコンタクトプラグＣＰについては、ゲート電極が多結晶シリコン層を有し、多結晶シリコン層の上にシリサイド領域２２７、２０１と同様のシリサイド領域を有する場合に適用可能である。ただし、単結晶シリコン層であるシリコン層１０１に接続するコンタクトプラグＣＰに接続されるコンタクトプラグＣＰの方が本実施形態による有利な効果は大きくなる。
なお、コンタクトプラグ２２０に代表される画素エリアＰＸＲの何れかのコンタクトプラグの幅は、コンタクトプラグ２４０に代表される周辺エリアＰＲＲの何れかのコンタクトプラグの幅と異なっていてもよい。特に、画素エリアＰＸＲの何れかのコンタクトプラグ（例えばコンタクトプラグ２２０）の幅は、周辺エリアＰＲＲの何れかのコンタクトプラグ（例えばコンタクトプラグ２４０）の幅よりも小さいことが好ましい。画素エリアＰＸＲのコンタクトプラグの幅を小さくすることで、画素回路ＰＸＣの微細化を進めて画素数の向上やチップサイズの縮小を図ることができる。周辺エリアＰＲＲのコンタクトプラグの幅を大きくすることで、コンタクトプラグの抵抗を小さくして、周辺回路ＰＲＣの動作を高速化できる。コンタクトプラグの幅は、当該コンタクトプラグが設けられたコンタクトホールの幅にほぼ一致する。よって、コンタクトプラグ２２０の幅をコンタクトプラグ２４０の幅よりも小さくすることは、孔２３０の幅を孔２５０の幅よりも小さくすることと実質的に同じである。
以上説明したように、
＜半導体装置の製造方法＞
半導体装置の製造方法を図３、４を参照して説明する。図３、４では半導体装置の製造方法の工程ｘ（ｘ＝ａ〜ｉ）を順に示しており、図３、４の工程ｘを図面の枝番（ｘ−１）で示しており、要部の拡大図を図面の枝番（ｘ−２）で示している。
以下の説明において、ＣＶＤ法とは化学気相成長法であり、熱ＣＶＤ法やプラズマＣＶＤ法が含まれる。なお、ＬＰＣＶＤ法やＭＯＣＶＤ法、メタルＣＶＤ法は熱ＣＶＤ法の一種である。ＨＤＰＣＶＤ法はプラズマＣＶＤ法の一種である。ＰＶＤ法とは物理気相成長法であり、スパッタ法や蒸着法が含まれる。
図３（ａ−１）、（ａ−２）に示す工程ａにおいて、シリコン層１０１に素子分離領域１０２を形成し、画素エリアＰＸＲに、転送トランジスタのソースとなる半導体領域１０４を形成する。さらに、シリコン層１０１の上にゲート絶縁膜１１１、ゲート電極１２１を形成する。そして、転送トランジスタのドレインとなる半導体領域１０５を形成する。なお、工程ａでは半導体領域１０５のうちの不純物領域２０５（図３（ａ−２）参照）をゲート電極１２１に対して自己整合的に形成する。また、工程ａではゲート電極１２１の形成後に光電変換部ＰＤを埋め込み型フォトダイオードにするために半導体領域１０４とシリコン層１０１の表面との間にＰ型の不純物領域を形成することができる。また、周辺エリアＰＲＲに、周辺トランジスタのゲート絶縁膜１１０、ゲート電極１２０をこの順で形成する。
次に、画素トランジスタ（転送トランジスタ）を覆う第１絶縁体層３１０を熱ＣＶＤ法やプラズマＣＶＤ法を用いて形成する。ここで、第１絶縁体層３１０はシリコン層の受光面に対する反射防止層として機能させてもよく、酸化シリコン層や窒化シリコン層の単層構造あるいは積層構造を取ることができる。
第１絶縁体層３１０は画素エリアＰＸＲにおいてレジストマスクで覆われた状態で、周辺エリアＰＲＲ上の絶縁膜をエッチング技術により選択的に異方性エッチングされて、画素エリアＰＸＲに残されている。このエッチングによって、第１絶縁体層３１０を形成するための絶縁体から、周辺トランジスタのサイドウォールスペーサ１２２が形成されている。そして、サイドウォールスペーサ１２２を用いて周辺トランジスタのソース・ドレインとなる半導体領域１０３を形成する。
次に、ＣＶＤ法やＰＶＤ法を用いて周辺トランジスタのソース・ドレインとなる半導体領域１０３、ゲート電極１２０上に高融点金属膜としてコバルトを、また高融点金属膜の酸化防止膜として窒化チタンを積層する。そして、熱処理をすることによりソース・ドレインとなる半導体領域１０３やゲート電極１２０表面を高融点金属膜と反応させシリサイド領域２０１を形成する。ここで高融点金属膜としてコバルト以外にチタン、ニッケル、タングステン、モリブデン、タンタル、クロム、パラジウム、プラチナ等を用いることも出来る。また、酸化防止膜として窒化チタン以外に、ニッケル、チタン等を用いることも出来る。
シリサイド領域２０１を形成後、周辺トランジスタを覆う第２絶縁体層３２０を熱ＣＶＤ法やプラズマＣＶＤ法を用いて形成する。その後、シリコン層１０１上に例えば酸化シリコン、あるいは、ボロン、リンを含んだケイ酸塩ガラス等で構成された第３絶縁体層３３０を形成する。第３絶縁体層３３０をリフロー法やエッチバック法、ＣＭＰ法などを単独あるいは併用して用いて第３絶縁体層３３０を平坦化する。
以上のようにフロントエンドプロセスを経て、シリコン層１０１と絶縁体膜３００とシリサイド領域２０１とを有する部材（ウエハ）を用意する。
次に図３（ｂ−１）、（ｂ−２）に示す工程ｂにおいて、画素エリアＰＸＲにフォトリソグラフィー技術および、エッチング技術を用いて、コンタクトホールとしての孔２３０を形成する。孔２３０の形成にあたって、第１絶縁層３１０は第３絶縁層３３０のエッチング時のエッチングストッパとして用いられる。
図３（ｂ−２）に示すように、孔２３０の形成後、孔２３０を介して不純物領域２０５の孔２３０の下に位置する部分に不純物注入を行う。これにより、半導体領域１０５の絶縁体膜３００の下に位置する部分である不純物領域２０５より不純物濃度が高い部分である高濃度不純物部２１１を形成する。高濃度不純物部２１１は孔２３０に対して自己整合的に形成されることになる。これにより、コンタクトプラグ２２０の下における半導体領域１０５の不純物濃度を高め、画素回路ＰＸＣの接触抵抗の低抵抗化を図ることが可能になる。
図３（ｃ−１）、（ｃ−２）に示す工程ｃにおいて、孔２３０の底および第３絶縁体層３３０上に、バリアメタル材料としての金属元素Ｍｅ２を含有する導電体膜２２４をスパッタ法や蒸着法などのＰＶＤ法を用いて形成する。導電体膜２２４をＰＶＤ法を用いて孔２３０の中に形成することは、主に孔２３０の底面の上に導電体膜２２４を成膜して導電体部２２２を形成することを目的としている。すなわち、ＰＶＤ法は堆積の異方性がＣＶＤ法に比べて高いため、導電体膜２２４は孔２３０の側面上よりも底面上に厚く堆積しうる。孔２３０の底面上の導電体膜２２４の厚さは１０〜１００ｎｍ、好ましくは１０ｎｍ〜６０ｎｍでありうる。なお、導電体膜２２４は孔２３０の中だけでなく、絶縁体膜３００の上面の上にも成膜される。絶縁体膜３００の上面の上で導電体膜２２４が１０〜１００ｎｍ程度の厚さに形成されれば、孔２３０の底面上でも導電体膜２２４は十分な厚さを有することができる。ＰＶＤ法を用いることで、孔２３０の側面上には導電体膜２２４がほとんど堆積しないようにすることができるが、孔２３０の側面上に、孔２３０の底面上の導電体膜２２４よりも薄い導電体膜を形成することも出来る。図３（ｃ−２）に示すように、導電体膜２２４は金属元素Ｍｅ２の単体または合金からなる金属層２２４１と、金属元素Ｍｅ２の化合物である金属化合物層２２４２との積層膜でありうる。ただし、導電体膜２２４は金属層２２４１の単層膜、あるいは、金属化合物層２２４２の単層膜であってもよい。導電体膜２２４の金属層２２４１が半導体領域１０５（高濃度不純物部２１１）に接触する。金属層２２４１の上に金属化合物層２２４２が形成される。本例では金属層２２４１が１０〜６０ｎｍ程度の厚さのチタン層であり、金属化合物層２２４２が１０〜４０ｎｍ程度の厚さの窒化チタン層である。
図３（ｄ−１）、（ｄ−２）に示す工程ｄにおいて、バリアメタル材料としての金属元素Ｍｅ２を含有する含有する導電体膜２２５を、熱ＣＶＤ法やプラズマＣＶＤ法、ＭＯＣＶＤ法などのＣＶＤ法を用いて、孔２３０内であって導電体膜２２４上に形成する。導電体膜２２５をＣＶＤ法を用いて孔２３０の中に形成することは、主に孔２３０の側面の上に導電体膜２２５を成膜して、導電体部２２１を形成することを目的としている。工程ｃにおいて、導電体膜２２４をＣＶＤ法で厚く形成することで底面上に厚く形成できるが、孔２３０の側面上にも厚く形成されてしまう。孔２３０の側面上にも厚く形成されるとコンタクトプラグ２２０の抵抗が高くなってしまう。そこで、孔２３０の側面上に必要なバリアメタル材料をＣＶＤ法を用いて成膜することで、孔２３０の底面上の導電体膜２２４ほど厚くならない程度に適切な厚さで形成できる。孔２３０の側面上の導電体膜２２５の厚さは１〜１００ｎｍ、好ましくは５ｎｍ〜３０ｎｍでありうる。導電体膜２２５をチタン層を含むように形成し、チタン層を窒化することにより、窒化チタン層を形成することも可能である。
工程ｃの最中、工程ｄの最中、あるいは工程ｃと工程ｄとの間、および、工程ｄの後の少なくともいずれかのタイミングで、熱処理を行う。この熱処理では導電体膜２２４に含まれる金属元素Ｍｅ２とシリコン層１０１（半導体領域１０５、高濃度不純物部２１１）とを反応（シリサイド化）させて、シリサイド領域２２７を形成する。ここで、ここで、シリサイド化の為の熱処理は例えば４００℃〜７００℃であり、周辺エリアＰＲＲのシリサイド領域２０１の耐熱温度以下に設定することが望ましい。本例では、ＣＶＤ法による導電体膜２２５の成膜時の、ウエハの加熱によってシリサイド化を同時に行っている。
シリサイド領域２２７の金属元素Ｍｅ２は主に導電体膜２２４のうち半導体領域１０５に接触する層（金属層２２４１）から供給される。よって、導電体膜２２４の一部（金属層２２４１の一部）の一部がシリサイド領域２２７へと変化する。孔２３０上の導電体膜２２４は十分に厚く形成されているため、シリサイド領域２２７が形成されても、金属層２２４１の残りが金属層２２８として残る。金属化合物層２２４２も全部か大部分が残る。工程ｄで形成された導電体膜２２５のうちの孔２３０の底面上の部分２２５１と、工程ｃで形成された金属化合物層２２４２とが、導電体部２２２の金属化合物層２２９となる。本例では、チタン層である金属層２２４１中のチタン（Ｔｉ）がシリコン層１０１中のシリコン（Ｓｉ）と反応して、チタンシリサイド（ＴｉＳｉ）が形成される。シリコン層１０１のうち、シリサイド化するシリコン（Ｓｉ）は孔２３０の下に位置する高濃度不純物部２１１から供給される。このとき、高濃度不純物部２１１に含まれるリン（Ｐ）等の不純物がシリサイド領域２２７にも含まれうる。絶縁体膜３００に覆われた不純物領域２０５は孔２３０の近傍を除いてシリサイド化しない。
図３（ｅ−１）、（ｅ−２）に示す工程ｅにおいて、孔２３０内および導電体膜２２５上にタングステン等の金属元素Ｍｅ１を含有する金属膜２２６を形成する。金属膜２２６のうち孔２３０の中に位置する部分が金属部２２３である。
図３（ｆ−１）、（ｆ−２）に示す工程ｆにおいて、ＣＭＰ法などにより、絶縁体膜３００の上面上の余分な金属膜２２６を除去することで、金属部２２３を有するコンタクトプラグ２２０を形成する。
そして、図４（ｇ−１）、（ｇ−２）に示す工程ｇにおいて、周辺エリアＰＲＲにフォトリソグラフィー技術および、エッチング技術を用いてコンタクタクトホールとしての孔２５０を形成する。孔２５０の形成にあたって、第２絶縁層３２０は第３絶縁層３３０のエッチング時のエッチングストッパとして用いられる。
次に図４（ｈ−１）、（ｈ−２）に示す工程ｈにおいて、周辺エリアＰＲＲの孔２５０内および第３絶縁体層３３０上にチタン層や窒化チタン層の単層膜あるいはこれらの層の積層膜である導電体膜２４５をＣＶＤ法やＰＶＤ法を用いて形成する。例えば、孔２５０の底面上、および第３絶縁体層３３０上に導電体部２４２および２４５としてチタン層および窒化チタン層を含む導電体膜２４５ＣＶＤ法を用いて形成する。ここで、孔２５０の底面上に形成された導電体部２４２はシリサイド領域２０１と接している。ここで、導電体膜２４５のうち、孔２５０の側面上に形成された部分である導電体部２４１の厚さと、導電体膜２４５のうち孔２５０導電体部に形成された部分である導電体部２４２の厚さは同等とすることが可能である。また、導電体部２４２、２４１、２４５中の未反応のチタンを窒化することにより、窒化チタンとすることも可能である。また、ＰＶＤ法により孔２５０導電体部にチタンを形成し、その後ＣＶＤ法やＭＯＣＶＤ法を用いて孔２５０の導電体部および孔２５０の側面に窒化チタンを形成することも出来る。ここで、厚さＴＢＢに対応する、孔２５０の底面上の導電体膜２４５の厚さは例えば５ｎｍ〜２０ｎｍである。厚さＴＳＢに対応する、孔２５０の側面上の導電体膜２４５の厚さも例えば５ｎｍ〜２０ｎｍである。
その後、図４（ｉ−１）、（ｉ−２）に示す工程ｉにおいて、周辺エリアＰＲＲの孔２５０内および導電体膜２４５上にタングステン等の金属元素Ｍｅ１を含有する金属膜２４６を形成する。金属膜２４６のうち孔２５０の中に位置する部分が金属部２４３である。
その後、図４（ｊ−１）、（ｊ−２）に示す工程ｊにおいて、ＣＭＰ法などにより、絶縁体膜３００の上面上の余分な金属膜２４６を除去することで、金属部２４３を有するコンタクトプラグ２４０を形成する。ここでコンタクトプラグ２４０の接触抵抗は、コンタクトプラグ２４０の導電体部２４２がシリサイド領域２０１と接している為、画素エリアＰＸＲと比較して、コンタクトプラグ２４０の導電体部２４２の厚さＴＢＢを大きくする必要がない。そのため、導電体部２４１、２４２を薄くできる。ここで、タングステン等からなる金属部２４３はチタンや窒化チタンからなる導電体部２４１、２４２より抵抗率を低くできる。シリサイド領域２０１とコンタクトプラグ２４０との接触抵抗が問題にならなければ、導電体部２４２の厚さＴＢＢは小さいほうが接触抵抗を下げることが可能になる。
その後、配線層２１０を形成する工程、カラーフィルタやマイクロレンズなどの光学素子を形成する工程、ウエハをダイシングしてチップにする工程、チップをパッケージングする工程などを経て半導体装置ＡＰが完成する。
このように、孔２３０の中に導電体膜２２４、２２５を成膜することで上述したＴＢＢ＜ＴＢＡの関係を好適に満たすことができる。孔２３０の底面上の導電体膜２２４と導電体膜２２５の厚さの和が、孔２５０の底面上の導電体膜２４５の厚さよりも大きいことが好ましい。ＰＶＤ法を用いて導電体膜２２４を形成することで、これを容易に実現している。孔２３０の底面上の導電体膜２２４と導電体膜２２５の厚さの和が、導電体膜２２５の厚さ以下であると、ＴＢＢ＜ＴＢＡの関係を満たさなくなる可能性が高い。これは、次のように説明できる。導電体膜２２４と導電体膜２２５の金属元素Ｍｅ２がシリサイド領域２２７に取り込まれる分だけ、導電体部２２２の厚さＴＢＡが小さくなる。一方、導電体膜２４５の金属元素Ｍｅ２は既にあるシリサイド領域２０１にほとんど取り込まれないため、導電体部２２２の厚さＴＢＢは導電体膜２４５の厚さからほとんど変化しない。そのため、孔２３０と孔２５０とに同じ厚さの導電体膜を成膜するだけでは、ＴＢＢ＞ＴＢＡの関係を満たす可能性の方が高くなるのである。
半導体装置の製造方法の変形例を説明する。本実施形態では、導電体部２２２を成す導電体膜２２４をＰＶＤ法とＣＶＤ法の一方で形成し、導電体膜２２５をＰＶＤ法とＣＶＤ法の他方で形成すればよい。工程ｃと工程ｄの順番を逆にして、半導体領域１０５に接する導電体膜２２５をＣＶＤ法で形成した後に、ＰＶＤ法で導電体膜２２４を形成することもできる。しかしながら、ＰＶＤ法で形成した導電体膜２２４の方がＣＶＤ法で形成した導電体膜２２５よりもシリサイド領域２２７の異常成長が生じにくい。そのため、ＣＶＤ法で導電体膜２２５を形成するよりも先にＰＶＤ法で導電体膜２２４を形成することが好ましい。シリサイド領域２２７異常成長を低減することにより、コンタクトプラグ２２０に起因するリーク電流や接触抵抗のばらつきを抑制できる。
工程ｃにおける金属層２２４１と金属化合物層２２４２との形成順を逆にして、半導体領域１０５に接する金属化合物層２２４２を形成した後に、金属層２２４１を形成することもできる。しかしながら、金属層２２４１の方が金属化合物層２２４２よりもシリサイド領域２２７が適切に成長する。そのため、金属化合物層２２４２を形成するよりも先に金属層２２４１を形成することが好ましい。
コンタクトプラグ２２０を形成（工程ｂ〜ｆ）した後にコンタクトプラグ２４０を形成（工程ｇ〜ｊ）したが、コンタクトプラグ２４０を形成した後にコンタクトプラグ２２０を形成してもよい。しかしながら、シリサイド領域２２７を形成するための加熱処理はコンタクトプラグ２４０の形成前に行うことが、薄い導電体部２４２を介した金属元素Ｍｅ１、Ｍｅ２、Ｍｅ３の拡散を抑制する上で好ましい。よって、コンタクトプラグ２２０を形成（工程ｂ〜ｆ）した後にコンタクトプラグ２４０を形成（工程ｇ〜ｊ）する方が好ましい。
また、コンタクトプラグ２２０の一部とコンタクトプラグ２４０の一部とを同時に形成してもよい。孔２３０と孔２５０の双方が、コンタクトプラグ２２０の金属部２２３とコンタクトプラグ２４０の金属部２４３の双方の形成前に形成されていることになる。例えば、導電体部２２２と導電体部２４２とを別々に形成した後に、金属部２２３と金属部２４３とを同時に形成してもよい。また、導電体膜２２４の形成とは別の工程で、導電体膜２２５と導電体膜２４５とを同時に形成してもよい。このとき、孔２３０、２５０に不要な導電材料が残ることを抑制するために、孔２３０と孔２５０の一方をマスクで塞いだり、孔２３０、２５０の中の不要な導電材料を除去したりする必要がある。上述したように、コンタクトプラグ２２０の形成後に孔２５０を形成するか、コンタクトプラグ２４０の形成後に孔２３０を形成するかのいずれかの製造方法を採用することが好ましい。これにより、孔２３０、２５０に不要な導電材料が入り込むことを簡単に抑制することができる。
図１（ａ）を用いて半導体装置ＡＰの画素ユニットＵＮＴ以外の構成について説明する。周辺回路ＰＲＣは、複数の画素ユニットＵＮＴを駆動するための垂直駆動回路ＶＤＣと、複数の画素回路から得られた信号を処理する信号処理回路ＳＰＣと、信号処理回路ＳＰＣで処理された信号を順次出力するための水平走査回路ＨＳＣと、を含みうる。また、周辺回路ＰＲＣは、信号処理回路ＳＰＣで生成された信号を出力する出力回路ＯＰＣを含みうる。周辺回路ＰＲＣは、垂直駆動回路ＶＤＣ、信号処理回路ＳＰＣ、水平走査回路ＨＳＣを制御するための制御回路ＣＣを含みうる。
信号処理回路ＳＰＣはＣＤＳ（相関二重サンプリング）回路や増幅回路、ＡＤ（アナログデジタル）変換回路を含むことができる。制御回路ＣＣはタイミングジェネレーターを含むことができる。垂直駆動回路ＶＤＣと水平走査回路ＨＳＣはシフトレジスタやアドレスデコーダを含むことができる。出力回路ＯＰＣはＬＶＤＳドライバを含むことができる。
周辺回路ＰＲＣは、半導体チップＩＣにおいて、画素ユニットＵＮＴの周辺に位置する周辺エリアＰＲＲに配置されうる。上述したシリサイド領域２０１とコンタクトプラグ２４０が設けられた周辺トランジスタは、これらの周辺回路ＰＲＣのいずれの回路のトランジスタにも適用が可能である。だたし、垂直駆動回路ＶＤＣや信号処理回路ＳＰＣ、水平走査回路ＨＳＣ、制御回路ＣＣ、出力回路ＯＰＣの少なくとも一部は、複数の画素回路を有する半導体チップとは別の半導体チップに設けることもできる。当該別の半導体チップと複数の画素回路を有する半導体チップとを積層することもできる。
図１（ｂ）に示した撮像システムＳＹＳは、カメラや撮影機能を有する情報端末などの電子機器でありうる。また、撮像システムＳＹＳは、車両や船舶、飛行体などの輸送機器でありうる。輸送機器としての撮像システムＳＹＳは、半導体装置ＡＰを輸送するものや、撮影機能により運転（操縦）の補助および／または自動化を行うものに好適である。
半導体装置ＡＰは半導体チップＩＣだけでなく、さらに半導体チップＩＣを収容するパッケージＰＫＧをさらに備えることもできる。パッケージＰＫＧは、半導体チップＩＣが固定された基体と、半導体チップＩＣに対向するガラス等の蓋体と、基体に設けられた端子と半導体チップＩＣに設けられた端子とを接続するボンディングワイヤやバンプ等の接続部材と、を含みうる。
光学系ＯＵは半導体装置ＡＰに結像するものであり、例えばレンズやシャッター、ミラーである。制御装置ＣＵは半導体装置ＡＰを制御するものであり、例えばＡＳＩＣなどの半導体装置である。処理装置ＰＵは半導体装置ＡＰから出力された信号を処理するものであり、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成するための、ＣＰＵやＡＳＩＣなどの半導体装置である。表示装置ＤＵは半導体装置ＡＰで得られた画像を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置ＭＵは、半導体装置ＡＰで得られた画像を記憶する半導体装置や磁気装置であり、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。
以上、説明した半導体装置ＡＰに関する実施形態は、本発明の思想を逸脱しない範囲において適宜変更が可能である。アナログ回路とデジタル回路を混載した半導体装置など、複数のコンタクトプラグの電気特性を異ならせることが適切な半導体装置であれば、本発明が適用される半導体装置ＡＰは光電変換装置に限らない。
１０１ シリコン層
１０３、１０５ 半導体領域
２３０、２５０ 孔
３００ 絶縁体膜
２２３、２４３ 金属部
２２２、２４２ 導電体部
２１１、２０１ シリサイド領域

Claims (20)

  1. 第１半導体領域および第２半導体領域を有するシリコン層と、
    前記シリコン層の上に配され、前記第１半導体領域の上に位置する第１孔および前記第２半導体領域の上に位置する第２孔を有する絶縁体膜と、
    前記第１孔の中に配された第１金属元素を含む第１金属部と、
    前記第１金属部と前記第１半導体領域との間に配され、前記第１金属元素とは別の第２金属元素を含有する第１導電体部と、
    前記第１導電体部と前記第１半導体領域との間に配され、前記第２金属元素を含有する第１シリサイド領域と、
    前記第２孔の中に配された前記第１金属元素を含む第２金属部と、
    前記第２金属部と前記第２半導体領域との間に配され、前記第２金属元素を含有する第２導電体部と、
    前記第２導電体部と前記第２半導体領域との間に配され、前記第１金属元素および前記第２金属元素とは別の第３金属元素を含有する第２シリサイド領域と、を備え、
    前記第１導電体部の厚さは、前記第１シリサイド領域の厚さ、および、前記第２導電体部の厚さよりも大きいことを特徴とする半導体装置。
  2. 前記第１導電体部の抵抗率は前記第１金属部の抵抗率よりも大きく、前記第２導電体部の抵抗率は前記第２金属部の抵抗率よりも大きい、請求項１に記載の半導体装置。
  3. 前記第１金属部と前記絶縁体膜との間には、前記第１金属部に含まれる金属元素とは別の金属元素を含有する第３導電体部が配されており、
    前記第２金属部と前記絶縁体膜との間には、前記第２金属部に含まれる金属元素とは別の金属元素を含有する第４導電体部が配されており、
    前記第３導電体部の厚さに対する前記第１導電体部の厚さの比が、前記第４導電体部の厚さに対する前記第２導電体部の厚さの比よりも大きい、請求項１または２に記載の半導体装置。
  4. 前記第１金属部と前記絶縁体膜との間には、前記第１金属部に含まれる金属元素とは別の金属元素を含有する第３導電体部が配されており、
    前記第２金属部と前記絶縁体膜との間には、前記第２金属部に含まれる金属元素とは別の金属元素を含有する第４導電体部が配されており、
    前記第３導電体部の厚さは前記第４導電体部の厚さよりも小さい、請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記第１導電体部は、前記第２金属元素を含有する第１金属層と、前記第１金属層と前記第１金属部との間に配された第１金属化合物層と、を有し、
    前記第１金属層の厚さが、前記第１金属化合物層の厚さ、および、前記第２導電体部の前記厚さの少なくとも一方よりも大きい、請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記第１金属元素はタングステンであり、前記第２金属元素はチタンであり、前記第３金属元素はコバルトまたはニッケルである、請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 第１半導体領域および第２半導体領域を有するシリコン層と、
    前記シリコン層の上に配され、前記第１半導体領域の上に位置する第１孔および前記第２半導体領域の上に位置する第２孔を有する絶縁体膜と、
    前記第１孔の中に配された第１コンタクトプラグと、
    前記第２孔の中に配された第２コンタクトプラグと、
    前記第１コンタクトプラグと前記第１半導体領域との間に配された第１シリサイド領域と、
    前記第２コンタクトプラグと前記第２半導体領域との間、および、前記絶縁体膜と前記第２半導体領域との間に配された第２シリサイド領域と、を備える半導体装置であって、
    前記第１コンタクトプラグは、第１金属部と第１バリアメタル部とを有し、
    前記第２コンタクトプラグは、第２金属部と第２バリアメタル部とを有し、
    前記第１バリアメタル部うちで前記第１金属部と前記第１シリサイド領域との間に位置する第１部分の厚さは、前記第１シリサイド領域の厚さ、および、前記第２バリアメタル部のうちで前記第２金属部と前記第２シリサイド領域との間に位置する第２部分の厚さよりも大きいことを特徴とする半導体装置。
  8. 前記第１バリアメタル部のうちで前記第１金属部と前記絶縁体膜との間に位置する第３部分の厚さは、前記第２バリアメタル部のうちで前記第２金属部と前記絶縁体膜との間に位置する第４部分の厚さよりも小さい、請求項７に記載の半導体装置。
  9. 前記第１バリアメタル部のうちで前記第１金属部と前記絶縁体膜との間に位置する第３部分の厚さに対する前記第１部分の厚さの比が、前記第２バリアメタル部のうちで前記第２金属部と前記絶縁体膜との間に位置する第４部分の厚さに対する前記第２部分の比よりも大きい、請求項７または８に記載の半導体装置。
  10. 前記第１孔の幅が前記第２孔の幅と異なる、請求項１乃至９のいずれか１項に記載の半導体装置。
  11. 前記第１半導体領域および前記第２半導体領域のそれぞれは、トランジスタのドレインを構成する、請求項１乃至１０のいずれか１項に記載の半導体装置。
  12. 前記第１半導体領域は、前記絶縁体膜の下に位置する不純物領域と、前記第１孔の下に位置し不純物濃度が前記不純物領域の不純物濃度よりも高い部分と、を含む、請求項１乃至１１いずれか１項に記載の半導体装置。
  13. 前記第１半導体領域は画素回路を構成し、前記第２半導体領域は周辺回路を構成する、請求項１乃至１２のいずれか１項に記載の半導体装置。
  14. 前記第１半導体領域には光電変換部で生成された電荷が転送される、請求項１乃至１３のいずれか１項に記載の半導体装置。
  15. 請求項１乃至１４のいずれか１項に記載の半導体装置と、
    前記半導体装置に結像する光学系、前記半導体装置を制御する制御装置、前記半導体装置から出力された信号を処理する処理装置、前記半導体装置で得られた情報を表示する表示装置、および、前記半導体装置で得られた情報を記憶する記憶装置の少なくともいずれかと、を備えることを特徴とするシステム。
  16. 第１半導体領域および第２半導体領域を有するシリコン層と、前記第１半導体領域および前記第２半導体領域を覆う絶縁体膜と、前記第２半導体領域と前記絶縁体膜との間に配されたシリサイド領域と、を有する部材を用意する工程と、
    前記第１半導体領域の上において前記絶縁体膜に設けられた第１孔の中に、物理気相成長法および化学気相成長法の一方により第１導電体膜を形成する工程と、
    前記第１孔の中に、物理気相成長法および化学気相成長法の他方により第２導電体膜を形成する工程と、
    前記第１導電体膜および前記第２導電体膜が形成された前記第１孔の中に、金属膜を形成する工程と、
    前記シリサイド領域の上において前記絶縁体膜に設けられた第２孔の中に、前記シリサイド領域に接する第３導電体膜を化学気相成長法により形成する工程と、を有することを特徴とする半導体装置の製造方法。
  17. 前記第１導電体膜は、前記第１半導体領域に接する金属層と前記金属層の上の金属化合物層とを含む、請求項１６に記載の半導体装置の製造方法。
  18. 前記第１孔の中に形成された前記第１導電体膜と前記シリコン層を反応させてシリサイド領域を形成する、請求項１６または１７に記載の半導体装置の製造方法。
  19. 前記第２導電体膜を形成する工程の後に、前記絶縁体膜に前記第２孔を形成する工程を有する、請求項１６乃至１８のいずれか１項に記載の半導体装置の製造方法。
  20. 物理気相成長法により前記第１導電体膜を形成した後に、化学気相成長法により前記第２導電体膜を形成する、請求項１６乃至１９のいずれか１項に記載の半導体装置の製造方法。
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Publication number Priority date Publication date Assignee Title
US11595372B1 (en) * 2017-08-28 2023-02-28 Amazon Technologies, Inc. Data source driven expected network policy control
WO2020059479A1 (ja) * 2018-09-18 2020-03-26 ソニー株式会社 表示装置及び電子機器
CN112397531B (zh) 2019-08-13 2024-07-23 联华电子股份有限公司 半导体元件及其制造方法
JP2021068788A (ja) * 2019-10-21 2021-04-30 キヤノン株式会社 光電変換装置、光電変換装置の製造方法、および撮像システム
CN113130516A (zh) * 2020-01-15 2021-07-16 联华电子股份有限公司 半导体影像感测元件及其制作方法
WO2023195279A1 (ja) * 2022-04-08 2023-10-12 キヤノン株式会社 発光装置、表示装置、光電変換装置、電子機器、照明装置、および、移動体

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3624140B2 (ja) 1999-08-05 2005-03-02 キヤノン株式会社 光電変換装置およびその製造方法、デジタルスチルカメラ又はデジタルビデオカメラ
JP3504211B2 (ja) 2000-03-31 2004-03-08 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3664939B2 (ja) 2000-04-14 2005-06-29 富士通株式会社 Ｃｍｏｓイメージセンサ及びその製造方法
JP2003100659A (ja) 2001-09-27 2003-04-04 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2003142683A (ja) 2001-11-02 2003-05-16 Mitsubishi Electric Corp 半導体装置および半導体製造方法
JP2003249550A (ja) 2002-02-25 2003-09-05 Mitsubishi Electric Corp 半導体集積回路装置及びその製造方法
JP2003264277A (ja) 2002-03-07 2003-09-19 Fujitsu Ltd Ｃｍｏｓイメージセンサおよびその製造方法
JP3792628B2 (ja) 2002-09-02 2006-07-05 富士通株式会社 固体撮像装置及び画像読み出し方法
JP4578792B2 (ja) 2003-09-26 2010-11-10 富士通セミコンダクター株式会社 固体撮像装置
JP2006318991A (ja) 2005-05-10 2006-11-24 Nec Electronics Corp 半導体装置およびその製造方法
JP2010010402A (ja) 2008-06-27 2010-01-14 Sony Corp 半導体装置の製造方法および固体撮像装置の製造方法
JP2011077072A (ja) 2009-09-29 2011-04-14 Panasonic Corp 固体撮像素子及びその製造方法
JP2011204916A (ja) 2010-03-25 2011-10-13 Toshiba Corp 固体撮像装置およびその製造方法
JP4993007B2 (ja) 2010-07-26 2012-08-08 富士通セミコンダクター株式会社 固体撮像装置
JP5246218B2 (ja) 2010-07-26 2013-07-24 富士通セミコンダクター株式会社 固体撮像装置の製造方法
JP5823780B2 (ja) 2011-08-31 2015-11-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5991729B2 (ja) * 2011-10-07 2016-09-14 キヤノン株式会社 固体撮像装置の製造方法
JP5963449B2 (ja) 2012-01-16 2016-08-03 キヤノン株式会社 光電変換装置の製造方法
JP5985269B2 (ja) 2012-06-26 2016-09-06 ルネサスエレクトロニクス株式会社 半導体装置
JP2014090051A (ja) 2012-10-30 2014-05-15 Renesas Electronics Corp 半導体装置およびその製造方法
JP2014241363A (ja) 2013-06-12 2014-12-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6193695B2 (ja) 2013-09-13 2017-09-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6234173B2 (ja) 2013-11-07 2017-11-22 ルネサスエレクトロニクス株式会社 固体撮像素子の製造方法
JP2016103614A (ja) 2014-11-28 2016-06-02 キヤノン株式会社 半導体装置の製造方法
JP2016103615A (ja) 2014-11-28 2016-06-02 キヤノン株式会社 撮像装置の製造方法、撮像装置および撮像システム

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