JP6859168B2 - 差動増幅回路 - Google Patents

Description

本発明は、オペアンプ（Ｏｐｅｒａｔｉｏｎａｌ Ａｍｐｌｉｆｉｅｒ）に用いて好適な差動増幅回路に関する。

上述した差動増幅回路には、バイポーラトランジスタ、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタ、接合型電界効果トランジスタ（ＪＦＥＴ：Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が一般的に用いられており、雑音、増幅率及び入力電流等の諸特性に特徴があり、要求される特性に応じて、それらの内の１つが選択される。なかでも接合型電界効果トランジスタは、バイポーラトランジスタ製造プロセスと製造コストの面で親和性が高く、バイポーラトランジスタよりも高い入力インピーダンスを有し、ＭＯＳトランジスタよりも低雑音特性といった利点があり、オペアンプの差動増幅回路に良く使用されている。

図６は、従来の差動増幅回路１００の基本構成を示す回路図である。同図に示す差動増幅回路１００には、入力差動対トランジスタとしてＰ型の接合型電界効果トランジスタ４，５が使用されている。接合型電界効果トランジスタ４，５それぞれのソースが、一端がＶｄｄ端子３に接続された電流源回路６の他端に共通接続されている。また、図示していないが、接合型電界効果トランジスタ４，５それぞれのドレインが抵抗やカレントミラー回路等の負荷回路に接続されている。また、接合型電界効果トランジスタ４のゲートが第１の入力端子１に接続されており、接合型電界効果トランジスタ５のゲートが第２の入力端子２に接続されている。Ｖｄｄ端子３には正の電源電圧Ｖｄｄが印加される。

なお、差動増幅回路として特許文献１に記載されたものがある。特許文献１に記載された差動増幅回路は、バイアス・テイル電流が流れることによる差動出力の不平衡を抑制できるようにしたものであり、シングルエンド電圧入力と差動段のバイアス端子との間に補償回路を接続して、差動段のバイアス端子に信号テイル電流を相殺する電流を供給するようにしている。

特開平６-１７７６６８号公報

ところで、接合型電界効果トランジスタのゲートとドレインとの間には、ＰＮ接合の空乏層によって生じる寄生容量が存在することから、この接合型電界効果トランジスタを差動増幅回路に使用した場合に利得誤差や波形歪等の諸特性の劣化が生じるという課題がある。

以下にこの課題を詳しく説明する。
接合型電界効果トランジスタのＰＮ接合間で生じる寄生容量は電圧依存性があり、ゲートとドレインとの間の電位差によって容量値が変動する。ゲートとドレインとの間の電位差は一定にならないため、入力電圧に対して変動する可変容量と見なせる。図７は、図６の差動増幅回路１００において、第１の入力端子１とＰ型の接合型電界効果トランジスタ４のゲートとの間に抵抗９を挿入した例を示す回路図である。同図に示すように、差動増幅回路１００の第１の入力端子１と接合型電界効果トランジスタ４のゲートとの間に抵抗９が接続されると、この抵抗９と可変容量７によりローパスフィルタ１０が形成される。第１の入力端子１に大振幅の電圧が印加されると、接合型電界効果トランジスタ４のゲートとドレインとの間の電位差の変動が大きくなり、寄生容量値の変動も大きくなって、利得誤差や波形歪等の諸特性に影響が生じる。また、差動増幅回路１００の入力差動対トランジスタである接合型電界効果トランジスタ４，５は、雑音又は電圧利得の特性向上のため、素子サイズが大きくなることが一般的であり、寄生容量の値も大きくなる。この結果、ローパスフィルタ１０のカットオフ周波数が低くなることで、利得誤差や波形歪等の諸特性に影響がより生じやすくなる。

接合型電界効果トランジスタのゲートとドレインとの間の電位差の変動の発生を抑制するために、ドレインとソースとの間の電位差を固定する手法があるが、ゲートとドレインとの間の電位差は変動するため問題解消とはならない。利得誤差や波形歪等の問題は、ＰＮ接合間で生じる寄生容量が原因であり、入力素子がＭＯＳトランジスタの場合はゲート酸化膜容量が寄生容量となるため、入力電圧の影響は無く、接合型電界効果トランジスタ又はバイポーラトランジスタで入力素子を構成した時に限定される。

本発明は、上記事情に鑑みてなされたものであり、差動増幅回路の入力差動対トランジスタとして接合型電界効果トランジスタ又はバイポーラトランジスタを使用した場合に、ゲートとドレインとの間又はベースとコレクタとの間に生じる寄生容量が入力電圧に依存することなく一定となる差動増幅回路を提供することを目的とする。

本発明は、制御端子が第１の入力端子に接続された第１のトランジスタと、制御端子が第２の入力端子に接続された第２のトランジスタと、を備え、前記第１のトランジスタ及び前記第２のトランジスタが差動増幅をなすように構成された差動増幅回路であって、前記第１のトランジスタ及び前記第２のトランジスタは、それぞれ接合型電界効果トランジスタであり、前記第１のトランジスタの制御端子に接続される入力端子と、前記第１のトランジスタの第１の主電極端子に接続される出力端子と、を有し、電位差を固定させるレベルシフト回路を備え、前記レベルシフト回路は、ゲートが前記入力端子に接続される第１の接合型電界効果トランジスタと、前記第１の接合型電界効果トランジスタのソースにゲートが接続される第２の接合型電界効果トランジスタと、前記第２の接合型電界効果トランジスタのソースにベースが接続される第１のバイポーラトランジスタと、前記第１のバイポーラトランジスタのエミッタにアノードが接続されたダイオードと、前記ダイオードのカソードにベースが接続され、エミッタが前記出力端子及び前記第２の接合型電界効果トランジスタのドレインに接続される第２のバイポーラトランジスタとを有することを特徴とする差動増幅回路を提供する。

本発明は、制御端子が第１の入力端子に接続された第１のトランジスタと、制御端子が第２の入力端子に接続された第２のトランジスタと、を備え、前記第１のトランジスタ及び前記第２のトランジスタが差動増幅をなすように構成された差動増幅回路であって、前記第１のトランジスタ及び前記第２のトランジスタは、それぞれバイポーラトランジスタであり、前記第１のトランジスタの制御端子に接続される入力端子と、前記第１のトランジスタの第１の主電極端子に接続される出力端子と、を有し、電位差を固定させるレベルシフト回路を備え、前記レベルシフト回路は、ゲートが前記入力端子に接続される第１の接合型電界効果トランジスタと、前記第１の接合型電界効果トランジスタのソースにゲートが接続される第２の接合型電界効果トランジスタと、前記第２の接合型電界効果トランジスタのソースにベースが接続される第１のバイポーラトランジスタと、前記第１のバイポーラトランジスタのエミッタにアノードが接続されたダイオードと、前記ダイオードのカソードにベースが接続され、エミッタが前記出力端子及び前記第２の接合型電界効果トランジスタのドレインに接続される第２のバイポーラトランジスタとを有することを特徴とする差動増幅回路を提供する。

また、本発明は、上記の差動増幅回路であって、前記第１のトランジスタの第２の主電極端子と、前記第２のトランジスタの第２の主電極端子とが電流源に共通接続されていることを特徴とする差動増幅回路を提供する。

また、本発明は、上記の差動増幅回路であって、前記第１のトランジスタ及び前記第２のトランジスタは、それぞれダーリントン接続の構成を有していることを特徴とする差動増幅回路を提供する。

本発明によれば、差動増幅回路の入力差動対トランジスタとして接合型電界効果トランジスタ又はバイポーラトランジスタを使用した場合に、ゲートとドレインとの間又はベースとコレクタとの間に生じる寄生容量が入力電圧に依存することなく一定となり、利得誤差や波形歪等の諸特性の劣化を抑制できる。

本発明の第１の実施形態に係る差動増幅回路の基本構成を示す回路図である。 図１のレベルシフト回路の一例を示す回路図である。 図１のレベルシフト回路の他の例を示す回路図である。 本発明の第２の実施形態に係る差動増幅回路の基本構成を示す回路図である。 本発明の第３の実施形態に係る差動増幅回路の構成を示す回路図である。 従来の差動増幅回路の基本構成を示す回路図である。 図６の従来の差動増幅回路において、第１の入力端子と接合型電界効果トランジスタのゲートとの間に抵抗を挿入した例を示す回路図である。

以下、本発明に係る差動増幅回路を具体的に開示した実施形態について、図面を参照して詳細に説明する。

（第１の実施形態）
本発明の第１の実施形態に係る差動増幅回路について説明する。
図１は、本発明の第１の実施形態に係る差動増幅回路１５の基本構成を示す回路図である。なお、図６の従来の差動増幅回路１００と共通する素子については同一の符号を付している。また、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。

図１において、第１の実施形態に係る差動増幅回路１５は、図６に示した従来の差動増幅回路１００と同様に、入力差動対トランジスタとしてＰ型の接合型電界効果トランジスタ４，５を使用しているものの、レベルシフト回路２０を有している点に違いがある。なお、基本構成について再度説明すると、接合型電界効果トランジスタ４，５それぞれのソースが、一端がＶｄｄ端子３に接続された電流源回路（第１の電流源回路）６の他端に共通接続されており、それぞれのドレインが抵抗やカレントミラー回路等の負荷回路に接続されている。

また、接合型電界効果トランジスタ４のゲートが第１の入力端子１に接続されており、接合型電界効果トランジスタ５のゲートが第２の入力端子２に接続されている。接合型電界効果トランジスタ４のゲートとドレインとの間にレベルシフト回路２０が接続されている。レベルシフト回路２０の入力端子２１が基本構成における接合型電界効果トランジスタ４のゲートに接続されており、出力端子２２が接合型電界効果トランジスタ４のドレインに接続されている。レベルシフト回路２０は、接合型電界効果トランジスタ４のゲートとドレインとの間の電位差を固定させる機能を有する。

なお、接合型電界効果トランジスタ４は、第１のトランジスタに対応し、接合型電界効果トランジスタ５は、第２のトランジスタに対応する。また、接合型電界効果トランジスタ４，５において、ゲートが制御端子に対応し、ドレインが第１の主電極端子に対応し、ソースが第２の主電極端子に対応する。

図２は、図１のレベルシフト回路２０の一例を示す回路図である。同図に示すレベルシフト回路２０は、入力端子２１と、出力端子２２と、第２〜第４の電流源回路２３〜２５と、Ｐ型の接合型電界効果トランジスタ２６，２７と、ＮＰＮ型バイポーラトランジスタ２８と、ＰＮＰ型バイポーラトランジスタ２９と、ｎ＝１以上のｎ個のダイオード３０_１〜３０_ｎと、を備える。

接合型電界効果トランジスタ２６のゲートが入力端子２１に接続されており、ソースが接合型電界効果トランジスタ２７のゲートと、一端がＶｄｄ端子３に接続された第２の電流源回路２３の他端にそれぞれ接続されている。また、接合型電界効果トランジスタ２６のドレインが抵抗やカレントミラー回路等の負荷回路に接続されている。

接合型電界効果トランジスタ２７のソースがＮＰＮ型バイポーラトランジスタ２８のベースと、一端がＶｄｄ端子３に接続された第３の電流源回路２４の他端にそれぞれ接続されている。また、接合型電界効果トランジスタ２７のドレインがＰＮＰ型バイポーラトランジスタ２９のエミッタと出力端子２２にそれぞれ接続されている。ＮＰＮ型バイポーラトランジスタ２８のコレクタがＶｄｄ端子３に接続されており、エミッタが第１のダイオード３０_１のアノード端子に接続されている。第１のダイオード３０_１のカソード端子が残りのｎ−１個のダイオードと直列接続されており、ｎ番目のダイオード３０_ｎのカソード端子がＰＮＰ型バイポーラトランジスタ２９のベースと、一端がグランド３２に接地された第４の電流源回路２５の他端にそれぞれ接続されている。ＰＮＰ型バイポーラトランジスタ２９のコレクタがグランド３２に接地されている。

レベルシフト回路２０は以上のように構成されており、基本構成の第１の入力端子１に印加された電圧に対し、Ｐ型の接合型電界効果トランジスタ２６，２７のゲートとソースとの間の電圧降下（２Ｖ_ＧＳ）、ＮＰＮ型バイポーラトランジスタ２８のベースとエミッタとの間の電圧降下（Ｖ_ＢＥ）、ｎ個のダイオード３０_１〜３０_ｎの順方向の合計した電圧降下（順方向電圧降下Ｖｆはダイオード１個につき凡そ０．５〜１．５Ｖであり、例えば順方向電圧降下Ｖｆが１Ｖで、ダイオードの個数が５個の場合、合計した電圧降下は５Ｖとなる）、及びＰＮＰ型バイポーラトランジスタ２９のベースとエミッタとの間の電圧上昇(Ｖ_ＢＥ)した電圧出力が、接合型電界効果トランジスタ４のドレインに印加される。この結果、接合型電界効果トランジスタ４のゲートとドレインとの間が、２×Ｖ_ＧＳ＋ｎ×Ｖｆ（＝２×Ｖ_ＧＳ＋Ｖ_ＢＥ＋ｎ×Ｖｆ−Ｖ_ＢＥ）の電位差で固定されることになる。

接合型電界効果トランジスタ４のゲートとドレインとの間の電位差が固定されることで、接合型電界効果トランジスタ４のゲートとドレインとの間の寄生容量が一定となり、第１の入力端子１と接合型電界効果トランジスタ４のゲートとの間に接続される抵抗９（図７参照）の値が大きくなっても寄生容量によって生じる利得誤差や波形歪等の諸特性の劣化を抑制することができる。

以上説明したように、第１の実施形態に係る差動増幅回路１５によれば、Ｐ型の接合型電界効果トランジスタ４のゲートとドレインとの間の電位差を固定するレベルシフト回路２０を有したので、接合型電界効果トランジスタ４のゲートとドレインとの間の寄生容量を一定にでき、これより、第１の入力端子１と接合型電界効果トランジスタ４のゲートとの間に抵抗を挿入する場合で、その抵抗値が大きくなっても寄生容量によって生じる利得誤差や波形歪等の諸特性の劣化を抑制することができる。なお、本実施形態に係る差動増幅回路１５ではＰ型の接合型電界効果トランジスタ４，５を用いたが、Ｎ型の接合型電界効果トランジスタでも勿論使用可能である。

（レベルシフト回路の他の例）
図３は、図１のレベルシフト回路２０の他の例を示す回路図である。なお、同図において図１及び図２と共通する素子については同一の符号を付している。

レベルシフト回路２０の他の例であるレベルシフト回路４０は、入力端子２１と、出力端子２２と、第２〜第４の電流源回路２３〜２５と、Ｐ型の接合型電界効果トランジスタ２６，２７と、ＮＰＮ型バイポーラトランジスタ２８，４１，４２と、ＰＮＰ型バイポーラトランジスタ２９と、を備える。

入力端子２１が基本構成における接合型電界効果トランジスタ４のゲートに接続され、出力端子２２が接合型電界効果トランジスタ４のドレインに接続される。接合型電界効果トランジスタ２６のゲートが入力端子２１に接続されており、ソースが接合型電界効果トランジスタ２７のゲートと、一端がＶｄｄ端子３に接続された第２の電流源回路２３の他端にそれぞれ接続されている。また、接合型電界効果トランジスタ２６のドレインが抵抗やカレントミラー回路等の負荷回路に接続されている。

接合型電界効果トランジスタ２７のソースがＮＰＮ型バイポーラトランジスタ２８のベースと、一端がＶｄｄ端子３に接続された第３の電流源回路２４の他端にそれぞれ接続されている。また、接合型電界効果トランジスタ２７のドレインがＰＮＰ型バイポーラトランジスタ２９のエミッタと、出力端子２２にそれぞれ接続されている。ＮＰＮ型バイポーラトランジスタ２８のコレクタがＶｄｄ端子３に接続されており、エミッタがＮＰＮ型バイポーラトランジスタ４１のコレクタに接続されている。ＮＰＮ型バイポーラトランジスタ４１は、コレクタとベースが接続されており、エミッタがＮＰＮ型バイポーラトランジスタ４２のコレクタに接続されている。ＮＰＮ型バイポーラトランジスタ４１は、コレクタとベースが接続されたことでダイオードとして動作する。ＮＰＮ型バイポーラトランジスタ４２は、コレクタとベースが接続されており、エミッタがＰＮＰ型バイポーラトランジスタ２９のベースと、一端がグランド３２に接地された第４の電流源回路２５の他端にそれぞれ接続されている。ＮＰＮ型バイポーラトランジスタ４２もコレクタとベースが接続されたことでダイオードとして動作する。

レベルシフト回路４０は以上のように構成されており、基本構成の第１の入力端子１に印加された電圧に対し、Ｐ型の接合型電界効果トランジスタ２６，２７のゲートとソースとの間電圧降下（２Ｖ_ＧＳ）と、ＮＰＮ型バイポーラトランジスタ２８，４１及び４２のベースとエミッタとの間の電圧降下（３Ｖ_ＢＥ）と、ＰＮＰ型バイポーラトランジスタ２９のベースとエミッタとの間の電圧上昇（Ｖ_ＢＥ）した電圧出力が、接合型電界効果トランジスタ４のドレインに印加される。この結果、接合型電界効果トランジスタ４のゲートとドレインとの間が、２×Ｖ_ＧＳ＋２Ｖ_ＢＥ（＝２×Ｖ_ＧＳ＋３Ｖ_ＢＥ−Ｖ_ＢＥ）の電位差で固定されることになる。接合型電界効果トランジスタ４のゲートとドレインとの間の電位差が固定されることで、接合型電界効果トランジスタ４のゲートとドレインとの間の寄生容量がゲート電圧によって変動せず一定となり、第１の入力端子１に接続される抵抗９（図７参照）の値が大きくなっても寄生容量によって生じる利得誤差や波形歪等の諸特性の劣化を抑制することができる。

（第２の実施形態）
本発明の第２の実施形態に係る差動増幅回路について説明する。
図４は、本発明の第２の実施形態に係る差動増幅回路１６の基本構成を示す回路図である。同図に示すように、第２の実施形態に係る差動増幅回路１６は、入力差動対トランジスタとしてＰＮＰ型バイポーラトランジスタ５０，５１を使用している。なお、図６の従来の差動増幅回路１００と共通する素子については同一の符号を付している。また、本実施形態に係る差動増幅回路１６ではＰＮＰ型のバイポーラトランジスタ５０，５１を用いたが、ＮＰＮ型バイポーラトランジスタでも勿論使用可能である。

図４において、第２の実施形態に係る差動増幅回路１６は、図６に示した従来の差動増幅回路１００と同様の構成に加えて、レベルシフト回路６０を有している。基本構成について説明すると、ＰＮＰ型バイポーラトランジスタ５０，５１それぞれのエミッタが、一端がＶｄｄ端子３に接続された電流源回路（第１の電流源回路）６の他端に共通接続されており、それぞれのコレクタが抵抗やカレントミラー回路等の負荷回路に接続されている。また、ＰＮＰ型バイポーラトランジスタ５０のベースが第１の入力端子１に接続されており、ＰＮＰ型バイポーラトランジスタ５１のベースが第２の入力端子２に接続されている。ＰＮＰ型バイポーラトランジスタ５０のベースとコレクタとの間にレベルシフト回路６０が接続されている。レベルシフト回路６０は、ＰＮＰ型バイポーラトランジスタ５０のベースとコレクタとの間の電位差を固定させる機能を有するものであり、前述した第１の実施形態に係る差動増幅回路１５のレベルシフト回路２０と同様の効果が得られる。ここで、レベルシフト回路６０には、例えば、図２の２０又は図３の４０で示されたものが用いられる。

なお、ＰＮＰ型バイポーラトランジスタ５０は、第１のトランジスタに対応し、ＰＮＰ型バイポーラトランジスタ５１は、第２のトランジスタに対応する。また、ＰＮＰ型バイポーラトランジスタ５０，５１において、ベースが制御端子に対応し、コレクタが第１の主電極端子に対応し、エミッタが第２の主電極端子に対応する。

（第３の実施形態）
図５は、本発明の第３の実施形態に係る差動増幅回路の構成を示す回路図である。この差動増幅回路において、レベルシフト回路６０は、入力端子２１（１）と、第２〜第４の電流源回路２３〜２５と、Ｐ型の接合型電界効果トランジスタ２６，２７と、ＮＰＮ型バイポーラトランジスタ２８，４１，４２と、ＰＮＰ型バイポーラトランジスタ２９と、を備える。特に、この差動増幅回路では、Ｐ型の接合型電界効果トランジスタとＰＮＰ型バイポーラトランジスタを組み合わせたダーリントン接続された構成のトランジスタを２組使用しており、そのうちの一方の接合型電界効果トランジスタを接合型電界効果トランジスタ２６として使用し、ＰＮＰ型バイポーラトランジスタを入力差動対トランジスタのＰＮＰ型バイポーラトランジスタ５０として使用している。また、他方のダーリントン構成のトランジスタのＰＮＰ型バイポーラトランジスタを入力差動対トランジスタのＰＮＰ型バイポーラトランジスタ５１として使用し、残りの接合型電界効果トランジスタを接合型電界効果トランジスタ５２として使用している。接合型電界効果トランジスタ５２は、ソースがＰＮＰ型バイポーラトランジスタ５１のベースと、一端がＶｄｄ端子３に接続された第５の電流源回路５３の他端に接続されている。また、接合型電界効果トランジスタ５２のゲートが第２の入力端子２に接続されており、ドレインが抵抗やカレントミラー回路等の負荷回路に接続されている。

接合型電界効果トランジスタ２６のゲートが入力端子２１（１）に接続されており、ソースが接合型電界効果トランジスタ２７のゲートと、一端がＶｄｄ端子３に接続された第２の電流源回路２３の他端と、ＰＮＰ型バイポーラトランジスタ５０のベースにそれぞれ接続されている。また、接合型電界効果トランジスタ２６のドレインが抵抗やカレントミラー回路等の負荷回路に接続されている。

接合型電界効果トランジスタ２７のソースがＮＰＮ型バイポーラトランジスタ２８のベースと、一端がＶｄｄ端子３に接続された第３の電流源回路２４の他端にそれぞれ接続されている。また、接合型電界効果トランジスタ２７のドレインがＰＮＰ型バイポーラトランジスタ２９のエミッタと、接合型電界効果トランジスタ２６のドレインにそれぞれ接続されている。また、接合型電界効果トランジスタ２７のゲートが、一端がＶｄｄ端子３に接続された第２の電流源回路２３の他端と、接合型電界効果トランジスタ２６のソースにそれぞれ接続されている。

ＮＰＮ型バイポーラトランジスタ２８のコレクタがＶｄｄ端子３に接続されており、エミッタがＮＰＮ型バイポーラトランジスタ４１のコレクタに接続されている。ＮＰＮ型バイポーラトランジスタ４１は、コレクタとベースが接続されており、エミッタがＮＰＮ型バイポーラトランジスタ４２のコレクタに接続されている。ＮＰＮ型バイポーラトランジスタ４１は、コレクタとベースが接続されたことでダイオードとして動作する。ＮＰＮ型バイポーラトランジスタ４２は、コレクタとベースが接続されており、エミッタがＰＮＰ型バイポーラトランジスタ２９のベースと、一端がＰＮＰ型バイポーラトランジスタ２９のコレクタに接続された第４の電流源回路２５の他端にそれぞれ接続されている。ＮＰＮ型バイポーラトランジスタ４２もコレクタとベースが接続されたことでダイオードとして動作する。

レベルシフト回路６０は以上のように構成されており、差動増幅回路の第１の入力端子１に印加された電圧に対し、Ｐ型の接合型電界効果トランジスタ２６，２７のゲートとソースとの間電圧降下（２Ｖ_ＧＳ）と、ＮＰＮ型バイポーラトランジスタ２８，４１及び４２のベースとエミッタとの間の電圧降下（３Ｖ_ＢＥ）と、ＰＮＰ型バイポーラトランジスタ２９のベースとエミッタとの間の電圧上昇（Ｖ_ＢＥ）した電圧出力が接合型電界効果トランジスタ２６のドレインに印加される。この結果、接合型電界効果トランジスタ２６のゲートとドレインとの間が、２×Ｖ_ＧＳ＋２Ｖ_ＢＥ（＝２×Ｖ_ＧＳ＋３Ｖ_ＢＥ−Ｖ_ＢＥ）の電位差で固定されることになる。接合型電界効果トランジスタ２６のゲートとドレインとの間の電位差が固定されることで、接合型電界効果トランジスタ２６のゲートとドレインとの間の寄生容量がゲート電圧によって変動せず一定となり、第１の入力端子１に接続される抵抗９（図７参照）の値が大きくなっても寄生容量によって生じる利得誤差や波形歪等の諸特性の劣化を抑制することができる。

なお、差動増幅回路１６の入力部を、Ｐ型の接合型電界効果トランジスタ２６とＰＮＰ型バイポーラトランジスタ５０を組み合わせたダーリントン接続の構成と、Ｐ型の接合型電界効果トランジスタ５２とＰＮＰ型バイポーラトランジスタ５１を組み合わせたダーリントン接続の構成とし、トランジスタサイズを巨大化せずに低雑音化が可能なバイポーラトランジスタを用いるようにしたため、差動対回路の小型化と電圧利得向上できる効果も期待できる。

以上、図面を参照しながら各種の実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

本発明は、高インピーダンスのセンサ信号を増幅する用途のオペアンプや、低歪み増幅を必要とするオーディオ用途のオペアンプ等に有用である。

１：第１の入力端子
２：第２の入力端子
３：Ｖｄｄ端子
４，５，２６，２７，５２：Ｐ型の接合型電界効果トランジスタ
６：電流源回路（第１の電流源回路）
１５，１６：差動増幅回路
２０，４０，６０：レベルシフト回路
２１：入力端子
２２：出力端子
２３〜２５，５３：第２〜第５の電流源回路
２８，４１，４２：ＮＰＮ型バイポーラトランジスタ
２９，５０，５１：ＰＮＰ型バイポーラトランジスタ
３０_１〜３０_ｎ：ダイオード
３２：グランド

Claims (4)

1. 制御端子が第１の入力端子に接続された第１のトランジスタと、制御端子が第２の入力端子に接続された第２のトランジスタと、を備え、前記第１のトランジスタ及び前記第２のトランジスタが差動増幅をなすように構成された差動増幅回路であって、
   前記第１のトランジスタ及び前記第２のトランジスタは、それぞれ接合型電界効果トランジスタであり、
   前記第１のトランジスタの制御端子に接続される入力端子と、前記第１のトランジスタの第１の主電極端子に接続される出力端子と、を有し、電位差を固定させるレベルシフト回路を備え、
   前記レベルシフト回路は、ゲートが前記入力端子に接続される第１の接合型電界効果トランジスタと、前記第１の接合型電界効果トランジスタのソースにゲートが接続される第２の接合型電界効果トランジスタと、前記第２の接合型電界効果トランジスタのソースにベースが接続される第１のバイポーラトランジスタと、前記第１のバイポーラトランジスタのエミッタにアノードが接続されたダイオードと、前記ダイオードのカソードにベースが接続され、エミッタが前記出力端子及び前記第２の接合型電界効果トランジスタのドレインに接続される第２のバイポーラトランジスタとを有することを特徴とする差動増幅回路。
2. 制御端子が第１の入力端子に接続された第１のトランジスタと、制御端子が第２の入力端子に接続された第２のトランジスタと、を備え、前記第１のトランジスタ及び前記第２のトランジスタが差動増幅をなすように構成された差動増幅回路であって、
   前記第１のトランジスタ及び前記第２のトランジスタは、それぞれバイポーラトランジスタであり、
   前記第１のトランジスタの制御端子に接続される入力端子と、前記第１のトランジスタの第１の主電極端子に接続される出力端子と、を有し、電位差を固定させるレベルシフト回路を備え、
   前記レベルシフト回路は、ゲートが前記入力端子に接続される第１の接合型電界効果トランジスタと、前記第１の接合型電界効果トランジスタのソースにゲートが接続される第２の接合型電界効果トランジスタと、前記第２の接合型電界効果トランジスタのソースにベースが接続される第１のバイポーラトランジスタと、前記第１のバイポーラトランジスタのエミッタにアノードが接続されたダイオードと、前記ダイオードのカソードにベースが接続され、エミッタが前記出力端子及び前記第２の接合型電界効果トランジスタのドレインに接続される第２のバイポーラトランジスタとを有することを特徴とする差動増幅回路。
3. 請求項１又は２に記載の差動増幅回路であって、
   前記第１のトランジスタの第２の主電極端子と、前記第２のトランジスタの第２の主電極端子とが電流源に共通接続されていることを特徴とする差動増幅回路。
4. 請求項２に記載の差動増幅回路であって、
   前記第１のトランジスタ及び前記第２のトランジスタは、それぞれダーリントン接続の構成を有していることを特徴とする差動増幅回路。

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